KR100259181B1 - 전계 효과 트랜지스터 및 cmos 소자 - Google Patents

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Abstract

본 발명의 전계 효과 트랜지스터는 SOI기판상에 형성된다. SOI기판의 반도체박막에는 N형의 소스영역 및 드레인영역이 서로 이격된 위치에 제공되어 있다. 양 영역간에는 P형의 채널이 제공된다. 또한, 채널영역의 상방에는 게이트산화막을 통해 채널영역을 피복하도록 게이트전극이 배치된다. 상기 채널영역에 있어서, 소스영역 또는 드레인영역에 인접하는 외주부는 중앙부에 비해 높은 농도로 설정된다. 또한, 채널영역의 도핑농도의 프로파일은 전계 효과 트랜지스터에 수반되는 기생 트랜지스터의 전류이득을 감소시키도록 구배를 조정한다. 이에 의해, 전계 효과 트랜지스터의 전기적특성을 열화시키지 않고 전계 효과 트랜지스터의 채널길이를 서브하프미크론 역까지 축소시킬 수 있다.

Description

전계 효과 트랜지스터 및 CMOS 소자
제 1 도는 본 발명의 1 실시형태를 도시한 것으로, SOI 기판상에 형성된 NMOSFET의 요부를 보인 단면도.
제 2 도는 상기 NMOSFET에 있어서 도핑농도 프로파일의 1예를 보인 그래프.
제 3 도는 상기 NMOSFET에 있어서 샤프니스 g를 변화시킨 경우의, 채널영역에 있어서의 P형 불순물의 도핑농도 프로파일을 보인 그래프.
제 4 도는 상기 NMOSFET에 있어서 경사계수 η을 변화시킨 경우의, 채널영역에 있어서의 P형 불순물의 도핑농도 프로파일을 보인 그래프.
제 5 도는 상기 NMOSFET의 등가회로를 보인 회로도.
제 6 도는 상기 NMOSFET에 있어서 샤프니스 g를 변화시킨 경우의, 경사계수 η에 대한 기생 트랜지스터의 전류 이득 특성을 보인 그래프.
제 7 도는 상기 NMOSFET에 있어서 게이트 길이에 대한 소스-드레인간 항복전압특성을 보인 그래프.
제 8 도는 상기 NMOSFET에 있어서 게이트 길이에 대한 임계전압의 롤오프 특성을 보인 그래프.
제 9 도는 상기 NMOSFET와 동일한 구성을 갖는 PMOSFET에 있어서 게이트 길이에 대한 임계전압의 롤오프 특성을 보인 그래프.
제 10 도는 상기 NMOSFET 및 PMOSFET로 구성된 CMOS 소자의 요부 구성을 보인 단면도.
제 11 도는 상기 NMOSFET에 있어서 소스-드레인간 전압에 대한 드레인 전류특성을 보인 그래프.
제 12 도는 상기 PMOSFET에 있어서 소스-드레인간 전압에 대한 드레인 전류특성을 보인 그래프.
제 13 도는 상기 NMOSFET에 있어서 서브스레숄드 특성을 보인 그래프.
제 14 도는 상기 PMOSFET에 있어서 서브스레숄드 특성을 보인 그래프.
제 15 도는 상기 CMOS 소자에 있어서 구동전압과 반전속도의 관계를 보인 그래프.
제 16 도는 상기 CMOS 소자에 있어서 통상시의 소비전력과 반전속도의 관계를 보인 그래프.
제 17 도는 상기 NMOSFET의 제조공정을 도시한 것으로, 게이트전극 형성전의 SOI기판을 보인 공정 단면도.
제 18 도는 상기 NMOSFET의 제조공정을 도시한 것으로, 게이트전극 형성 공정을 보인 공정 단면도.
제 19 도는 상기 NMOSFET의 제조공정을 도시한 것으로, 채널영역의 도핑농도 프로파일을 조정하기 위한 불순물 주입공정을 보인 공정 단면도.
제 20 도는 상기 NMOSFET의 제조공정을 도시한 것으로, 소스, 드레인영역의 불순물 주입공정을 보인 공정 단면도.
제 21 도는 상기 NMOSFET의 제조공정을 도시한 것으로, 완성후의 NMOSFET를 보인 단면도.
제 23 도는 상기 NMOSFET의 한 변형예를 도시한 것으로, NMOSFET의 요부를 보인 공정 단면도.
제 24 도는 상기 NMOSFET의 다른 변형예를 도시한 것으로, NMOSFET의 요부를 보인 단면도.
제 24 도는 상기 NMOSFET에 있어서, 도핑농도 프로파일의 1예를 보인 그래프.
제 25 도는 종래예를 도시한 것으로, 벌크 실리콘기판상에 형성된 MOSFET의 요부 구성을 보인 단면도.
제 26 도는 상기 MOSFET의 등가회로를 보인 회로도.
제 27 도는 다른 종래예를 도시한 것으로, SOI 기판상에 형성된 MOSFET의 요부 구성을 보인 단면도.
제 28 도는 상기 MOSFET의 등가회로를 보인 회로도.
제 29 도는 제 1 종래예를 도시한 것으로, MOSFET의 요부 구성을 보인 단면도.
제 30 도는 제 3 종래예를 도시한 것으로, MOSFET의 요부 구성을 보인 단면도.
제 31 도는 제 4 종래예를 도시한 것으로, MOSFET의 요부 구성을 보인 단면도.
제 32 도는 제 5 종래예를 도시한 것으로, MOSFET의 요부 구성을 보인 단면도.
제 33 도는 제 6 종래예를 도시한 것으로, MOSFET의 요부 구성을 보인 단면도.
제 34 도는 제 7 종래예를 도시한 것으로, MOSFET의 요부 구성을 보인 단면도.
본 발명은 전계 효과 트랜지스터(FET) 및 이 전계 효과 트랜지스터를 사용한 CMOS 소자에 관한 것으로, 특히 채널길이를 서브미크론 정도까지 축소할 수 있고 집적회로 등에 적합한 전계 효과 트랜지스터 및 CMOS소자에 관한 것이다.
예컨대, SOS(Silicon On Sapphire), SIMOX(Silicon Separation by ion IMplantation of OXygen), 및 BSOI(Bonded SOI) 등과 같이, SOI 기판상에 제조된 MOSFET(Metal Oxide Semiconductor FET)는 저전압으로 고속동작할 수 있는 잇점이 있어 널리 사용되고 있다. 또한, 상기 SOI-MOSFET는, 벌크실리콘상에 형성된 MOSFET에 비해 레이아웃에 요하는 영역이 보다 작게되기 때문에, 비교적 용이하게 집적도를 증대시킬수 있다. 최근, 예컨대, 휴대용 통신 시스템 등 고기능의 휴대형 기기의 수요가 증가하고 있기 때문에, 상기 잇점을 제공하는 SOI-MOSFET는 더욱 보급될 것으로 기대된다. 상기 벌크실리콘상의 MOSFET와 SOI-MOSFET의 일반적인 구조에 대해 간단히 설명하면 다음과 같다.
도 25는 MOSFET(이하에서는 간단히 "FET"라 한다)(51)가, 벌크 실리콘 기판(52)상에 형성되어 있는 경우를 도시하고 있다. 상기 FET(51)는, 벌크 실리콘 기판(52)의 표면에 서로 거리를 두어 배치된 N+형의 소스영역(53) 및 드레인영역(54), 양 영역(53,54)간에 배치되는 P형의 채널영역(55), 이 채널영역(55)으로 부터 산화막 등에 의해 전기절연된 게이트전극(56)을 구비한 구성으로 되어 있다.
또한, FET(51)의 등가회로는 도 26에 보인 바와 같이, 전계 효과 트랜지스터(T1a), 기생 바이폴라 트랜지스터(T2a)(이하에서는 "기생 트랜지스터"라 함), 충동 전리 전류를 발생시키는 전류원(Ii) 등으로 표시되고, 이 충동 전리 전류는 베이스저항 RB를 통해 기판단자(B)로 흐른다. 따라서, 상기 FET(51)를 구동시키기 위해서는 게이트단자 G, 소스단자 S, 드레인단자 D, 및 기판단자 B의 4개의 단자를 필요로 한다.
상기 구조의 FET(51)에서 기생 트랜지스터(T2a)의 베이스단자는 기판단자(B)에 접속되어 있다. 동작중에는 기판-소스접합이 역바이어스되기 때문에, 기생 트랜지스터(T2a)는 FET(51)의 동작에 거의 영향을 미치지 않는다.
한편, 도 27은, SOI-MOSFET(61)가 SOI기판(62)상에 형성되어 있는 경우를 나타내고 있다. 상기 SOI기판(62)은, 예컨대 실리콘 기판(62a)상에, 절연막(62b)을 통해 형성된 반도체 박막층(62c)을 구비하며, 상기 FET(61)의 소스영역(63), 드레인영역(64) 및 채널영역(65)은 도 25에 보인 각 영역(53,54,55)와 달리 반도체 박막층(62c)에 형성되어 있다. 또한, 게이트전극(66)은 게이트전극(56)과 동일한 구성으로 되어 있다.
상기 구성의 SOI-MOSFET(이하, 간단히 "FET"라 함)(61)의 등가회로는 도 28에 보인 바와 같이, FET(51)의 경우와 같이 전계 효과 트랜지스터(T1b)와 기생 트랜지스터(T2b), 전류원(Ii) 등으로 형성되어 있으나, 기생 트랜지스터(T2b)의 베이스와 기판단자(B)가, Cbox를 통해 접속되어 있는 점이 다르다. 따라서, 상기 FET(61)는, 게이트, 소스, 및 드레인의 3 단자만으로 동작한다. 또한, 이 경우, FET(61)의 기판단자(B)는 그라운드될 수 있으나, FET(61)의 보디(M)는 플로팅된다.
상기 FET(61)에 있어서, 통상 동작의 경우, 드레인접압에서 발생하는 충돌 전리 전류는 기생 트랜지스터(T2b)의 베이스로 되고, 정귀환 전류로 된다. 따라서, 단채널 효과가 발생함과 동시에, 소스-드레인간의 항복전압이 저하한다. 이와 같이, FET(61)의 전기적 특성의 저하는 이들 디바이스를 집적하는 데에 대단히 큰 문제를 초래한다.
이 문제를 해결하기 위해, 종래부터 다양한 해결수단이 강구되어 왔다. 이하, 제 1 내지 제 7 종래예에 대해 간단히 설명한다.
제 1 종래예로서, 예컨대 도 29에 보인 바와 같이, LDD(Lightly Doped Drain)구조를 갖는 FET(61a)가 있다. 이 FET(61a)의 소스 및 드레인 영역(63,64)은 채널영역(65) 근방에 저농도의 N-가 주입된 LDD영역(71)을 갖는다. 이에 의해, 드레인영역(64)과 채널영역(65)간에 공핍층이 용이하게 확산된다. 그 결과, 전계가 완화되어 FET(61a)의 항복전압이 상승한다.
또한, 제 2 종래예로서, M. Terauchi 등의 "Suppression of the Floating -Body Effect in SOI MOSFETs by Bandgap Engineering", 1995 Symp. on VLSI Technology, pp 35-36, Kyoto JP, June 1995. 에서는 Ge 매립을 사용한 FET에 대해 기재하고 있다. 이는, 실리콘의 에너지 밴드갭 공학을 응용한 것으로, Ge 주입을 이용함으로써, 소스-보디 접합시의 에너지 Eg가 감소된다. 그 결과, FET의 기생 트랜지스터의 전류이득이 억제된다.
또한, 제 3 종래예(예컨대, 일본국 특허공개공보 60-175458호)에는 도 30에 보인 바와 같이, 소스영역(63)과 드레인영역(64)간에 SiO2등으로 형성된 배리어영역(73)을 갖는 FET(61c)가 개시되어 있다. 상기 배리어영역(73)을 제공함으로써, FET(61c)에서의 단채널효과가 억제된다.
또한, 제 4 종래예인 유럽특허 0 497 216 A2는 포켓 주입을 사용한 SOI-MOSFET에 대해 기재하고 있다. 도 31에 보인 바와 같이, FET(61d)에 있어서 SOI기판(62) 표면측의 소스영역(63d) 및 드레인영역(64d)은 채널영역(65) 방향으로 연장되어 있다. 그 확장부(74)의 아래에는, 보디와 같은 도전형의 포켓 주입영역(75)이 형성되어 있다. 이에 따라, 채널영역(65)에 있어서, 산화막(62b)과의 계면에 있어서의 보디의 도핑 농도를 증가시킨다. 그 결과, 채널영역(65)에 있어서, 배면의 임계전압이 증가하고, 배면의 채널전류가 감소한다.
또한, 제 5 종래예인 일본국 특허공개공보 5-218425호에는 게이트전극(66)의 바로 아래에 공통의 드레인영역을 설치한 FET(61e)가 기술되어 있다. 도 32에 보인 바와 같이, FET(61e)의 반도체 박막층(62c)에는, 게이트전극(66)의 하부에 배치된 N형의 커먼 드레인영역(81)과 이 영역(81)의 양측에, 각 채널영역(82)을 통해 배치되는 소스영역(83) 및 드레인영역(84)이 구비된다. 상기 커먼 드레인영역(81)은, 부유전위로 유지되어 있고, 드레인영역(84)에 콜레트 홀(collet hole)을 생성한다. 이에 의해 기생 트랜지스터(T2b)의 동작을 억제할 수 있다.
제 6 종래예인 일본국 특허공개공보 5-21800호에는, 게이트전극(66) 아래에 진성 반도체 영역을 형성한 FET(61f)가 기술되어 있다. 도 33에 보인 바와 같이, FET(61f)의 반도체박막층(62c)은, 게이트전극(66)의 하부에 진성 반도체 영역(91)을 구비하고 있다. 또한, 반도체 박막층(62c)에 있어서, 영역(91)의 양측에는 P-형의 각 채널영역(92)를 통해 N+형의 소스영역(93) 및 드레인영역(94)이 각각 제공되어 있다. 진성 반도체 영역(91)은, 통상적으로 도핑농도가 1010∼1012/cm3으로 낮게 설정되어 있어, 캐리어 이동도를 증가시킨다. 또한, 채널영역(92)에 의해 FET(61f)의 임계전압이 설정된다. 이에 따라, 고속동작이 가능해지고 임계전압을 억제할 수 있다.
또한, 제 7 종래예인 일본국 특허공개공보 6-268215호에는, 도 34에 보인 바와 같이, 채널영역(65)의 외주부에 반전층의 형성시에 완전히 공핍화하지 않은 농도를 갖는 고농도영역(77)이 제공되고, 그 이외의 채널영역(65)에 극히 낮은 농도의 저농도영역(78)을 형성한 FET(61g)가 기술되어 있다.
이 경우도, 제 6 종래예와 거의 동일하게, 저농도영역(78)은 낮은 도핑농도로 설정되어 있기 때문에, 캐리어이동도를 증가시킨다. 또한, 고농도영역(77)은, 높은 도핑농도로 설정되어 있어, 반전층 형성시에도 완전히 공핍화하지 않는다. 따라서, 반도체 박막(62c)의 두께가 변동되어도 임계전압의 불균일을 억제할 수 있다.
그러나, 상기 종래 문제를 해결하기 위한 수단으로 기술된 FET 구조는 모두 전기특성의 열화나, 소자 구조의 복잡 등에 의해 서브하프 미크론(sub-half micron)정도 까지 FET를 축소할 때 제한이 있는 문제점이 있다.
즉, 도 29에 보인 FET(61a)에 제공된 LDD영역(71)은, 소스-드레인간의 항복전압을 상승시키는 한편, 소스-드레인간의 기생저항을 증가시키게 된다. 그 결과, FET(61a)를 저전압으로 구동하는 경우에 지장을 초래한다.
또한, 상기 종래 문제를 해결하기 위한 수단으로서의 제 2 및 제 3 종래예는 게르마늄을 주입하거나, 도 30에 보인 배리어영역(73)을 형성할 필요가 있기 때문에, 제조공정이 복잡하게 됨과 동시에 채널길이를 축소화하는 데에 제한이 있다.
또한, 도 31에 보인 FET(61d)에 있어서, 플로팅 보디 효과를 최소한으로 억제하기 위해 보디콘택트를 필요로 한다. 그 결과, 소자의 레이아웃 영역이 증대한다. 또한, 포켓 주입 영역(75)은 소스 또는 드레인의 확장부(74) 아래에 집중 형성할 필요가 있다. 따라서, 극히 얇은 SOI기판(61)에서는 포켓 주입 영역(75)을 형성하기가 어렵다. 그 결과, 고집적도의 FET, 예컨대 서브하프 미크론 정도의 FET를 제조할 때, 이 포켓 주입 기술을 적용하는 것이 곤란하다. 한편, 동작상의 관점에서 보면, 상기 "포켓" 주입 영역(75)은 백 채널의 임계전압을 증대시킴으로써 백 채널 전도를 억제한다. 그러나, 반도체 박막층(65) 표면의 구조는 도 27에 보인 FET(61)와 같기 때문에, 기생 트랜지스터(T2b)는 FET(61)와 같이 FET(61d)의 동작에 영향을 미친다.
또한, 도 32에 보인 FET(61e)는, 채널영역(82)의 채널길이 d를 일정치 이상 짧게할 수 없기 때문에, 집적도를 올리는 것이 어렵다. 예컨대, 게이트 길이가 0.35㎛인 경우에는 상기 채널길이 d를 약 0.1㎛ 정도로 할 필요가 있다. 그러나, 이 길이는 소스/드레인영역(83,84)을 형성할때 주입되는 N+불순물의 측면확산 길이에 상당하기 때문에, 불순물의 주입억제가 극히 어렵게 된다. 또한, 채널길이 d가 약 0.1 ㎛의 범위에서는 드레인영역(84)측으로 부터의 공핍층에 의해 채널영역(82)의 펀치 쓰루가 발생하고, FET(61e)의 특성은 제어하기 어렵게 된다. 그 결과, FET(61e)의 구조를 서브하프 미크론 장치에 적용하는 것은 실용적이 아니다.
한편, 도 33에 보인 FET(61f)는, 진성반도체 영역(91), 및 그 양측에 배치된 P-형의 채널영역(92)을 필요로 한다. 따라서, 상기 FET(61e)의 경우와 같이, 채널영역(92)의 길이를 억제하는 것이 곤란해진다. 진성반도체 영역(91)의 극히 낮은 도핑에 의해 기생 트랜지스터(T2b)의 전류이득이 증대한다. 그 결과, FET(61f)에 있어서 펀치쓰루 항복전압이 저하한다.
또한, 도 34에 보인 FET(61g)는 상기 FET(61f)와 기본적으로 동일하며, 같은 문제를 갖고 있다. 또한, 고농도영역(77)은 완전히 공핍화하지 않는다. 따라서, 출력 Id-Vds 특성에 "킹크(kink)" 효과가 발생한다.
본 발명의 목적은 저전압으로 고속구동이 가능하고 서브하브 미크론 정도까지 집적도를 향상시킬 수 있는 전계 효과 트랜지스터 및 CMOS소자를 제공하는 것이다.
본 발명의 전계 효과 트랜지스터는, 상기 목적을 달성하기 위해,
전기절연 기판상의 표면 반도체층에 제공된 제 1 도전형의 채널영역;
상기 제 1 도전형과는 다른 제 2 도전형을 갖고, 이들 사이에 상기 채널영역 i을 개재시켜 배치되는 소스영역 및 드레인영역;
상기 채널영역의 적어도 상기 소스영역 부근에 제공되고, 상기 제 1 도전형의 농도가 채널영역의 중앙부를 향해 단조롭게 저하되도록 형성된 도핑농도 프로파일을 갖는 고농도부; 및
전기절연체층에 의해 상기 채널영역으로 부터 절연된 게이트전극을 포함한다.
또한, 상기 도핑농도 프로파일은 예컨대, 제 1 도전형의 불순물을 이온주입할 때, 주입 에너지나 도즈량 및 표면 반도체층과 주입방향간의 경사각 등의 제어에 의해, 또는 주입된 불순물을 활성화시킬 때의 어닐링시간 및 온도 등의 제어에 의해 조정된다.
상기 구조에 있어서, 저전압에서 고속으로 구동가능하고, 또한 집적도의 향상이 용이한 전기절연 기판상에 형성된 전계 효과 트랜지스터, 즉 SOI MOSFET에 있어서, 채널영역에 있어서의 제 1 도전형 불순물의 도핑농도 프로파일을 조정함으로써, 소스-드레인간의 기생저항 등, 전계 효과 트랜지스터의 특성을 저하시키지 않고, 전계 효과 트랜지스터에 기생하는 바이폴라 트랜지스터(이하, "기생 트랜지스터"라 함)의 전류 이득 hfe를 감소시킬 수 있다. 이에 의해, 저전압동작이 가능하고, 고속, 고집적도의 전계 효과 트랜지스터를 실현할 수 있다.
구체적으로 설명하면, 전류 이득 hfe가 감소될 수 있기 때문에, 단채널효과의 발생을 억제할 수 있다. 따라서, 채널길이를 축소시킨 경우에도, 종래에 비해 항복전압의 저하를 제어할 수 있다. 또한, 채널길이를 축소시킨 경우에도, 임계전압의 롤오프 특성의 저하를 감소시킬 수 있다. 이에 의해, 종래에 비해 저전압으로 구동할 수 있다.
또한, 채널영역의 도핑농도 프로파일 이외는, 종래와 동일하게 특별한 요소나 제조공정을 필요로 하지 않는다. 특히, 어닐링이나 이온주입에 의해 프로파일의 형상을 조정하는 경우, 종래와 같은 공정으로 전계 효과 트랜지스터를 제조할 수 있다. 따라서, 다른 부재나 공정을 필요로 하는 종래예에 비해 제조공정을 간단히 할 수 있다.
또한, 소망의 상기 도핑농도 프로파일이 경사져 있기 때문에, 채널영역으로 불순물이 도입된 후의 어닐링처리에 있어서, 불순물이 확산되어도 소망의 도핑농도 프로파일로 조정하기 위해 이 확산을 이용할 수 있다. 따라서, 채널길이를 축소할 때, 불순물의 확산 영향을 감소시킬 수 있다. 그 결과, 전계 효과 트랜지스터의 크기를 축소할 수 있어 집적도를 향상시킬 수 있다.
상기 구성에 더해, 상기 채널영역에 있어서의 도핑농도 프로파일은 반전층의 형성시에 상기 채널영역이 완전히 공핍화하도록 설정되는 것이 바람직하다. 이에 의해, 소스-드레인 전압에 대한 드레인전류의 특성에 있어서 킹크효과의 발생을 억제할 수 있다.
도핑 프로파일 N(x)는, 도핑농도의 최저치를 NO, 최대치를 NBO, 상기 고농도부로 부터 중앙부 방향으로의 변위를 x [㎛]로 하고, 도핑농도 프로파일의 샤프니스 g 및 구배계수 η을 사용하여,
N(x) = NO+ NBO· exp [-(η · x)g]
에 가까운 경우, 상기 구배계수 η가 8∼20 ㎛-1로 설정되는 것이 바람직하다.
이에 따라, 상기 샤프니스 g가, 예컨대 1 내지 10 정도로, 소망의 프로파일을 형성하기 쉬운 범위에 있어서 기생 트랜지스터의 전류 이득 hfe를 확실히 거의 최저로 감소시킬 수 있다. 그 결과, 예컨대 구동전압이나 동작속도 등 전계 효과 트랜지스터의 전기적 특성을 더욱 향상시킬 수 있다.
일반적으로, 예컨대 불순물로 보론 등을 사용하여, 이온주입 및 어닐링에 의해 조정하는 경우, 도핑농도 프로파일을 가우스 분석형태로 조정하는 것이 용이하다. 이와 같이, 도핑농도 프로파일을 가우스 분석형태로 형성하는 경우에, 상기 고농도부로 부터 상기 채널영역 중앙부로 향한 제 1 도전형의 도핑농도의 구배를 3 x 1022/cm4∼8 x 1022/cm4으로 설정하는 것이 바람직하다. 이에 의해, 기생 트랜지스터의 전류이득 hfe를 확실히 거의 최소화할 수 있다. 그 결과, 전계 효과 트랜지스터의 전기적특성을 더욱 향상시킬 수 있다.
채널영역에 있어서 소망의 소망의 도핑농도 프로파일을 형성하기 위한 여러방법들이 있다. 예컨대, 채널영역으로 불순물을 주입할때의 이온주입처리조건을 제어하는 방법, 또는 드라이브-인 어닐링 처리조건을 제어하는 방법 등이 있다. 또한, 이온주입처리 조건은, 예컨대 주입 에너지, 도즈량, 또는 전기절연체 기판의 표면과 주입방향간의 경사각 등이고, 드라이브-인 어닐링 처리조건은 어닐링 시간이나 온도등이다. 그러나, 이온주입처리조건을 특별히 제어하지 않고, 드라이브-인 어닐링 처리조건의 제어에 의해서만 프로파일을 조정하는 경우, 구체적으로는 이온주입이 단순히 전기절연기판의 표면에 대해 거의 수직으로 행해지며, 또한 상기 어닐링에 의한 불순물의 확산에 의해서만 프로파일을 조정하는 경우는 쌍방을 제어하여 조정하는 경우에 비해 높은 어닐링온도나 긴 어닐링시간, 또는 어닐링 온도의 미묘한 조정들을 필요로 한다.
따라서, 이온주입처리조건과 드라이브-인 어닐링 처리조건의 쌍방을 제어하여 도핑농도 프로파일을 형성하는 것이 보다 바람직하다. 상기 구성에 있어서, 이온주입처리조건 및 드라이브-인 어닐링 처리조건을 설정할 때의 제한이 비교적 완화되며, 이온주입의 경사각, 또는 어닐링 시간 및 어닐링 온도를 자유롭게 설정할 수 있다. 그 결과, 예컨대 실리사이드화를 저해하여 전계 효과 트랜지스터의 품질을 저하시키는 고온에서의 어닐링 등을 회피할 수 있다. 따라서, 전계 효과 트랜지스터의 품질을 더욱 향상시킬 수 있다.
또한, 이온주입처리조건 및 드라이브-인 어닐링 처리는, 채널영역으로 불순물을 주입하고 이 불순물을 활성화시키기 위해 필수적이며, 종래부터 널리 행해지고 있다. 따라서, 이온주입처리조건이나 드라이브-인 어닐링 처리조건을 제어하여 도핑농도 프로파일을 조정하여도 전계 효과 트랜지스터의 공정수는 품질향상을 시도하지 않는 경우와 같은 정도로 억제되어, 전계 효과 트랜지스터의 제조공정을 간단히 할 수 있다.
상기 고농도부는 소스영역부근에만 제공되어도 좋으나, 소스영역 부근 및 드레인영역 부근의 쌍방에 제공되는 것이 보다 바람직하다. 소스영역 부근에만 고농도부가 제공되는 경우, 불순물의 도핑시에 타방으로 불순물이 주입되지 않도록, 예컨대 포토레지스트 등에 의해 마스킹하는 공정이 필요하게 된다. 이에 대해, 쌍방에 고농도부가 제공된 경우, 이들 공정이 필요하지 않게 된다. 따라서, 전계 효과 트랜지스터의 제조공정을 더욱 간략화할 수 있다.
또한, 보다 바람직한 양태로서, 고농도부와 인접하는 상기 소스영역 또는 드레인영역이 상기 고농도부에 인접하는 제 1 영역 및 이 제 1 영역보다 제 2 도전형의 불순물 도핑농도가 높은 제 2 영역을 구비하는 구성이 있다. 이 구성에서는 드레인 영역과 채널영역간에 공핍층이 용이하게 확산된다. 따라서, 전계를 완화시킬수 있어 전계 효과 트랜지스터의 항복전압을 더욱 상승시킬 수 있다.
상기 각 구성의 전계 효과 트랜지스터는, 임계전압의 저하 및 집적도의 향상등의 잇점이 있기 때문에, 각종 전자회로에 바람직하게 사용할 수 있다. 이 중에서도, 특히 바람직한 사용예로서, 예컨대 저소비전력이 요구되는 경우에 많이 사용되는 CMOS 소자가 있다. CMOS소자를 구성하는 P형 및 N형 전계 효과 트랜지스터에 상기 전계 효과 트랜지스터를 사용한 경우, 고속이면서 저소비전력으로 또한 사이즈가 작은 CMOS 소자를 실현할 수 있다. 그 결과, 고기능, 고속, 저소비전력의 전자회로를 실현할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.
우선, 본 발명의 1 실시형태를 제 1도 내지 21도에 따라 이하에 설명한다.
제 1도에 보인 바와 같이, 본 실시형태에 관한 전계 효과 트랜지스터(이하. "FET"라 함)(1)는, SOI(Silicon On Insulator) 기판(2)상에 형성된다. 이 SOI 기판(2)은, 예컨대 SOS(Silicon On Sapphire), SIMOX(Silicon Separation by ion IMplantation of OXygen), 및 BSOI(Bonded SOI) 등이며, 예컨대 실리콘, 사파이어, 수정, 또는 유리와 같은 물질로 형성된 기판(2a)상에, SiO2등의 전기절연체로 형성된 절연막(2b)을 개재시켜, 실리콘 등으로 형성되는 반도체박막(2c)를 적층한 구성으로 되어 있다. 도 1에서는 기판(2a)의 예로서, 실리콘의 경우를 도시하고 있다. 또한, 상기 절연막(2b)의 두께 Tbox는 통상 50nm 내지 500nm로 설정된다. 또한, 상기 반도체박막(2c)에는, 소스영역(3), 드레인영역(4) 및 채널영역(5) 등이 제공되며, 이에 의해 능동트랜지스터가 형성된다. 상기 반도체박막(2c)의 두께는 최종적인 FET(1)의 특성에 기초하여 소망의 치로 설정된다.
상기 소스영역(3)과 드레인영역(4)은 채널영역(5)에 의해 서로 분리된다. 또한, 양 영역(3,4)은 소스-드레인 저항을 감소시키기 위해 고도로 도핑되어 있다. 본 실시형태에서는 FET(1)의 1예로서, NMOS형의 FET를 도시하고 있으며, 양 영역(3,4)은 예컨대 비소 등을 주입하여 N+형으로 형성된다.
본 실시형태에서, 양 영역(3,4)간에 배치되는 채널영역(5)은, 서로 다른 도핑농도를 갖는 3개의 영역(5a,5b,5c)로 대별된다. 상기 각 영역(5a,5b,5c)은 모두 동일한 도전형이며, 예컨대 NMOS형 FET의 경우, 보론이나 인듐 등을 주입하여 P형으로 형성된다. 또한, 도 2에 보인 바와 같이, 각 영역의 도핑농도는, 소스영역(3)에 인접하는 소스측부(5a), 및 드레인영역(4)에 인접하는 드레인측부(5c)가 중앙부(5b)에 비해 높게 설정된다.
또한, 본 실시형태에 관한 채널영역(5)의 외주부(5a,5c)의 농도는, 상술한 일본 특허공개공보 6-268215호와 달리 반전층의 형성시에 완전히 공핍화하는 치로설정되어 있다. 또한, 본 실시형태에서는 채널영역(5)의 도핑농도의 프로파일(profile)도 고려되고 있다.
여기에서, 본 실시형태에 관한 채널영역(5)의 도핑 프로파일에 대해 특히 상세히 설명한다. 채널영역(5)에 있어서, P형 불순물의 도핑 프로파일은 도 3에 보인 바와 같이 채널영역(5)의 외주부(5a,5c)로 부터 중앙부(5b)로 향해 거의 변화가 없이 농도가 저하되도록 설정되어 있다.
구체적으로 설명하면, x를 채널영역(5)의 중앙으로부터 측정된 거리[㎛] (x=0), L을 채널길이 [㎛]로 한 경우, 채널영역(5)에 있어서의 채널 불순물의 도핑 프로파일 N(x)는, 하기 식 (1)에 보인 바와 같이,
Figure kpo00001
로 설정되어 있다. 또한, 상기 위치 x는 채널영역(5)의 중앙을 x = 0으로 하고 있다. 또한, 본 실시형태에서, 채널영역(5)의 도핑 프로파일은 양측에서 경사져 있기 때문에, N(x)는 소스영역측에서의 경사를 나타내는 exp항과 드레인영역(4) 측에서의 경사를 나타내는 exp항과의 합으로 표현된다.
또한, 상기 도핑 프로파일 N이 양측에서 경사져 있는지 또는 일측에서 경사져 있는지에 관계없이, 일측의 경사에만 주목한 경우, 상기 식 (1)은 각 경사에 인접하는 소스영역(3) 또는 드레인영역(4)으로 부터, 채널영역(5)의 중앙으로의 변위 x'[㎛]를 사용하여 변형하면, 하기 식 (1)'에 보인 바와 같이,
N(x') = NO+ NBO· {exp[-(η · x')g] ‥‥ (1)'
로 되어, 하나의 exp항으로 표현할 수 있다. 이하에서는 특별히 지정되지 않는 한, 식 (1) 및 (1)'를 구별하지 않고 도핑 프로파일 N(x) 및 식 (1)로 언급한다.
상기 식 (1)에서, NO는 채널영역(5)의 도핑농도의 최소치를, 즉 채널영역(5) 중앙위치에 있어서의 도핑농도를 나타낸다. 또한, NBO는 도핑농도의 최대치, 즉 소스영역 및 /또는 드레인영역(4)과 채널영역(5)간의 접합부에 있어서의 도핑농도를 나타낸다. 본 실시형태에 관한 채널영역(5)의 경우, 도핑농도는 예컨대, NO가 1 x 1016정도, NBO가 5.1 x 1017정도로 설정된다.
또한, 상기 식 (1)에 있어서, η 및 g는 도핑 프로파일의 샤프니스나 구배의 정도를 나타내는 계수이며, 이하에서는 η을 구배계수, g를 변화의 샤프니스로 칭한다. 도 3에 보인 바와 같이, g = 1의 경우, 도핑 프로파일 N(x)는 지수함수적으로 변화하고, g = 2인 경우는 가우스 분포적으로 변화한다. 또한, g가 증가함에 따라, 채널영역(5)의 도핑레벨은 보다 가파르게 된다. 한편, 도 4에 보인 바와 같이, 샤프니스 g가 일정(g=2)하여도, 구배계수 η이 감소함에 따라 채널영역(5)의 도핑 프로파일의 구배는 보다 완만하게 된다. 또한, 도면에서는 채널길이 L이 0.5 [㎛]일 때 η = 10, 15, 18 [㎛-1]인 경우를 각각 나타낸다.
이들 채널영역(5)의 도핑 프로파일은, 후술하는 바와 같이, 예컨대 불순물을 주입할때의 에너지량이나 각도, 및 불순물을 활성화시킬 때의 어닐링시간 등에 의해 결정된다.
상기한 도핑 프로파일을 갖는 채널영역(5)은 도 1에 보인 바와 같이, 게이트전극(6)으르 완전히 피복되어 있고 이 게이트전극(6)에 의해 제어된다. 게이트전극(6)은 예컨대 MoSiO2, WSiO2등과 같은 고융점 금속 또는 폴리실리콘층으로 형성된다. 또한, 게이트전극(6)과 채널영역(5)간에는, SiO2등으로 헝성된 게이트산화막(7)이 제공되며, 양 영역(5,6)간을 전기적으로 절연하고 있다. 또한, 게이트전극(6)의 측방에는 마찬가지로 SiO2등의 전기절연체로 이루어지는 게이트 측벽 스페이서(8)가 제공된다.
여기에서, 본 실시형태에 관한 FET(1)의 전기적 특징에 대해 설명한다. 도 5에 보인 바와 같이, 종래와 같이, SOI기판(2)상에 형성된 FET(1)의 등가회로는, NMOS형의 이상적인 FET(이하, "전계 효과 트랜지스터"라 함)(T1)는 물론, NPN형의 기생 바이폴라 트랜지스터(이하, "기생 트랜지스터"라 함)(T2) 및 드레인 접합에서 발생하는 충돌전리전류에 대응하는 전류원(Ii)을 구비한다. 상기 전계 효과 트랜지스터(T1) 및 기생 트랜지스터(T2)에서는 드레인과 콜렉터, 및 소스와 에미터가 각각 서로 접속되어 있다. 또한, 기생 트랜지스터(T2)의 베이스는 상기 전류원(Ii)을 통해 드레인에 접속된다. 이에 의해, 상기 충돌전리전류가 기생 트랜지스터(T2)의 베이스로 흘러들어, 정귀환 전류로 된다. 또한, 기생 트랜지스터(T2)의 베이스는 용량 Cbox를 통해 부유하고 있는 기판(2a)에 접속된다. 이 때, Cbox는 절연체층(2b)에 매립된 등가 용량을 나타낸다.
따라서, 소스-드레인의 항복전압 BDds는. 상기 기생 트랜지스터(T2)의 전류이득 hfe에 영향을 받아 변화하고, 하기 식(2)와 같이.
BVds = BVcb/(hfe)(1/n)‥‥ (2)
으로 된다. 또한, 상기 식 (2)에 있어서, BVcb는 콜렉터-베이스(드레인-채널)간의 항복전압이고, n은 접합의 외형과 도핑레벨에 의존하는 변수이다. 단, 이 변수 n은 약 4 정도로 거의 일정하다.
또한, 상기 전류이득 hfe는 캐리어 공통시간에 의해 정해지고, 하기 식 (3)에 보인 바와 같이,
Figure kpo00002
과 거의 비슷하게 될 수 있다. 상기 식(3)에 있어서, τF와τn는 베이스(채널) 영역에서의 캐리어 통과시간과 수명을 각각 나타내며, μp/μn은 정공과 전자의 이동도의비이다. 또한, NB 및 Nds는 베이스영역, 또는 에미터(소스영역)에 있어서의 굼멜수(Gummel number)이고, 각 영역의 도핑 프로파일에 의해 결정된다. NB 및 Nds는 대응하는 영역의 도핑레벨이 높아짐에 따라 증가한다. 또한, ΔEg는 높은 도핑결과로 발생한 실리콘의 에너지갭의 감소량이다.
상기 식 (3)에 보인 바와 같이, 기생 트랜지스터(T2)의 전류이득 hfe는 채널영역(5)의 도핑 레벨이나 도핑 프로파일에 영향을 받아 변화한다. 즉, 채널영역(5)의 도핑레벨이 상승함에 따라, 상기 식 (3)에서 NB가 증가하고, 소수캐리어의 수명 τn이 단축된다. 따라서, 기생 트랜지스터(T2)의 전류이득 hfe는 감소한다.
본 실시형태에 있어서, 채널영역(5)의 도핑농도의 프로파일은, 상기 식 (1)에나타낸 바와 같이 샤프니스 g와 구배계수 η에 의해 결정된다. 따라서, 기생 트랜지스터(T2)의 전류이득 hfe는 양 계수 g 및 η의 함수로 표시할 수 있다.
도 6에 보인 바와 같이, 예컨대 채널영역(5)의 도핑 프로파일이 지수함수적인 경우(g=1인 경우), 전류이득 hfe는, 구배계수 η이 약 16∼18 ㎛-1정도에서 최저로 된다. 또한, 도핑 프로파일이 가우스 분포적인 경우(g = 2인 경우), 전류이득 hfe는, 구배계수 η = 15 ㎛-1부근에서 최저로 되고, 5 ㎛-1정도이다. 또한, g = 4, 6 및 8인 경우, 전류이득 hfe는, 구배계수 η이 약 8∼15 ㎛-l정도에서 최소로 된다. 어느 경우에 있어서도, 구배계수 η이 8∼20 ㎛-1사이에서 전류이득 hfe가 최소로 된다. 또한, g = 2인 경우, 최적 도핑농도의 구배는 3 x 1022/cm4∼8 x 1022/cm4정도로 된다.
종래 채널영역(5)의 도핑 프로파일이 균일한 경우의 전류이득 hfe0에 비하면, 양 계수 g 및 η을 적절히 설정함으로써, 본 실시형태에 관한 FET(1)에서는 기생 트랜지스터(T2)의 전류이득 hfe를 1/10정도 까지 감소시킬수 있다. 따라서, 기생 트랜지스터(T2)의 전류이득 hfe가 약 3 내지 8인 FET(1)를 제공할 수 있다. 그 결과, FET(1)의 전기적 특성이 종래에 비해 대폭 향상된다.
예컨대, 소스-드레인 항복전압 BVds는 상기 식 (2)에 보인 바와 같이, 기생 트랜지스터(T2)의 전류이득 hfe가 증가함에 따라 감소한다. 본 실시형태에 관한 FET(1)에서는 기생 트랜지스터(T2)의 전류이득 hfe가 감소한다. 따라서, 도 7에 보인 바와 같이, 종래에 비해 항복전압 BVds는 FET(1)의 게이트길이가 짧게되더라도 쉽게 저하하지 않는다. 또한, 도 7에서는 도 6과 같이, 채널영역(5)의 도핑 프로파일이 일정한 경우를 종래의 항복전압 BVds0으로 나타내고 있다. 도 7로 부터 명백한 바와 같이, 예컨대 케이트길이가 0.3㎛ 정도인 경우, 종래의 항복전압 BVds0는 약 1 V이다. 이에 대해, 본 실시형태의 항복전압 BVds는 약 2.4 V로서, 약 1.4 V정도 증가한다.
또한, 본 실시형태에서는, 도 8에 보인 바와 같이, 본 실시형태에 관한 FET(1)에 있어서 임계전압 Vth의 롤오프(roll-off) 특성 Vtlin1 및 Vtlin2는 게이트 길이가 약 0.3㎛ 이하로 될 때까지 별로 저하하지 않으며, 종래의 롤오프 특성 Vtlin0에 비해 높은 값을 유지한다. 또한, 도 8에서도 도 6 및 7과 같은 구성의 FET(1)를 종래예로 도시하고 있다. 또한, 이 경우의 소스-드레인간 전압 Vds는 약 0.1 V이다. 또한, 상기 Vtlin1 및 Vtlin2는 채널영역(5)의 도즈량이 다를뿐, 동일한 구성이다.
또한, 도 9에는 상기 FET(1)의 극성을 반전시킨 PMOSFET에 있어서의 임계전압 Vth의 롤오프 특성 Vtlin을 나타낸다. 이 경우도, NMOS형의 경우와 같이, 0.3㎛ 이하로 될 때 까지 별로 저하되지 않는다. 또한, 이 FET는 극성이 다른 것을 제외하고 상기와 동일하기 때문에 그 설명을 생략한다.
도 8 및 9에 보인 바와 같이, 임계전압의 롤오프 특성 Vtlin은 FET(1)의 극성에 관계없이 채널길이가 0.3㎛ 이하로 될 때까지 저장하지 않는다. 따라서, 예컨대, 채널길이가 0.35∼0.2㎛ 등, 서브하브 미크론 역의 경우에서도 안정적으로 동작할 수 있다. 펀치쓰루가 발생하지 않는 범위에서 최소의 게이트길이는 0.27㎛로 된다. 따라서, 종래와 같은 제조장치를 사용하여도 충분히 여유를 갖고 제조할 수 있다.
여기에서, 도 10 내지 16을 참조하여, 상기 구성의 FET의 사용예로서, 예컨대 NMOSFET 및 PMPSFET로 이루어지는 CMOS소자에 대해 설명한다.
도 10에 도시한 바와 같이, 상기 CMOS소자(10)는 NMOSFET(11) 및 이 NMOSFET(11)와 극성만 다른 PMOSFET(12)를 구비한다. 상기 FET(11,12)는 SOI기판(2)에 제공된 분리영역(2d)에 의해 절연되며, CMOS구조를 형성한다. 또한, FET(11,12)의 구성은 도 1과 같은 같은 구성을 갖기 때문에 설명은 생략한다. 단, FET(11,12)에서는 소스영역(3), 드레인영역(4) 및 게이트전극(6)의 상부는 각각 살리사이드화(Salicide)되어 있어, 각 부의 저항을 감소시키고 있다. 또한, 게이트전극(6)의 게이트 길이는 예컨대 0.35㎛로 설정된다.
상기 각 FET(11,12)에 있어서, 게이트전압 VG를 변화시킨 경우의 소스-드레인 전압 Vds에 대한 드레인 전류 Id의 특성을 도 11 및 12에 도시한다. 본 실시형태에 있어서, 각 FET(11,12)의 채널영역(5)이 완전히 공핍화할 수 있도록 형성되어 있기 때문에 킹크효과는 나타나지 않는다.
또한, 도 13 및 14는, 소스-드레인간 전압 Vds가 1.5 V인 경우, 각 FET(11,12)의 서브스레숄드 Id-VGS특성을 각각 나타낸다. 도 13 및 14에 도시한 바와 같이, NMOSFET(11)에 있어서의 서브스레숄드 Id-VGS특성은 65mV/dec이고, PMOSFET(12)에 있어서의 서브스레숄드 Id-VGS특성은 70mV/dec이다. 따라서, 가파르고 양호한 특성이 얻어진다.
또한, 상기 VGS및 Vds가 각각 1.5V인 경우, NMOSFET(11)의 구동전류는 150μA/㎛이고, PMOSFET(12)의 경우 구동전류는 70μA/㎛이다. 또한, 최소 게이트길이의 NMOSFET(11)의 경우, 오프상태에 있어서의 소스-드레인 항복전압 BVds는 상기 Id=0.1μA/㎛에 있어서, 2.5V이다. 따라서, 상기 FET(11)를 일반적인 저전압 구동장치의 공급전압 1∼1.8V에 사용한 경우에 있어서도, 브레이크다운이 발생하지 않는다.
한편, 상기 양 FET(11,12)를 갖는 CMOS 소자(10)의 경우, 도 15에 보인 바와 같이, 종래의 벌크실리콘상에 형성된 CMOS소자(F0 = 1)에 비해, 전파지연이 단축된다. 구체적으로 설명하면, 벌크 CMOS소자의 인버터의 전파지연 Tpd가 약 140 psec/stage인 것에 대해, 본 실시형태에 관한 CMOS소자의 인버터의 전파지연 Tpd는약 65 psec/stage까지 단축된다. 또한, 도 16에 보인 바와 같이, 동일한 속도에서 비교한 경우, 본 실시형태에 관한 CMOS소자의 전력소비는 종래의 벌크실리콘의 CMOS 소자에 비해 약 1/5로 감소된다.
예컨대, 휴대용 통신 시스템과 같이, 휴대가능한 고기능의 전자기기에서는, 고속, 저소비전력 및 고집적도의 논리 소자나 PLL회로를 필요로 하고 있다. 상기 CMPS소자(10)를 사용하여 PLL회로를 구성한 경우, 예컨대 최대주파수 1.5 GHz에 있어서, 상기 PLL회로는 공급전압이 2V로 동작할 수 있다. 또한, 1.1 GHz의 경우에는 1.5V로 동작할 수 있다. 또한, 상기한 바와 같이, CMOS소자(10)를 구성하는 FET(11,12)의 채널길이는 서브하프 미크론 역까지 축소할 수 있다. 따라서, 본 실시예에 관한 CMOS소자(10)를 사용한 경우, 고기능, 저소비전력의 전자기기의 제공에 크게 기여할 수 있다. 상기 CMOS소자(10)에 바람직한 사용예로서, 예컨대 PHS(Personal Handy-phone System)용의 PLL 신세사이저 등이 있다.
다음, 상기 구성의 FET(1)의 제조공정에 대해 도 17 내지 21을 참조하여 설명한다. 이하에서, 도 1에 보인 NMOSFET(1)를 예로 설명하였으나, 기본적으로는 도 10에 보인 PMOSFET(12)에서도 동일하며, NMOSFET 및 PMOSFET로 구성되는 CMOS소자(10)의 경우도 동일하다.
도 17에 보인 바와 같이, FET형성 전의 SOI기판(2)은, 예컨대 실리콘, 사파이어, 석영, 유리 등의 절연체로 이루어지는 기판(2a)과, 그 위에 적층된 절연막(2b), 및 그 위에 형성된 반도체박막(2c)을 구비하고 있다. 상기 SOI기판(2)은, 예컨대 BSOI나 SIMOX구조의 기판 등도 좋다. 또한, 상기 반도체박막(2c)의 두께는 제조하는 MOSFET의 특성에 따라 조정된다. 예컨대, 완전히 공핍화하는 트랜지스터(FD 트랜지스터)의 경우 반도체박막(2c)의 두께는 약 30∼100nm로 설정된다.
또한, 예컨대, LOCOS 등 종래의 방법을 사용하여 분리영역(2d)이 형성된다. 그 후, SOI-MOSFET의 채널영역으로 되는 부분에 불순물이 주입된다. 예컨대, NMOS트랜지스터의 경우, 주입되는 불순물로서는 보론이온 등이 사용된다. 이 경우의 주입량은 약 1 x 1016/cm3∼10 x 1016/cm3으로 조정된다. 또한, 도핑농도를 일정하게 하기 위해 약 900℃ 정도의 최종 어닐링이 행해진다.
예컨대, 임계전압을 약 0.4V로 하는 경우, 반도체박막(2c)의 두께가 50nm인 SOI기판(2)에서는 25keV의 에너지로,49BF2이온이 1 x 1012/cm2주입된다. 이 경우, 채널영역 중앙부의 P형의 불순물농도는 약 1 x 1017/cm3정도로 된다.
이어서, 도 18에 보인 바와 같이, 기판(2a)의 표면에 게이트산화막(7)을 퇴적 또는 성장시켜 형성한다. 이 게이트산화막(7)의 최종적인 두께는 채널길이가 서브하프미크론 역의 FET인 경우 5∼9 nm 정도로 설정된다.
그 후, 게이트전극(6)이 형성된다. 구체적으로 설명하면 상기 게이트산화막(7)상에 예컨대, 다결정질의 실리콘막이 형성된다. 또한, 종래와 같이 포토리소그라피 및 에칭기술에 의해 소망 형상의 게이트전극(6)을 헝성한다. 또한, 본 실시예에서는 다결정질의 실리콘으로 게이트전극(6)을 형성했으나, MoSi2나 WSi2와 같은 고융점 금속을 사용해도 좋다.
다음, 도 19에 보인 바와 같이, 채널영역에 있어서, 측방에 경사진 도핑농도의 프로파일을 형성하기 위해, 채널영역과 동극성의 원자는 게이트전극(6)을 마스크로 하여 SOI기판(2)으로 주입된다. 이 이온주입에는, 예컨대 NMOS트랜지스터의 경우,11B+가 사용되고, 인핸스형(Enhancement Type)의 PMOS트랜지스터의 경우에는,31P+가 주입된다. 또한, 상기 도핑 프로파일은 상기한 바와 같이, 단채널효과를 억제하고, 도 5에 보인 기생 트랜지스터(T2)의 영향을 억제하도록 결정된다.
게이트전극(6) 하방으로 원자를 주입하기 위해, 상기 이온주입은 도 19에서 실선의 화살표로 표시한 바와 같이, SOI기판(2)의 표면에 수직 방향으로부터, 30°내지 50°의 경사각으로 행해진다. 이 때의 주입 에너지는 반도체박막(2c)의 중앙 부근에서 소망 불순물농도의 도핑이 얻어지도록 조정된다.
예컨대, 반도체박막(2c)의 두께가 50nm이고, 다결정실리콘으로 이루어지는 게이트전극(6)의 두께가 200nm인 경우, NMOSFET에서는11B+의 주입 에너지가 30keV 정도로 설정되고, PMOSFET에서는,31P+의 주입 에너지가 약 80keV로 설정된다.
또한, 상기한 바와 같이, 경사진 상태로 주입되는 대신, 상기 소망의 도핑 프로파일을 얻기 위해 도 19에서 점선의 화살표로 표시한 0° 에 가까운 경사각, 즉 SOI기판(2)에 대해 거의 수직으로 이온 주입을 행해도 좋다. 이 이온 주입을 행한 경우, NMOS형에서는11B+가 15keV의 에너지로, PMOS형에서는,31P+가 40keV의 에너지로 각각 주입된다.
이온주입시의 경사각은, 소망의 도핑 프로파일에 기초하여 결정된다. 구체적으로 설명하면, 경사각이 커질수록 채널영역의 농도구배는 완만하게 된다. 또한, 최적의 경사각은 도즈량에도 의존하고 있다. 예컨대, 반도체박막(2c)의 두께가 50nm인 경우, 최적의 도즈량은 약 7∼10 x 1012/cm2이다.
또한, 후술하는 도 23에 보인 바와 같이, FET(1c)가 측방으로 경사진 농도 프로파일을 갖는 채널영역(5)의 양측에 LD부(21,22)를 갖는 경우, 종래와 같이 LD부(21,22)용의 불순물의 주입은 이 단계에서 행해진다(도시되지 않음).
이어서, 드라이브-인 어닐링(Drive-in anneal)에 의해, 주입된 불순물을 활성화시킴과 동시에 도핑 프로파일의 경사를 다시 조정한다. 상기 구배계수 η가 어닐링시간을 길게할 수록 적어지고, 채널영역의 농도 구배는 보다 완만하게 된다. 상기드라이브-인 어닐링에서는 기생 트랜지스터(T2)의 전류이득 hfe가 최소로 될수 있는 도핑 프로파일의 경사를 형성하기 위해 어닐링 온도와 시간을 제어하고 있다.
예컨대, 소망 도핑 프로파일의 1예로서, 가우스 분포적인 프로파일(g=2)이고, 상기 구배계수 η이 약 15 ㎛-1, 또는 dN(x)/dx가 약 5 x 1022/cm4인 경우, 질소분위기중에서 850℃의 어닐링이 60분간 행해진다.
그 결과, 도 20에 보인 바와 같이, P1의 영역(5a), P2의 영역(5b), 및 P3의영역(5c)의 3개의 영역으로 이루어지고, 소망의 도핑 프로파일을 갖는 채널영역(5)이 형성된다.
또한, 게이트전극(6)의 양측에 게이트 측벽 스페이서(8)가 형성된다. 이 게이트 측벽 스페이서(8)는 종래와 같이 예컨대 CVD산화에 의해 산화막을 퇴적시킨후, 이방성 에칭에 의해 원하지 않는 위치의 산화막을 선택적으로 제거하여 형성된다.
이어서, 도 20도에서, 실선의 화살표로 표시한 바와 같이 소스 및 드레인영역을 위한 불순물을 주입한다. NMOS형의 경우는 N형의 불순물이 주입되고 PMOS형의 경우는 P형의 불순물이 주입된다. 도핑되는 불순물의 도즈량은 약 4 x 1015/cm2이다.
그 후, 예컨대, 급속가열처리(RTA) 등을 행하여 주입된 불순물을 활성화한다. 이에 의해, 도 21에 보인 바와 같이, 소스영역(3) 및 드레인영역(4)이 형성된다.
또한, 반도체박막(2c)상에 층간절연막(2e)을 형성한다. 층간절연막(2e)에는, 소스영역(3) 및 드레인영역(4)으로 연통하는 콘택트홀(2f)이 형성되고, 콘택트홀(2f)에 의해 층간절연막(2e)상에 형성된 금속배선(2g), 소스영역(3) 또는 드레인영역(4)을 전기적으로 접속한다.
상기 도 17 내지 21에 보인 공정을 거쳐, SOI기판(2)상에 FET(1)가 형성된다.
또한, 본 실시형태에서는, NMOS형의 경우를 예로 들어 설명했으나, PMOS형이나, 양자를 접속한 CMOS형 등 다른 구성의 트랜지스터에서도 기본적으로는 동일한 공정으로 형성될 수 있다.
예컨대, 도 10에 보인 CMOS소자(10)에서, 디자인룰의 1예로서, 실리콘 섬(island)의 폭 및 스페이스가 각각 0.40㎛ 및 0.50㎛로 설정되어 있다. 또한, 게이트전극 길이는 MOSFET(11) 및 PMOSFET(12)의 쌍방에서 폭/스페이스가 0.35 ㎛/0.45㎛로 각각 설정된다. 또한, 콘택트홀(2f)의 크기는 0.40㎛ x 0.40㎛, 비아홀(via hole)의 크기는 0.50㎛ x 0.50㎛로 설정된다. 또한, 층간절연막(2e)의 두께는 약 1㎛이다.
본 실시형태에 관한 FET(1)의 제조공정에서는, 적어도 불순물의 이온주입의 조건, 또는 어닐링시의 조건을 적절히 제어하여 채널영역(5)의 도핑농도 프로파일을 조정한다. 다른 공정은, 종래와 동일하기 때문에, 실리사이드나 더블 게이트 제조를 형성하기 위한 공정을 자유롭게 조합시킬 수 있다.
이상과 같이, 본 실시형태에 관한 FET(1)는, 도 1에 보인 바아 같이, P형의 채널영역(5)과, 그 양측에 배치된 N형의 소스영역(3) 및 드레인영역(4)을 구비한다. 상기 각 영역(3,4,5)은 모두 SOI기판(2)의 반도체박막(2c)에 형성된다. 또한, 채널영역(5)의 상방에는 게이트산화막(7)을 통해, 상기 채널영역(5)을 피복하도록 게이트전극(6)이 배치된다.
또한, 채널영역(5)에는, P형의 도핑 농도를 변경시킴으로써 소스영역(3) 또는 드레인영역(4)에 인접하는 외주부(5a,5c)와, 이들 보다도 도핑 농도가 낮은 중앙부(5c)가 제공된다. 외주부(5a,5c)에 있어서, 도핑 농도의 프로파일은, 중앙부(5c) 방향을 향해 거의 변화없이 감소하도록 설정된다. 또한, 도핑 농도의 프로파일 구배는, 도 5에 보인 기생 트랜지스터(T2)의 전류이득 hfe가 감소될수 있도록 설정된다. 또한, 당연하지만 상기 구성에 있어서 각 영역의 도전형을 반대로 한 경우도 동일하다.
상기 구성에 있어서, 저전압으로 고속구동이 가능하고, 집적도의 향상이 용이한 SOI기판(2)상에 형성된 FET(1)에 있어서, 채널영역(5)의 도핑 프로파일을 조정함으로써, 소스-드레인간의 기생저항 등, 전계 효과 트랜지스터(T1)의 특성을 저하시키지 않고, 기생 트랜지스터(T2)의 전류이득 hfe를 감소시킨다. 따라서, 전기적 특성을 향상시키기 전의 종래예(도 29 참조)에 비해, 단채널효과의 발생을 억제할 수 있다. 이에 의해, 채널길이가 축소된 경우에서도 임계전압 Vth의 롤오프 특성 Vtlin은 별로 저하하지 않는다. 또한, 기생 트랜지스터(T2)의 전류이득 hfe가 감소되기 때문에, 채널길이가 축소된 경우에서도 항복전압 BVds의 저하가 종래에 비해 적다. 그 결과, 상기 종래예에 비해 저 구동 전압동작이 가능하고, 높은 전기적 특성을 갖는 FET(1)를 제공할 수 있다.
또한, 채널길이가 축소된 경우에서도 임계전압 Vth의 롤오프 특성 Vtlin이나 항복전압 BVds를 비교적 높은 치로 유지할 수 있기 때문에, 예컨대 서브하프미크론 역까지 채널길이를 축소시킨 경우에서도 안정적으로 FET(1)를 동작시킬수 있다. 또한, 보다 짧은 채널길이에서도 동작이 가능하기 때문에, 제조시 충분한 여유도가 얻어진다.
또한, 본 실시형태에 있어서, 상기 채널영역(5)의 도핑농도 프로파일은, 채널영역(5)으로 불순물을 주입하는 각도, 또는 이 불순물을 활성화시키는 드라이브-인어닐링처리 등에 의해 조정된다. 따라서, 종래의 제조방법에 비해, FET(1)를 이온주입 각도 또는 어닐링시간 및 온도 등을 변경시키는 것만으로 제조할 수 있다. 그 결과, 새로운 공정을 필요로 하지 않고 FET(1)를 제조할 수 있어 제조시의 공정을 간략화할 수 있다.
또한, 본 실시형태에 관한 FET(1)에 있어서, 채널영역(5)이외의 구성은 종래와 같으며, 새로운 요소를 특별히 필요로 하지 않는다. 또한, 상기 프로파일은 소정의 구배를 가지며, 외주부(5a,5c)로 부터 중앙부(5b)를 향해 서서히 낮아진다. 따라서, 소망 프로파일을 얻기 위해, 어닐링시의 확산을 이용할 수 있기 때문에, 제 5 내지 제 7 종래예에 비해 불순물의 영향을 받지 않는다. 그 결과, 제 1 내지 제 7 종래예에 서는 적용이 곤란한 서브하프미크론 역에 있어서도 본 실시형태에 관한 FET(1)의 구조를 적용할 수 있다. 그 결과, FET(1)의 집적도를 향상시킬 수 있다. 따라서, 고기능, 저소비전력의 전자기기 제조시에 크게 기여한다.
채널영역(5)에 있어서, 소스영역(3)측으로 부터 드레인영역(4)측 방향으로의 외주부(5a,5c)의 길이는, 소스영역(3) 또는 드레인영역(4)으로 부터의 공핍층의 신장에 의해 완전히 공핍화되도록 설정되는 것이 바람직하다. 이에 의해, 제 7 종래예와 같이, 부분적으로 공핍화되지 않은 영역이 존재하는 경우와 달리, 본 실시형태에 관한 FET(1)에서는 소스-드레인 전압 Vds에 대한 드레인 전류 Ids의 특성에 킹크효과가 발생하지 않는다. 따라서, 제 7 종래예에 비해 FET(1)의 전기적 특성을 더욱 향상시킬 수 있다.
상기 채널영역(5)의 도핑농도의 프로파일 N(x)를 상기 식 (1)에 가깝게 한 경우, 프로파일의 형상을 결정하는 구배계수 η가 8∼20 ㎛-1의 범위에 있는 것이 바람직하다. 일반적으로, 경사 이온주입이나 드라이브-인 어닐링에 의해 프로파일을 조정하는 경우, 샤프니스 g를 1 내지 10 정도로 설정하는 것이 조정하기 쉽다. 이들 샤프니스 g의 범위에서, η을 8∼20 ㎛-1로 설정함으로써 기생 트랜지스터(T2)의 전류이득 hfe를 확실히 최소로 할 수 있다. 따라서, 예컨대, 구동전압이나 동작속도 등, FET(1)의 전기적 특성을 더욱 향상시킨다.
특히, 채널영역(5)으로 불순물로서 보론을 주입하는 경우, 상기 프로파일의 샤프니스 g는 2로 용이하게 조정될 수 있다. 프로파일의 샤프니스 g가 2인 경우, 즉, 프로파일이 가우스 분포형태로 조정되는 경우에는, 도핑농도의 구배를 3 x 1022/cm4∼8 x 1022/cm4로 설정함으로써, 전류이득 hfe를 거의 최소로 할 수 있다.
채널영역(5)에 소망 프로파일을 형성하는 데에는 여러 방법이 있다. 예컨대, 채널영역(5)으로 불순물을 주입할 때의 이온주입 처리조건을 제어하는 방법, 또는 드라이브-인 어닐링 처리를 제어하는 방법 등이 있다. 또한, 이온주입 처리조건은 예컨대, 주입 에너지, 도즈량, 또는 SOI기판(2)의 표면과 주입방향간의 경사각 등이고, 드라이브-인 어닐링 처리 조건은 어닐링시간이나 온도 등이다. 어느 방법을 채용하여도 상기 형상의 도핑농도 프로파일이 형성되면 본 실시형태와 같은 효과가 얻어진다.
단, 이온주입 처리조건과, 드라이브-인 어닐링 처리조건의 쌍방을 제어하여 도핑농도 프로 파일을 형성하는 것이 보다 바람직하다. 이 경우, 이온주입의 방향은 SOI기판(2)의 표면에 대해 수직인 방향을 기준으로 하여 예컨대, 경사각이 30°내지 50°로 설정된다.
이온주입 처리조건을 특별히 제어하지 않고, 드라이브-인 어닐링 처리조건만의 제어에 의해 프로파일을 조정하는 경우, 구체적으로는 이온주입이 단순히, SOI기판(2)의 표면에 대해 거의 수직으로 행해지고, 또한, 상기 어닐링에 의한 불순물의 확산만에 의해 프로파일이 조정되는 경우는 쌍방을 제어하여 조정하는 경우에 비해 높은 어닐링 온도나 긴 어닐링 시간, 또는 어닐링온도의 미묘한 조정 등을 필요로 한다.
이에 대해, 쌍방을 제어하여 조정하는 경우는, 이온주입 처리조건 및 드라이브-인 어닐링 처리조건을 설정할 때의 제한이 비교적 완화되어 이온주입의 경사각 또는 어닐링 시간 및 어닐링온도를 자유롭게 설정할 수 있다. 그 결과, 예컨대, 실리사이드화를 저해하여 FET(1)의 품질을 저하시키는 고온에서의 어닐링 등을 피할 수 있다. 따라서, FET(1)의 품질을 더욱 향상시킬 수 있다.
또한, 이온주입 처리조건 및 드라이브-인 어닐링 처리조건은, 채널영역(5)으로 불순물을 주입하고, 이 불순물을 활성화시키기 위해 불가결하며, 종래보다 널리 행해지고 있다. 따라서, 이온주입 처리조건이나 드라이브-인 어닐링 처리조건을 제어하여 도핑농도 프로파일을 조정하여도, FET의 제조시의 공정수는 품질 향상을 시도하지 않는 경우와 같은 정도로 억제된다. 그 결과, 제 1 내지 제 7 종래예에 비해 FET(1)의 제조공정을 간략학할 수 있다.
한편, 본 실시형태에 관한 FET(1)에서는, 도 1에 보인 바와 같이, 채널영역(5)의 소스영역(3)측 및 드레인영역(4)측의 쌍방에, 고농도의 외주부(5a,5c)가 제공되어 있으나, 이에 한정되지 않고 예컨대 도 22에 보인 바와 같이 소스영역(3)측에만 고농도의 외주부(5a)를 제공한 구성의 FET(1b)도 구성할 수 있다. 이 경우, 채널영역(5)에 있어서, 중앙부 및 드레인영역(4)측의 영역(5b)의 도핑농도는 도 1에 보인 중앙부(5b)와 같이 저농도로 설정된다.
이 변형예의 경우도, 도 1에 보인 FET(1)와 같이, 기생 트랜지스터(T2)의 전류이득 hfe가 감소된다. 따라서, 상기 FET(1)와 거의 같은 효과를 얻을 수 있다. 단, 본 변형예에 관한 FET(1b)는, 소스영역(3)측에만 고농도의 영역(5a)을 형성한다. 따라서, 도 20과 동일한 공정으로 채널영역(5)의 도핑농도 프로파일을 결정하기 위해, P형의 불순물을 주입할 때, 불순물이 혼입하지 않도록 예컨대, 포토레지스트 등에 의해 드레인영역(4)측을 마스크할 필요가 있다. 그 결과, 상기 FET(1)에 비해 제조공수가 더 소요된다.
따라서, 도 1에 보인 FET(1)와 같이 채널영역(5)의 소스영역(3)측 및 드레인 영역(4)측의 쌍방에 고농도의 외주부(5a,5c)를 형성하는 것이 바람직하다. 이에 의해, 소스영역(3)측에만 고농도부(5a)를 제공하는 경우에 비해 제조공수를 절감할 수 있다.
또한, 도 23에 보인 FET(1c)와 같이, 소스영역(3)측 및 드레인영역(4)측에 있어서, 고농도의 외주부(5a,5c)와 인접하는 부분에, 나머지 부분에 비해 N형의 도핑농도가 낮은 LD(Lightly Doped)부(21,22)를 제공해도 좋다. 이 경우는 FET(1c)의 도핑농도 프로파일은 도 24에 보인 바와 같이 LD부(21,22)에 대응하는 부분에 한번 평탄부가 나타난다. 따라서, 드레인영역(4)과 채널영역(5)사이에 공핍층이 용이하게 확산된다. 그 결과, 전계를 완화시킬 수 있어 FET(1c)의 항복전압 BVds를 증가시킬수 있다.
단, 이 경우는 LD부(21,22)를 형성하기 위한 불순물을 주입하는 공정이 여분으로 필요하게 된다. 또한, 소스-드레인간의 기생저항이 증가하기 때문에, 동작시의 소비전력이 증가할 수 있다. 따라서, FET의 소망 특성에 따라, FET(1)의 구성 또는 FET(1c)의 구성을 선택할 필요가 있다. 또한, 도 22에 보인 바와 같이, 채널영역(5)에 인접한 소스영역(3)측에만 고농도로 설정되어 있는 경우에는 LD부(21)만 형성할 수도 있고 LD부(21,22) 쌍방을 형성할 수도 있다. 양 영역(3,4)에 LD부(21,22)를 형성하는 것이 불순물 주입시에 마스크할 필요가 없어 공정수가 간략화된다.
또한, 당연하지만, 상기 각 변형예의 FET(1b,1c)의 구조에서도 PMOSFET를 제조할 수 있다. 또한, PMOS 및 NMOS의 FET를 사용하여 CMOS소자를 구성해도 좋다. 이 경우는 도 10에 보인 CMOS 소자(10)와 거의 동일한 효과가 얻어진다.
상기 각 구성의 FET(1,1b,1c)는, 임계치가 낮고, 집적도의 향상이 쉽기 때문에, 다양한 분야에 사용할 수 있다. 예컨대, 바람직한 사용예로서, 도 10에 보인 NMOSFET(11)와 PMOS 트랜지스터(12)를 CMOS구조로 접속한 CMOS 소자를 들 수 있다. 일반적으로, CMOS 소자는 예컨대, PLL 회로 등, 저소비전력, 고속 및 고집적도가 요구되는 회로에 널리 사용되기 때문에, 상기 각 구성의 FET(1,1b,1c)의 적용에 의한 효과가 크다. 이에 의해, 고기능, 고속 및 저소비전력의 전자회로를 실현할 수 있다.
발명의 상세한 설명에 있어서의 실시양태는 어디까지나 본 발명의 기술내용을 명확히 하기 위한 것으로, 이와 같은 구체예에 한정하여 협의로 해석되어서는 않되며, 본 발명의 정신과 특허청구범위내에서 여러가지로 변경하여 실시할 수 있을 것이다.

Claims (25)

  1. 전기절연 기판상의 표면 반도체층에 형성된 제 1 도전형의 채널영역;
    상기 제 1 도전형과는 다른 제 2 도전형을 갖고, 그 사이에 상기 채널영역을 개재시켜 배치되는 소스영역과 드레인영역;
    상기 채널영역의 적어도 상기 소스영역에 인접한 부분에 제공되고, 상기 제 1도전형의 불순물 농도가 채널영역의 중앙부를 향해 거의 변화가 없이 단조롭게 저하하도록 형성된 도핑 프로파일 N(x)를 갖는 고농도부; 및
    전기 절연체층에 의해 상기 채널영역으로부터 절연된 게이트전극을 포함하고,
    상기 도핑 프로파일 N(x)가 실질적으로 다음 식과 같은, 전계 효과 트랜지스터.
    N(x) = NO+ NBO· exp[-( η ·X)g]
    단, N0= 최소 도핑 레벨, NBO는 최대 도핑 레벨, x는 상기 고농부로부터 상기 채널영역의 중앙부를 향한 변위(㎛), g는 도핑 프로파일 샤프니스, η는 도핑 프로파일 구배 계수이다.
  2. 제1항에 있어서, 상기 도핑 프로파일이 균일한 도핑 프로파일에 의해 제공된 기생 트랜지스터 전류 이득 이하인 상기 전계 효과 트랜지스터의 기생 트랜지스터 전류 이득을 제공하는 전계 효과 트랜지스터.
  3. 제1항에 있어서, 상기 도핑 프로파일은 상기 반전층의 형성시에 상기 채널영역이 완전히 공핍화하도록 설정되는 전계 효과 트랜지스터.
  4. 제3항에 있어서, 상기 표면 반도체층의 두께가 30∼100nm로 설정되는 전계 효과 트랜지스터.
  5. 제1항에 있어서, 상기 도핑 프로파일 구배 계수 η이 8∼20 ㎛-1인 전계 효과 트랜지스터.
  6. 제1항에 있어서, 상기 샤프니스 g가 1이고, 구배계수 η가 16∼18 ㎛-1인 전계 효과 트랜지스터.
  7. 제1항에 있어서, 상기 샤프니스 g가 4∼8이고, 구배계수 η가 8∼15 ㎛-1인 전계 효과 트랜지스터.
  8. 제1항에 있어서, 상기 도핑 프로파일은 가우스 분포형태로 형성되고,
    상기 고농도부로 부터 상기 채널영역 중앙부를 향한 제 1 도전형의 도핑농도의 구배가 3 x 1022/cm4∼8 x 1022/cm4로 설정되는 전계 효과 트랜지스터.
  9. 제8항에 있어서, 상기 제 1 도전형의 불순물은 보론인 전계 효과 트랜지스터.
  10. 제1항에 있어서, 상기 고농도부는 상기 소스영역 부근 및 드레인영역 부근의 쌍방에 제공되어 있는 전계 효과 트랜지스터.
  11. 제1항에 있어서, 상기 소스영역 및 드레인영역중, 상기 고농도부에 인접하는 적어도 하나의 영역은,
    상기 고농도부와 인접하는 제 1 영역; 및
    상기 제 1 영역보다, 제 2 도전형의 불순물의 도핑농도가 높은 제 2 영역을 포함하는 전계 효과 트랜지스터.
  12. 제1항에 있어서, 상기 소스영역, 드레인영역 및 게이트전극의 적어도 일부는 살리사이드화(salicide) 되어 있는 전계 효과 트랜지스터.
  13. 상기 제 1 도전형이 N형인, 제1항에 기재한 전계 효과 트랜지스터인 제 1 전계 효과 트랜지스터 ; 및
    상기 제 1 도전형이 P형인, 제1항에 기재한 전계 효과 트랜지스터인 제 2 전계 효과 트랜지스터로 이루어지는 상보형 금속 산화물 반도체 구조를 갖는 상보형 금속 산화물 반도체 소자.
  14. 제1항에 있어서, 상기 도핑 프로파일 샤프니스 g가 2이고, 상기 도핑 프로파일 구배계수 η가 약 15 ㎛-1인 전계 효과 트랜지스터.
  15. 전기절연 기판상의 표면 반도체층에 형성된 제 1 도전형의 채널영역;
    상기 제 1 도전형과는 다른 제 2 도전형을 갖고, 그 사이에 상기 채널영역을 개재시켜 배치되는 소스영역과 드레인영역;
    상기 소스영역과 드레인 영역 부근에 인접한 부분에서 상기 채널영역에 제공되고, 상기 제 1 도전형의 불순물 농도가 상기 채널영역의 중앙부를 향해 거의 변화가 없이 단조롭게 저하되도록 형성된 도핑 프로파일 N(x)를 갖는 고농도부; 및
    전기 절연체층에 의해 상기 채널영역으로부터 절연된 게이트전극을 포함하고,
    상기 도핑 프로파일 N(x)가 실질적으로 다음 식과 같은, 전계 효과 트랜지스터.
    N(x) = NO+ NBO· {exp(-[η · (x-L/2)]g)+exp(-[η · (x+L/2)]g)}
    단, NO= 최소 도핑 레벨, NBO는 최대 도핑 레벨, L은 상기 채널영역의 길이(㎛), x는 상기 채널영역의 중앙부로부터 상기 고농도부를 향한 변위(㎛), g는 도핑 프로파일 샤프니스, η는 도핑 프로파일 구배 계수이다.
  16. 제15항에 있어서, 상기 도핑 프로파일 구배계수 η가 8 ㎛-1∼ 20 ㎛-1사이에 설정되는 전계 효과 트랜지스터.
  17. 제15항에 있어서, 상기 도핑 프로파일은 반전층을 형성할 때 완전히 공핍화하도록 설정되는 전계 효과 트랜지스터.
  18. 제17항에 있어서, 상기 표면 반도체층의 두께가 30 nm∼100 nm 사이에 있는 전계 효과 트랜지스터.
  19. 제15항에 있어서, 상기 샤프니스 g가 1이고, 상기 구배계수 η가 16 ㎛-1∼18㎛-1사이에 있는 전계 효과 트랜지스터.
  20. 제15항에 있어서, 상기 샤프니스 g가 4∼8 사이에 있고, 상기 구배계수 η가 8 ㎛-1∼15 ㎛-1사이에 있는 전계 효과 트랜지스터.
  21. 제15항에 있어서, 상기 도핑 프로파일 샤프니스 g가 2이고, 상기 도핑 프로파일 구배계수 η가 약 15 ㎛-1인 전계 효과 트랜지스터.
  22. 제 21항에 있어서, 상기 제1 도전형의 불순물은 보론인 전계 효과 트랜지스터.
  23. 제15항에 있어서, 상기 고농도부에 인접한 상기 소스영역 및 드레인 영역중 적어도 하나는,
    상기 고농도부에 인접한 제1 영역; 및
    상기 제2 도전형의 불순물의 도핑 레벨이 상기 제1 영역보다 높은 제2 영역; 을 포함하는 전계 효과 트랜지스터.
  24. 제15항에 있어서, 상기 게이트전극 및 상기 소스영역과 드레인 영역중 적어도 일부는 살리사이드화되는 전계 효과 트랜지스터.
  25. 상보형 금속 산화물 반도체 구조를 갖는 상보형 금속 산화물 반도체 요소에 있어서,
    제15항에 기재된 전계효과 트랜지스터로서, 상기 제1 도전형이 N형인 제1 전계효과 트랜지스터; 및
    제 15항에 기재된 전계효과 트랜지스터로서, 상기 제1 도전형이 P형인 제2 전계효과 트랜지스터; 를 구비하는, 상보형 금속 산화물 반도체 구조를 갖는 상보형 금속 산화물 반도체 요소.
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