KR100847306B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

반도체 장치 및 그 제조 방법에서, 반도체 장치는 제1 측부에서 상기 제2 측부를 향하는 방향으로 불순물의 농도가 적어도 두 번 단계적으로 증가하는 드리프트 영역, 드리프트 영역 상에 형성된 절연성 구조물, 절연성 구조물 상에 형성된 전극, 드리프트 영역의 제1 측부와 인근하는 소스 및 드리프트 영역의 제2 측부와 인근하는 드레인을 포함한다. 따라서 절연성 구조물의 하부에서 이온들의 충돌로 발생하는 전자와 홀의 양을 줄여 반도체 장치의 파괴 전압을 증가시킬 수 있다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and Method of manufacturing the same}
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 장치 101 : 실리콘-온-인슐레이터 기판
101a : 제1 실리콘 막 101b : 실리콘 산화막
101c : 제2 실리콘 막 103 : 제1 N형 불순물 영역
107 : 제2 N형 불순물 영역 107a : 제1 측부
107b : 제2 측부 108 : 제3 N형 불순물 영역
109 : 제1 P형 불순물 영역 110 : 필드 산화막
111 : 제4 N형 불순물 영역 112 : 게이트 절연막 패턴
113 : 게이트 전극 114 : 제2 P형 불순물 영역
115 : 제5 N형 불순물 영역 116 : 제3 P형 불순물 영역
117 : 제4 P형 불순물 영역
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 스위칭 기능을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
도 1은 종래의 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 종래의 반도체 장치(10)는 제1 N형 불순물 영역(1), 제2 N형 불순물 영역(8), 제3 N형 불순물 영역(6), 제1 P형 불순물 영역(5), 제2 P형 불순물 영역(7), 제3 P형 불순물 영역(9), 필드 산화막(2), 게이트 절연막 패턴(3) 및 게이트 전극(4)을 포함한다.
제1 N형 불순물 영역(1), 제2 N형 불순물 영역(8) 및 제3 N형 불순물 영역(6)은 질소(N), 인(P), 비소(As), 안티몬(Sb) 또는 비스므스(Bi) 등과 같이 전자를 제공하는 N형 불순물을 포함한다. 그리고 제1 P형 불순물 영역(5), 제2 P형 불순물 영역(7) 및 제3 P형 불순물 영역(9)은 붕소(B), 알루미늄(Al), 갈륨(Ga), 인튬(In)등과 같이 정공을 제공하는 P형 불순물을 포함한다.
제1 N형 불순물 영역(1)의 표면에 필드 산화막(2)이 형성된다. 제1 N형 불순물 영역(1) 상에는 필드 산화막(2)으로부터 제1 방향을 따라 소정의 길이까지 연장하는 게이트 절연막 패턴(3)이 형성된다. 게이트 절연막 패턴(3)은 실리콘 산화물을 포함할 수 있다. 게이트 절연막 패턴(3) 및 필드 산화막(2) 상에는 게이트 전극(4)이 형성된다. 게이트 전극(4)은 도프트 폴리 실리콘과 같은 도전성 물질을 포함할 수 있다.
제1 N형 불순물 영역(1)의 상부에는 게이트 절연막 패턴(3)으로부터 상기 제1 방향을 따라 연장하는 제1 P형 불순물 영역(5)이 형성된다. 제1 P형 불순물 영역(5)은 게이트 절연막 패턴(3)과 부분적으로 오버랩된다.
제1 P형 불순물 영역(5)의 표면에는 서로 접하는 제3 N형 불순물 영역(6) 및 제2 P형 불순물 영역(7)이 형성된다. 구체적으로 제3 N형 불순물 영역(6) 및 제2 P형 불순물 영역(7)은 상기 제1 방향을 따라 순차적으로 형성된다. 그리고 제3 N형 불순물 영역(6)은 게이트 절연막 패턴(3)과 부분적으로 오버랩될 수 있다.
여기서 제3 N형 불순물 영역(6) 및 제2 P형 불순물 영역(7)은 제1 P형 불순물 영역(5)에 의해서 둘러싸인다. 따라서 제1 N형 불순물 영역(1) 및 제3 N형 불순물 영역(6)은 제1 P형 불순물 영역(5)에 의해서 서로 수평적으로 이격된다.
제1 N형 불순물 영역(1)의 상부에는 필드 산화막(2)으로부터 상기 제1 방향과 실질적으로 반대인 제2 방향으로 연장하는 제2 N형 불순물 영역(8)이 형성된다. 그리고 제2 N형 불순물 영역(8)의 표면에는 제3 P형 불순물 영역(9)이 형성된다. 구체적으로 제3 P형 불순물 영역(9)은 제2 N형 불순물 영역(8)에 의해서 둘러싸인다.
여기서, 제1 N형 불순물 영역(1)은 제1 불순물 농도를 갖고, 제2 N형 불순물 영역(8)은 제1 불순물 농도보다 실질적으로 높은 제2 불순물 농도를 갖는다. 그리고 제3 N형 불순물 영역(6) 및 제2 P형 불순물 영역(7)은 소스(source)로 사용되고 제3 P형 불순물 영역(9)은 드레인(drain)으로 사용된다.
도 2는 종래의 반도체 장치(10)에 포함된 게이트 절연막 패턴(3) 및 필드 산화막(2) 아래에서의 N형 불순물의 농도를 나타내는 그래프이다.
도 2를 참조하면, 필드 산화막(2)의 아래에서 실질적으로 제1 N형 불순물의 농도가 일정하게 유지됨을 알 수 있다.
도 3은 도 1에 도시된 반도체 장치(10)의 소스와 드레인 사이 및 게이트 전극(4)과 소스 사이에 전압들을 인가하는 경우 반도체 장치(10)에서 이온 충들로 발생하는 전자 및 홀(hole)의 양을 나타내는 시뮬레이션 도이다.
도 3을 참조하면, 필드 산화막(2)의 아래에 위치하는 "A" 부분에서 홀(hole)이 상대적으로 많이 발생함을 알 수 있다. 상대적으로 많은 양의 홀이 발생하는 이유는 필드 산화막(2)의 아래에서 실질적으로 N형 불순물의 농도가 일정하게 유지되었기 때문으로 추정된다.
소스와 드레인 사이 및 게이트 전극(4)과 소스 사이에 전압들을 인가하는 경우, 게이트 산화막 아래에서 생성되는 채널로 인하여 필드 산화막(2) 아래에서 전류가 흐르게 된다. 이 때 전자와 원자간의 충돌로 인하여 전자와 홀이 발생하게 된다. 상기 충돌로 발생한 홀은 제1 P형 불순물 영역(5)을 통과하여 제2 P형 불순물 영역(7)으로 이동한 후 제2 P형 불순물 영역(7)을 통해 제거된다.
제1 P형 불순물 영역(5)의 내부는 저항을 가지기 때문에, 상대적으로 많은 양의 홀이 제2 P형 불순물 영역(7)까지 이동하는 과정에서 추가 전류를 발생시킨다. 상기 전류의 양은 상기 홀의 양과 실질적으로 비례한다. 따라서 상대적으로 많은 양의 홀의 발생으로 인해 상기 추가 전류의 양이 증가하는 경우, 반도체 장치(10)의 구동 능력이 저하되는 문제점이 있었다.
구체적으로 반도체 장치(1)는 제1 P형 불순물 영역(5), 제1 및 2 N형 불순물 영역들(1, 8) 및 제3 P형 불순물 영역(9)으로 이루어진 P-N-P 트랜지스터를 사용하여 구동하게 된다. 그러나 상기 전류가 발생하는 경우, 제3 N형 불순물 영역(6), 제1 P형 불순물 영역(5) 및 제1 N형 불순물 영역(1)으로 구성되는 N-P-N 트랜지스터가 동작되게 된다.
N-P-N 트랜지스터의 동작은 제1 P형 불순물 영역(5), 제1 및 2 N형 불순물 영역들(1, 8) 및 제3 P형 불순물 영역(9)으로 이루어진 P-N-P 트랜지스터의 전류를 급속히 증가시켜 반도체 장치(1)의 파괴 전압을 감소시킨다. 따라서 상기 전류가 상대적으로 많이 발생하는 경우, 반도체 장치(10)의 구동 능력이 저하되는 문제점이 있었다.
본 발명의 제1 목적은 상대적으로 높은 파괴 전압을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 제2 목적은 상기 반도체 장치를 제조하는 방법을 제공하는 것이다.
상기 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 반도체 장치는 제1 측부에서 제2 측부를 향하는 방향으로 불순물의 농도가 적어도 두 번 단계적으로 증가하는 드리프트 영역, 드리프트 영역 상에 형성된 절연성 구조물, 절연성 구조물 상에 형성된 전극, 드리프트 영역의 제1 측부와 인근하는 소스 및 드리프트 영역의 제2 측부와 인근하는 드레인을 포함한다.
불순물은 전자를 제공하는 N형 불순물일 수 있다. 소스는 서로 수평적으로 접하며 방향을 따라 순차적으로 배열되는 제1 P형 불순물 영역 및 제1 N형 불순물 영역을 포함할 수 있다. 드레인은 제2 P형 불순물 영역을 포함할 수 있다. 반도체 장치는 소스의 표면을 제외한 부분을 둘러싸고 드리프트 영역의 제1 측부와 접하는 제3 P형 불순물 영역을 더 포함할 수 있다. 또한, 반도체 장치는 제3 P형 불순물 영역의 하면 및 드리프트 영역의 제1 측부와 접하는 제4 P형 불순물 영역을 더 포함할 수 있다.
드리프트 영역은 방향으로 순차적으로 배열된 제2 N형 불순물 영역, 제3 N형 불순물 영역 및 제4 N형 불순물 영역을 포함하할 수 있다. 제2 N형 불순물 영역은 제1 불순물 농도를 가질 수 있다. 제3 N형 불순물 영역은 제1 불순물 농도보다 실질적으로 큰 제2 불순물 농도를 가질 수 있다. 제4 N형 불순물 영역은 제2 불순물 농도보다 실질적으로 큰 제3 불순물 농도를 가질 수 있다. 여기서 드레인은 제4 N형 불순물 영역의 표면에 형성될 수 있다. 반도체 장치는 제3 N형 불순물 영역의 아래에 제2 불순물 농도보다 실질적으로 작은 불순물 농도를 갖는 제5 N형 불순물 영역을 더 포함할 수 있다. 전극은 제2 N형 불순물 영역과 수직하게 대응할 수 있다. 절연성 구조물은 소스와 인근하는 게이트 절연막 패턴 및 드레인과 인근하는 필드 산화막을 일체로 포함할 수 있다.
상기 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 반도체 장치의 제조 방법이 제공된다. 방법에서 제1 측부에서 제2 측부를 향하는 방향으로 불순물의 농도가 적어도 두 번 단계적으로 증가하는 드리프트 영역을 형성하한다. 드리프트 영역 상에 절연성 구조물을 형성한다. 절연성 구조물 상에 전극을 형성한다. 드리프트 영역의 제1 측부와 인근하는 소스를 형성한다. 드리프트 영역의 제2 측부와 인근하는 드레인을 형성한다.
불순물은 전자를 제공하는 N형 불순물일 수 있다. 소스는 서로 수평적으로 접하며 방향을 따라 순차적으로 배열되는 제1 P형 불순물 영역 및 제1 N형 불순물 영역을 포함할 수 있다. 드레인은 제2 P형 불순물 영역을 포함할 수 있다.
드리프트 영역은 불순물을 주입시키 위한 이온 주입 공정의 횟수를 제1 측부에서 제2 측부를 향하는 방향으로 증가시켜서 형성될 수 있다. 예를 들어, 드리프트 영역은 방향으로 순차적으로 배열된 제2 N형 불순물 영역, 제3 N형 불순물 영역 및 제4 N형 불순물 영역을 포함할 수 있다. 여기서, 제2 N형 불순물 영역에 N형 불순물을 주입시키기 위하여 수행된 이온 주입 공정의 횟수는 제3 N형 불순물 영역에 N형 불순물을 주입시키기 위하여 수행된 이온 주입 공정의 횟수보다 적을 수 있다. 그리고 제4 N형 불순물 영역에 N형 불순물을 주입시키기 위하여 수행된 이온 주입 공정의 횟수는 제3 N형 불순물 영역에 N형 불순물을 주입시키기 위하여 수행된 이온 주입 공정의 횟수보다 적을 수 있다.
상기 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 반도체 장치의 제조 방법이 제공된다. 방법에서, 실리콘 막에 실리콘 막의 표면으로부터 소정의 깊이까지 연장하며 제1 불순물 농도를 갖는 제1 N형 불순물 영역을 형성한다. 그리고 실리콘 막의 내부에 제1 N형 불순물 영역과 수평하게 이격하는 제1 P형 불순물 영역을 형성한다. 이어서 실리콘 막의 전 표면에 N형 불순물을 주입하여 실리콘 막 중 제1 불순물 영역이 형성되지 않은 부분에는 제2 불순물 농도를 갖는 제2 N형 불순물 영역을 제1 P형 불순물 영역과 접하도록 형성하고 제1 N형 불순물 영역 의 상부에는 제1 및 2 불순물 농도보다 큰 제2 불순물 농도를 갖는 제3 N형 불순물 영역을 형성한다. 그 후, 실리콘 막의 표면 중 제2 N형 불순물 영역 및 제3 N형 불순물 영역이 접하는 부분에 필드 산화막을 형성한다. 그리고 제3 N형 불순물 영역 중 필드 산화막으로 커버되지 않은 부분에 제3 불순물 농도보다 큰 제4 불순물 농도를 갖는 제4 N형 불순물 영역을 형성한다. 그 후, 제2 N형 불순물 영역 상에서 필드 산화막으로부터 소정의 길이까지 연장하는 게이트 절연막 패턴 및 게이트 절연막 패턴과 필드 산화막 상에 형성되는 게이트 전극을 포함하는 게이트 구조물을 형성한다. 이어서 제2 N형 불순물 영역 중 게이트 구조물로 커버되지 않은 부분에 제1 P형 불순물 영역과 접하는 제2 P형 불순물 영역을 형성한다. 그 후, 제2 P형 불순물 영역의 노출된 표면 중 게이트 구조물과 인접한 부분에 제5 N형 불순물 영역을 형성한다. 그리고 제2 P형 불순물 영역의 노출된 표면 중 제5 N형 불순물 영역과 인접하는 부분 및 제4 N형 불순물 영역의 노출된 표면에 각각 제3 P형 불순물 영역 및 제4 P형 불순물 영역을 형성한다.
제2 N형 불순물 영역의 깊이는 제3 N형 불순물 영역의 깊이와 실질적으로 동일할 수 있다. 게이트 구조물은 제5 N형 불순물 영역 및 제2 P형 불순물 영역과 부분적으로 오버랩될 수 있다. 제2 N형 불순물 영역 및 제5 N형 불순물 영역은 제2 P형 불순물 영역에 의해서 서로 이격될 수 있다. 제4 P형 불순물 영역 및 제3 N형 불순물 영역은 제4 N형 불순물 영역에 의해서 서로 이격될 수 있다. 제2 N형 불순물 영역의 하면은 제1 P형 불순물 영역의 상면 및 하면의 사이에 위치할 수 있다. 실리콘 막은 P형 불순물로 미리 도핑되어 있을 수 있다. 게이트 전극은 제2 N형 불 순물 영역과 수직하게 대응할 수 있다.
본 발명의 실시예에 따르면, 반도체 장치가 구동할 때 필드 산화막의 아래에서 원자와 전자의 충돌로 발생하는 홀의 양이 상대적으로 작다. 따라서 충돌로 발생된 홀이 소스를 통해 제거될 때 추가 전류가 거의 발생하지 않는다. 상기 전류가 거의 발생하지 않기 때문에 파괴 전압이 증가되어 반도체 장치의 구동 능력이 향상된다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명하겠지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 구성 요소들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 구성 요소들이 "제1", "제2"," 제3" 및/또는 "제4"로 언급되는 경우, 이러한 구성 요소들을 한정하기 위한 것이 아니라 단지 구성 요소들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "제4"는 구성 요소들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다. 제1 구성 요소가 제2 구성 요소의 "상"에 형성되는 것으로 언급되는 경우에는 제1 구성 요소가 제2 구성 요소의 위에 직접 형성되는 경우뿐만 아니라 제1 구성 요소 및 제2 구성 요소 사이에 제3 구성 요소가 개재될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4를 참조하면, 반도체 장치(100)는 제1 N형 불순물 영역(103), 제2 N형 불순물 영역(107), 제3 N형 불순물 영역(108), 제4 N형 불순물 영역(111), 제5 N형 불순물 영역(115), 제1 P형 불순물 영역(109), 제2 P형 불순물 영역(114), 제3 P형 불순물 영역(116) 및 제4 P형 불순물 영역(117), 필드 산화막(110), 게이트 절연막 패턴(112) 및 게이트 전극(113)을 포함한다.
제1 N형 불순물 영역(103), 제2 N형 불순물 영역(107), 제3 N형 불순물 영역(108), 제4 N형 불순물 영역(111) 및 제5 N형 불순물 영역(115)은 제1 실리콘 막(101a), 실리콘 산화막(101b) 및 제2 실리콘 막(101c)이 적층된 실리콘-온-인슐레이터 기판(101) 중 제2 실리콘 막(101c)에 질소(N), 인(P), 비소(As), 안티몬(Sb) 또는 비스므스(Bi) 등과 같이 전자를 제공하는 N형 불순물을 도핑하여 형성할 수 있다. 여기서 제1 실리콘 막(101a)은 붕소(B), 알루미늄(Al), 갈륨(Ga), 인튬(In)등과 같이 정공을 제공하는 P형 불순물로 미리 도핑되어 있을 수 있다. 또한, 제2 실리콘 막(101c)도 P형 불순물로 미리 도핑되어 있을 수 있다.
반면에, 제1 P형 불순물 영역(109), 제2 P형 불순물 영역(114), 제3 P형 불순물 영역(116) 및 제4 P형 불순물 영역(117)은 제2 실리콘 막(101c)에 P형 불순물을 도핑하여 형성할 수 있다.
제2 N형 불순물 영역(107) 및 제3 N형 불순물 영역(108)은 제2 실리콘 막(101c)의 표면으로부터 실질적으로 동일한 깊이까지 연장한다. 그리고 제2 N형 불순물 영역(107)의 제1 측부(107a)는 제3 N형 불순물 영역(108)과 수평적으로 접한다.
제2 실리콘 막(101c)의 표면 중 제2 N형 불순물 영역(107) 및 제3 N형 불순물 영역(108)이 접하는 부분에 필드 산화막(110)이 형성된다. 필드 산화막(110)은 실리콘 산화물을 포함할 수 있다.
제2 N형 불순물 영역(107)상에 필드 산화막(110)으로부터 소정 길이만큼 연장하는 게이트 절연막 패턴(112)이 제공된다. 게이트 절연막 패턴(112)은 실리콘 산화물을 포함할 수 있다.
게이트 절연막 패턴(112) 및 필드 산화막(110)막 상에서 제2 N형 불순물 영역(107)의 위쪽으로 위치하는 게이트 전극(113)이 제공된다. 게이트 전극(113)은 도프트 폴리 실리콘과 같은 도전성 물질을 포함할 수 있다.
제3 N형 불순물 영역(108)의 상부 중 필드 산화막(110)이 형성되지 않은 부분에 제4 N형 불순물 영역(111)이 형성된다. 여기서 제4 N형 불순물 영역(111)은 제2 N형 불순물 영역(107)에 의해서 둘러싸일 수 있다.
제1 N형 불순물 영역(103)은 제3 N형 불순물 영역(108)의 아래에 제3 N형 불순물 영역(108)과 접하도록 위치한다. 제1 N형 불순물 영역(103) 및 제4 N형 불순물 영역(111)은 제3 N형 불순물 영역(108)에 의해서 서로 수직적으로 이격된다.
제1 N형 불순물 영역(103), 제2 N형 불순물 영역(107), 제3 N형 불순물 영역(108) 및 제4 N형 불순물 영역(111)은 각각 제1 불순물 농도, 제2 불순물 농도, 제3 불순물 농도 및 제4 불순물 농도를 갖는다. 여기서, 제3 불순물 농도는 제1 및 2 불순물 농도보다 실질적으로 크다. 그리고 제4 불순물 영역의 농도는 제3 불순물 영역의 농도보다 실질적으로 크다.
제2 N형 불순물 영역(107), 제3 N형 불순물 영역(108) 및 제4 N형 불순물 영역(111)은 채널이 형성되는 드리프트 영역이다. 제3 불순물 농도가 제2 불순물 농도보다 크고 제4 불순물 농도가 제3 불순물 농도보다 크기 때문에 드리프트 영역에서 불순물 농도는 제2 N형 불순물 영역(107)에서 제4 N형 불순물 영역(111)으로 갈수록 두 번 단계적으로 증가한다.
제2 실리콘 막(101c)의 내부에는 제1 P형 불순물 영역(109)이 형성된다. 제1 P형 불순물 영역(109)은 제2 N형 불순물 영역(107)의 제1 측부(107a)와 반대편에 위치하는 제2 측부(107b)와 접한다.
여기서, 제1 P형 불순물 영역(109)의 하면은 제2 N형 불순물 영역(107)의 하면보다 실질적으로 낮게 위치할 수 있다. 그리고 제1 P형 불순물 영역(109)의 상면은 제2 N형 불순물 영역(107)의 하면보다 실질적으로 높게 위치할 수 있다.
제2 N형 불순물 영역(107)의 제2 측부(107b) 및 제1 P형 불순물 영역(109)과 접하는 제2 P형 불순물 영역(114)이 제1 P형 불순물 영역(109)의 위쪽으로 형성될 수 있다. 여기서 제2 P형 불순물 영역(114)은 게이트 절연막 패턴(112)과 부분적으로 오버랩될 수 있다.
제2 P형 불순물 영역(114)의 표면에 서로 접하는 제5 N형 불순물 영역(115) 및 제3 P형 불순물 영역(116)이 형성된다. 제5 N형 불순물 영역(115)은 게이트 절연막 패턴(112)과 부분적으로 오버랩될 수 있다. 여기서, 게이트 절연막 패턴(112)로부터 멀어지는 방향으로 제5 N형 불순물 영역(115) 및 제3 P형 불순물 영역(116)이 순차적으로 위치한다. 그리고 제5 N형 불순물 영역(115) 및 제3 P형 불순물 영 역(116)은 제2 P형 불순물 영역(114)에 의해서 둘러싸일 수 있다.
제5 N형 불순물 영역(115) 및 제2 N형 불순물 영역(107)은 제2 P형 불순물 영역(114)에 의해서 서로 수평적으로 이격된다. 그리고 제5 N형 불순물 영역(115) 및 제1 P형 불순물 영역(109)은 제2 P형 불순물 영역(114)에 의해서 서로 수직적으로 이격된다. 제3 P형 불순물 영역(116) 및 제1 P형 불순물 영역(109)은 제2 P형 불순물 영역(114)에 의해서 서로 수직적으로 이격된다.
그리고, 제4 N형 불순물 영역(111)의 표면에는 제4 P형 불순물 영역(117)이 형성된다. 구체적으로 제4 P형 불순물 영역(117)은 제4 N형 불순물 영역(111)에 의해서 둘러싸인다. 제2 N형 불순물 영역(115) 및 제3 P형 불순물 영역(116)은 소스(source)로 사용된다. 그리고 제4 P형 불순물 영역(117)은 드레인(drain)으로 사용된다.
이하, 도 4에 도시된 반도체 장치(100)를 제조하는 방법을 설명한다.
도 5 내지 11은 도 4에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 실리콘-온-인슐레이터 기판(101)을 준비한다. 구체적으로 실리콘-온-인슐레이터 기판(101)은 순차적으로 적층된 제1 실리콘 막(101a), 실리콘 산화막(101b) 및 제2 실리콘 막(101c)을 갖는다. 여기서 제1 실리콘 막(101a)은 붕소(B), 알루미늄(Al), 갈륨(Ga), 인튬(In)등과 같이 정공을 제공하는 P형 불순물로 미리 도핑되어 있을 수 있다. 또한, 제2 실리콘 막(101c)도 P형 불순물로 미리 도핑되어 있을 수 있다.
도 6을 참조하면, 제2 실리콘 막(101c)에 질소(N), 인(P), 비소(As), 안티몬(Sb) 또는 비스므스(Bi) 등과 같이 전자를 제공하는 N형 불순물을 도핑하여 제1 N형 불순물 영역(103)을 형성한다. 여기서, 제1 N형 불순물 영역(103)은 제2 실리콘 막(103a)의 표면으로부터 소정의 깊이까지 형성되며 제1 N형 불순물 영역(103)은 제1 불순물 농도를 갖는다.
P형 불순물을 상대적으로 높은 에너지를 이용하는 이온 주입 공정을 통해 제2 실리콘 막(101c)에 도핑하여 제2 실리콘 막(101c)의 내부에 예비 제1 P형 불순물 영역(104)을 형성한다. 여기서, 예비 제1 P형 불순물 영역(104)은 제1 N형 불순물 영역(103)과 수평하게 이격한다.
도 7을 참조하면, 제2 실리콘 막(101c)의 표면에 N형 불순물을 주입한다. 따라서 제2 실리콘 막(101c) 중 제1 N형 불순물 영역이 형성되지 않은 부분의 표면에는 예비 제2 N형 불순물 영역이 형성되고 제1 N형 불순물 영역의 표면에는 예비 제3 N형 불순물 영역이 형성된다.
도 8을 참조하면, 예비 제2 N형 불순물 영역(105), 예비 제3 N형 불순물 영역(106) 및 예비 제1 P형 불순물 영역(104)이 형성된 제2 실리콘 막(101c)에 열처리 공정을 수행한다.
따라서 예비 제2 및 3 N형 불순물 영역(105, 106)들은 예비 제2 및 3 N형 불순물 영역(105, 106)들 보다 깊은 깊이를 갖는 제2 및 3 N형 불순물 영역(107, 108)으로 변화된다. 그리고 예비 제1 P형 불순물 영역(104)은 예비 제1 P형 불순물 영역(104)보다 실질적으로 넓은 제1 P형 불순물 영역(109)으로 변화된다. 그리고 제2 N형 불순물 영역(107) 및 제1 P형 불순물 영역(109)은 서로 접하게 된다.
제2 N형 불순물 영역(107) 및 제3 N형 불순물 영역(108)은 각각 제2 불순물 농도 및 제3 불순물 농도를 갖는다. 여기서, 이온 주입 공정이 두 번 수행된 예비 제3 N형 불순물 영역(106)이 확장되어 제3 N형 불순물 영역(108)이 형성되기 때문에 제3 불순물 농도는 제2 불순물 농도 보다 실질적으로 크다. 또한, 제3 불순물 농도는 제1 불순물 농도 보다 실질적으로 크다.
제2 실리콘 막(101c)의 표면 중 제2 N형 불순물 영역(107) 및 제3 N형 불순물 영역(108)이 접하는 부분에 필드 산화막(110)을 형성한다. 예를 들어, 필드 산화막(110)은 열산화 공정에 의해서 형성될 수 있다.
이어서, 필드 산화막(110)으로 커버되지 않은 제3 N형 불순물 영역(108)의 부분에 N형 불순물들을 도핑하여 제3 N형 불순물 영역(108)의 상부에 제4 N형 불순물 영역(111)을 형성한다. 여기서, 제4 N형 불순물 영역은 제2 N형 불순물 영역과 수평적으로 이격한다.
제4 N형 불순물 영역은 제4 불순물 농도를 갖는다. 제4 N형 불순물 농도는 이온 주입 공정을 세 번 수행하여 형성되기 때문에 제4 불순물 농도는 제3 불순물 농도보다 실질적으로 높다.
여기서 제2 N형 불순물 영역(107), 제3 N형 불순물 영역(108) 및 제4 N형 불순물 영역(111)은 채널이 형성되는 드리프트 영역이다. 제3 불순물 농도가 제2 불순물 농도보다 크고 제4 불순물 농도가 제3 불순물 농도보다 크기 때문에 드리프트 영역에서 불순물 농도는 제2 N형 불순물 영역(107)에서 제4 N형 불순물 영역(111) 으로 갈수록 두 번 단계적으로 증가한다.
도 9를 참조하면, 노출된 제2 N형 불순물 영역(107) 및 제4 N형 불순물 영역(111) 상에 게이트 절연막(도시 안함)을 형성한다. 예를 들어, 게이트 절연막은 열산화 공정에 의해서 형성될 수 있다.
이어서, 상기 게이트 절연막 및 필드 산화막 상에 게이트 전극막을 형성한다. 예를 들어, 게이트 전극막은 폴리 실리콘과 같은 도전성 물질을 사용하여 형성할 수 있다.
그 후, 상기 게이트 전극막 및 상기 게이트 절연막을 순차적으로 식각하여 게이트 전극(113) 및 게이트 절연막 패턴(112)을 형성한다. 따라서 게이트 절연막 패턴(112) 및 게이트 전극(113)이 순차적으로 적층된 게이트 구조물이 형성된다. 구체적으로 게이트 절연막 패턴(112)은 필드 산화막(110)으로부터 소정 길이만큼 연장하며 제2 N형 불순물 영역(107)상에 위치한다. 게이트 전극(113)은 게이트 절연막 패턴(112) 및 필드 산화막(110)막 상에서 제2 N형 불순물 영역(107)의 위쪽으로 위치한다.
도 10을 참조하면, 게이트 절연막 패턴(112)으로 커버되지 않은 제2 N형 불순물 영역(107)에 P형 불순물을 도핑하여 제2 P형 불순물 영역(114)을 형성한다. 여기서 제2 P형 불순물 영역(114)은 열처리 공정에 의해서 확장될 수 있다. 이 경우, 제2 P형 불순물 영역(114)은 제1 P형 불순물 영역(109)과 접할 수 있다. 또한, 제2 P형 불순물 영역(114)은 게이트 절연막 패턴(112)과 부분적으로 오버랩된다.
도 11을 참조하면, 제2 P형 불순물 영역(114) 중 게이트 절연막 패턴(112)과 인접한 부분에 N형 불순물을 도핑하여 제2 P형 불순물 영역(114)의 표면에 제5 N형 불순물 영역(115)을 형성한다. 제5 N형 불순물 영역(115)은 게이트 절연막 패턴(112)과 부분적으로 오버랩될 수 있다. 그러나 제2 N형 불순물 영역(107)과는 이격한다. 즉, 제5 N형 불순물 영역(115)과 제2 N형 불순물 영역(107)은 제2 P형 불순물 영역(114)에 의해서 서로 이격된다.
이어서, 제2 P형 불순물 영역(114) 중 제5 N형 불순물 영역(115)이 형성되지 않은 부분 및 제4 N형 불순물 영역(111)에 P형 불순물을 도핑한다. 따라서 제2 P형 불순물 영역(114)의 표면 및 제4 N형 불순물 영역(111)의 표면에는 각각 제3 P형 불순물 영역(116) 및 제4 P형 불순물 영역(117)이 형성된다. 여기서 제3 P형 불순물 영역(116)은 제5 N형 불순물 영역(115)과 접한다.
제3 P형 불순물 영역(116) 및 제4 P형 불순물 영역(117)을 형성함으로서 반도체 장치(100)가 완성된다. 반도체 장치(100)에서 제5 N형 불순물 영역(115) 및 제3 P형 불순물 영역(116)은 소스(source)로 사용된다. 그리고 제4 P형 불순물 영역(117)은 드레인(drain)으로 사용된다.
도 12는 도 4 및 11에 도시된 반도체 장치(100)에 포함된 게이트 절연막 패턴(112) 및 필드 산화막(110) 아래에서의 N형 불순물의 농도를 나타내는 그래프이다.
도 12를 참조하면, 필드 산화막(2)의 아래에서 실질적으로 제1 N형 불순물의 농도가 점차적으로 증가함을 알 수 있다. 구체적으로 제3 N형 불순물 영역(108)의 제3 불순물 농도는 제2 N형 불순물 영역(107)의 제2 불순물 농도보다 실질적으로 크다. 그리고 제4 N형 불순물 영역(111)의 제4 불순물 농도는 제3 N형 불순물 영역(108)의 제3 불순물 농도보다 실질적으로 크다.
도 13은 도 4 및 11에 도시된 반도체 장치(100)의 소스와 드레인 사이 및 게이트 전극(113)과 소스 사이에 전압들을 인가한 후 반도체 장치(100)에서 이온 충돌로 인하여 발생하는 전자와 홀의 양을 나타내는 시뮬레이션 도이다.
도 13을 참조하면, 필드 산화막(110)의 아래에 위치하는 "A" 부분에서 홀이 상대적으로 적게 발생함을 알 수 있다. 이는 게이트 절연막 패턴(112) 및 필드 산화막(110)의 아래에서 게이트 절연막 패턴(112)으로부터 필드 산화막(110)을 향하는 방향으로 N형 불순물의 농도가 점진적으로 증가하기 때문이다.
"A" 부분에서 상대적으로 적은 양의 홀이 발생하기 때문에 홀이 제3 P형 불순물 영역(116)으로 이동한 후 제3 P형 불순물 영역(116)을 통해 제거될 때 발생하는 전류의 양이 상대적으로 작다. 따라서 반도체 장치(100)의 파괴 전압을 증가시켜 반도체 장치(100)의 구동 능력을 향상시킬 수 있다.
본 발명에 따르면, 반도체 장치가 구동할 때 필드 산화막의 아래에서 원자와 전자의 충돌로 발생하는 전자와 홀의 양이 상대적으로 작다. 따라서 홀이 소스를 통해 제거될 때 추가 전류가 거의 발생하지 않는다. 상기 전류가 거의 발생하지 않기 때문에 파괴 전압이 증가되어 반도체 장치의 구동 능력이 향상된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 제1 측부에서 제2 측부를 향하는 방향으로 불순물의 농도가 적어도 두 번 단계적으로 증가하는 드리프트 영역;
    상기 드리프트 영역 상에 형성된 절연성 구조물;
    상기 절연성 구조물 상에 형성된 전극;
    상기 드리프트 영역의 상기 제1 측부와 인근하는 소스; 및
    상기 드리프트 영역의 상기 제2 측부와 인근하는 드레인을 포함하며,
    상기 불순물은 전자를 제공하는 N형 불순물이고,
    상기 소스는 서로 수평적으로 접하며 상기 방향을 따라 순차적으로 배열되는 제1 P형 불순물 영역 및 제1 N형 불순물 영역을 포함하고,
    상기 드레인은 제2 P형 불순물 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 소스의 표면을 제외한 부분을 둘러싸고, 상기 드리프트 영역의 상기 제1 측부와 접하는 제3 P형 불순물 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서, 상기 제3 P형 불순물 영역의 하면 및 상기 드리프트 영역의 상기 제1 측부와 접하는 제4 P형 불순물 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 드리프트 영역은 상기 방향으로 순차적으로 배열된 제2 N형 불순물 영역, 제3 N형 불순물 영역 및 제4 N형 불순물 영역을 포함하고,
    상기 제2 N형 불순물 영역은 제1 불순물 농도를 갖고,
    상기 제3 N형 불순물 영역은 상기 제1 불순물 농도보다 실질적으로 큰 제2 불순물 농도를 갖고,
    상기 제4 N형 불순물 영역은 상기 제2 불순물 농도보다 실질적으로 큰 제3 불순물 농도를 갖는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 드레인은 상기 제4 N형 불순물 영역의 표면에 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서, 상기 제3 N형 불순물 영역의 아래에 상기 제2 불순물 농도보다 실질적으로 작은 불순물 농도를 갖는 제5 N형 불순물 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 5 항에 있어서, 상기 전극은 상기 제2 N형 불순물 영역과 수직하게 대응 하는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 절연성 구조물은 상기 소스와 인근하는 게이트 절연막 패턴 및 상기 드레인과 인근하는 필드 산화막을 일체로 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제1 측부에서 제2 측부를 향하는 방향으로 불순물의 농도가 적어도 두 번 단계적으로 증가하는 드리프트 영역을 형성하는 단계;
    상기 드리프트 영역 상에 형성된 절연성 구조물을 형성하는 단계;
    상기 절연성 구조물 상에 전극을 형성하는 단계;
    상기 드리프트 영역의 상기 제1 측부와 인근하는 소스를 형성하는 단계; 및
    상기 드리프트 영역의 상기 제2 측부와 인근하는 드레인을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서, 상기 불순물은 전자를 제공하는 N형 불순물이고,
    상기 소스는 서로 수평적으로 접하며 상기 방향을 따라 순차적으로 배열되는 제1 P형 불순물 영역 및 제1 N형 불순물 영역을 포함하고,
    상기 드레인은 제2 P형 불순물 영역을 포함하는 것을 특징으로 하는 반도체 제조 방법.
  12. 제 10 항에 있어서, 상기 드리프트 영역을 형성하는 단계는 상기 불순물을 주입시키 위한 이온 주입 공정의 횟수를 상기 제1 측부에서 상기 제2 측부를 향하는 방향으로 증가시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 10 항에 있어서, 상기 드리프트 영역은 상기 방향으로 순차적으로 배열된 제2 N형 불순물 영역, 제3 N형 불순물 영역 및 제4 N형 불순물 영역을 포함하고,
    상기 제2 N형 불순물 영역에 N형 불순물을 주입시키기 위하여 수행된 이온 주입 공정의 횟수는 상기 제3 N형 불순물 영역에 상기 N형 불순물을 주입시키기 위하여 수행된 이온 주입 공정의 횟수보다 적고,
    상기 제4 N형 불순물 영역에 상기 N형 불순물을 주입시키기 위하여 수행된 이온 주입 공정의 횟수는 상기 제3 N형 불순물 영역에 상기 N형 불순물을 주입시키기 위하여 수행된 이온 주입 공정의 횟수보다 적은 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 실리콘 막에 상기 실리콘 막의 표면으로부터 소정의 깊이까지 연장하며 제1 불순물 농도를 갖는 제1 N형 불순물 영역을 형성하는 단계;
    상기 실리콘 막의 내부에 상기 제1 N형 불순물 영역과 수평하게 이격하는 제1 P형 불순물 영역을 형성하는 단계;
    상기 실리콘 막의 전 표면에 N형 불순물을 주입하여 상기 실리콘 막 중 상기 제1 불순물 영역이 형성되지 않은 부분에는 제2 불순물 농도를 갖는 제2 N형 불순 물 영역을 상기 제1 P형 불순물 영역과 접하도록 형성하고 상기 제1 N형 불순물 영역의 상부에는 상기 제1 및 2 불순물 농도보다 큰 제2 불순물 농도를 갖는 제3 N형 불순물 영역을 형성하는 단계;
    상기 실리콘 막의 표면 중 제2 N형 불순물 영역 및 제3 N형 불순물 영역이 접하는 부분에 필드 산화막을 형성하는 단계;
    상기 제3 N형 불순물 영역 중 상기 필드 산화막으로 커버되지 않은 부분에 상기 제3 불순물 농도보다 큰 제4 불순물 농도를 갖는 제4 N형 불순물 영역을 형성하는 단계;
    상기 제2 N형 불순물 영역 상에서 상기 필드 산화막으로부터 소정의 길이까지 연장하는 게이트 절연막 패턴 및 상기 게이트 절연막 패턴과 상기 필드 산화막 상에 형성되는 게이트 전극을 포함하는 게이트 구조물을 형성하는 단계;
    상기 제2 N형 불순물 영역 중 상기 게이트 구조물로 커버되지 않은 부분에 상기 제1 P형 불순물 영역과 접하는 제2 P형 불순물 영역을 형성하는 단계;
    상기 제2 P형 불순물 영역의 노출된 표면 중 게이트 구조물과 인접한 부분에 제5 N형 불순물 영역을 형성하는 단계; 및
    상기 제2 P형 불순물 영역의 노출된 표면 중 상기 제5 N형 불순물 영역과 인접하는 부분 및 상기 제4 N형 불순물 영역의 노출된 표면에 각각 제3 P형 불순물 영역 및 제4 P형 불순물 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서, 상기 제2 N형 불순물 영역의 깊이는 상기 제3 N형 불순물 영역의 깊이와 실질적으로 동일한 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 14 항에 있어서, 상기 게이트 구조물은 상기 제5 N형 불순물 영역 및 상기 제2 P형 불순물 영역과 부분적으로 오버랩되고,
    상기 제2 N형 불순물 영역 및 상기 제5 N형 불순물 영역은 상기 제2 P형 불순물 영역에 의해서 서로 이격되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 14 항에 있어서, 상기 제4 P형 불순물 영역 및 상기 제3 N형 불순물 영역은 상기 제4 N형 불순물 영역에 의해서 서로 이격되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 14 항에 있어서, 상기 제2 N형 불순물 영역의 하면은 상기 제1 P형 불순물 영역의 상면 및 하면의 사이에 위치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 14 항에 있어서, 상기 실리콘 막은 P형 불순물로 미리 도핑되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 14 항에 있어서, 상기 게이트 전극은 상기 제2 N형 불순물 영역과 수직하게 대응하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제1 측부에서 제2 측부를 향하는 방향으로 불순물의 농도가 적어도 두 번 단계적으로 증가하는 드리프트 영역;
    상기 드리프트 영역 상에 형성된 절연성 구조물;
    상기 절연성 구조물 상에 형성된 전극;
    상기 드리프트 영역의 상기 제1 측부와 인근하는 소스; 및
    상기 드리프트 영역의 상기 제2 측부와 인근하는 드레인을 포함하며,
    상기 드리프트 영역은 상기 방향으로 순차적으로 배열된 제2 N형 불순물 영역, 제3 N형 불순물 영역 및 제4 N형 불순물 영역을 포함하고,
    상기 제2 N형 불순물 영역은 제1 불순물 농도를 가지며,
    상기 제3 N형 불순물 영역은 상기 제1 불순물 농도보다 실질적으로 큰 제2 불순물 농도를 갖고,
    상기 제4 N형 불순물 영역은 상기 제2 불순물 농도보다 실질적으로 큰 제3 불순물 농도를 갖는 것을 특징으로 하는 반도체 장치.
  22. 제1 측부에서 제2 측부를 향하는 방향으로 불순물의 농도가 적어도 두 번 단계적으로 증가하는 드리프트 영역;
    상기 드리프트 영역 상에 형성된 절연성 구조물;
    상기 절연성 구조물 상에 형성된 전극;
    상기 드리프트 영역의 상기 제1 측부와 인근하는 소스; 및
    상기 드리프트 영역의 상기 제2 측부와 인근하는 드레인을 포함하며,
    상기 절연성 구조물은 상기 소스와 인근하는 게이트 절연막 패턴 및 상기 드레인과 인근하는 필드 산화막을 일체로 포함하는 것을 특징으로 하는 반도체 장치.
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