TWI387106B - 閘極絕緣雙接面電晶體（ｉｇｂｔ）靜電放電防護元件 - Google Patents

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閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件
本發明係有關於一種靜電放電防護裝置，特別是有關於一種閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件。
傳統高電壓靜電放電(Electrostatic Discharge，簡稱ESD)防護元件包括橫向擴散金氧半功率電晶體(LDMOS Power Transistor)、金氧半電晶體(MOSFET)、矽控整流器(SCR)、雙載子電晶體(BJT)、二極體(Diode)和場氧化電晶體(Field Oxide Device，FOD)。在高壓靜電放電防護上由於其過高的觸發電壓(trigger voltage)和過低的持有電壓(holding voltage)，不是造成內部電路先損壞就是造成閂鎖效應(latch-up)發生，所以要加上額外的驅動電路或是透過調變佈局參數(layout parameter)去使觸發電壓降低和使持有電壓超過元件之工作電壓(operation voltage)，如此才可作為高壓靜電放電防護元件。
在傳統的超高壓元件(ultra-HV device)中，往往利用絕緣層上有矽(SOI)基底及其相關的製程，隔離個別的元件，以減少因高壓操作造成元件間的寄生效應。而利用絕緣層上有矽(SOI)基底及其相關的製程對ESD元件的散熱造成不利的影響，因此業界亟需有效地處理ESD元件的散熱問題。尤其是，在超高壓元件的製程中，井區(well)的控散濃度均偏低，使得相對的阻抗也就偏高，不利於ESD元件的 更均勻一致的啟動(uniform turn-on)。
有鑑於此，為了克服上述先前技術的缺點，因而利用閘極絕緣雙接面電晶體(IGBT)元件做為靜電放電防護元件，並改良IGBT元件的汲極區域的佈局，使其能夠更均勻一致的啟動，以提升ESD的保護效能。
本發明之一實施例提供一種閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件包括：一半導體基底；一圖案化的隔離區設置於該半導體基底上，定義一第一主動區及一第二主動區；一高壓N-型井區於該半導體基底的該第一主動區中；一P-型體摻雜區於該半導體基底的該第二主動區中，其中該高壓N-型井區和該P-型體摻雜區相隔一特定距離，露出該半導體基底；一P-型濃摻雜汲極區設置於該高壓N-型井區中；一對相鄰的一N-型和一P-型濃摻雜源極區設置於該P-型體摻雜區中；以及一閘極結構於該半導體基底上，其一端與該N-型濃摻雜源極區相接，其另一端延伸至該圖案化的隔離區上。
本發明另一實施例提供一種閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件包括：一半導體基底；一高壓N-型井區於該半導體基底中；一圖案化的隔離區設置於該高壓N-型井區上，定義一第一主動區及一第二主動區；一N-型雙擴散區設置於該高壓N-型井區的該第一主動區中；一P-型濃摻雜汲極區設置於該N-型雙擴散區中；一P-型體摻雜區於該高壓N-型井區的該第二主動區中，其中 該N-型雙擴散區和該P-型體摻雜區相隔一特定距離，露出該高壓N-型井區；一對相鄰的一N-型和一P-型濃摻雜源極區設置於該P-型體摻雜區中；以及一閘極結構於該高壓N-型井區上，其一端與該N-型濃摻雜源極區相接，其另一端延伸至該圖案化的隔離區上。
本發明又一實施例提供一種閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件包括：一半導體基底；一高壓N-型井區於該半導體基底中；一圖案化的隔離區設置於該高壓N-型井區上，定義一第一主動區及一第二主動區；一P-型雙擴散區設置於該高壓N-型井區的該第一主動區中；一P-型濃摻雜汲極區設置於該P-型雙擴散區中；一P-型體摻雜區於該高壓N-型井區的該第二主動區中，其中該P-型雙擴散區和該P-型體摻雜區相隔一特定距離，露出該高壓N-型井區；一對相鄰的一N-型和一P-型濃摻雜源極區設置於該P-型體摻雜區中；以及一閘極結構於該高壓N-型井區上，其一端與該N-型濃摻雜源極區相接，其另一端延伸至該圖案化的隔離區上。
本發明又一實施例提供一種閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件包括：一半導體基底；一高壓P-型井區於該半導體基底中；一高壓N-型井區於該半導體基底中；一圖案化的隔離區設置於該半導體基底上，定義一第一主動區於該高壓N-型井區及一第二主動區和一第三主動區於該高壓P-型井區；一P-型濃摻雜汲極區設置於該第一主動區中；一N-型濃摻雜源極區設置於該第二主動區 中，且一P-型濃摻雜源極區設置於該第三主動區中；以及一閘極結構於該高壓P-型井區上，其一端與該N-型濃摻雜源極區相接，其另一端延伸至該圖案化的隔離區上。
本發明再一實施例提供一種閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件包括：一半導體基底；一圖案化的隔離區設置於該半導體基底上，定義一第一主動區及一第二主動區；一閘極結構設置於該半導體基底的該第一主動區上；一N-型雙擴散區位於該閘極結構的一側，且設置該半導體基底的該第一主動區中；一N-型井區設置於該N-型雙擴散區中，其底部延伸至該半導體基底；一P-型濃摻雜汲極區設置於該N-型井區中；一N-型濃摻雜源極區設置於該閘極結構的另一側的該半導體基底中；以及一P-型濃擴散區設置於該半導體基底的該第二主動區中。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。
第1A圖係顯示根據本發明之一實施例的閘極絕緣雙 接面電晶體(IGBT)靜電放電防護元件的剖面示意圖。於第1A圖中，一閘極絕緣雙接面電晶體(IGBT)靜電放電防護(ESD)元件100a包括一半導體基底110以及一圖案化的隔離區130a、130b、130c設置於該半導體基底110上，定義一第一主動區OD1及一第二主動區OD2。根據本發明之一實施例，該半導體基底110為一絕緣層上有矽(SOI)基底，例如一P-型矽基底101，其上有一埋藏氧化層102，和一P-型磊晶層103形成於埋藏氧化層102上。一隔離區105使IGBT-ESD元件100a與基底110上的其他元件隔離。
一高壓N-型井區115形成於該半導體基底的該第一主動區OD1中，一P-型體摻雜區120於該半導體基底的該第二主動區OD2中，其中該高壓N-型井區115和該P-型體摻雜區120相隔一特定距離，露出該半導體基底。一擴散區113自該高壓N-型井區115向該P-型體摻雜區120延伸靠近。一P-型濃摻雜汲極區117設置於該高壓N-型井區115中，以及汲極電極145a、145b與該P-型濃摻雜汲極區117電性接觸。一對相鄰的一N-型濃摻雜源極區124和一P-型濃擴散區122設置於該P-型體摻雜區120中，源極電極135a、135b分別與N-型濃摻雜源極區124和P-型濃擴散區122電性接觸。一閘極結構140於該半導體基底上，其一端與該N-型濃摻雜源極區124相接，其另一端延伸至該圖案化的隔離區130b上。
根據本發明之一實施例，P-型濃摻雜汲極區117的面積可大於第一主動區OD1，但小於高壓N-型井區115的面 積，其平面佈局如第1B圖所示。
第2A圖係顯示根據本發明另一實施例的IGBT-ESD元件的剖面示意圖。於第2A圖中，IGBT-ESD元件100b與第1A圖的IGBT-ESD元件100a實質上相同，為求簡明之故，在此省略相同的敘述。不同之處在於，P-型濃摻雜汲極區217a的面積小於該高壓N-型井區115的面積，其平面佈局如第2B圖所示。在高壓N-型井區115中，高壓N-型井區115與P-型濃摻雜汲極區217a之間，存在一異型摻雜的介面，可分散並降低ESD電壓約0.7V。根據本發明另一實施例，P-型濃摻雜汲極區217b為複數個分離的島區，設置於高壓N-型井區115中，其平面佈局如第2C圖所示。由於各個島區217b與高壓N-型井區115之間，皆存在一異型摻雜的介面，可分散並降低ESD電壓，使得IGBT-ESD元件能的更均勻一致的啟動(uniform turn-on)。
第3A圖係顯示根據本發明又一實施例的IGBT-ESD元件的剖面示意圖。於第3A圖中，一IGBT-ESD元件300a包括一半導體基底310，例如P-型矽基底，及一高壓N-型井區315設置於該半導體基底310中。一圖案化的隔離區330a、330b、330c設置於該高壓N-型井區315上，定義一第一主動區及一第二主動區。一N-型雙擴散區316a設置於高壓N-型井區315的第一主動區中，一P-型濃摻雜汲極區317設置於N-型雙擴散區316a中。一P-型體摻雜區320設置於該高壓N-型井區315的第二主動區中，其中該N-型雙擴散區316a和該P-型體摻雜區320相隔一特定距離， 露出該高壓N-型井區。一對相鄰的一N-型濃摻雜源極區324和一P-型濃擴散區322設置於該P-型體摻雜區320中。一閘極結構340於該高壓N-型井區315上，其一端與該N-型濃摻雜源極區324相接，其另一端延伸至該圖案化的隔離區330b上。
第3B圖係顯示根據本發明又一實施例的IGBT-ESD元件的剖面示意圖。於第3B圖中，一IGBT-ESD元件300b與第3A圖的IGBT-ESD元件300a實質上相同，為求簡明之故，在此省略相同的敘述。不同之處在於，IGBT-ESD元件300b具有一P-型雙擴散區316b設置於高壓N-型井區315的第一主動區中，一P-型濃摻雜汲極區317設置於該P-型雙擴散區316b中。由於P-型濃摻雜汲極區317和P-型雙擴散區316b皆為P-型摻雜，因此更能增進ESD元件的效能。
第4A圖係顯示根據本發明又一實施例的IGBT-ESD元件的剖面示意圖。於第4A圖中，一IGBT-ESD元件400a包括一半導體基底410，一高壓N-型井區415b於該半導體基底中，一高壓P-型井區415c於該半導體基底中。一圖案化的隔離區430a-430d設置於該半導體基底上，定義一第一主動區於該高壓N-型井區415b及一第二主動區和一第三主動區於該高壓P-型井區415c。高壓P-型井區415a設置於隔離區430a下方。一P-型濃摻雜汲極區417設置於該第一主動區中，一N-型濃摻雜源極區424設置於該第二主動區中，且一P-型濃摻雜擴散區422設置於該第三主動區 中。一閘極結構440於該高壓P-型井區415c上，其一端與該N-型濃摻雜源極區424相接，其另一端延伸至該圖案化的隔離區430b上。
第4B圖係顯示根據本發明又一實施例的IGBT-ESD元件的剖面示意圖。於第4B圖中，一IGBT-ESD元件400b包括一半導體基底410，例如一P-型矽基底401，其上有一P-型磊晶層403，以及一N-型埋藏層402設置於該P-型矽基底401與該P-型磊晶層403之間。一高壓N-型井區415b於該半導體基底中，一高壓P-型井區415c於該半導體基底中。一圖案化的隔離區430a-430f設置於該半導體基底上，定義一第一主動區於該高壓N-型井區415b及一第二主動區和一第三主動區於該高壓P-型井區415c。高壓N-型井區415d設置於隔離區430e下方。一P-型濃摻雜汲極區417設置於該第一主動區中，一N-型濃摻雜源極區424設置於該第二主動區中，且一P-型濃摻雜擴散區422設置於該第三主動區中。再者，一額外的P-型濃摻雜區416設置於高壓P-型井區415a中，及一額外的P-型濃摻雜區426設置於高壓P-型井區415e中。一閘極結構440於該高壓P-型井區415c上，其一端與該N-型濃摻雜源極區424相接，其另一端延伸至該圖案化的隔離區430c上。
第5圖係顯示根據本發明再一實施例的IGBT-ESD元件的剖面示意圖。於第5圖中，一IGBT-ESD元件500包括：一半導體基底510，及一圖案化的隔離區530a-530e設置於該半導體基底510上，定義一第一主動區及一第二 主動區。一閘極結構540設置於該半導體基底的該第一主動區上，一N-型雙擴散區516位於該閘極結構540的一側，且設置該半導體基底510的該第一主動區中。一N-型井區515設置於該N-型雙擴散區516中，其底部延伸至該半導體基底510，一P-型濃摻雜汲極區517設置於該N-型井區515中。一N-型濃摻雜源極區524設置於該閘極結構540的另一側的該半導體基底中，一N-型輕摻雜(NLDD)區524'延伸至該閘極結構540的間隙壁下方。一P-型濃擴散區522設置於該半導體基底的該第二主動區中。
應注意的是，本發明各實施例的IGBT-ESD元件的P-型濃摻雜汲極區的面積小於該高壓N-型井區的面積，使得高壓N-型井區與P-型濃摻雜汲極區之間，存在一異型摻雜的介面，可分散並降低ESD電壓約0.7V。更有甚者，P-型濃摻雜汲極區為複數個分離的島區，設置於高壓N-型井區中，使得各個島區與高壓N-型井區之間，皆存在一異型摻雜的介面，可分散並降低ESD電壓，使得IGBT-ESD元件能的更均勻一致的啟動(uniform turn-on)。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100a、100b、300a、300b、400a、400b、500‧‧‧IGBT-ESD元件
101、401‧‧‧P-型矽基底
102‧‧‧埋藏氧化層
402‧‧‧N-型埋藏層
103、403‧‧‧P-型磊晶層
105‧‧‧隔離區
110、310、410、510‧‧‧半導體基底
115、315、415b、415d、515‧‧‧高壓N-型井區
415a、415c、415e‧‧‧高壓P-型井區
316a、516‧‧‧N-型雙擴散區
316b‧‧‧P-型雙擴散區
416‧‧‧額外的P-型濃摻雜區
117、217a、217b、317、417、517‧‧‧P-型濃摻雜汲極區
120、320‧‧‧P-型體摻雜區
122、322、422、522‧‧‧P-型濃擴散區
124、324、424、524‧‧‧N-型濃摻雜源極區
524'‧‧‧N-型輕摻雜(NLDD)區
426‧‧‧額外的P-型濃摻雜區
130a-130c、330a-330c、430a-430f、530a-530c‧‧‧圖案化的隔離區
135a、135b‧‧‧源極電極
140、340、440、540‧‧‧閘極結構
145a、145b‧‧‧汲極電極
OD1‧‧‧第一主動區
OD2‧‧‧第二主動區
第1A圖係顯示根據本發明之一實施例的閘極絕緣雙 接面電晶體(IGBT)靜電放電防護元件的剖面示意圖；第1B圖係顯示第1A圖的IGBT-ESD元件的第一主動區的平面佈局；第2A圖係顯示根據本發明另一實施例的IGBT-ESD元件的剖面示意圖；第2B和2C圖分別顯示第2A圖的IGBT-ESD元件的第一主動區不同實施例的平面佈局；第3A圖係顯示根據本發明又一實施例的IGBT-ESD元件的剖面示意圖；第3B圖係顯示根據本發明又一實施例的IGBT-ESD元件的剖面示意圖；第4A圖係顯示根據本發明又一實施例的IGBT-ESD元件的剖面示意圖；第4B圖係顯示根據本發明又一實施例的IGBT-ESD元件的剖面示意圖；以及第5圖係顯示根據本發明再一實施例的IGBT-ESD元件的剖面示意圖。
100a‧‧‧IGBT-ESD元件
101‧‧‧P-型矽基底
102‧‧‧埋藏氧化層
103‧‧‧P-型磊晶層
105‧‧‧隔離區
110‧‧‧半導體基底
113‧‧‧擴散區
115‧‧‧高壓N-型井區
117‧‧‧P-型濃摻雜汲極區
120‧‧‧P-型體摻雜區
122‧‧‧P-型濃擴散區
124‧‧‧N-型濃摻雜源極區
130a-130c‧‧‧圖案化的隔離區
135a、135b‧‧‧源極電極
140‧‧‧閘極結構
145a、145b‧‧‧汲極電極
OD1‧‧‧第一主動區
OD2‧‧‧第二主動區

Claims (18)

  1. 一種閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件，包括：一半導體基底；一圖案化的隔離區設置於該半導體基底上，定義一第一主動區及一第二主動區；一高壓N-型井區於該半導體基底的該第一主動區中；一P-型體摻雜區於該半導體基底的該第二主動區中，其中該高壓N-型井區和該P-型體摻雜區相隔一特定距離，露出該半導體基底；一P-型濃摻雜汲極區設置於該高壓N-型井區中；一對相鄰的一N-型和一P-型濃摻雜源極區設置於該P-型體摻雜區中；以及一閘極結構於該半導體基底上，其一端與該N-型濃摻雜源極區相接，其另一端延伸至該圖案化的隔離區上；其中該P-型濃摻雜汲極區的面積小於該第一主動區的面積，且該P-型濃摻雜汲極區包括複數個分離的島區。
  2. 如申請專利範圍第1項所述之閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件，其中該半導體基底為一絕緣層上有矽(SOI)基底。
  3. 如申請專利範圍第1項所述之閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件，更包括一擴散區自該高壓N-型井區向該P-型體摻雜區延伸。
  4. 一種閘極絕緣雙接面電晶體(IGBT)靜電放電防護 元件，包括：一半導體基底；一高壓N-型井區於該半導體基底中；一圖案化的隔離區設置於該高壓N-型井區上，定義一第一主動區及一第二主動區；一N-型雙擴散區設置於該高壓N-型井區的該第一主動區中；一P-型濃摻雜汲極區設置於該N-型雙擴散區中；一P-型體摻雜區於該高壓N-型井區的該第二主動區中，其中該N-型雙擴散區和該P-型體摻雜區相隔一特定距離，露出該高壓N-型井區；一對相鄰的一N-型和一P-型濃摻雜源極區設置於該P-型體摻雜區中；以及一閘極結構於該高壓N-型井區上，其一端與該N-型濃摻雜源極區相接，其另一端延伸至該圖案化的隔離區上。
  5. 如申請專利範圍第4項所述之閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件，其中該P-型濃摻雜汲極區的面積小於該第一主動區的面積。
  6. 如申請專利範圍第5項所述之閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件，其中該P-型濃摻雜汲極區包括複數個分離的島區。
  7. 一種閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件，包括：一半導體基底； 一高壓N-型井區於該半導體基底中；一圖案化的隔離區設置於該高壓N-型井區上，定義一第一主動區及一第二主動區；一P-型雙擴散區設置於該高壓N-型井區的該第一主動區中；一P-型濃摻雜汲極區設置於該P-型雙擴散區中；一P-型體摻雜區於該高壓N-型井區的該第二主動區中，其中該P-型雙擴散區和該P-型體摻雜區相隔一特定距離，露出該高壓N-型井區；一對相鄰的一N-型和一P-型濃摻雜源極區設置於該P-型體摻雜區中；以及一閘極結構於該高壓N-型井區上，其一端與該N-型濃摻雜源極區相接，其另一端延伸至該圖案化的隔離區上。
  8. 如申請專利範圍第7項所述之閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件，其中該半導體基底包括一單晶半導體基底、一磊晶半導體基底及一絕緣層上有矽(SOI)基底。
  9. 如申請專利範圍第7項所述之閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件，其中該P-型濃摻雜汲極區的面積小於該第一主動區的面積。
  10. 如申請專利範圍第9項所述之閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件，其中該P-型濃摻雜汲極區包括複數個分離的島區。
  11. 一種閘極絕緣雙接面電晶體(IGBT)靜電放電防護 元件，包括：一半導體基底；一高壓P-型井區於該半導體基底中；一高壓N-型井區於該半導體基底中；一圖案化的隔離區設置於該半導體基底上，定義一第一主動區於該高壓N-型井區及一第二主動區和一第三主動區於該高壓P-型井區；一P-型濃摻雜汲極區設置於該第一主動區中；一N-型濃摻雜源極區設置於該第二主動區中，且一P-型濃摻雜源極區設置於該第三主動區中；以及一閘極結構於該高壓P-型井區上，其一端與該N-型濃摻雜源極區相接，其另一端延伸至該圖案化的隔離區上。
  12. 如申請專利範圍第11項所述之閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件，其中該半導體基底為一P-型矽基底，其上有一P-型磊晶層，以及一N-型埋藏層設置於該P-型矽基底與該P-型磊晶層之間。
  13. 如申請專利範圍第11項所述之閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件，其中該P-型濃摻雜汲極區的面積小於該第一主動區的面積。
  14. 如申請專利範圍第13項所述之閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件，其中該P-型濃摻雜汲極區包括複數個分離的島區。
  15. 一種閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件，包括： 一半導體基底；一圖案化的隔離區設置於該半導體基底上，定義一第一主動區及一第二主動區；一閘極結構設置於該半導體基底的該第一主動區上；一N-型雙擴散區位於該閘極結構的一側，且設置該半導體基底的該第一主動區中；一N-型井區設置於該N-型雙擴散區中，其底部延伸至該半導體基底；一P-型濃摻雜汲極區設置於該N-型井區中；一N-型濃摻雜源極區設置於該閘極結構的另一側的該半導體基底中；以及一P-型濃擴散區設置於該半導體基底的該第二主動區中。
  16. 如申請專利範圍第15項所述之閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件，其中該半導體基底包括一單晶半導體基底、一磊晶半導體基底及一絕緣層上有矽(SOI)基底。
  17. 如申請專利範圍第15項所述之閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件，其中該P-型濃摻雜汲極區的面積小於該第一主動區的面積。
  18. 如申請專利範圍第17項所述之閘極絕緣雙接面電晶體(IGBT)靜電放電防護元件，其中該P-型濃摻雜汲極區包括複數個分離的島區。
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