TWI597814B - 半導體裝置 - Google Patents

Description

半導體裝置

本發明係關於積體電路裝置，且特別是關於適用於高電壓操作應用之一種半導體裝置，其內包括經整合之高電壓半導體元件與靜電放電保護元件。

近年來，隨著如平面顯示器、照光與安定器應用、電源供應、以及多種其他產品等應用需求的增加，對於其內使用之高電壓半導體裝置(high voltage semiconductor device)的技術的研究亦逐漸增加。

而隨著半導體製程微縮技術的不斷進步，提升高電壓半導體裝置之可靠度日趨重要。然而，高電壓半導體裝置在生產製造、加工、組裝、運送、使用等過程中，整個流程都會遭受靜電放電(electrostatic discharge，以下簡稱ESD)的威脅，若無適當防護措施，高電壓半導體裝置就會受到破壞而無法銷售。

因此，便需要一種具有ESD保護元件之高電壓半導體裝置，以改善其於平面顯示器、照光與安定器應用、電源供應、以及多種其他產品等相關應用中之靜電放電防護情形，並提升所使用之高電壓半導體裝置的可靠度以及應用此高電壓半導體裝置之相關產品的使用壽命。

依據一實施例，本發明提供了一種半導體裝置，包括：一半導體層，其上定義有一主動區，其中該主動區包括一第一子區與一第二子區；一第一摻雜區，設置於該半導體層之一部內並跨越該第一子區與該第二子區；一高電壓半導體元件，設置於該主動區之該第一子區之該半導體層上，其中該高電壓半導體元件包括位於該主動區之該第一子區之該半導體層內之該第一摻雜區之一部；以及一靜電放電保護元件，設置於該主動區之該第二子區之該半導體層上，其中該靜電放電保護元件包括位於該主動區之該第二子區之該半導體層內之該第一摻雜區之另一部。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。

100‧‧‧半導體裝置

102‧‧‧半導體基板

104‧‧‧半導體層

106‧‧‧隔離元件

108‧‧‧井區

110‧‧‧井區

112‧‧‧主體區

114‧‧‧閘極結構

116‧‧‧摻雜區

118‧‧‧摻雜區

120‧‧‧摻雜區

121‧‧‧導電構件

122‧‧‧導電構件

124‧‧‧導電構件

126‧‧‧導電構件

128‧‧‧導電構件

200‧‧‧高電壓半導體元件

300‧‧‧靜電放電保護元件

400‧‧‧外部導線

500‧‧‧半導體裝置

502‧‧‧半導體基板

504‧‧‧半導體層

506‧‧‧隔離元件

508‧‧‧井區

510‧‧‧井區

512‧‧‧主體區

514‧‧‧閘極結構

516‧‧‧摻雜區

518‧‧‧摻雜區

520‧‧‧摻雜區

521‧‧‧導電構件

522‧‧‧導電構件

524‧‧‧導電構件

526‧‧‧導電構件

528‧‧‧導電構件

550‧‧‧摻雜區

560‧‧‧摻雜區

570‧‧‧摻雜區

580‧‧‧摻雜區

600‧‧‧高電壓半導體元件

700‧‧‧靜電放電保護元件

A、B、C‧‧‧主動區

C1、C2‧‧‧子區

第1圖為一上視示意圖，顯示了依據本發明之一實施例之一種半導體裝置。

第2圖為一剖面示意圖，顯示了沿第1圖內線段2-2之半導體裝置之一部；第3圖為一剖面示意圖，顯示了沿第1圖內線段3-3之半導體裝置之一部；第4圖為一上視示意圖，顯示了依據本發明之另一實施例之一種半導體裝置。

第5圖為一剖面示意圖，顯示了沿第4圖內線段5-5之半導體裝置之一部；第6圖為另一剖面示意圖，顯示了沿第4圖內線段5-5之半導體裝置之一部；以及第7圖為一剖面示意圖，顯示了依據本發明之又一實施例一種半導體裝置。

以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。

請參照第1-3圖之示意圖，以顯示了依據本發明之一實施例之適用於操作電壓高於如500伏特之高電壓應用之一種半導體裝置100。第1圖顯示了半導體裝置100之一上視示意圖，而第2-3圖分別顯示了沿第1圖內半導體裝置100之線段2-2及3-3之剖面示意圖。在此，半導體裝置100係作為一比較例之用，藉以說明本案發明人所遭遇之包括靜電放電防護元件之半導體裝置之尺寸微縮問題，而非用於限定本發明。

請參照第1圖，在此，半導體裝置100包括設置於一半導體基板102上之一主動區A內之一高電壓半導體元件200 以及設置於半導體基板102上之另一主動區B內之一靜電放電保護元件300。此些主動區A與B之間係為如厚氧化物(thick oxide)之一隔離元件(未顯示)所相分隔，以電性絕緣此高電壓半導體元件200內的構件與此靜電放電保護元件300內的構件。

於第1圖中，高電壓半導體元件200係以一橫向雙擴散金氧半導體電晶體(LDMOS transistor)為例，而靜電放電保護元件300係以一閘極接地金氧半導體電晶體(gate grounded MOS transistor，GGMOS transistor)為例。而基於簡化圖示之目的，於第1圖內僅部分繪示了高電壓半導體元件200與靜電放電保護元件300內之閘極結構(gate structure，顯示為閘極結構114)、源極區(sourceregion，顯示為摻雜區118)、汲極區(drain region，顯示為摻雜區120)、與主體區(body region，顯示為摻雜區116)、導電構件(conductive component，顯示為數個導電構件121、122、124、126)等部分構件之一部，而高電壓半導體元件200與靜電放電保護元件300之其餘構件則請參照第2-3圖之剖面示意圖之顯示情形。

請參照第2圖，顯示了沿第1圖內線段2-2之高電壓半導體元件200之一剖面示意圖。在此，當高電壓半導體元件200為一橫向雙擴散金氧半導體電晶體(LDMOS transistor)時，其可包括了半導體基板102、形成於半導體基板102上之一半導體層104、分隔地形成於半導體層104表面上之數個隔離元件106、形成於半導體基板102之一部內之一井區108、形成於半導體層104之一部內之一井區110、形成於半導體層104之另一部內且分別位於井區110之兩對稱側之一對主體區112、形成 於半導體層104與主體區112之一部上且延伸至此些隔離元件116之一之上之一閘極結構114、形成於各主體區112內之一對摻雜區116與118，以及形成於井區110內之一摻雜區120。

如第2圖所示，井區110大體位於井區108之上，而此些隔離元件106大體露出了半導體層104之數個部分之表面，而摻雜區116、118、120係大體位於為此些隔離元件106大體露出了半導體層104之數個部分內，且分別位於如主體區112與井區110之一部內。

於一實施例中，半導體層104可為一磊晶半導體層，而半導體基板102與半導體層104可包括如矽之半導體材料。半導體基板102、半導體層104、主體區112與摻雜區116具有一第一導電類型，例如為P型導電類型，而井區108、110與摻雜區116、118則具有相反於第一導電類型之第二類型，例如為N型導電類型。於一實施例中，井區110係作為一漂移區(drift region)之用，摻雜區116係作為一主體接觸區(body contact region)，而摻雜區118與120則分別作為一源極區(source region)與一汲極區(drain region)之用。摻雜區116、118與120具有高於其鄰近之主體區112或井區110之一摻雜濃度。於一實施例中，閘極結構114可包括依序堆疊於半導體層104上之一閘介電層與一閘電極層(在此皆未顯示)。

另外，如第1-2圖所示，於主動區A內之半導體基板102上更形成有數個分隔之導電構件121、122、124與126，以分別實體連結於摻雜區116、摻雜區118、閘極結構114以及摻雜區120，於此些導電構件121、122、124、126與半導體層 104、摻雜區116、摻雜區118、閘極結構114及摻雜區120之間可更形成有一層間介電層(未顯示)，以分隔此些導電構件121、122、124與126。

請參照第3圖，顯示了沿第1圖內線段3-3之靜電放電保護元件300之剖面示意圖。在此，當靜電放電保護元件300為閘極接地金氧半導體電晶體(gate grounded MOS transistor，GGMOS transistor)時，其剖面結構可大體相似於如第2圖所示之橫向雙擴散金氧半導體電晶體(LDMOS transistor)之結構。如此，其亦可包括了半導體基板102、形成於半導體基板102上之一半導體層104、分隔地形成於半導體層104表面上之數個隔離元件106、形成於半導體基板102之一部內之一井區108、形成於半導體層104之一部內之一井區110、形成於半導體層104之另一部內且分別位於井區110之兩對稱側之一對主體區112、形成於半導體層104與主體區112之一部上且延伸至此些隔離元件116之一之上之一閘極結構114、形成於各主體區112內之一對摻雜區116與118，以及形成於井區110內之一摻雜區120。而上述構件之設置情形則相同於如第1-2圖所示之高電壓半導體元件200內之相同構件之設置情形。

另外，如第1、3圖所示，於半導體基板102上則形成有分隔之兩導電構件126與128。不同於第1、2圖所示之數個導電構件121、122與124之實施情形，於第1、3圖內中所示之導電構件128係同時連結於摻雜區116、摻雜區118、及閘極結構114，而導電構件126則仍連結於摻雜區120，進而形成不同於第2圖所示之高電壓半導體元件200採用之橫向雙擴散金氧 半導體電晶體之一閘極接地金氧半導體電晶體。

如第1-3圖所示，於半導體裝置100操作時，可藉由如銲線之一外部導線400的設置，以分別電性連結於高電壓半導體元件200內之導電構件126與靜電放電保護元件300內之導電構件130，進而並聯了高電壓半導體元件200內作為汲極之用之摻雜區120以及靜電放電保護元件300內作為汲極之用之摻雜區120，以期於當半導體裝置100遭遇靜電放電情形時，可藉由靜電放電保護元件300承擔靜電放電的傷害而避免了造成主要之高電壓半導體元件200的毀損，因而可確保了半導體裝置100的可靠度與使用壽命。

然而，鑑於如第1-3圖所示中之半導體裝置100所包括之高電壓半導體元件200與靜電放電保護元件300內之各構件係採用對應於摻雜區120對稱設置之形態而設置，因此需佔據半導體基板102之一較大區域以供其主動區A與B的使用。而隨著半導體製程微縮技術的不斷進步，便需要針對第1-3圖所示中之半導體裝置100進行改良，以提供尺寸可更為微縮與減少之適用於高電壓應用之一種具有靜電放電保護元件之半導體裝置。

有鑑於此，請參照第4-5圖之示意圖，顯示了依據本發明之另一實施例之適用於操作電壓高於如500伏特之高電壓應用之一種半導體裝置500。相較於第1-3圖所示半導體裝置100而言，第4-5圖中所示之半導體裝置500可具有更為微縮與減少之尺寸，且其內亦整合有一靜電放電保護元件以確保半導體裝置500之可靠度與使用壽命。第4圖顯示了半導體裝置500 之一上視示意圖，而第5圖顯示了沿第4圖內半導體裝置500之線段5-5之一剖面示意圖。

請參照第4圖，在此，半導體裝置500包括整合於一半導體基板502上之單一主動區C內之一高電壓半導體元件600以及一靜電放電保護元件700。此主動區C係為如厚氧化物(thick oxide)之一隔離元件(未顯示)所環繞，以電性絕緣其內高電壓半導體元件600與靜電放電保護元件700之構件以及設置於主動區C以外之其他構件。在此，主動區C則包括相鄰之兩子區C1與C2，而高電壓半導體元件600係形成於子區C1內之半導體基板502上，而靜電放電保護元件700係形成於子區C2內之半導體基板502上。

於第4圖中，高電壓半導體元件600係以一橫向雙擴散金氧半導體電晶體(LDMOS transistor)為例，而靜電放電保護元件700係以一閘極接地金氧半導體電晶體(gate grounded MOS transistor，GGMOS transistor)為例。基於簡化之目的，於第4圖內僅部分繪示了高電壓半導體元件600與靜電放電保護元件700內之閘極結構(gate structure，顯示為閘極結構514)、源極區(source region，顯示為摻雜區518)、汲極區(drain region，顯示為摻雜區520)、主體區(body region，顯示為摻雜區516)、與導電構件(conductive components，顯示為導電構件521、522、524、526、528)等部分構件之一部，而高電壓半導體元件600與靜電放電保護元件700之其他構件部分則請參照第5圖之剖面示意圖之顯示情形。在此，半導體裝置之高電壓半導體元件600與靜電放電保護元件700係共享一摻雜區520， 以及高電壓半導體元件600中的主體區(參照第5圖所示之主體區512)、源極區(source region，顯示為摻雜區518)、主體接觸區(body contact region，顯示為摻雜區516)、與導電構件521係連結於靜電放電保護元件700中的主體區(參照第5圖所示之主體區512)、源極區(source region，顯示為摻雜區518)、主體接觸區(body contact region，顯示為摻雜區516)、與導電構件528，因而上述區域與導電構件係跨越了此些子區C1與C2而部分地設置於此些子區C1與C2內之半導體基板502之一部上。除此之外，高電壓半導體元件600中如閘極結構514、與導電構件522及524之其他構件則與靜電放電保護元件700之中如閘極結構514與導電構件528等構件為相分隔的而不會實體接觸。

請參照第5圖，顯示了沿第4圖內線段5-5之半導體裝置500之剖面示意圖。在此，半導體裝置500係將高電壓半導體元件600與靜電放電保護元件700整合於一半導體基板502之單一主動區C之兩子區C1與C2之內，並將之形成為單一裝置。如第5圖所示，當高電壓半導體元件600為橫向雙擴散金氧半導體電晶體(LDMOS transistor)時，而靜電放電保護元件700為閘極接地金氧半導體電晶體(gate grounded MOS transistor，GGMOS transistor)時，半導體裝置500包括了半導體基板502、形成於半導體基板502上之一半導體層504、分隔地形成於半導體層504表面上之數個隔離元件506、形成於半導體基板502之一部內之一井區508、形成於半導體層504之一部內之一井區510、形成於半導體層504之另一部內且分別位於井區510之兩對稱側之一對主體區512、形成於半導體層504與主體區512之 一部上且延伸至此些隔離元件516之一之上之一閘極結構514、形成於各主體區512內之一對摻雜區516與518、形成於井區510內之一摻雜區520，以及形成位於主動區C之子區C1內之井區510之一部內且鄰近摻雜區520之隔離元件506下方之一摻雜區570。

如第5圖所示，井區510大體位於井區508之上，而此些隔離元件506大體露出了半導體層504之數個部分之表面，而摻雜區516、518、520係大體位於為此些隔離元件506所大體露出了半導體層504之數個部分內，且分別位於如主體區512與井區510之一部內。

於一實施例中，半導體層504可為一磊晶半導體層，而半導體基板502與半導體層504可包括如矽之半導體材料。半導體基板502、半導體層504、主體區512與摻雜區516具有一第一導電類型，例如為P型導電類型，而井區508、510與摻雜區516、518、570則具有相反於第一導電類型之第二類型，例如為N型導電類型。於一實施例中，井區510係作為一漂移區(drift region)之用，摻雜區516係作為一主體接觸(body contact)區，而摻雜區518與520則分別作為一源極區(source region)與一汲極區(drain region)之用。摻雜區516、518、520與570具有高於其鄰近之主體區512或井區510之一摻雜濃度。於一實施例中，閘極結構514可包括依序堆疊於半導體層504上之一閘介電層與一閘電極層(在此皆未顯示)。

另外，如第4-5圖所示，於主動區C之子區C1內之半導體基板502上更形成有數個分隔之導電構件521、522、524 與526，以分別實體連結於子區C1內之摻雜區516、摻雜區518、閘極結構514以及摻雜區520，於此些導電構件522、524、526與子區C1內之半導體層504、摻雜區516與518、閘極結構514及摻雜區520之間可更形成有一層間介電層(未顯示)，以分隔此些構件。

相似地，如第4-5圖所示，於主動區C之子區C2內半導體基板502上更形成有分隔之兩導電構件526與528。不同於主動區C之子區C1內所示之數個導電構件521、522與524之實施情形，於主動區C之子區C2內所示之導電構件528係同時連結於摻雜區516、摻雜區518與閘極結構514，而導電構件526則仍連結於摻雜區520，進而形成不同於高電壓半導體元件600所採用之橫向雙擴散金氧半導體電晶體之一閘極接地金氧半導體電晶體。

如第4-5圖所示，於半導體裝置500操作時，則可免去如第1圖內所示用於分別電性連結於高電壓半導體元件200內之導電構件126與靜電放電保護元件300內之導電構件130之如銲線之一外部導線400的使用，並可直接透過電性連結半導體裝置500內之摻雜區520而連結於高電壓半導體元件600以及靜電放電保護元件700。於靜電放電保護元件700中藉由設置於子區C2內之井區510(即漂移區(drift region))內鄰近摻雜區520之一部中之摻雜區570的設置，以調降靜電放電保護元件700之崩潰電壓(breakdown voltage)至少於高電壓半導體元件600之崩潰電壓之程度，以於半導體裝置500遭遇靜電放電情形時，可藉由主動區C之子區C2內的靜電放電保護元件700承擔靜電 放電的傷害，進而可避免了造成主動區C之子區C1內主要之高電壓半導體元件600的毀損，因而可確保了半導體裝置500的可靠度與使用壽命。

再者，由於如第4-5圖所示中之半導體裝置500係將高電壓半導體元件600與靜電放電保護元件700整合單一主動區內，故可較如第1-3圖所示之半導體裝置100佔據較少之半導體基板之一區域，因而可隨著半導體製程微縮技術的不斷進步而提供了作為尺寸更為微縮與減少之適用於高電壓應用之一種具有靜電放電保護元件之半導體裝置。

本發明之具有靜電放電保護元件之半導體裝置並不以第4-5圖之實施情形加以限制。於其他實施例中，從上視觀之，主動區C之輪廓並未以第4-5圖內所示之圓形為限，其可為如多邊形、橢圓形之一大體對稱形狀。另外，半導體裝置500內所使用之高電壓半導體元件600與靜電放電保護元件700亦非以第4-5圖內所示之橫向雙擴散金氧半導體電晶體與接地金氧半導體電晶體為限，而可為其他適用之高電壓半導體元件與靜電放電保護元件。於一實施例中，高電壓半導體元件600例如為如絕緣閘極雙極性電晶體(IGBT)之元件，而靜電放電保護元件700則例如為二極體(diode)或矽控整流器(silicon controlled rectifier，SCR)之元件。

請參照第6圖，顯示了依據另一實施例之沿第4圖內線段5-5之半導體裝置500之一剖面示意圖。在此，如第6圖所示之半導體裝置500係由修改第5圖內之半導體裝置500內之高電壓半導體元件600所得到，而在此僅描述兩者間不同處。 如第6圖所示，可更於高電壓半導體元件600之井區510內鄰近隔離元件506之表面處由上往下地設置一摻雜區550與一摻雜區560，而摻雜區550具有相同於井區510之第二導電類型，而摻雜區560具有相同於半導體基板502與半導體層504之第一導電類型。於本實施例中，藉由摻雜區550與560的設置，可更提升高電壓半導體元件600之崩潰電壓表現並降低半導體裝置500之導通狀態電阻值(Ron)，且其設置情形有助於降低半導體裝置500之元件尺寸與所占面積。

請參照第7圖，顯示了依據另一實施例之沿第4圖內線段5-5之半導體裝置500之一剖面示意圖。在此，如第7圖所示之半導體裝置500係由修改第6圖內之半導體裝置500內之靜電放電保護元件700所得到，而在此僅描述兩者間不同處。如第7圖所示，靜電放電保護元件700之井區510可更橫向延伸以包覆子區C2內之主體區512以及於摻雜區520鄰近隔離元件506之一部內更形成一摻雜區580以取代原先摻雜區520之一部，而導電構件526仍連結於摻雜區520與摻雜區580。摻雜區580具有相反於井區510之第一導電類型，並具有高於井區510之摻雜濃度之一摻雜濃度。於本實施例中，藉由改變子區C2內之井區的實施情形以及新增替代原先摻雜區520之一部之摻雜區580的增設情形，進而可將第6圖之子區C2內之閘極接地電晶體元件替換為一矽控整流器(silicon controlled rectifier，SCR)元件。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精 神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

500‧‧‧半導體裝置

502‧‧‧半導體基板

504‧‧‧半導體層

506‧‧‧隔離元件

508‧‧‧井區

510‧‧‧井區

512‧‧‧主體區

514‧‧‧閘極結構

516‧‧‧摻雜區

518‧‧‧摻雜區

520‧‧‧摻雜區

570‧‧‧摻雜區

521‧‧‧導電構件

522‧‧‧導電構件

524‧‧‧導電構件

526‧‧‧導電構件

528‧‧‧導電構件

600‧‧‧高電壓半導體元件

700‧‧‧靜電放電保護元件

C‧‧‧主動區

C1、C2‧‧‧子區

Claims (12)

1. 一種半導體裝置，包括：一半導體層，其上定義有一主動區，其中該主動區包括一第一子區與一第二子區；一第一摻雜區，設置於該半導體層之一第一部內並跨越該第一子區與該第二子區；一高電壓半導體元件，設置於該主動區之該第一子區之該半導體層上，其中該高電壓半導體元件包括位於該主動區之該第一子區之該半導體層內之該第一摻雜區之一部；以及一靜電放電保護元件，設置於該主動區之該第二子區之該半導體層上，其中該靜電放電保護元件包括：位於該主動區之該第二子區之該半導體層內之該第一摻雜區之另一部；一第二摻雜區，設置於該半導體層之一第二部內；一閘極結構，設置於該半導體層之一第三部之上；以及一第一導電構件，設置於該第二摻雜區與該閘極結構之上，以連結該第二摻雜區與該閘極結構。
2. 如申請專利範圍第1項所述之半導體裝置，其中該高電壓半導體元件為一橫向雙擴散金氧半導體電晶體或一絕緣閘極雙極性電晶體。
3. 如申請專利範圍第1項所述之半導體裝置，其中該靜電放電保護元件為一閘極接地金氧半導體電晶體、矽控整流器或一二極體。
4. 如申請專利範圍第2項所述之半導體裝置，其中該高電壓半導體元件為橫向雙擴散金氧半導體電晶體，包括：一井區，設置於該半導體層之一部內，其中該第一摻雜區係設置於該井區之一部內；一主體區，設置於該半導體層之一部內；一第二摻雜區，設置於該主體區之一部內；一隔離元件，設置於該井區之一部之表面上；一閘極結構，設置於該主體區、該井區、該井區與該主體區之間之該半導體層及該隔離元件之一部上；以及數個導電構件，分隔地設置於該第一摻雜區、該第二摻雜區與該閘極結構之上，以分別連結於該第一摻雜區、該第二摻雜區與該閘極結構之一，其中該半導體層與該主體區具有一第一導電類型，而該第一摻雜區、該第二摻雜區與該井區具有相反於該第一導電特性之一第二導電類型。
5. 如申請專利範圍第4項所述之半導體裝置，其中該第一導電類型為P型，而該第二導電類型為N型。
6. 如申請專利範圍第3項所述之半導體裝置，其中該靜電放電保護元件為閘極接地金氧半導體電晶體，包括：一井區，設置於該半導體層之一部內，其中該第一摻雜區係設置於該井區之一部內；一主體區，設置於該半導體層之一部內，其中該第二摻雜區設置於該主體區之一部內；一第三摻雜區，設置於該井區之一部內且鄰近該第一摻雜區； 一隔離元件，設置於該井區之一部之表面上，其中該閘極結構設置於該主體區、該井區、該井區與該主體區之間之該半導體層之第三部及該隔離元件上；以及一第二導電構件，設置於該井區內之該第一摻雜區上，以連結於該井區內之該第一摻雜區；其中該半導體層與該主體區具有一第一導電類型，而該第一摻雜區、該第二摻雜區、該第三摻雜區與該井區具有相反於該第一導電特性之一第二導電類型。
7. 如申請專利範圍第6項所述之半導體裝置，其中該第一導電類型為P型，而該第二導電類型為N型。
8. 如申請專利範圍第3項所述之半導體裝置，其中該靜電放電保護元件為矽控整流器，包括：一井區，設置於該半導體層之一部內，其中該第一摻雜區係設置於該井區之一部內；一主體區，設置於該井區之一部內，其中該第二摻雜區設置於該主體區之一部內；一隔離元件，設置於該井區之一部之表面上，其中該閘極結構設置於該主體區、該井區、以及該井區與該隔離元件之間之該半導體層之第三部上；一第三摻雜區，設置於該井區之一部內且鄰近該第一摻雜區與該隔離元件；一第二導電構件，設置於該井區內之該第一摻雜區上，以分別連結於該井區內之該第一摻雜區與該第三摻雜區；其中該半導體層、該主體區與該第三摻雜區具有一第一導電 類型，而該第一摻雜區、該第二摻雜區與該井區具有相反於該第一導電類型之一第二導電類型。
9. 如申請專利範圍第8項所述之半導體裝置，其中該第一導電類型為P型，而該第二導電類型為N型。
10. 如申請專利範圍第1項所述之半導體裝置，其中從上視觀之，該主動區具有圓形、橢圓形或多邊形之一輪廓。
11. 如申請專利範圍第1項所述之半導體裝置，其中該主動區之該第一子區與第二子區為相鄰的。
12. 如申請專利範圍第1項所述之半導體裝置，其中從上視觀之，該主動區之該第一子區與第二子區具有相對稱之一輪廓。