CN111816651B - 静电放电防护元件 - Google Patents

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Abstract

本发明公开了一种静电放电防护元件，包括：衬底、高压N阱区与高压P阱区。衬底具有第一区与第二区，第二区环绕所述第一区。高压N阱区配置于衬底上，高压P阱区配置于高压N阱区上。第一区配置于高压N阱区上，包括具有第一导电型的第一掺杂区、具有第二导电型且环绕第一掺杂区的第二掺杂区、具有第一导电型且环绕第二掺杂区的第三掺杂区。第二区配置于高压P阱区上，包括具有第二导电型的多个第四掺杂区与具有第一导电型的第五掺杂区。多个第四掺杂区间隔排列并环绕第一区，第五掺杂区环绕第一区与多个第四掺杂区中的每一个。

Description

静电放电防护元件
技术领域
本发明是有关于一种半导体装置，且特别是有关于一种具有静电放电防护功能的静电放电防护元件。
背景技术
以三阱工艺(Triple Well Process)设计的高压静电放电(ElectrostaticDischarge，ESD)元件已被广泛应用。应用于高压静电放电防护的元件中，高压MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)元件通常具有低导通电阻(Rdson)特性，因此在静电放电事件期间，静电放电电流可能集中在元件表面或漏极边缘，导致高电流和高电场物理性地破坏元件的结区域。并且，基于低导通电阻(Rdson)要求，在高压工艺上一般不会因静电放电防护性能而改变表面或横向布局设计规则(DesignRule)。然而，高压静电放电元件的静电放电防护性能通常取决于总宽度、表面和横向布局设计规则。
在静电放电防护性能上，高压静电放电元件一般具有高击穿电压(BreakdownVoltage)，但高压静电放电元件的触发电压(Trigger Voltage)通常比击穿电压高很多。因此在静电放电事件期间，在高压静电放电元件被触发以进行静电放电防护之前，受保护的元件或内部电路通常具有损坏风险。现有技术设计额外的静电放电检测电路以降低触发电压，但静电放电检测电路会增加布局面积。另一方面，在工艺上增加额外掩模与步骤以降低触发电压的方式将提高制造成本。
发明内容
有鉴于此，本发明提供一种半导体装置，可利用现有的三阱工艺制作出具有低触发电压、高承受电流、小布局面积的静电放电保护元件。
本发明的实施例提供一种静电放电防护元件，其中静电放电防护元件包含但不限于衬底、高压N阱区与高压P阱区。衬底具有第一区与第二区，第二区环绕第一区，衬底具有第一导电型。高压N阱区具有第二导电型且配置于衬底上，高压P阱区具有第一导电型且配置于高压N阱区上。第一区配置于高压N阱区上，第一区包括第一掺杂区、第二掺杂区与第三掺杂区。第一掺杂区具有第一导电型，第二掺杂区具有第二导电型且环绕第一掺杂区，第三掺杂区具有第一导电型且环绕第二掺杂区。第二区配置于高压P阱区上，第二区包括多个第四掺杂区与第五掺杂区。多个第四掺杂区具有第二导电型，多个第四掺杂区间隔排列并环绕第一区。第五掺杂区具有第一导电型，第五掺杂区环绕第一区与多个第四掺杂区中的每一个。
基于上述，本发明提出一种具低触发电压的静电放电防护元件。在高压N阱区中的P+掺杂区外侧配置具环状结构的N+掺杂区与P+掺杂区，并在环绕高压N阱区的高压P阱区中配置多个被P+掺杂区环绕且间隔排列的N+掺杂区，以在静电放电路径中提供多个寄生双极性晶体管，进一步降低静电放电防护元件的触发电压，并提升静电放电防护能力。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1为依据本发明一实施例所绘示的一种静电防护电路的简化上视图。
图2为沿图1的剖面线A-A’所绘示的剖面示意图。
图3为沿图1的剖面线B-B’所绘示的剖面示意图。
图4为沿图1的剖面线A-A’所绘示的剖面示意图的等效电路图。
图5为图4的等效电路的简化图。
图6为沿图1的剖面线B-B’所绘示的剖面示意图的等效电路图。
【附图标记说明】
10：静电放电防护元件
110：衬底
120：高压N阱区
130：高压P阱区
141：第一掺杂区
142：第二掺杂区
143：第三掺杂区
144：第四掺杂区
145：第五掺杂区
150：场氧化区
160：多晶硅区
A1：第一区
A2：第二区
B1-B14、NPN1、PNP2、PNP3、PNP4、PNP5：寄生双极性晶体管
A-A’、B-B’：剖面线
a、b、x、y：宽度
c、z：间距
具体实施方式
在以下实施例中，是以第一导电型为P型，第二导电型为N型为例来说明，但不用以限定本发明。在另一实施例中，第一导电型可为N型，第二导电型可为P型。
图1为依据本发明一实施例所绘示的一种静电防护电路的简化上视图。图2为沿图1的剖面线A-A’所绘示的剖面示意图。图3为沿图1的B-B’线所绘示的剖面示意图。
请同时参照图1、图2与图3。在一实施例中，静电放电防护元件10包括衬底110、高压N阱区120、高压P阱区130、第一掺杂区141、第二掺杂区142、第三掺杂区143、第四掺杂区144、第五掺杂区145、场氧化区150与多晶硅区160。
在一实施例中，衬底110为具有第一导电型的P型硅衬底。衬底110具有第一区A1与第二区A2，且第二区A2环绕第一区A1，如图1所示。在另一实施例中，衬底也可以是P型外延层(P-epi)。
在一实施例中，高压N阱区120配置于衬底110上，高压P阱区130配置于高压N阱区120上。在一实施例中，高压N阱区120为具有第二导电型的掺杂区，高压P阱区130为具有第一导电型的掺杂区。在一实施例中，高压N阱区120可以是N型外延层(N-epi)、单层N型埋层(N+buried layer)或由多层N型埋层(multiple N+buried layer)堆叠构成，而高压P阱区130可以是P型阱(P type well)、P型埋层(P+buried layer)或P型低掺杂区(P-implant)。
第一区A1配置于高压N阱区120上。第一区A1包括第一掺杂区141、第二掺杂区142、第三掺杂区143。请参照图1，第一掺杂区141为具有第一导电型的高浓度掺杂区(P+)。第二掺杂区142为具有第二导电型的高浓度掺杂区(N+)，且第二掺杂区142环绕第一掺杂区141。第三掺杂区143为具有第一导电型的高浓度掺杂区(P+)，且第三掺杂区143环绕第二掺杂区142。参照图2与图3，第一掺杂区141、第二掺杂区142与第三掺杂区143电性连接至电源正极。
第二区A2配置于高压P阱区130上。第二区A2包括多个第四掺杂区144与第五掺杂区145。请参照图1，多个第四掺杂区144为具有第二导电型的高浓度掺杂区(N+)，多个第四掺杂区144间隔排列并环绕第一区A1。多个第四掺杂区144具有相同尺寸，举例来说，图1上下两侧的多个第四掺杂区144具有相同的宽度a，图1左右两侧的多个第四掺杂区144具有相同的宽度x，在一实施例中，宽度a与宽度x例如是7.2μm。在另一实施例中，宽度a也可以不等于宽度x，视实际设计需求而定。多个第四掺杂区144在相同排列方向的间隔距离相同。举例来说，图1上下两侧的多个第四掺杂区彼此之间的间隔距离为间距c，图1左右两侧的多个第四掺杂区彼此之间的间隔距离为间距z，在一实施例中，间距c与间距z例如是1.2μm。在另一实施例中，间距c也可以不等于间距z，视实际设计需求而定。此外，虽然图1上下两侧各具有4个第四掺杂区144，而图1左右两侧各具有8个第四掺杂区144，但本发明并未限制多个第四掺杂区144的实际配置方式，视实际设计需求而定。第五掺杂区145为具有第一导电型的高浓度掺杂区(P+)。第五掺杂区145环绕第一区A1，并且第五掺杂区145也环绕多个第四掺杂区144中的每一个。参照图2与图3，第四掺杂区144与第五掺杂区145电性连接至电源负极。
必须说明的是，图2与图3的差异在于，剖面线A-A’包括图1上下两侧的多个第四掺杂区144与第五掺杂区145，而剖面线B-B’仅包含上下两侧的第五掺杂区145。此外，前文所述第一掺杂区141、第二掺杂区142、第三掺杂区143、第四掺杂区144与第五掺杂区145为高浓度掺杂区乃是指其掺杂浓度高于衬底110、高压N阱区120与高压P阱区130的掺杂浓度。
参照图2与图3，静电放电防护元件10更包括场氧化区150与多晶硅区160。场氧化区150配置在第三掺杂区143与第五掺杂区145之间。多晶硅区160配置在场氧化区150上，多晶硅区160电性连接至电源正极，多晶硅可以由单层多晶硅(single-poly)工艺或者双层多晶硅(double-poly)工艺制作，本发明不限于此。
图4为沿图1的剖面线A-A’所绘示的剖面示意图的等效电路图。参照图4，图4显示静电放电防护元件10在剖面线A-A’中的等效电路，等效电路包括寄生双极性晶体管B1-B10。以图4左侧为例，第二掺杂区142(N+)、高压N阱区120、高压P阱区130以及第四掺杂区144(N+)构成寄生双极性晶体管B1，其中寄生双极性晶体管B1属于NPN晶体管。第三掺杂区143(P+)、高压N阱区120、高压P阱区130以及第五掺杂区145(P+)构成两个寄生双极性晶体管B2与B3，其中寄生双极性晶体管B2与B3属于PNP晶体管。参照图1与图4，第五掺杂区145包括远离A1侧与靠近A1侧的部分，远离A1侧的第五掺杂区145成为寄生双极性晶体管B2的集极，靠近A1侧的第五掺杂区145成为寄生双极性晶体管B3的集极。相似地，第一掺杂区141(P+)、高压N阱区120、高压P阱区130以及第五掺杂区145(P+)构成两个寄生双极性晶体管B4与B5，其中寄生双极性晶体管B4与B5属于PNP晶体管。参照图1与图4，第五掺杂区145包括远离A1侧与靠近A1侧的部分，靠近A1侧的第五掺杂区145成为寄生双极性晶体管B4的集极，远离A1侧的第五掺杂区145成为寄生双极性晶体管B5的集极。以此类推，图4右侧的寄生双极性晶体管B6-B10如前文所述，不再赘述。
图5为图4的等效电路的简化图。同时参照图4与图5，寄生双极性晶体管B1与寄生双极性晶体管B6可以等效为寄生双极性晶体管NPN1，寄生双极性晶体管B2-5与寄生双极性晶体管B7-10可以等效为寄生双极性晶体管PNP2-5。也就是说，静电放电防护元件10可以等效为包括寄生双极性晶体管NPN1以及寄生双极性晶体管PNP2-5的等效电路，换句话说，当从电源正极到电源负极提供一静电放电源时，静电放电防护元件10可通过寄生双极性晶体管NPN1以及寄生双极性晶体管PNP2-5导通后所产生多条静电放电路径进行静电电流的泄放。相较于现有技术，寄生双极性晶体管NPN1与寄生双极性晶体管PNP2-5可进一步降低静电放电防护元件10的触发电压(Trigger Voltage)以及导通电阻，并提升静电放电的防护能力。
图6为沿图1的剖面线B-B’所绘示的剖面示意图的等效电路图。与图4相似，图6显示静电放电防护元件10在剖面线B-B’中的等效电路。参照图6，剖面线B-B’中的等效电路包括寄生双极性晶体管B11-B14。以图6左侧为例，第三掺杂区143(P+)、第二掺杂区142(N+)与高压N阱区120、高压P阱区130与第五掺杂区145(P+)构成寄生双极性晶体管B11。第一掺杂区141(P+)、第二掺杂区142(N+)与高压N阱区120、高压P阱区130与第五掺杂区145(P+)构成寄生双极性晶体管B12，其中寄生双极性晶体管B11与B12属于PNP晶体管。以此类推，图4右侧的寄生双极性晶体管B13-B14如前文所述，不再赘述。
综上所述，本发明提出一种具低触发电压的静电放电防护元件。在高压N阱区中的P+掺杂区外侧配置具环状结构的N+掺杂区与P+掺杂区，并在环绕高压N阱区的高压P阱区中配置多个被P+掺杂区环绕且间隔排列的N+掺杂区，以在静电放电路径中提供多个寄生双极性晶体管，进一步降低静电放电防护元件的触发电压，并提升静电放电防护能力。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求的范围所界定的为准。

Claims (10)

1.一种静电放电防护元件，包括：
衬底，具有第一区与第二区，所述第二区环绕所述第一区，所述衬底具有第一导电型；
高压N阱区，具有第二导电型且配置于所述衬底上；以及
高压P阱区，具有所述第一导电型且配置于所述高压N阱区上；
其中所述第一区配置于所述高压N阱区上，包括：
第一掺杂区，具有所述第一导电型；
第二掺杂区，具有所述第二导电型且环绕所述第一掺杂区；以及
第三掺杂区，具有所述第一导电型且环绕所述第二掺杂区，
其中所述第二区配置于所述高压P阱区上，包括：
多个第四掺杂区，具有所述第二导电型，所述多个第四掺杂区间隔排列并环绕所述第一区；以及
第五掺杂区，具有所述第一导电型，所述第五掺杂区环绕所述第一区与所述多个第四掺杂区中的每一个。
2.根据权利要求1所述的静电放电防护元件，其中所述多个第四掺杂区具有相同尺寸。
3.根据权利要求1所述的静电放电防护元件，其中所述多个第四掺杂区在相同排列方向上的间隔距离相同。
4.根据权利要求1所述的静电放电防护元件，其中所述第一掺杂区、所述第二掺杂区与所述第三掺杂区电性连接至电源正极，所述第四掺杂区与所述第五掺杂区电性连接至电源负极。
5.根据权利要求1所述的静电放电防护元件，更包括：
场氧化区，配置在所述第三掺杂区与所述第五掺杂区之间；以及
多晶硅区，配置在所述场氧化区上，所述多晶硅区电性连接至电源正极。
6.根据权利要求5所述的静电放电防护元件，其中所述多晶硅区是单多晶硅或双多晶硅。
7.根据权利要求1所述的静电放电防护元件，其中所述衬底是P型硅衬底或P型外延层。
8.根据权利要求1所述的静电放电防护元件，其中所述高压N阱区是N型外延层、单个N型埋层或多个N型埋层，且所述高压P阱区是P型阱、P型埋层或P型低掺杂区。
9.根据权利要求1所述的静电放电防护元件，其中所述第一导电型与所述第二导电型的电性相反。
10.根据权利要求1所述的静电放电防护元件，其中所述第一掺杂区、所述第二掺杂区、所述第三掺杂区、所述第四掺杂区与所述第五掺杂区的掺杂浓度高于所述衬底、所述高压N阱区与所述高压P阱区的掺杂浓度。
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