TWI429073B - 半導體結構及其形成方法 - Google Patents

Description

半導體結構及其形成方法

本發明係有關於半導體結構及其形成方法，特別係有關於高壓半導體裝置及其形成方法。

在近幾十年間，半導體業界持續縮小半導體結構的尺寸，並同時改善速率、效能、密度及積體電路的單位成本。在一般提升裝置耐壓程度的方法中，舉例來說，係利用相同的光罩在漂移區上形成表面輪廓相同而深度範圍不同的場板區域。然而，這種技術對裝置阻抗的降低與開啟電流的提升程度仍有限。

本揭露係有關於半導體結構及其形成方法。半導體結構的操作效能佳。

提供一種半導體結構。半導體結構包括第一摻雜區、第二摻雜區、摻雜條紋與頂摻雜區。第一摻雜區具有第一導電型。第二摻雜區形成於第一摻雜區中，並具有相對於第一導電型的第二導電型。摻雜條紋形成於第一摻雜區中，並具有第二導電型。頂摻雜區形成於摻雜條紋中，並具有第一導電型。頂摻雜區具有相對的第一側邊與第二側邊。摻雜條紋係延伸超過第一側邊或第二側邊。

提供一種半導體結構的形成方法。方法包括以下步驟。形成第二摻雜區於第一摻雜區中。第一摻雜區具有第一導電型。第二摻雜區具有相對於第一導電型的第二導電型。形成摻雜條紋於第一摻雜區中。摻雜條紋具有第二導電型。形成頂摻雜區於摻雜條紋中。頂摻雜區具有第一導電型。頂摻雜區具有相對的第一側邊與第二側邊。摻雜條紋係延伸超過第一側邊或第二側邊。

下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

第一實施例

第1圖與第2圖繪示根據第一實施例之半導體結構的上視圖。第3圖繪示第1圖與第2圖之半導體結構以虛線圍住之部分的放大圖。第3圖顯示半導體結構之摻雜條紋118、頂摻雜區120、第一摻雜電極區110、第二摻雜電極區112、第三摻雜電極區114與第四摻雜電極區116。第1圖係省略第3圖中的頂摻雜區120。第2圖係省略第3圖中的摻雜條紋118。第4A圖繪示第3圖之半導體結構沿AB線段的剖面圖。第4B圖繪示第3圖之半導體結構沿CD線段的剖面圖。

請參照第4A圖與第4B圖，第一摻雜區102形成於基底104中。第二摻雜區106形成於第一摻雜區102中。第三摻雜區108形成於基底104中。第一摻雜電極區110形成於第一摻雜區102中。第二摻雜電極區112與第三摻雜電極區114形成於第二摻雜區106中。第四摻雜電極區116形成於第三摻雜區108中。摻雜條紋118形成於第一摻雜區102中。請參照第4A圖，頂摻雜區120形成於摻雜條紋118中。

請參照第3圖與第4A圖，頂摻雜區120具有相對的第一側邊122與第二側邊124。摻雜條紋118具有相對的第三側邊126與第四側邊128。於此實施例中，摻雜條紋118係延伸超過頂摻雜區120的第一側邊122。換句話說，頂摻雜區120的第一側邊122係位於摻雜條紋118的第三側邊126與第四側邊128之間。請參照第4A圖與第4B圖，摻雜條紋118藉由第一摻雜區102互相分開。

請參照第4A圖與第4B圖，絕緣結構130位於頂摻雜區120上。閘極結構132位於第一摻雜區102與第二摻雜電極區112之間的第二摻雜區106上。半導體結構包括介電層134、電性連接至第一摻雜電極區110的導電層136、電性連接至閘極結構132的導電層138、電性連接至第二摻雜電極區112與第三摻雜電極區114的導電層140、電性連接至第四摻雜電極區116的導電層142。

於實施例中，第一摻雜區102與頂摻雜區120具有第一導電型例如N導電型。第二摻雜區106、第三摻雜區108、第三摻雜電極區114、第四摻雜電極區116與摻雜條紋118具有相對於第一導電型的第二導電型例如P導電型。

於一實施例中，半導體結構係為金屬氧化半導體(MOS)裝置。於此例中，第一摻雜電極區110與第二摻雜電極區112具有第一導電型例如N導電型。第一摻雜電極區110係用作MOS裝置的源極與汲極其中之一。第二摻雜電極區112係用作MOS裝置的源極與汲極其中另一。舉例來說，第一摻雜電極區110係用做汲極，第二摻雜電極區112係用作係用作源極。

於另一實施例中，半導體結構係為絕緣閘雙極性電晶體(IGBT)裝置。於此例中，第一摻雜電極區110具有第二導電型例如P導電型。第二摻雜電極區112具有第一導電型例如N導電型。第一摻雜電極區110係用作IGBT裝置的源極與汲極其中之一。第二摻雜電極區112係用作IGBT裝置的源極與汲極其中另一。舉例來說，第一摻雜電極區110係用作汲極，第二摻雜電極區112係用作源極。

第4A圖至第8B圖繪示根據一實施例之半導體結構的製程。標記為A的圖係繪示半導體結構中，頂摻雜區位於摻雜條紋上之部分的剖面圖，例如第3圖之AB線段的剖面圖。標記為B的圖係繪示半導體結構中，頂摻雜區延伸於摻雜條紋之間的第一摻雜區上之部分的剖面圖，例如第3圖之CD線段的剖面圖。

請參照第5A圖與第5B圖，提供基底104例如塊矽或絕緣層上覆矽(SOI)。形成第一摻雜區102於基底104中。形成第二摻雜區106於第一摻雜區102中。形成第三摻雜區108於基底104中。於一實施例中，皆具有第二導電型例如P導電型的第二摻雜區106與第三摻雜區108係利用同一光罩同時形成。請參照第5A圖，形成摻雜條紋118於第一摻雜區102中。

請參照第6A圖與第6B圖，形成頂摻雜區120於摻雜條紋118與第一摻雜區102中。於實施例中，用以形成頂摻雜區120的光罩係不同於用以形成摻雜條紋118的光罩。

請參照第7A圖與第7B圖，形成絕緣結構130於頂摻雜區120上。絕緣結構130並不限於如第7A圖與第7B圖所示的場氧化物，也可包括淺溝槽隔離或其他合適的介電結構。

請參照第8A圖與第8B圖，可形成閘極結構132於第一摻雜區102與第二摻雜區106上，並延伸至絕緣結構130上。閘極結構132可包括閘介電層、閘電極層與間隙壁。閘電極層形成於閘介電層上。間隙壁形成於閘介電層與閘電極層的相對側壁上。於一實施例中，在形成閘介電層之前，係在基底104的表面上形成犧牲氧化物(SAC oxide)，然後移除犧牲氧化物，以得到助益形成品質良好的閘介電層。閘電極層可包括多晶矽與形成於多晶矽上的金屬矽化物例如矽化鎢。間隙壁可包括二氧化矽例如四乙氧基矽烷(Tetraethoxy silane; TEOS)。

請參照第4A圖與第4B圖，形成第一摻雜電極區110於第一摻雜區102中。形成第二摻雜電極區112於第二摻雜區106中。形成第三摻雜電極區114於第二摻雜區106中。形成第四摻雜電極區116於第三摻雜區108中。於實施例中，第一摻雜電極區110、第二摻雜電極區112、第三摻雜電極區114與第四摻雜電極區116係重摻雜的。

請參照第4A圖與第4B圖，然後，形成介電層134於基底104上。利用導電材料填充介電層134的開口後圖案化導電材料，以形成導電層136、導電層138、導電層140與導電層142。導電層136、導電層138、導電層140與導電層142包括金屬例如鎢、銅、鋁等等。

第二實施例

第9A圖與第9B圖繪示第二實施例之半導體結構的剖面圖。舉例來說，第9A圖為第3圖之半導體結構沿AB線段的剖面圖。第9B圖為第3圖之半導體結構沿CD線段的剖面圖。第9A圖與第9B圖繪示之半導體結構與第4A圖與第4B圖繪示之半導體結構的差異在於，半導體結構係包括電性連接至第一摻雜電極區210的導電層236，及電性連接至閘極結構232、第二摻雜電極區212、第三摻雜電極區214與第四摻雜電極區216的導電層244。此外，於一實施例中，半導體結構係為二極體(diode)裝置。於此例中，第一摻雜電極區210與第二摻雜電極區212具有第一導電型例如N導電型。第一摻雜電極區210係電性連接至陽極與陰極其中之一。第二摻雜電極區212係電性連接至陽極與陰極其中另一。

第三實施例

第10圖繪示第三實施例之半導體結構的上視圖。第11圖繪示第10圖之半導體結構沿EF線段的剖面圖。第10圖與第11圖繪示之半導體結構與第3圖與第4A圖繪示之半導體結構的差異在於，摻雜條紋318係延伸超過頂摻雜區320的第二側邊324。換句話說，頂摻雜區320的第二側邊324係位於摻雜條紋318的第三側邊326與第四側邊328之間。

第四實施例

第12圖繪示第四實施例之半導體結構的上視圖。第13圖繪示第12圖之半導體結構沿GH線段的剖面圖。第12圖與第13圖繪示之半導體結構與第3圖與第4A圖繪示之半導體結構的差異在於，摻雜條紋418係延伸超過頂摻雜區420的第一側邊422與第二側邊424兩者。換句話說，頂摻雜區420的第一側邊422與第二側邊424皆位於摻雜條紋418的第三側邊426與第四側邊428之間。

於實施例中，半導體結構具有延伸超過頂摻雜區的摻雜條紋，因此可提高頂摻雜區的最大摻雜，並維持完全空乏的情況，能降低裝置在相同的高崩潰電壓下的開啟阻抗，提升開啟電流與效能。此外，半導體結構可應用於高壓、超高壓(例如300V~1000V)的裝置，例如MOS、IGBT與二極體。第14圖與第15圖為半導體結構的I-V曲線，其顯示相較於一般的半導體結構(比較例)，實施例中半導體結構(超高壓橫向擴散金屬氧化半導體(LDMOS))汲極端的開啟阻抗可降低約17%，電流提升約20.5%。此外，實施例中半導體結構的崩潰電壓係維持在700 V以上(740V)。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102‧‧‧第一摻雜區

104‧‧‧基底

106‧‧‧第二摻雜區

108‧‧‧第三摻雜區

110、210‧‧‧第一摻雜電極區

112、212‧‧‧第二摻雜電極區

114、214‧‧‧第三摻雜電極區

116、216‧‧‧第四摻雜電極區

118、318、418‧‧‧摻雜條紋

120、320、420‧‧‧頂摻雜區

122、422‧‧‧第一側邊

124、324、424‧‧‧第二側邊

126、326、426‧‧‧第三側邊

128、328、428‧‧‧第四側邊

130‧‧‧絕緣結構

132、232‧‧‧閘極結構

134‧‧‧介電層

136、138、140、142、236、244‧‧‧導電層

第1圖繪示根據一實施例之半導體結構的上視圖。

第2圖繪示根據一實施例之半導體結構的上視圖。

第3圖繪示根據一實施例之半導體結構的上視圖。

第4A圖繪示根據一實施例之半導體結構的剖面圖。

第4B圖繪示根據一實施例之半導體結構的剖面圖。

第5A圖至第8B圖繪示根據一實施例之半導體結構的製程。

第9A圖繪示根據一實施例之半導體結構的剖面圖。

第9B圖繪示根據一實施例之半導體結構的剖面圖。

第10圖繪示根據一實施例之半導體結構的上視圖。

第11圖繪示根據一實施例之半導體結構的剖面圖。

第12圖繪示根據一實施例之半導體結構的上視圖。

第13圖繪示根據一實施例之半導體結構的剖面圖。

第14圖繪示半導體結構的I-V曲線。

第15圖繪示半導體結構的I-V曲線。

102‧‧‧第一摻雜區

104‧‧‧基底

106‧‧‧第二摻雜區

108‧‧‧第三摻雜區

110‧‧‧第一摻雜電極區

112‧‧‧第二摻雜電極區

114‧‧‧第三摻雜電極區

116‧‧‧第四摻雜電極區

118‧‧‧摻雜條紋

120‧‧‧頂摻雜區

122‧‧‧第一側邊

124‧‧‧第二側邊

126‧‧‧第三側邊

128‧‧‧第四側邊

130‧‧‧絕緣結構

132‧‧‧閘極結構

134‧‧‧介電層

136、138、140、142‧‧‧導電層

Claims (10)

1. 一種半導體結構，包括：
   一第一摻雜區，具有一第一導電型；
   一第二摻雜區，形成於該第一摻雜區中，並具有相對於該第一導電型的一第二導電型；
   一摻雜條紋，形成於該第一摻雜區中，並具有該第二導電型；以及
   一頂摻雜區，形成於該摻雜條紋中，並具有該第一導電型，其中該頂摻雜區具有相對的一第一側邊與一第二側邊，該摻雜條紋係延伸超過該第一側邊或該第二側邊。
2. 如申請專利範圍第1項所述之半導體結構，其中該摻雜條紋具有相對的一第三側邊與一第四側邊，該頂摻雜區的該第一側邊或該第二側邊係位於該摻雜條紋的該第三側邊與該第四側邊之間。
3. 如申請專利範圍第1項所述之半導體結構，其中多數個該摻雜條紋係藉由該第一摻雜區互相分開。
4. 如申請專利範圍第1項所述之半導體結構，其中該頂摻雜區形成於該第一摻雜區中。
5. 如申請專利範圍第1項所述之半導體結構，其中該摻雜條紋係延伸超過該第一側邊與該第二側邊兩者。
6. 如申請專利範圍第1項所述之半導體結構，更包括：
   一第一摻雜電極區，形成於該第一摻雜區中；以及
   一第二摻雜電極區，形成於該第二摻雜區中。
7. 如申請專利範圍第6項所述之半導體結構，其中該第一摻雜電極區與該第二摻雜電極區具有該第一導電型。
8. 如申請專利範圍第6項所述之半導體結構，更包括一閘極結構，位於該第一摻雜區與該第二摻雜電極區之間的該第二摻雜區上。
9. 如申請專利範圍第6項所述之半導體結構，其中該第一摻雜電極區具有該第二導電型，該第二摻雜電極區具有該第一導電型。
10. 一種半導體結構的形成方法，包括：
    形成一第二摻雜區於一第一摻雜區中，其中該第一摻雜區具有一第一導電型，該第二摻雜區具有相對於該第一導電型的一第二導電型；
    形成一摻雜條紋於該第一摻雜區中，其中該摻雜條紋具有該第二導電型；以及
    形成一頂摻雜區於該摻雜條紋中，其中該頂摻雜區具有該第一導電型，該頂摻雜區具有相對的一第一側邊與一第二側邊，該摻雜條紋係延伸超過該第一側邊或該第二側邊。