CN112640125A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种沟槽栅型IGBT，具备：第1导电型的第1半导体区(10)；第1导电型的第2半导体区(20)，其配置在第1半导体区(10)的主面，并且杂质浓度比第1半导体区(10)高；第2导电型的第3半导体区(30)，其配置在第2半导体区(20)的上表面，并且以沿着膜厚方向具有多个峰值的杂质浓度分布添加有杂质；以及第1导电型的第4半导体区(40)，其配置在第3半导体区(30)的上表面。

Description

半导体装置及其制造方法
技术领域
本发明涉及具有与基区邻接的载流子蓄积层的半导体装置。
背景技术
作为进行大电流的开关动作的开关元件(功率半导体元件)，使用具有高输入阻抗和低导通电阻的绝缘栅型双极晶体管(IGBT)。IGBT使用于例如电动机驱动电路等中。
在IGBT中，可以采用在基区与漂移区之间配置有杂质浓度比漂移区高的载流子蓄积层的结构(参照专利文献1。)。根据该结构，在漂移区蓄积空穴，防止空穴从集电区到达发射区。因此，能够降低半导体装置的导通电阻。
现有技术文献
专利文献
专利文献1：日本特开平8-316479号公报
发明内容
发明要解决的课题
但是，在形成载流子蓄积层之后形成基区时，存在载流子蓄积层的杂质也扩散的问题。由此，载流子蓄积层的杂质浓度降低。其结果，无法充分提高漂移区中的空穴的蓄积量，抑制导通电阻的降低。
鉴于上述问题，本发明的目的在于提供一种能够抑制制造过程中载流子蓄积层的杂质浓度降低的半导体装置以及半导体装置的制造方法。
用于解决课题的手段
根据本发明的一个方式，提供一种半导体装置的制造方法，包括：从第1导电型的第1半导体区的一方的主面注入杂质，形成杂质浓度比第1半导体区高的第1导电型的第2半导体区的工序；通过向第1半导体区的不同深度多次注入杂质，在第2半导体区上形成沿着膜厚方向的杂质浓度分布具有多个峰值的第2导电型的第3半导体区的工序；以及在第3半导体区的上表面形成第1导电型的第4半导体区的工序。
根据本发明的另一方式，提供一种半导体装置，该半导体装置具备：第1导电型的第1半导体区；第1导电型的第2半导体区，其配置于第1半导体区的第1主面，并且杂质浓度比第1半导体区高；第2导电型的第3半导体区，其配置于第2半导体区的上表面，并且以沿着膜厚方向具有多个峰值的杂质浓度分布来添加有杂质；以及第1导电型的第4半导体区，其配置于第3半导体区的上表面。
发明效果
根据本发明，可提供一种能够抑制制造过程中载流子蓄积层的杂质浓度降低的半导体装置以及半导体装置的制造方法。
附图说明
图1是表示本发明的实施方式的半导体装置的结构的示意性剖面图。
图2是表示本发明的实施方式的半导体装置的杂质浓度分布的例子的曲线图。
图3是用于说明本发明的实施方式的半导体装置的制造方法的示意性工序剖面图(其一)。
图4是用于说明本发明的实施方式的半导体装置的制造方法的示意性工序剖面图(其二)。
图5是用于说明本发明的实施方式的半导体装置的制造方法的示意性工序剖面图(其三)。
图6是用于说明本发明的实施方式的半导体装置的制造方法的示意性工序剖面图(其四)。
图7是用于说明本发明的实施方式的半导体装置的制造方法的示意性工序剖面图(其五)。
图8是用于说明本发明的实施方式的半导体装置的制造方法的示意性工序剖面图(其六)。
图9是表示本发明的实施方式的变形例的半导体装置的杂质浓度分布的例子的曲线图。
图10是表示在本发明的实施方式的变形例的半导体装置的沟道区移动的电子的例子的示意图。
图11是表示在沟道区移动的电子的另一例的示意图。
图12是表示本发明的其它实施方式的半导体装置的结构的示意性剖面图。
具体实施方式
下面，参照附图说明本发明的实施方式。在以下的附图的记载中，对相同或类似的部分标注相同或类似的标号。但是，附图是示意性的，应该注意厚度与平面尺寸的关系、各部分的长度的比率等与现实的不同。因此，应该参考以下的说明来判断具体的尺寸。另外，在附图相互间当然也包含彼此的尺寸关系、比例不同的部分。
另外，以下所示的实施方式例示了用于将本发明的技术思想具体化的装置、方法，本发明的技术思想并不将构成部件的形状、构造、配置等特定为下述内容。
如图1所示，本发明的实施方式的半导体装置在第1导电型的第1半导体区(漂移区10)的第1主面11配置有杂质浓度比第1半导体区高的第1导电型的第2半导体区(载流子蓄积层20)。在第2半导体区上配置有第2导电型的第3半导体区(基区30)，在第3半导体区的上表面配置有第1导电型的第4半导体区(发射区40)。在基区30中，以沿着膜厚方向具有多个峰值的杂质浓度分布来添加有杂质。
图1所示的半导体装置是沟槽栅型的IGBT，形成有从发射区40的上表面延伸并贯穿发射区40、基区30以及载流子蓄积层20的槽，在槽的内壁配置有栅绝缘膜70。以隔着栅绝缘膜70而与基区30的侧面相对的方式，在槽的内部配置有控制电极(栅极80)。隔着栅绝缘膜70而与栅极80相对的基区30的表面是用于形成沟道的沟道区。在图1所示的实施方式中，贯穿载流子蓄积层20的槽的前端到达漂移区10。
第1导电型和第2导电型是彼此相反的导电型。即，如果第1导电型是n型，则第2导电型是p型，如果第1导电型是p型，则第2导电型是n型。下面，以第1导电型为n型、第2导电型为p型的情况为例进行说明。
在漂移区10的与第1主面11相对的第2主面12，配置有杂质浓度比漂移区10高的第1导电型的第5半导体区(场终止(field stop)区50)。并且，隔着场终止区50而在漂移区10的第2主面12配置有第2导电型的第6半导体区(集电区60)。通过场终止区50，防止在断开状态下从基区30的下表面延伸的耗尽层到达集电区60。在集电区60的与连接到场终止区50的一方的主面相对的另一方的主面，配置有与集电区60电连接的集电极220。
在栅极80的上方配置有与基区30及选择性地配置在基区30的上表面的发射区40电连接的发射极210。发射极210配置在层间绝缘膜90上，经由设置在层间绝缘膜90的开口部，发射极210连接于基区30和发射区40。通过层间绝缘膜90，栅极80与发射极210被电绝缘。
在此，说明图1所示的半导体装置的动作。在发射极210与集电极220之间施加规定的集电极电压，在发射极210和栅极80之间施加规定的栅极电压。例如，集电极电压为300V～1600V程度，栅极电压为10V～20V程度。当这样使半导体装置成为导通状态时，沟道区从p型反转为n型而形成沟道。通过所形成的沟道，从发射极210向漂移区10注入电子。此外，集电区60与漂移区10之间被正向偏置，空穴(hole)从集电极220经由集电区60按照漂移区10、载流子蓄积层20、基区30的顺序移动。若进一步增加电流，则来自集电区60的空穴增加，在漂移区10蓄积空穴。其结果，导通电阻由于电导率调制而降低。
在将半导体装置从导通状态设为断开状态的情况下，将栅极电压控制为低于阈值电压。例如，使栅极电压成为与发射极电压相同的电位或负电位。由此，基区30的沟道消失，停止从发射极210向漂移区10注入电子。由于集电极220的电位比发射极210高，所以耗尽层从基区30与载流子蓄积层20的界面扩展，并且在漂移区10中蓄积的空穴向发射极210逃逸。此时，空穴通过槽与槽之间的半导体区而移动。即，槽间的区域是空穴的吸出口。
在图1所示的半导体装置中，通过将杂质浓度比漂移区10高的载流子蓄积层20配置在漂移区10与基区30之间，在导通状态下产生从载流子蓄积层20朝向漂移区10的电场。由此，在漂移区10与载流子蓄积层20的界面附近，在漂移区10蓄积空穴。因此，与未配置载流子蓄积层20的情况相比，能够蓄积更多的空穴。其结果，能够进一步降低半导体装置的导通电阻。
另外，如果载流子蓄积层20的杂质浓度过高，则在断开状态下从基区30与载流子蓄积层20的界面的PN结产生的耗尽层的扩展被抑制。其结果，半导体装置的耐压降低。因此，载流子蓄积层20的杂质浓度优选比漂移区10的杂质浓度高且比基区30的杂质浓度低。
但是，若载流子蓄积层20的杂质浓度降低，则漂移区10中的空穴的蓄积量不会充分增加，导通电阻的降低被抑制。即，在形成载流子蓄积层20之后，实施用于使注入到基区30的杂质扩散的加热工序(以下称为“基极退火”。)时，基极退火的时间越长，载流子蓄积层20的杂质扩散越多。并且，载流子蓄积层20的杂质浓度降低。例如，向半导体表面侧注入杂质并通过扩散形成载流子蓄积层20后，从半导体表面侧注入杂质并通过扩散形成基区30的情况下，扩散的载流子蓄积层20的杂质与基区30的杂质相互抵消，由此载流子蓄积层20的杂质浓度降低。
与此相对，实施方式的半导体装置通过向不同的深度多次注入第2导电型的杂质，形成基区30。因此，在实施方式的半导体装置中，能够在短时间内进行以使沟道区成为规定的长度的方式形成基区30的沿着槽的膜厚所需要的扩散。即，与通过1次杂质注入形成基区30的情况相比，在实施方式的半导体装置中能够缩短基极退火的时间。因此，根据图1所示的半导体装置，能够抑制载流子蓄积层20的杂质扩散，降低导通电阻。并且，通过向不同的深度多次注入杂质，基区30的杂质浓度分布沿着膜厚方向具有多个杂质浓度的峰值。
例如，用于形成膜厚为2.5μm程度的基区30的基极退火的时间，在杂质的注入为1次的情况下需要2～3小时。与此相对，在向不同的深度注入2次杂质的情况下，基极退火的时间为数十秒。因此，在实施方式的半导体装置中，能够抑制由基极退火引起的载流子蓄积层20的杂质浓度的降低。
图2表示图1所示的半导体装置的杂质浓度分布的例子。图2是通过两次杂质注入来形成基区30的例子。杂质浓度分布的横轴是杂质浓度，纵轴是以发射区40的上表面为基准位置0的在膜厚方向上的深度。
在图2所示的杂质浓度分布中，深度t1是漂移区10与载流子蓄积层20的边界的位置，深度t2是载流子蓄积层20与基区30的边界的位置。深度t3是为了形成基区30而第1次注入的杂质被扩散的第1基区31和第2次注入的杂质被扩散的第2基区32的边界的位置。深度t4是基区30和发射区40的边界的位置。例如，载流子蓄积层20的膜厚为1μm程度，基区30的膜厚为2.5μm程度，发射区40的膜厚为0.5μm程度。此时，深度t1为4μm程度，深度t2为3μm程度，深度t4为0.5μm程度。深度t3是深度t2和深度t4的中间程度。
以下，将基区30的杂质浓度分布中的从极小值到隔着一个峰值的相邻的极小值为止称为杂质浓度的“凸状区域”。即，第1基区31和第2基区32分别由一个凸状区域构成。第1基区31的凸状区域是从载流子蓄积层20与基区30的边界到第1基区31与第2基区32的边界为止的范围。第2基区32的凸状区域是从第1基区31与第2基区32的边界到基区30与发射区40的边界为止的范围。
凸状区域在膜厚方向上的宽度越窄，用于通过杂质扩散形成基区30的基极退火的时间越缩短。例如，使基区30的杂质浓度分布中所包含的凸状区域各自在膜厚方向上的宽度比沿着槽的载流子蓄积层20的膜厚短。
另一方面，例如可以使作为第1基区31的膜厚Wb1和第2基区32的膜厚Wb2的合计的基区30的膜厚比载流子蓄积层20的膜厚Wc厚。在上述中，例示说明了用于形成基区30的杂质的注入次数为2次的情况，但杂质的注入次数也可以为3次以上。因此，根据实施方式的半导体装置，不用担心基极退火引起的载流子蓄积层20的杂质浓度的降低，就能够设定基区30的膜厚。此外，基区30的膜厚对半导体装置的阈值和短路耐量带来影响。根据实施方式的半导体装置，能够提高这些的设计裕度。
另外，通过缩短基极退火的时间，抑制载流子蓄积层20的杂质扩散。因此，能够实现载流子蓄积层20的膜厚薄的半导体装置。例如，可以使沿着槽的载流子蓄积层20的膜厚小于1μm。由此，能够使耗尽层向漂移区10侧更好地扩展，能够抑制在槽的底部等处的电场集中。
如以上说明的那样，根据实施方式的半导体装置，能够抑制载流子蓄积层20的杂质浓度的降低，降低半导体装置的导通电阻。
以下，参照附图说明图1所示的半导体装置的制造方法。另外，以下所述的制造方法是一个例子，当然可以通过包括该变形例在内的除此以外的各种制造方法来实现图1所示的半导体装置。
如图3所示，在例如作为硅半导体的n-型漂移区10的配置栅极80的区域，形成沿着膜厚方向延伸的槽100。槽100例如使用光刻技术和蚀刻技术形成。
然后，从漂移区10的正面向规定的深度注入n型杂质，如图4所示那样形成浓度比漂移区10高的n型载流子蓄积层20。例如，漂移区10的杂质浓度是1E13cm-3～1E14cm-3程度，载流子蓄积层20的杂质峰值浓度是8E14cm-3～5E15cm-3程度。n型杂质例如是磷(P)或砷(As)等。另外，以载流子蓄积层20的底面位于比槽100的底部靠上方的方式形成载流子蓄积层20。
然后，在载流子蓄积层20上，以使沿着膜厚方向的杂质浓度分布具有多个峰值的方式注入杂质，形成p型基区30。另外，通过向不同的深度多次注入p型杂质，能够容易地实现沿着膜厚方向具有多个峰值的杂质浓度分布。例如，如图5所示，向第1注入位置D1和比第1注入位置D1更靠近正面的第2注入位置D2注入p型杂质。第1注入位置D1是图2所示的第1基区31的杂质浓度的峰值的位置。第2注入位置D2是图2所示的第2基区32的杂质浓度的峰值的位置。注入杂质的深度例如通过对利用离子注入法注入杂质的能量的大小进行调整来设定。例如，基区30的杂质浓度的峰值为5E16cm-3～5E17cm-3程度。p型杂质例如是硼(B)等。
进而，如图6所示，向基区30的上表面注入n型杂质，选择性地形成n+型发射区40。发射区40的杂质浓度例如为1E20cm-3程度。另外，在槽100的内壁形成栅绝缘膜70。例如，作为栅绝缘膜70，通过热氧化法形成膜厚为100nm～300nm程度的氧化硅(SiO2)膜。在形成栅绝缘膜70之后，如图7所示，以埋入槽100的内部的方式在栅绝缘膜70上形成栅极80。栅极80例如使用多晶硅膜等。
接着，从漂移区10的背面向规定的深度分别注入n型杂质及p型杂质，如图8所示，形成场终止区50和集电区60。场终止区50的杂质峰值浓度为1E16cm-3～1E17cm-3程度，集电区60的杂质峰值浓度为1E17cm-3～1E18cm-3程度。
形成覆盖发射区40、基区30及栅极80的上表面的层间绝缘膜90。然后，在层间绝缘膜90上形成与发射区40和基区30连接的发射极210。例如，在层间绝缘膜90的一部分设置开口部，使发射区40和基区30的表面露出，以埋入该开口部的方式形成发射极210。另外，在集电区60的背面形成集电极220。由此，完成图1所示的半导体装置。
载流子蓄积层20、基区30以及发射区40是在注入杂质后通过利用加热工序进行杂质扩散的杂质扩散法形成的。此时，注入到载流子蓄积层20的n型杂质的扩散、注入到基区30的p型杂质的扩散、注入到发射区40的n型杂质的扩散可以在各个区域的扩散工序之后通过单独的加热来进行。或者，也可以不通过单独的加热工序进行这些区域的杂质的扩散，而通过1次加热工序同时进行载流子蓄积层20、基区30以及发射区40中的杂质的扩散。
另外，在上述中，说明了在形成槽100后形成载流子蓄积层20、基区30以及发射区40的方法。但是，也可以在形成载流子蓄积层20、基区30和发射区40之后形成槽100。此外，也可以在形成载流子蓄积层20、基区30之后，形成槽100和发射区40。
在以上说明的半导体装置的制造方法中，通过深度不同的多次杂质注入来形成基区30。因此，与1次杂质注入的情况相比，根据实施方式的半导体装置的制造方法，能够缩小通过基极退火使基区30的杂质扩散的范围。因此，能够缩短基极退火的时间，抑制由基极退火引起的载流子蓄积层20的杂质扩散。其结果，能够抑制制造过程中的载流子蓄积层20的杂质浓度的下降，降低半导体装置的导通电阻。
凸状区域在膜厚方向上的宽度越窄，基极退火的时间越缩短。因此，也可以使向基区30注入p型杂质的深度的间隔比沿着槽的载流子蓄积层20的膜厚短。由此，使基区30的杂质浓度分布中所包含的凸状区域各自在膜厚方向上的宽度比沿着槽的载流子蓄积层20的膜厚短。
另外，根据实施方式的半导体装置的制造方法，即使使基区30的膜厚变厚，也能够抑制由基极退火引起的载流子蓄积层20的杂质浓度的降低。因此，能够将基区30的膜厚形成为比载流子蓄积层20的膜厚厚。
此外，基区30的膜厚对半导体装置的阈值和短路耐量带来影响。根据实施方式的半导体装置，能够在不减小基区30的膜厚的情况下容易地提高载流子蓄积层20的杂质浓度。
另外，通过增加杂质注入的次数，能够使杂质注入的深度的相互间隔变窄。由此，例如在使基区30的膜厚变厚的情况下，也能够抑制基极退火的时间。其结果，能够抑制载流子蓄积层20的杂质浓度的降低，降低半导体装置的导通电阻。
此外，在向多个深度注入杂质来形成基区30的情况下，能够适当调整成为IGBT的阈值、短路耐量、闩锁(Latch-up)的原因的基区30的杂质浓度。因此，能够提高基区30的设计裕度。例如，通过提高基区30的杂质浓度，能够抑制短路耐量和闩锁。另一方面，若提高基区30的杂质浓度，则导通电阻增大。因此，根据半导体装置所要求的特性，设定基区30的杂质浓度分布。
(变形例)
在图2中，示出了两个凸状区域中的杂质浓度的峰值为大致同等大小的杂质浓度分布的例子。与此相对，如图9所示，在基区30的杂质浓度分布中，可以使靠近载流子蓄积层20的一侧的峰值的杂质浓度比靠近发射区40的一侧的峰值的杂质浓度高。
即，以具有图9所示的杂质浓度分布的方式形成基区30。由此，能够沿着栅绝缘膜70使沟道区的宽度大致恒定。因此，如图10所示，电子e沿着栅绝缘膜70向载流子蓄积层20移动。
与此相对，在如上述专利文献1那样向漂移区的正面注入p型杂质并进行退火的情况下，基区30的杂质浓度在靠近载流子蓄积层20的区域中比靠近发射区40的区域低。此时，如图11所示，在靠近载流子蓄积层20的区域中沟道区的宽度变宽，电子e也在远离栅绝缘膜70的区域中移动。这样，由于在基区30的下方电子注入量增大，所以从短路电流的流动开始、到破坏半导体装置为止的时间短，短路耐量下降。
因此，通过使靠近载流子蓄积层20的一侧的峰值的杂质浓度高于靠近发射区40的一侧的峰值的杂质浓度，能够提高半导体装置的短路耐量。
(其它实施方式)
如上所述，通过实施方式记载了本发明，但是不应该理解为构成该公开的一部分的论述以及附图限定本发明。根据该公开，本领域技术人员能够明了各种代替实施方式、实施例以及运用技术。
例如，在上述中对贯穿基区30以及载流子蓄积层20的槽的前端到达漂移区10的实施方式进行了说明。但是，如图12所示，槽也可以不贯穿载流子蓄积层20。即，只要贯穿基区30的槽的前端到达载流子蓄积层20的至少上部即可。
另外，也可以通过在离半导体表面较深的位置以高加速进行离子注入后进行退火处理，形成载流子蓄积层20。由此，扩散的载流子蓄积层20的杂质与基区30的杂质相互抵消的情况减少，能够进一步抑制载流子蓄积层的杂质浓度的降低。
另外，在上述中例示说明了半导体装置为n沟道型的情况。但是，半导体装置也可以是p沟道型。
这样，本发明当然包含在此未记载的各种实施方式等。
产业上的可利用性
本发明的半导体装置可应用于包括制造具有载流子蓄积层的半导体装置的制造业的电子设备产业。
标号说明
10：漂移区
20：载流子蓄积层
30：基区
40：发射区
50：场终止区
60：集电区
70：栅绝缘膜
80：栅极

Claims (10)

1.一种半导体装置的制造方法，其特征在于，包括：
从第1导电型的第1半导体区的一方的主面注入杂质，形成杂质浓度比所述第1半导体区高的第1导电型的第2半导体区的工序；
在所述第2半导体区上形成沿着膜厚方向的杂质浓度分布具有多个峰值的第2导电型的第3半导体区的工序；
在所述第3半导体区的上表面形成第1导电型的第4半导体区的工序；
在从所述第4半导体区延伸并贯穿所述第3半导体区的槽的内壁形成栅绝缘膜的工序；
以隔着所述栅绝缘膜而与所述第3半导体区的侧面相对的方式在所述槽的内部形成控制电极的工序；
在所述第1半导体区的另一方的主面形成杂质浓度比所述第1半导体区高的第1导电型的第5半导体区的工序；以及
隔着所述第5半导体区而在所述第1半导体区的所述另一方的主面形成第2导电型的第6半导体区的工序，
形成所述第3半导体区的工序包括向所述第1半导体区的不同深度多次注入第2导电型的杂质的工序。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
使向所述第3半导体区注入第2导电型的杂质的深度的间隔比沿着所述槽的所述第2半导体区的膜厚短。
3.根据权利要求2所述的半导体装置的制造方法，其特征在于，
使沿着所述槽的所述第3半导体区的膜厚比沿着所述槽的所述第2半导体区的膜厚厚。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于，
将所述第3半导体区形成为，在所述第3半导体区的沿着所述槽的所述杂质浓度分布中靠近所述第2半导体区的一侧的所述峰值的杂质浓度比靠近所述第4半导体区的一侧的所述峰值的杂质浓度高。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于，
不单独进行向所述第2半导体区注入的第1导电型的杂质的扩散、向所述第3半导体区注入的第2导电型的杂质的扩散、以及向所述第4半导体区注入的第1导电型的杂质的扩散，通过1次加热工序同时进行所述第2半导体区、所述第3半导体区以及所述第4半导体区中的杂质的扩散。
6.一种半导体装置，其特征在于，其具备：
第1导电型的第1半导体区；
第1导电型的第2半导体区，其配置在所述第1半导体区的第1主面，并且杂质浓度比所述第1半导体区高；
第2导电型的第3半导体区，其配置在所述第2半导体区的上表面，并且以沿着膜厚方向具有多个峰值的杂质浓度分布添加有杂质；
第1导电型的第4半导体区，其配置在所述第3半导体区的上表面；
栅绝缘膜，其配置在从所述第4半导体区的上表面延伸并贯穿所述第3半导体区的槽的内壁；
控制电极，其以隔着所述栅绝缘膜而与所述第3半导体区的侧面相对的方式配置在所述槽的内部；
第1导电型的第5半导体区，其配置在所述第1半导体区的与所述第1主面相对的第2主面，并且杂质浓度比所述第1半导体区高；以及
第2导电型的第6半导体区，其隔着所述第5半导体区而配置在所述第1半导体区的所述第2主面。
7.根据权利要求6所述的半导体装置，其特征在于，
沿着所述槽的所述第3半导体区的膜厚比沿着所述槽的所述第2半导体区的膜厚厚。
8.根据权利要求6所述的半导体装置，其特征在于，
当将所述第3半导体区的沿着所述槽的所述杂质浓度分布中的从极小值到隔着一个所述峰值的相邻的极小值为止设为杂质浓度的凸状区域时，所述杂质浓度分布中所包含的多个所述凸状区域在膜厚方向上的各自的宽度比沿着所述槽的所述第2半导体区的膜厚短。
9.根据权利要求6所述的半导体装置，其特征在于，
在所述第3半导体区的沿着所述槽的所述杂质浓度分布中，靠近所述第2半导体区的一侧的所述峰值的杂质浓度比靠近所述第4半导体区的一侧的所述峰值的杂质浓度高。
10.根据权利要求6所述的半导体装置，其特征在于，
沿着所述槽的所述第2半导体区的膜厚小于1μm。
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