WO2016017273A1 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Definitions
- the technology disclosed in this specification relates to a semiconductor device.
- a manufacturing error occurs at a position in the depth direction of the upper surface of the gate electrode. For this reason, a recessed recess part may be formed on a gate electrode, and a recess part may not be formed. Further, when the recessed portion is formed, the depth dimension of the recessed portion varies due to an error in the manufacturing process. Further, it is necessary to form a cap oxide film on the upper surface of the gate electrode. Since the position in the depth direction of the upper surface of the gate electrode varies, the position in the depth direction of the cap oxide film also varies. Further, when the cap oxide film is formed, the thickness of the gate oxide film in the vicinity of the cap oxide film increases.
- the gate threshold value increases. For this reason, in the conventional semiconductor element structure, the gate threshold value may vary due to the variation in the position of the upper surface of the gate electrode in the depth direction.
- the present specification provides a technique related to a semiconductor device in which variation in gate threshold value hardly occurs even when variation in position in the depth direction of the upper surface of the gate electrode occurs.
- the gate threshold value of this semiconductor device is greatly influenced by the thickness of the gate oxide film 242 at the depth 252 of the second maximum value.
- the position in the depth direction of the upper surface of the gate electrode 244 is likely to vary due to manufacturing errors.
- the gate oxide film 242 is unlikely to be thick at the depth 252. For this reason, in this semiconductor device, even if the position in the depth direction of the upper surface of the gate electrode 244 varies, the gate threshold value hardly varies.
- the body contact region 21 shown in FIG. 4 is a p-type region containing a high concentration of p-type impurities.
- the body contact region 21 is formed in a range exposed on the upper surface of the semiconductor substrate 12. As shown in FIG. 2, the body contact region 21 extends long in the direction orthogonal to the gate electrode 44.
- the body contact region 21 is adjacent to the emitter region 20.
- the body contact region 21 is connected to the emitter electrode 60.
- the thickness of the upper end portion (thickest portion) of the reduced portion 42b is smaller than the thickness of the thick film portion 42a.
- the upper end of the reduced portion 42 b is connected to the cap oxide film 46.
- the gate oxide film 42 below the reduced portion 42b is referred to as a thin film portion 42c.
- the thin film portion 42c has a substantially constant thickness.
- the thickness of the thin film portion 42c is thinner than the thickness of the reduced portion 42b.
- the reason why the gate oxide films 42 having different thicknesses such as the thick film portion 42a, the reduced portion 42b, and the thin film portion 42c are formed is that the gate oxide film 42 is partially formed when the cap oxide film 46 is formed. It is for growing up.
- the IGBT 10 two maximum values PH ⁇ b> 1 and PH ⁇ b> 2 are formed in the first body region 22.
- the depth 102 of the maximum value PH2 is located below the depth 101 of the maximum value PH1. Therefore, even when the recess portion 48 becomes deep as shown in FIG. 6 due to manufacturing errors, the thick film portion 42a and the reduced portion 42b hardly reach the depth 102. That is, the thin film portion 42 c is reliably formed at the depth 102. For this reason, in the IGBT 10, variations in the thickness of the gate oxide film 42 at the depth 102 hardly occur regardless of variations in the dimension D 1 of the recess 48. Therefore, the IGBT 10 having this structure is unlikely to vary in the gate threshold during mass production. Note that even if the thick film portion 42a is formed at the depth 101 of the maximum value PH1, as shown in FIG. 6, the gate threshold value is hardly affected. This is because the maximum value PH1 is smaller than the maximum value PH2.
- Reference numerals 20a, 22a1, 22a2, 24a and 26a in FIG. 13 indicate positions where impurities are implanted.
- Reference number 20a indicates a position where n-type impurities are implanted by ion implantation into the emitter region 20
- reference numbers 22a1 and 22a2 indicate positions where p-type impurities are implanted by ion implantation into the first body region 22.
- the reference number 24a indicates the position where n-type impurities are implanted by ion implantation into the carrier accumulation region 24
- the reference number 26a indicates that p-type impurities are implanted by ion implantation into the second body region 26. The position is shown.
- p-type impurity implantation into the body contact region 21 is also performed.
- at least two ion implantations of the ion implantation for the position 22a1 and the ion implantation for the position 22a2 are performed on the first body region 22.
- the position 22a2 is located below the position 22a1.
- the p-type impurity is implanted at a higher concentration than the position 22a1.
- an emitter region 20, a body contact region 21, a first body region 22, a carrier accumulation region 24, and a second body region 26 are formed as shown in FIG.
- the variation in the threshold voltage of the IGBT is suppressed. It is possible.
- each component of IGBT10 of said embodiment has the following relationships with each component of a claim.
- the emitter region 20 of the embodiment is an example of a first semiconductor layer in the claims.
- the first body region 22 of the embodiment is an example of a second semiconductor layer in the claims.
- the carrier accumulation region 24 of the embodiment is an example of a third semiconductor layer in the claims.
- the second body region 26 of the embodiment is an example of a fifth semiconductor layer in the claims.
- the drift region 28 and the buffer region 30 in the embodiment are an example of a sixth semiconductor layer in the claims.
- the collector region 32 of the embodiment is an example of a fourth semiconductor layer in the claims.
- the IGBT having the carrier accumulation region 24 has been described.
- the technology of the above embodiment may be applied to an IGBT that does not have the carrier accumulation region 24.
- an IGBT having only one body region 22 without the carrier accumulation region 24 may be used.
- a maximum value PH1 is formed at the depth 101 in the body region 22, and a maximum value PH2 is formed at the depth 102 below the depth 101.
- the maximum value PH2 is larger than the maximum value PH1. Even in the structure of FIG. 15, variations in the gate threshold can be suppressed.
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Abstract
半導体基板が、半導体基板の上面に露出している第１導電型の第１半導体層と、第１半導体層の下側に配置されている第２導電型の第２半導体層と、第２半導体層の下側に配置されている第１導電型の第３半導体層を備える。半導体装置が、第１半導体層と第２半導体層を貫通して第３半導体層に達するトレンチと、トレンチの内面を覆うゲート酸化膜と、トレンチの内部に配置されたゲート電極と、ゲート電極の上面を覆うキャップ酸化膜とを備える。第２半導体層内の半導体基板の深さ方向における第２導電型不純物濃度分布において、第１の極大値と、第１の極大値よりも大きい第２の極大値が存在する。第２の極大値は、第１の極大値よりも下面側に形成されている。
Description
（関連出願の相互参照）
本出願は、２０１４年７月３１日に出願された日本特許出願特願２０１４－１５７０５９の関連出願であり、この日本特許出願に基づく優先権を主張するものであり、この日本特許出願に記載された全ての内容を、本明細書を構成するものとして援用する。
本出願は、２０１４年７月３１日に出願された日本特許出願特願２０１４－１５７０５９の関連出願であり、この日本特許出願に基づく優先権を主張するものであり、この日本特許出願に記載された全ての内容を、本明細書を構成するものとして援用する。
本明細書に開示の技術は、半導体装置に関する。
国際公開第２０１３／１２１５１９号公報（以下、特許文献１という）には、トレンチゲート型のＩＧＢＴが開示されている。コレクタ‐エミッタ間に電圧を印加し、ゲートに閾値以上の電位を印加すると、ＩＧＢＴがオンする。
特許文献１のＩＧＢＴのようなトレンチゲート型のスイッチング用の半導体素子の特性は、ボディ領域の不純物濃度のピーク値の深さにおけるゲート酸化膜の厚みによって大きく変化する。この深さにおけるゲート酸化膜が厚いほど、ゲート閾値が高くなる。
トレンチゲートを形成する際に、ゲート電極の上面の深さ方向における位置には製造誤差が生じる。このため、ゲート電極上に、凹状のリセス部が形成される場合と、リセス部が形成されない場合がある。また、リセス部が形成される場合には、製造工程における誤差によって、リセス部の深さ方向の寸法にはばらつきが生じる。また、ゲート電極の上面にはキャップ酸化膜を形成する必要がある。ゲート電極の上面の深さ方向の位置がばらつくため、キャップ酸化膜の深さ方向の位置にもばらつきが生じる。さらに、キャップ酸化膜を形成する際には、キャップ酸化膜の近傍のゲート酸化膜の厚みが増大する。キャップ酸化膜の深さ方向の位置がばらつくため、ゲート酸化膜の厚みが増大する範囲にもばらつきが生じる。ばらつきによってゲート酸化膜の厚みが増大する範囲がボディ領域の不純物濃度のピーク値の深さと重複すると、ゲート閾値が高くなる。このため、従来の半導体素子の構造では、ゲート電極の上面の深さ方向における位置のばらつきによって、ゲート閾値にばらつきが生じる場合があった。
したがって、本明細書では、ゲート電極の上面の深さ方向の位置のばらつきが生じてもゲート閾値のばらつきが生じ難い半導体装置に関する技術を提供する。
本明細書に開示の半導体装置は、半導体基板を有する。前記半導体基板は、前記半導体基板の上面に露出している第１導電型の第１半導体層と、前記第１半導体層の下側に配置されており、前記第１半導体層に接する第２導電型の第２半導体層と、前記第２半導体層の下側に配置されており、前記第２半導体層に接しており、前記第２半導体層によって前記第１半導体層から分離されている第１導電型の第３半導体層を備えている。前記半導体装置は、前記半導体基板の前記上面に形成されており、前記第１半導体層と前記第２半導体層を貫通して前記第３半導体層に達するトレンチと、前記トレンチの内面を覆うゲート酸化膜と、前記トレンチの内部に配置されており、前記ゲート酸化膜によって前記半導体基板から絶縁されているゲート電極と、前記ゲート電極の上面を覆うキャップ酸化膜を備えている。前記第２半導体層内の前記半導体基板の深さ方向における第２導電型不純物濃度分布において、第１の極大値と、第１の極大値よりも大きい第２の極大値が存在する。前記第２の極大値が、前記第１の極大値よりも下面側に形成されている。
なお、本明細書において、「深さ」は、半導体基板の厚み方向における位置を意味する。
上述した半導体装置について、図１に示す半導体装置を一例として説明する。図１においては、第１導電型をｎ型として示し、第２導電型をｐ型として示しているが、逆であってもよい。図１の半導体装置は、第１半導体層２２０と、第２半導体層２２２と、第３半導体層２２４と、ゲート酸化膜２４２と、ゲート電極２４４と、キャップ酸化膜２４６を備えている。キャップ酸化膜２４６を形成するときにゲート電極２４４の上面近傍のトレンチの側面が追加的に酸化されるため、ゲート酸化膜２４２の厚みは、キャップ酸化膜２４６の近傍では厚く、下側では薄い。図１の深さ２５０は第１の極大値の深さであり、深さ２５２は第２の極大値の深さである。第２の極大値は第１の極大値よりも大きいため、この半導体装置のゲート閾値は、第２の極大値の深さ２５２におけるゲート酸化膜２４２の厚みの影響を大きく受ける。製造誤差によってゲート電極２４４の上面の深さ方向の位置はばらつきやすい。この半導体装置では、第２の極大値が第１の極大値の深さ２５０よりも下面側に位置する深さ２５２に形成されているので、深さ２５２においてゲート酸化膜２４２が厚くなり難い。このため、この半導体装置では、ゲート電極２４４の上面の深さ方向の位置にばらつきが生じても、ゲート閾値にばらつきが生じ難い。
上記の半導体装置の構造によれば、半導体装置の量産時にゲート電極の上面の位置にばらつきが生じても、各半導体装置のゲート閾値にばらつきが生じることを抑制することができる。
図２～４に示す実施形態に係るＩＧＢＴ１０は、半導体基板１２と、半導体基板１２の上面及び下面に形成された電極、絶縁体等によって構成されている。
半導体基板１２の上面には、複数のトレンチ４０が凹状に形成されている。図２に示すように、各トレンチ４０は、互いに平行に伸びている。各トレンチ４０の内面は、ゲート酸化膜４２に覆われている。各トレンチ４０の内部には、ゲート電極４４が配置されている。ゲート電極４４は、ゲート酸化膜４２によって半導体基板１２から絶縁されている。ゲート電極４４の上面は、キャップ酸化膜４６に覆われている。また、キャップ酸化膜４６上には、層間絶縁膜４７が形成されている。ゲート電極４４は、図示しない位置で、外部に接続可能とされている。
半導体基板１２の上面には、エミッタ電極６０が形成されている。エミッタ電極６０は、キャップ酸化膜４６と層間絶縁膜４７によってゲート電極４４から絶縁されている。半導体基板１２の下面には、コレクタ電極６２が形成されている。
半導体基板１２の内部には、エミッタ領域２０、ボディコンタクト領域２１、第１ボディ領域２２、キャリア蓄積領域２４、第２ボディ領域２６、ドリフト領域２８、バッファ領域３０及びコレクタ領域３２が形成されている。
図３に示すエミッタ領域２０は、ｎ型領域であり、半導体基板１２の上面に露出する範囲に形成されている。エミッタ領域２０は、エミッタ電極６０に接続されている。図２に示すように、エミッタ領域２０は、ゲート電極４４に直交する方向に長く伸びている。エミッタ領域２０は、ゲート酸化膜４２に接している。
図４に示すボディコンタクト領域２１は、高濃度のｐ型不純物を含有するｐ型領域である。ボディコンタクト領域２１は、半導体基板１２の上面に露出する範囲に形成されている。図２に示すように、ボディコンタクト領域２１は、ゲート電極４４に直交する方向に長く伸びている。ボディコンタクト領域２１は、エミッタ領域２０に隣接している。ボディコンタクト領域２１は、エミッタ電極６０に接続されている。
第１ボディ領域２２は、ボディコンタクト領域２１よりもｐ型不純物濃度が低いｐ型領域である。図３、４に示すように、第１ボディ領域２２は、エミッタ領域２０とボディコンタクト領域２１の下側に形成されている。第１ボディ領域２２は、エミッタ領域２０の下側において、ゲート酸化膜４２に接している。図７は、図３のＸ線の位置における不純物濃度分布を示している。すなわち、図７は、第１ボディ領域２２、キャリア蓄積領域２４及び第２ボディ領域２６内の不純物濃度の深さ方向（半導体基板１２の厚み方向）に沿った分布を示している。図７の実線のグラフはｐ型不純物濃度分布を示し、破線のグラフはｎ型不純物濃度分布を示す。半導体基板１２の何れの位置においても、図７と同様の深さ方向のｐ型不純物濃度分布が観測される。図７に示すように、第１ボディ領域２２内には、ｐ型不純物濃度の極大値ＰＨ１と、極小値ＰＬと、極大値ＰＨ２が形成されている。極大値ＰＨ２は、図７のグラフにおいてｐ型不純物濃度の最大値である。極大値ＰＨ１は、極大値ＰＨ２よりも小さい。極小値ＰＬは、極大値ＰＨ１及びＰＨ２の何れよりも小さい。極大値ＰＨ１は、深さ１０１に形成されている。極小値ＰＬは、極大値ＰＨ１よりも下側に位置する深さ１０３に形成されている。極大値ＰＨ２は、深さ１０３よりも下側に位置する深さ１０２に形成されている。以下では、極小値ＰＬを有する深さ１０３よりも上側の第１ボディ領域２２を上層２２ａと呼び、深さ１０３よりも下側の第１ボディ領域２２を下層２２ｂと呼ぶ。上層２２ａは、極大値ＰＨ１を有する層であり、半導体基板１２の上面に沿って層状に広く分布している。また、下層２２ｂは、極大値ＰＨ２を有する層であり、半導体基板１２の上面に沿って層状に広く分布している。
キャリア蓄積領域２４は、ｎ型領域であり、第１ボディ領域２２の下側に形成されている。キャリア蓄積領域２４は、第１ボディ領域２２によってエミッタ領域２０から分離されている。キャリア蓄積領域２４は、第２ボディ領域２６によってドリフト領域２８から分離されている。キャリア蓄積領域２４は、第１ボディ領域２２の下側においてゲート酸化膜４２に接している。キャリア蓄積領域２４は、第１ボディ領域２２と第２ボディ領域２６とを分離する中間領域である。
第２ボディ領域２６は、ｐ型領域であり、キャリア蓄積領域２４の下側に形成されている。図７に示すように、第２ボディ領域２６のｐ型不純物濃度は、第１ボディ領域２２のｐ型不純物濃度よりも低い。第２ボディ領域２６は、キャリア蓄積領域２４によって第１ボディ領域２２から分離されている。第２ボディ領域２６は、キャリア蓄積領域２４の下側においてゲート酸化膜４２と接している。
ドリフト領域２８は、低濃度のｎ型不純物を含有するｎ型領域である。ドリフト領域２８は、第２ボディ領域２６の下側に形成されている。ドリフト領域２８は、第２ボディ領域２６によってキャリア蓄積領域２４から分離されている。ドリフト領域２８は、トレンチ４０の下端に位置するゲート酸化膜４２と接している。
バッファ領域３０は、高濃度のｎ型不純物を含有するｎ型領域である。バッファ領域３０は、ドリフト領域２８の下側に形成されている。
コレクタ領域３２は、高濃度のｐ型不純物を含有するｐ型領域である。コレクタ領域３２は、バッファ領域３０の下側に形成されている。コレクタ領域３２は、半導体基板１２の下面に臨む範囲の全面に形成されている。コレクタ領域３２は、コレクタ電極６２に接続されている。
図５、６は、ゲート電極４４近傍の拡大断面図を示している。なお、図５、６では、図の見易さのため、層間絶縁膜４７のハッチングを省略している。図５に示すように、ゲート電極４４の上面は、半導体基板１２の上面よりも下側に位置している。したがって、キャップ酸化膜４６の上面も、半導体基板１２の上面よりも下側に位置している。このため、ゲート電極４４上には、半導体基板１２の上面に対して凹んだリセス部４８が形成されている。リセス部４８の側面に形成されているゲート酸化膜４２の厚みは、キャップ酸化膜４６よりも下側に形成されているゲート酸化膜４２（すなわち、ゲート電極４４の側方のゲート酸化膜４２）の厚みよりも厚い。以下では、リセス部４８の側面に形成されている厚いゲート酸化膜４２を、厚膜部４２ａという。また、ゲート電極４４の側方のゲート酸化膜４２のうちのゲート電極４４の上端近傍（すなわち、キャップ酸化膜４６近傍）のゲート酸化膜４２は、その上端から下側に向かうにしたがって連続して厚みが減少する減少部分４２ｂとなっている。減少部分４２ｂのゲート電極４４側の側面は、ゲート電極４４側に傾いている。他方、減少部分４２ｂの半導体層側の側面は、半導体基板１２の厚み方向と略平行となっている。このため、減少部分４２ｂの厚みは、下側ほど薄くなっている。減少部分４２ｂの上端部（最も厚い部分）の厚みは、厚膜部４２ａの厚みよりも薄い。減少部分４２ｂの上端は、キャップ酸化膜４６と繋がっている。また、以下では、減少部分４２ｂの下側のゲート酸化膜４２を薄膜部４２ｃという。薄膜部４２ｃは、略一定の厚みを有している。薄膜部４２ｃの厚みは、減少部分４２ｂの厚みよりも薄い。後に詳述するが、厚膜部４２ａ、減少部分４２ｂ及び薄膜部４２ｃのように厚みが異なるゲート酸化膜４２が形成される理由は、キャップ酸化膜４６を形成する際にゲート酸化膜４２が部分的に成長するためである。
図５では、厚膜部４２ａと減少部分４２ｂの全体がエミッタ領域２０の深さ範囲内に存在する。第１ボディ領域２２は、薄膜部４２ｃとのみ接している。しかしながら、図５に示すリセス部４８の深さ方向の寸法Ｄ１（すなわち、半導体基板１２の上面とキャップ酸化膜４６の間の厚み方向における距離）には、製造誤差が生じる。製造誤差により寸法Ｄ１が大きくなった場合には、図６に示すように、厚膜部４２ａが第１ボディ領域２２と接する場合がある。図６の例では、極大値ＰＨ１を有する深さ１０１に厚膜部４２ａが形成されている。また、極大値ＰＨ２を有する深さ１０２に薄膜部４２ｃが形成されている。減少部分４２ｂは、深さ１０１と深さ１０２の間に配置されている。本実施形態のＩＧＢＴ１０では、リセス部４８の寸法Ｄ１が製造誤差の範囲内で最も大きくなった場合でも、減少部分４２ｂが深さ１０２よりも上側に位置する。言い換えると、リセス部４８の深さＤ１に係らず、深さ１０２には薄膜部４２ｃが形成される。
次に、ＩＧＢＴ１０の動作について説明する。ＩＧＢＴ動作時には、エミッタ電極６０とコレクタ電極６２との間にコレクタ電極６２がプラスになる電圧が印加される。この状態で、ゲート電極４４にゲート閾値(ＩＧＢＴ１０をオンさせるのに必要最小限のゲート電圧)以上の電圧が印加されると、ＩＧＢＴ１０がオンする。すなわち、ゲート電極４４への電圧の印加によって、第１ボディ領域２２のゲート酸化膜４２と接する範囲にチャネルが形成され、第２ボディ領域２６のゲート酸化膜４２と接する範囲にチャネルが形成される。これによって、電子が、エミッタ領域２０から、第１ボディ領域２２のチャネル、キャリア蓄積領域２４、第２ボディ領域２６のチャネル、ドリフト領域２８、及びバッファ領域３０を介して、コレクタ領域３２へ流れる。また、ホールが、コレクタ領域３２からバッファ領域３０、ドリフト領域２８、第２ボディ領域２６、キャリア蓄積領域２４、及び、第１ボディ領域２２を介して、ボディコンタクト領域２１へ流れる。これによって、ＩＧＢＴ１０に電流が流れる。
ここで、ＩＧＢＴ１０のゲート閾値は、チャネルが形成される領域のｐ型不純物濃度と、チャネルが形成される領域に接するゲート酸化膜４２の厚みによって大きく変化する。チャネルが形成される領域のｐ型不純物濃度が高いと、その領域がｎ型に反転し難くなるので、チャネルが形成され難くなる。ＩＧＢＴ１０では、チャネルが形成される第１ボディ領域２２及び第２ボディ領域２６の中で、極大値ＰＨ２を有する深さ１０２で最もｐ型不純物濃度が高い。したがって、深さ１０２では最もチャネルが形成され難い。また、ゲート絶縁膜４２の厚みが厚いと、ゲート電極４４からチャネルが形成される領域に電界が加わり難くなるので、チャネルが形成され難くなる。ＩＧＢＴ１０では、チャネルが形成され難い深さ１０２におけるゲート酸化膜４２の厚みが、ゲート閾値に極めて大きく影響する。
ここで、ＩＧＢＴ１０では、第１ボディ領域２２内に２つの極大値ＰＨ１、ＰＨ２が形成されている。極大値ＰＨ２の深さ１０２は、極大値ＰＨ１の深さ１０１よりも下側に位置する。したがって、製造誤差によって図６に示すようにリセス部４８が深くなった場合でも、厚膜部４２ａ及び減少部分４２ｂが深さ１０２まで到達し難い。すなわち、深さ１０２に薄膜部４２ｃが確実に形成される。このため、ＩＧＢＴ１０では、リセス部４８の寸法Ｄ１のばらつきに係らず、深さ１０２におけるゲート酸化膜４２の厚みにばらつきが生じ難い。したがって、この構造のＩＧＢＴ１０は、量産時にゲート閾値にばらつきが生じ難い。なお、極大値ＰＨ１の深さ１０１には、図６に示すように厚膜部４２ａが形成されても、ゲート閾値にはほとんど影響しない。これは、極大値ＰＨ１が極大値ＰＨ２よりも小さいためである。
また、ＩＧＢＴ１０の第１ボディ領域２２は、極大値ＰＨ２に加えて極大値ＰＨ１を有している。このため、第１ボディ領域２２のｐ型不純物濃度を深さ方向に積分した値（すなわち、図７のグラフの第１ボディ領域２２内での積分値）が高い。この積分値が高いと、ＩＧＢＴ１０がオフしたときに、第１ボディ領域２２とキャリア蓄積領域２４の境界から第１ボディ領域２２側に伸びる空乏層がエミッタ領域２０まで到達することを防止することができる。したがって、このＩＧＢＴ１０は、耐圧特性が高い。また、このように２つの極大値ＰＨ１及びＰＨ２を設けることで、極大値ＰＨ２の値をそれほど大きくすることなく、前記積分値を大きくすることができる。このように、極大値ＰＨ２の値を比較的低くすることで、ゲート閾値をさらに低減することが実現されている。
(製造工程)
次に、ＩＧＢＴの製造方法を説明する。ＩＧＢＴ１０は、ドリフト領域２８と略同じｎ型不純物濃度を有するｎ型の半導体基板(シリコン基板)から製造される。最初に、半導体基板の上面に、エッチングによって、トレンチ４０を形成する。次に、酸化またはＣＶＤ法などによって、図８に示すように、トレンチ４０の内面にゲート酸化膜４２を形成する。また、ゲート酸化膜４２は、半導体基板の上面にも形成される。次に、酸化またはＣＶＤ法などによって、図９に示すように、半導体基板の上面とトレンチ４０の内部に、ポリシリコンからなる電極層５２を形成する。次に、研削、研磨、エッチング、ＣＭＰ等によって、電極層５２の上面を平坦化する。
次に、ＩＧＢＴの製造方法を説明する。ＩＧＢＴ１０は、ドリフト領域２８と略同じｎ型不純物濃度を有するｎ型の半導体基板(シリコン基板)から製造される。最初に、半導体基板の上面に、エッチングによって、トレンチ４０を形成する。次に、酸化またはＣＶＤ法などによって、図８に示すように、トレンチ４０の内面にゲート酸化膜４２を形成する。また、ゲート酸化膜４２は、半導体基板の上面にも形成される。次に、酸化またはＣＶＤ法などによって、図９に示すように、半導体基板の上面とトレンチ４０の内部に、ポリシリコンからなる電極層５２を形成する。次に、研削、研磨、エッチング、ＣＭＰ等によって、電極層５２の上面を平坦化する。
次に、不要な電極層５２をエッチングする。このとき、図１０に示すように、トレンチ４０内に電極層５２を残存させる。トレンチ４０内に残存した電極層５２が、ゲート電極４４となる。エッチングは、トレンチ４０内の電極層５２が部分的にエッチングされるように実施される。したがって、ゲート電極４４の上にリセス部４８が形成される。エッチング量にばらつきが生じるため、リセス部４８の深さ方向の寸法にはばらつきが生じる。
次に、酸化雰囲気下で半導体基板１２を熱処理することで、ゲート電極４４の上面を酸化させる。これによって、図１１に示すように、キャップ酸化膜４６を形成する。
キャップ酸化膜４６を形成する際には、酸化ガスがリセス部４８の側面のゲート酸化膜４２を透過し、半導体層に到達する。その結果、この側面の半導体層が酸化され、リセス部４８の側面を覆っているゲート酸化膜４２の厚みが増大する。このため、図１２に示すように、厚膜部４２ａが形成される。
また、キャップ酸化膜４６を形成する際には、酸化ガスがゲート電極４４の上端近傍のゲート電極４４の側面にも到達する。これによって、当該側面が酸化され、ゲート電極４４の上端近傍のゲート酸化膜４２の厚みが増大する。ゲート電極４４は、その上端に近い位置ほど酸化され易い。このため、ゲート電極４４の上端近傍では、当該上端に近い位置ほどゲート酸化膜４２の厚みが厚くなる。その結果、ゲート電極４４の上端から下側に向かうに従って厚みが減少する減少部分４２ｂが形成される。また、減少部分４２ｂよりも下側のゲート酸化膜４２は酸化されないので、元の厚みを維持する。このため、減少部分４２ｂよりも下側のゲート酸化膜４２は、薄膜部４２ｃとなる。
次に、半導体基板の上面側から、半導体基板に、不純物イオンを注入する。ここでは、エミッタ領域２０に対するｎ型不純物の注入、ボディコンタクト領域２１に対するｐ型不純物の注入、第１ボディ領域２２に対するｐ型不純物の注入、キャリア蓄積領域２４に対するｎ型不純物の注入、及び、第２ボディ領域２６に対するｐ型不純物の注入をそれぞれ行う。
図１３の参照番号２０ａ、２２ａ１、２２ａ２、２４ａ及び２６aは、不純物が注入される位置を示している。参照番号２０aは、エミッタ領域２０に対するイオン注入でｎ型不純物が注入される位置を示しており、参照番号２２ａ１、２２ａ２は、第１ボディ領域２２に対するイオン注入でｐ型不純物が注入される位置を示しており、参照番号２４aは、キャリア蓄積領域２４に対するイオン注入でｎ型不純物が注入される位置を示しており、参照番号２６aは、第２ボディ領域２６に対するイオン注入でｐ型不純物が注入される位置を示している。また、図示していないが、ボディコンタクト領域２１に対するｐ型不純物の注入も実施される。ここで、第１ボディ領域２２に対しては、位置２２ａ１に対するイオン注入と、位置２２ａ２に対するイオン注入との少なくとも２回のイオン注入が実施される。位置２２ａ２は、位置２２ａ１よりも下側に位置する。位置２２ａ２に対しては、位置２２ａ１よりも高濃度にｐ型不純物が注入される。その後、半導体基板を熱処理することで、図１４に示すように、エミッタ領域２０、ボディコンタクト領域２１、第１ボディ領域２２、キャリア蓄積領域２４及び第２ボディ領域２６が形成される。第１ボディ領域２２には２回のイオン注入が行われているため、第１ボディ領域２２には異なる深さに２つの極大値ＰＨ１、ＰＨ２が形成される。また、より深い位置２２ａ２に高濃度にｐ型不純物濃度を注入しているので、図７で説明したように、極大値ＰＨ２は、極大値ＰＨ１の深さ１０１よりも下面側に形成される。
上述したように、リセス部４８の深さ方向の寸法のばらつきは大きい。しかしながら、この製造方法では、第１ボディ領域２２内のｐ型不純物濃度の最大値（すなわち、極大値ＰＨ２）の深さ１０２が下面に近い側に位置するので、深さ１０２に厚膜部４２ａ及び減少部分４２ｂが形成されることを防止することができる。このため、深さ１０２におけるゲート酸化膜４２の厚みにばらつきが生じ難い。したがって、この製造方法によれば、製造するＩＧＢＴのゲート閾値にばらつきが生じ難い。
その後、その他の必要な領域を半導体基板内に形成し、必要な電極、絶縁膜等を半導体基板に表面に形成することで、ＩＧＢＴ１０が形成される。
以上に説明したように、本実施形態のＩＧＢＴ１０の構造および製造方法を採用することで、リセス部４８の深さ方向の寸法にばらつきがある場合であっても、ＩＧＢＴの閾値電圧のばらつきを抑えることが可能である。
なお、上記の実施形態のＩＧＢＴ１０の各構成要素は、請求項の各構成要素に対して以下の関係を有する。実施形態のエミッタ領域２０は、請求項の第１半導体層の一例である。実施形態の第１ボディ領域２２は、請求項の第２半導体層の一例である。実施形態のキャリア蓄積領域２４は、請求項の第３半導体層の一例である。実施形態の第２ボディ領域２６は、請求項の第５半導体層の一例である。実施形態のドリフト領域２８及びバッファ領域３０は、請求項の第６半導体層の一例である。実施形態のコレクタ領域３２は、請求項の第４半導体層の一例である。
なお、上記の実施形態ではキャリア蓄積領域２４を有するＩＧＢＴについて説明したが、キャリア蓄積領域２４を有さないＩＧＢＴに上記の実施形態の技術を適用してもよい。例えば、図１５に示すように、キャリア蓄積領域２４を有さず、１つのボディ領域２２のみを有するＩＧＢＴであってもよい。図１５のＩＧＢＴでは、ボディ領域２２内の深さ１０１に極大値ＰＨ１が形成されており、深さ１０１よりも下側の深さ１０２に極大値ＰＨ２が形成されている。極大値ＰＨ２は極大値ＰＨ１よりも大きい。図１５の構造でも、ゲート閾値のばらつきを抑制することができる。
また、上記の実施形態では、リセス部４８を有する場合について説明したが、リセス部４８は必ずしも形成されていなくてもよい。例えば、上述した電極層５２をエッチングする工程においてエッチング量が少ない場合や、電極層５２をＣＭＰなどで平坦化する場合には、図１６に示すように、キャップ絶縁膜４６の上面と半導体基板１２の上面が同一平面となる場合がある。すなわち、この場合、リセス部４８は形成されない。
なお、図１５のＩＧＢＴにおいては、エミッタ領域２０が請求項の第１半導体層の一例であり、ボディ領域２２が請求項の第２半導体層の一例であり、ドリフト領域２８及びバッファ領域３０が請求項の第３半導体層の一例である。また、図１５のコレクタ領域３２は請求項の第４半導体層の一例である。
また、図２及び図１５に示す半導体装置は、コレクタ領域３２が省略されており、下面電極６２がｎ型領域３０に接続されているＭＯＳＦＥＴであってもよい。
上述した実施形態の半導体装置は、以下のように表すことができる。半導体基板が、第３半導体層によって第２半導体層から分離されている第２導電型の第４半導体層をさらに有していてもよい。なお、第４半導体層が第３半導体層に接していてもよいし、第４半導体層と第３半導体層の間に他の層が介在していてもよい。
半導体基板が、第３半導体層の下側に配置されており、第３半導体層に接しており、第３半導体層によって第２半導体層から分離されている第２導電型の第５半導体層と、第５半導体層の下側に配置されており、第５半導体層に接しており、第５半導体層によって第３半導体層から分離されている第１導電型の第６半導体層をさらに有していてもよい。トレンチが、第３半導体層と第５半導体層を貫通して第６半導体層に達していてもよい。
このように第３半導体層の下側に第５半導体層及び第６半導体層が存在する場合でも、ゲート電極の上面の位置のばらつきに起因する閾値電圧のばらつきを抑えることが可能である。
ゲート酸化膜が、キャップ酸化膜の深さから下側に向かうに従って厚みが減少する減少部分と、減少部分よりも下側に位置する下側部分を有していてもよい。第２の極大値が、下側部分の深さに位置していてもよい。
このような構成をとることによって、キャップ酸化膜を形成する際の条件が変化することによって減少部分の位置や範囲が変動しても、閾値電圧のばらつきを抑えることが可能である。
半導体装置の製造方法は、第２半導体層の深さ範囲内に、第２導電型不純物を注入する第１工程と、第２半導体層の深さ範囲内の第１工程の注入深さよりも下側の深さに第１工程よりも多くの第２導電型不純物を注入する第２工程を有していてもよい。
このような製造方法をとることによって、半導体装置の閾値電圧のばらつきを抑えることが可能である。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
Claims (5)
- 半導体基板を有する半導体装置であって、
前記半導体基板が、
前記半導体基板の上面に露出している第１導電型の第１半導体層と、
前記第１半導体層の下側に配置されており、前記第１半導体層に接する第２導電型の第２半導体層と、
前記第２半導体層の下側に配置されており、前記第２半導体層に接しており、前記第２半導体層によって前記第１半導体層から分離されている第１導電型の第３半導体層、
を備え、
前記半導体装置が、
前記半導体基板の前記上面に形成されており、前記第１半導体層と前記第２半導体層を貫通して前記第３半導体層に達するトレンチと、
前記トレンチの内面を覆うゲート酸化膜と、
前記トレンチの内部に配置されており、前記ゲート酸化膜によって前記半導体基板から絶縁されているゲート電極と、
前記ゲート電極の上面を覆うキャップ酸化膜と、
を備え、
前記第２半導体層内の前記半導体基板の深さ方向における第２導電型不純物濃度分布において、第１の極大値と、第１の極大値よりも大きい第２の極大値が存在し、
前記第２の極大値は、前記第１の極大値よりも下面側に形成されている、
ことを特徴とする半導体装置。 - 前記半導体基板が、前記第３半導体層によって前記第２半導体層から分離されている第２導電型の第４半導体層をさらに有する請求項１に記載の半導体装置。
- 前記半導体基板が、
前記第３半導体層の下側に配置されており、前記第３半導体層に接しており、前記第３半導体層によって前記第２半導体層から分離されている第２導電型の第５半導体層と、
前記第５半導体層の下側に配置されており、前記第５半導体層に接しており、前記第５半導体層によって前記第３半導体層から分離されている第１導電型の第６半導体層、
をさらに有しており、
前記トレンチが、前記第３半導体層と前記第５半導体層を貫通して前記第６半導体層に達している、
ことを特徴とする請求項１または２に記載の半導体装置。 - 前記ゲート酸化膜が、前記キャップ酸化膜の深さから下側に向かうに従って厚みが減少する減少部分と、前記減少部分よりも下側に位置する下側部分を有しており、
前記第２の極大値が、前記下側部分の深さに位置している、
ことを特徴とする請求項１～３のいずれか一項に記載の半導体装置。 - 請求項１～４のいずれか一項に記載の半導体装置の製造方法であって、
前記第２半導体層の深さ範囲内に、第２導電型不純物を注入する第１工程と、
前記第２半導体層の深さ範囲内の前記第１工程の注入深さよりも下側の深さに前記第１工程よりも多くの第２導電型不純物を注入する第２工程、
を備える製造方法。
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