CN109314141B - 半导体装置 - Google Patents

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Abstract

积累层通过积累载流子从而具有降低作为IGBT导通时的集电极‑发射极间电压的导通电压(Von)的功能。但是，在IGBT的关断时，该载流子有助于关断损耗(Eoff)。提供一种半导体装置，其包括具备沿预先确定的方向延伸的多个沟槽部、分别设置在多个沟槽部中的相邻的两个沟槽部之间的台面部和漂移层的半导体基板，多个沟槽部包括栅极沟槽部和虚设沟槽部，台面部具有发射极区、接触区和设置在比发射极区和接触区更靠下方的积累层，在与栅极沟槽部相邻的台面部中在深度方向上设置的积累层的数量比在两个虚设沟槽部之间的台面部中在深度方向上设置的积累层的数量多。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，已知具有载流子积累层的绝缘栅双极型晶体管(IGBT)(例如，参照专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2007-311627号公报
发明内容
技术问题
载流子积累层也称为积累层。积累层通过积累载流子(例如，空穴)，从而具有降低作为IGBT导通时的集电极-发射极间电压的导通电压(Von)的功能。但是，在IGBT的关断时，该载流子有助于关断损耗(Eoff)。
技术方案
在本发明的第一方式中，提供一种半导体装置。半导体装置可以具有半导体基板。半导体基板可以具备：两个沟槽部、台面部和漂移层。两个沟槽部可以沿预先确定的方向延伸。台面部可以设置在两个沟槽部之间。漂移层可以设置在台面部的下方。漂移层可以是第一导电型。台面部可以具有：发射极区、接触区和多个积累层。发射极区的掺杂浓度可以比漂移层的掺杂浓度高。此外，发射极区的至少一部分可以位于半导体基板的上表面。进一步地，发射极区可以是第一导电型。接触区的至少一部分可以位于半导体基板的上表面。此外，接触区可以是第二导电型。多个积累层可以在比发射极区和接触区更靠下方的位置以在半导体基板的深度方向上排列的方式设置。深度方向可以是从半导体基板的上表面向下表面的方向。多个积累层可以具有比漂移层的第一导电型的掺杂浓度高的第一导电型的掺杂浓度。多个积累层中的至少一个积累层可以设置在发射极区的至少一部分的下方，但不设置在接触区的一部分区域的下方。
发射极区与接触区可以在预先确定的方向上交替地设置。
至少一个积累层可以不设置在多个接触区中的每一个接触区的一部分区域的下方。
至少一个积累层可以是岛状积累层。岛状积累层可以包括多个积累区。多个积累区可以具有比漂移层的第一导电型的掺杂浓度高的第一导电型的掺杂浓度。多个积累区可以在与深度方向垂直的平面内分别离散地设置。多个积累区中的每一个积累区都可以以设置在发射极区的至少一部分的下方，但不设置在接触区的一部分区域的下方的方式分开。除了在深度方向上最接近上表面的积累层以外的全部的积累层可以是岛状积累层。
台面部还可以具有基区。基区可以具有比接触区低的第二导电型的掺杂浓度。发射极区可以具有底部区域。底部区域可以在半导体基板的内部，不与接触区直接接触且与基区直接接触。多个积累区中的每一个积累区在预先确定的方向上的长度可以比底部区域在预先确定的方向上的长度长。取而代之，多个积累区中的每一个积累区在预先确定的方向上的长度可以比底部区域在预先确定的方向上的长度短。
在将多个积累区中的每一个积累区在预先确定的方向上的长度设为LCHS，并将发射极区的底部区域在预先确定的方向上的长度设为L0的情况下，LCHS和L0可以满足：0.5≤LCHS/L0≤2。
在本发明的第二方式中，提供一种半导体装置。半导体装置可以具有半导体基板。半导体基板可以包括晶体管区。半导体基板在晶体管区中具备：多个沟槽部、台面部和漂移层。多个沟槽部可以沿预先确定的方向延伸。台面部可以分别设置在多个沟槽部中的相邻的两个沟槽部之间。漂移层可以设置在台面部的下方。漂移层可以是第一导电型。多个沟槽部可以包括栅极沟槽部和虚设沟槽部。栅极沟槽部可以具有栅极导电部。可以向栅极导电部提供栅极电位。虚设沟槽部可以具有虚设沟槽导电部。可以向虚设沟槽导电部提供发射极电位。台面部可以具有：发射极区、接触区和积累层。发射极区的掺杂浓度可以比漂移层的掺杂浓度高。发射极区的至少一部分可以位于半导体基板的上表面。发射极区可以是第一导电型。接触区的至少一部分可以位于半导体基板的上表面。接触区可以是第二导电型。积累层可以设置在比发射极区和接触区更靠下方的位置。积累层可以具有比漂移层的第一导电型的掺杂浓度高的第一导电型的掺杂浓度。在与栅极沟槽部相邻的台面部中沿深度方向设置的积累层的数量可以比在两个虚设沟槽部之间的台面部中沿深度方向设置的积累层的数量多。深度方向可以是从半导体基板的上表面向下表面的方向。
在两个虚设沟槽部之间的台面部可以不设置积累层。取而代之，在两个虚设沟槽部之间的台面部可以设置一个积累层。
在晶体管区中，与预先确定的方向垂直的方向上的两个虚设沟槽部之间的第一距离可以比与预先确定的方向垂直的方向上的虚设沟槽部和栅极沟槽部之间的第二距离大。
应予说明，上述发明概要未列举本发明的所有必要特征。另外，这些特征组的子组合也能够成为发明。
附图说明
图1是局部示出第一实施方式中的半导体装置100的上表面的图。
图2是示出图1的A-A截面处的一例的立体图。
图3是示出图1的B-B截面处的一例的截面图。
图4是示出图1的C-C截面处的一例的截面图。
图5的(A)、图5的(B)和图5的(C)分别是Y轴方向的单位结构长度的比较例1、比较例2和第一实施方式的立体图。
图6A是示出低电流导通时的Vge和Vce的模拟的图。
图6B是示出具备第一积累层62、第二积累层64和第三积累层66的半导体装置100的导通时的电子电流和位移电流的图。
图6C是示出导通时的集电极电流Ic的波形例的图。
图7的(A)和图7的(B)是示出图2的YZ面的图。
图8的(A)是示出Von相对于LCHS/L0的模拟结果。图8的(B)是示出dV/dt相对于LCHS/L0的模拟结果。图8的(C)是示出Eoff相对于LCHS/L0的模拟结果。
图9是示出Eoff相对于Vce的模拟结果。
图10是示出半导体装置100的制造方法的一例的流程图。
图11A是示出第一变形例中的图2的YZ面的图。
图11B是示出第二变形例中的图2的YZ面的图。
图11C是示出第三变形例中的图2的YZ面的图。
图12是第二实施方式中的与图1的A-A截面对应的立体图。
图13是局部示出第三实施方式中的半导体装置100的上表面的图。
图14是示出第三实施方式的D-D截面处的一例的立体图。
图15A是局部示出第四实施方式的半导体装置100的上表面的图。
图15B是示出图15A的E-E截面处的一例的截面图。
图16是示出图15B的a-a截面和b-b截面处的掺杂浓度分布的一例的图。
图17是示出图15B的a-a截面和b-b截面处的掺杂浓度分布的另一例的图。
图18是第五实施方式的A-A截面的立体图。
符号说明
10：半导体基板，11：阱区，12：发射极区，14：基区，15：接触区，18：漂移层，19：台面部，20：缓冲层，21：连接部，22：集电极层，24：集电电极，25：连接部，30：虚设沟槽部，32：虚设沟槽绝缘膜，33：虚设沟槽，34：虚设沟槽导电部，38：层间绝缘膜，40：栅极沟槽部，42：栅极绝缘膜，43：栅极沟槽，44：栅极导电部，48：栅极流道，49：接触孔，50：栅极金属层，52：发射电极，54、56：接触孔，60：多个积累层，62：第一积累层，62R：第一积累区，64：第二积累层，64R：第二积累区，66：第三积累层，66R：第三积累区，68：高浓度层，70：晶体管部，80：二极管部，82：阴极层，87：空穴高浓度区，92：上表面，94：下表面，100：半导体装置，101、102、103、104：波形
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但以下实施方式并不限定权利要求书所涉及的发明。此外，实施方式中所说明的特征的全部组合未必是发明的技术方案所必须的。
图1是局部示出第一实施方式中的半导体装置100的上表面的图。半导体装置100可以是反向导通IGBT(Reverse Conducting IGBT)。本例的半导体装置100具备具有包括IGBT等晶体管的晶体管部70和与晶体管部70反向地流通有电流的包括FWD(Free WheelingDiode：续流二极管)等二极管的二极管部的半导体基板。应予说明，在图1中示出半导体基板的端部周边的上表面，并省略其他区域。此外，在图1中，仅示出包括晶体管部70的有源区的一部分。此外，半导体装置100可以是不包括反向导通的二极管的IGBT等晶体管。
虽然在图1中示出有源区，但半导体装置100可以具有包围有源区的边缘终止区。在本例中，有源区是指具有晶体管部70和二极管部的区域。边缘终止区具有缓和半导体基板的上表面附近的电场集中的功能。边缘终止区具有例如保护环、场板、降低表面电场以及将他们组合而成的结构中的一种以上。
本例的半导体基板在晶体管部70具备多个沟槽部和台面部19。晶体管部70可以是在有源区中将集电极层相对于半导体基板的上表面垂直地进行投影而成的假想的区域，且是规则地配置有包括发射极区12和接触区15的预定的单位结构的区域。台面部19是设置于相邻的两个沟槽部之间的半导体基板的一部分区域。台面部19是位于比沟槽部的底部更靠近上表面的区域的半导体基板的一部分。应予说明，在本说明书中，将与栅极沟槽部40相邻的台面部19设为台面部19-1，并将两个虚设沟槽部30之间的台面部19设为台面部19-2。在本例中，台面部19-1和台面部19-2的X轴方向的长度相同。
应予说明，在本说明书中，有时将虚设沟槽部30和栅极沟槽部40统称为沟槽部。沟槽部可以在预先确定的方向上延伸。在本例中，沟槽部所延伸的预先确定的方向是与Y轴平行的方向。为了方便起见，有时将该方向称为沟槽部的延伸方向。
此外，沟槽部可以在与延伸方向垂直的方向上以预定的间隔排列。在本例中，沟槽部排列的方向是与X轴平行的方向。在本说明书中，有时将该方向称为沟槽部的排列方向。
在本例中，X轴和Y轴是在与半导体基板的上表面平行的面内相互垂直的轴。此外，将与X轴和Y轴垂直的轴设为Z轴。应予说明，在本说明书中，将从半导体基板的上表面朝向下表面的方向称为深度方向。深度方向是与Z轴平行的方向。
应予说明，在本说明书中，“上”、“下”、“上方”和“下方”的术语不限于重力方向上的上下方向。这些术语只不过是指相对于预定的轴的相对方向。
在本例中，栅极沟槽部40和虚设沟槽部30沿排列方向交替地设置。栅极沟槽部40和虚设沟槽部30分别具有沿延伸方向延伸的长边部。本例的栅极沟槽部40具有两个长边部和将这两个长边部连接的短边部。短边部的至少一部分优选设为曲线状。通过将栅极沟槽部40的两个长边部的端部连接，从而能够缓和在长边部的端部的电场集中。栅极流道48可以在栅极沟槽部40的短边部与栅极导电部连接。
在晶体管部70中，虚设沟槽部30可以设置在栅极沟槽部40的长边部之间。在本例中，一个虚设沟槽部30在与半导体基板的上表面平行的平面内，设置在由长边部和短边部连续地设置的栅极沟槽部40的两个长边部之间。
半导体基板的台面部19可以具有从上表面分别设置到预先确定的深度的发射极区12、基区14、接触区15、多个积累层60和阱区11。多个积累层60可以具有一个以上的积累层。两个以上的积累层可以在深度方向上排列地设置。在本例中，多个积累层60具有第一积累层62、第二积累层64和第三积累层66。多个积累层60设置于比发射极区12和接触区15更靠下方的位置。因此，在图1中用虚线表示第一积累层62，在虚线上标记斜线来表示第二积累层64和第三积累层66。
在本例中，多个积累层60设置在位于栅极沟槽部40的长边部与虚设沟槽部30的长边部之间的台面部19-1。但是，在台面部19-2仅设置第一积累层62。多个积累层60中的几个可以在沟槽部的延伸方向上连续地设置。在本例中，第一积累层62从最接近阱区11的接触区15起在沟槽部的延伸方向上连续地设置。
与此相对，多个积累层60中的至少一个积累层虽然设置在发射极区12的至少一部分的下方，但可以不设置在接触区15的一部分区域的下方。该至少一个积累层可以不设置在沿沟槽部的延伸方向设置的各接触区15的一部分区域的下方。在本例中，第二积累层64和第三积累层66在沟槽部的延伸方向上以在接触区15的正下方中断的方式断续地设置。应予说明，本例的第二积累层64和第三积累层66在与半导体基板的上表面平行的XY平面内设置在相同的范围。
在本例中，多个积累层60中的第一积累层62在深度方向上设置在距离半导体基板的上表面最近的位置。即，第一积累层62在深度方向上设置在最浅的位置。与此相对，第三积累层66在深度方向上设置在最深的位置。第二积累层64在深度方向上设置在第一积累层62与第三积累层66之间。
这样，在本例中，第一积累层62设置在比第二积累层64和第三积累层66更大的范围。即，在本例中，在从上面观察半导体基板的情况下，本例的第一积累层62覆盖第二积累层64和第三积累层66。
本例的半导体装置100还具备设置在半导体基板的上表面的上方的栅极金属层50和发射电极52。栅极金属层50和发射电极52相互分开地设置。虽然在发射电极52和栅极金属层50与半导体基板的上表面之间设置层间绝缘膜，但是在图1中省略。本例的层间绝缘膜具有接触孔49、54和56。本例的接触孔49、54和56贯通该层间绝缘膜而设置。在图1中，在接触孔49、54和56填充点状符号来表示。
发射电极52可以经由接触孔54而与在半导体基板的上表面的发射极区12和接触区15接触。此外，发射电极52可以经由接触区15而与基区14电连接。此外，发射电极52可以通过接触孔56而与虚设沟槽部30内的虚设沟槽导电部连接。在发射电极52与虚设沟槽导电部之间可以设置有由掺杂有杂质的多晶硅等具有导电性的材料形成的连接部21。连接部21可以分别隔着绝缘膜设置在半导体基板的上表面。
栅极金属层50可以经由接触孔49而与栅极流道48接触。栅极流道48可以由掺杂有杂质的多晶硅等形成。栅极流道48可以在半导体基板的上表面与栅极沟槽部40内的栅极导电部连接。本例的栅极流道48不与虚设沟槽部30的虚设沟槽导电部连接。本例的栅极流道48从接触孔49的下方起设置到栅极沟槽部40的短边部。在栅极沟槽部40的短边部中，本例的栅极导电部在半导体基板的上表面露出，与栅极流道48接触。
发射电极52和栅极金属层50由包含金属的材料形成。例如，各电极的至少一部分区域由铝或铝-硅合金等形成。各电极可以在由铝等形成的区域的下层具有由钛和/或钛化合物等形成的势垒金属。通过设置势垒金属，能够降低铝原子向半导体基板扩散的情况。
此外，在各电极与半导体基板之间的接触孔49、54和56内可以设置有插塞。插塞可以具有与半导体基板接触的势垒金属和以与该势垒金属上接触的方式埋入形成的钨。在插塞中，钨与势垒金属可以相互接触。
发射电极52设置在阱区11、发射极区12、基区14、接触区15和沟槽部的上方。本例的阱区11设置在从沟槽部的短边部的附近起到位于栅极流道48的外侧的栅极金属层50的外侧端部为止的预先确定的范围。在半导体基板中阱区11的设置深度可以比沟槽部的深度深。沟槽部的与栅极金属层50接近的一部分区域可以设置在阱区11。虚设沟槽部30和栅极沟槽部40的延伸方向的端部的底可以被阱区11覆盖。
本例的台面部19具有基区14。基区14可以是掺杂浓度比接触区15低的第二导电型。本例的基区14是P-型。应予说明，在本例中，将第一导电型设为N型，将第二导电型设为P型。但是，在另一例中，也可以将第一导电型设为P型，将第二导电型设为N型。
台面部19在基区14的上表面具有掺杂浓度比基区14高的第二导电型的接触区15。接触区15以使接触区15的至少一部分位于半导体基板的上表面的方式选择性地设置在半导体基板内。本例的接触区15是P+型。应予说明，在图1中，未图示位于接触区15的下方的基区14。
此外，台面部19在基区14的上表面具有与接触区15相邻地设置的第一导电型的发射极区12。发射极区12也以使发射极区12的至少一部分位于半导体基板的上表面的方式选择性地设置在半导体基板内。本例的发射极区12具有比半导体基板的漂移层的第一导电型的掺杂浓度高的第一导电型的掺杂浓度。本例的发射极区12是N+型。
多个积累层60具有比半导体基板的漂移层的第一导电型的掺杂浓度高的第一导电型的掺杂浓度。在本例中，多个积累层60中的每一个积累层都是N+型。多个积累层60中的每一个积累层可以在预先确定的深度位置具有掺杂浓度的峰位置，且掺杂浓度以该峰位置为中心而向上下方向逐渐减小。因此，各个积累层能够在台面部19的深度方向上确定为不同的层。
接触区15和发射极区12分别从在X轴方向上彼此相邻的栅极沟槽部40起设置到虚设沟槽部30。本例的发射极区12和接触区15沿着沟槽部的延伸方向交替地设置。
接触孔54设置在接触区15和发射极区12的各区域的上方。接触孔54不设置在图1所示的与基区14和阱区11对应的区域。应予说明，阱区11是掺杂浓度比基区14高的第二导电型的区域。本例的阱区11是P+型的区域。
图2是示出图1的A-A截面处的一例的立体图。应予说明，为了容易理解，在图2中省略比半导体基板10的上表面92更靠上的构成和比半导体基板10的下表面94更靠下的构成。在图2中，追加示出半导体基板10、漂移层18、缓冲层20和集电极层22。
半导体基板10可以是硅基板、可以是碳化硅基板、可以是氧化镓基板、也可以是氮化镓等氮化物半导体基板等。本例的半导体基板10是硅基板。第一导电型的漂移层18可以设置在台面部19的下方。应予说明，本例的漂移层18是N-型。对于缓冲层20和集电极层22将在后面进行描述。
本例的台面部19-1从上表面92向下表面94依次具有N+型的发射极区12和P+型的接触区15、P-型的基区14、多个积累层60(在本例中，第一积累层62、第二积累层64和第三积累层66)。特别地，通过在台面部19-1的基区14与漂移层18之间设置多个积累层60，从而能够提高载流子注入增强效应(Injection Enhancement效应：IE效应)而降低Von。应予说明，本例的台面部19-2从上表面92向下表面94依次具有P+型的接触区15、P-型的基区14和第一积累层62。
如上所述，本例的第一积累层62遍及各沟槽部之间而设置，且在沟槽部的延伸方向上延伸地设置。与此相对，第二积累层64和第三积累层66遍及虚设沟槽部30与栅极沟槽部40之间而设置，且在沟槽部的延伸方向上离散地设置。最接近上表面92的第一积累层62的上部可以与基区14接触。此外，形成在最靠下表面94侧的第三积累层66的下部可以比沟槽部的底部的端部更接近上表面92侧。即，多个积累层60可以设置在比沟槽部的底部更靠上表面92侧的台面部19。
在本例中，由于设置多个积累层60，所以与仅设置第一积累层62的情况相比能够降低Von。进一步地，在本例中，第二积累层64和第三积累层66以在接触区15的一部分区域的下方间断的方式断续地设置。由此，与多个积累层60的全部层都像第一积累层62那样在沟槽部的延伸方向上连续的情况(全部层在延伸方向上连续的情况)相比，能够更高效地将载流子(在本例中为空穴)向接触区15排出。因此，与多个积累层60的全部层在延伸方向上连续的情况相比，能够降低作为IGBT的关断时的损耗的Eoff。这样，在本例中，能够改善Von和Eoff之间的权衡。
在接触区15的正下方为不连续的至少一个积累层可以是岛状积累层。在本说明书中，岛状积累层是指包括在与深度方向垂直的平面内分别离散地设置的多个积累区的层。此外，在本说明书中，多个积累区是指具有比漂移层18的N型掺杂浓度高的N型掺杂浓度的区域。设置为岛状的多个积累区分别设置在发射极区12的至少一部分的下方，但不设置在接触区15的一部分区域的下方而彼此分开。
在本例中，除了第一积累层62以外的全部积累层是岛状积累层。即，第二积累层64具有多个第二积累区64R，第三积累层66具有多个第三积累区66R。由此，与第二积累层64和第三积累层66在延伸方向上连续的情况相比，能够降低Eoff。
应予说明，在另一例中，如后所述也可以是第二积累层64在延伸方向上连续地设置，且第一积累层62和第三积累层66是岛状积累层。取而代之，也可以是第一积累层62和第二积累层64在延伸方向上连续地设置，且第三积累层66是岛状积累层。进一步地取而代之，也可以是第一积累层62、第二积累层64和第三积累层66全部是岛状积累层。
连续地设置的积累层和岛状积累层中的积累区的N型掺杂浓度可以具有漂移层18的掺杂浓度的10倍以上、30倍以上、100倍以上、或300倍以上的N型掺杂浓度。例如，本例的第一积累层62、第二积累区64R和第三积累区66R可以具有漂移层18的掺杂浓度的100倍以上的N型掺杂浓度。
此外，第三积累区66R中的N型掺杂浓度的深度方向上的峰值可以比第一积累层62和第二积累区64R中的N型掺杂浓度的深度方向上的峰值高。第一积累层62和第二积累区64R中的N型掺杂浓度的深度方向上的峰值可以是相同程度。深度方向上的峰浓度的位置可以通过对N型杂质进行离子注入时的加速能量来确定。
应予说明，漂移层18的掺杂浓度可以是在深度方向上位于沟槽部的下端与缓冲层20之间的掺杂浓度。漂移层18的掺杂浓度例如是在深度方向上位于沟槽部的下端与缓冲层20的中间位置的净掺杂浓度。漂移层18的掺杂浓度可以是预先确定的深度范围内的掺杂浓度的平均值。在一例中，漂移层18的掺杂浓度可以是从比栅极沟槽部40的下端靠下1μm的位置起到比漂移层18与缓冲层20的边界靠上1μm的位置为止的掺杂浓度的平均值。
在一个岛状积累层中，积累区之间的区域可以具有比积累区中的第一导电型的掺杂浓度低的第一导电型的掺杂浓度。例如，在第二积累层中，两个积累区64R之间的区域的N型掺杂浓度比第二积累区64R的N型掺杂浓度低。此外，在一个岛状积累层中，积累区之间的区域可以具有漂移层18中的第一导电型的掺杂浓度以上的掺杂浓度。例如，在第二积累层中，两个第二积累区64R之间的区域的N型掺杂浓度与漂移层18的N型掺杂浓度相同。因此，与贯通积累区而从下方向上方前进的情况相比，载流子能够更容易地贯通两个积累区之间的区域而从下方向上方前进。
此外，与栅极沟槽部40相邻的台面部19-1中的积累层的数量可以比两个虚设沟槽部30间的台面部19-2中的积累层的数量多。在本例中，台面部19-1的积累层的数量是三个(第一积累层62、第二积累层64和第三积累层66)。与此相对，台面部19-2中的积累层的数量是一个(仅第一积累层62)。
由此，与台面部19-2中的积累层的数量为台面部19-1的积累层的数量以上的情况相比，能够在关断时将载流子高效地从各虚设沟槽部30间的接触区15抽出。由此，能够降低Eoff。
应予说明，在另一例中，台面部19-2也可以不具有积累层。由此，与在台面部19-2设置一个积累层的情况相比，能够在关断时将载流子更高效地抽出。
在漂移层18的下表面设置N+型的缓冲层20。缓冲层20的掺杂浓度可以比漂移层18的掺杂浓度高。本例的缓冲层20包括在深度方向上具有多个掺杂浓度的峰的N+型的掺杂剂注入区域。缓冲层20可以作为防止从基区14的下表面扩散的耗尽层到达P+型的集电极层22的场截止层而发挥功能。
虚设沟槽部30和栅极沟槽部40从半导体基板10的上表面92贯通基区14而到达漂移层18。在俯视半导体基板10的上表面92时设置有发射极区12、接触区15、积累层和积累区中的至少一个的区域中，虚设沟槽部30和栅极沟槽部40也贯通这些区域而到达漂移层18。应予说明，沟槽部贯通掺杂剂注入区域并不限于以在形成掺杂剂注入区域之后形成沟槽部的顺序来制造。在形成沟槽部之后在沟槽部之间形成掺杂剂注入区域的情况也包含于沟槽部贯通掺杂剂注入区域中。
栅极沟槽部40具有设置在半导体基板10的栅极沟槽43、栅极绝缘膜42、和栅极导电部44。栅极绝缘膜42覆盖栅极沟槽43的内壁而设置。栅极绝缘膜42可以通过将栅极沟槽43的内壁的半导体进行氧化或氮化而形成。栅极绝缘膜42将栅极导电部44与半导体基板10进行绝缘。栅极导电部44在栅极沟槽43的内部设置在比栅极绝缘膜42更靠内侧的位置。栅极导电部44由多晶硅等导电材料形成。从栅极金属层50向栅极导电部44提供栅极电位。
栅极导电部44的一部分在排列方向上与基区14相对。基区14中的与栅极导电部44相对的部分可以作为沟道形成区域而发挥功能。如果在栅极导电部44施加预先确定的电压，则在基区14中的与栅极沟槽43接触的界面的表层形成沟道。
虚设沟槽部30可以具有与栅极沟槽部40同样的结构。虚设沟槽导电部34在深度方向上可以具有与栅极导电部44相同的长度。虚设沟槽部30具有设置在半导体基板10的虚设沟槽33、虚设沟槽绝缘膜32和虚设沟槽导电部34。虚设沟槽绝缘膜32覆盖虚设沟槽33的内壁而设置。虚设沟槽绝缘膜32将虚设沟槽导电部34与半导体基板10进行绝缘。虚设沟槽导电部34设置在虚设沟槽33的内部，且设置在比虚设沟槽绝缘膜32更靠内侧的位置。虚设沟槽导电部34可以由与栅极导电部44相同的材料形成。可以从发射电极52向虚设沟槽导电部34提供发射极电位。
图3是示出图1的B-B截面处的一例的截面图。B-B截面是通过发射极区12的XZ截面。在图3中，追加示出层间绝缘膜38、发射电极52和集电电极24。在图3中，栅极沟槽部40和虚设沟槽部30在半导体基板10的上表面92被层间绝缘膜38覆盖。层间绝缘膜38将栅极导电部44和虚设沟槽导电部34相对于发射电极52电绝缘。应予说明，如上所述，虚设沟槽导电部34通过设置在层间绝缘膜38的接触孔56而与发射电极52电连接。
发射电极52与半导体基板10的上表面92上和层间绝缘膜38上接触。集电电极24与半导体基板10的下表面94下接触。发射电极52和集电电极24由金属等导电材料形成。
图4是示出图1的C-C截面处的一例的截面图。C-C截面是通过台面部19-1的接触区15，且通过两个第二积累区64R之间的区域和两个第三积累区66R之间的区域的XZ截面。因此，在C-C截面中仅示出第一积累层62，未示出第二积累层64和第三积累层66。
图5的(A)、图5的(B)和图5的(C)分别是Y轴方向的单位结构长度的比较例1、比较例2和第一实施方式的立体图。图5与第一实施方式的A-A截面(图2)对应。即，在图5中示出相邻的两个虚设沟槽部30和一个栅极沟槽部40。
图5的(A)示出仅具有第一积累层62的比较例1。与此相对，图5的(B)示出多个积累层60具有三个积累层，且其全部层在延伸方向上连续的比较例2。图5的(C)示出作为第一实施方式的本例。
Y轴方向的单位结构长度可以是Y轴方向上的发射极区12与接触区15的长度之和的一半长度。在本例中，Y轴方向的单位结构长度是1.4[μm]。本例的Y轴方向的单位结构长度仅是一个例子，当然可以根据设计和规格来进行各种变更。应予说明，图5的(C)中的(LCHS)/2是指本例的积累区的Y轴方向的长度的一半。
图6A是示出低电流导通时的Vge和Vce的模拟的图。纵轴的左侧是Vce[V]，纵轴的右侧是Vge[V]。横轴是时间[s]。Vge是栅极金属层50与发射电极52之间的电位差，Vce是集电电极24与发射电极52之间的电位差。在本例中，发射电极52被接地。
用点线来表示图5的(A)(即，比较例1)中的Vge和Vce，并用虚线来表示图5的(B)(即，比较例2)中的Vge和Vce。此外，用实线来表示图5的(C)(即，本例)中的Vge和Vce。应予说明，在本例中，示出将LCHS/2设为0.2[μm](本例1)、0.6[μm](本例2)、1.0[μm](本例3)的情况。
如图6A所示，在时间1.00E-5[s]，在栅极金属层50施加正电位。比较例1中的Vge在暂时上升到约8.0[V]之后，在时间1.03E-5[s]之前稳定在7[V]左右。在以后将Vge这样地瞬间增大的情况称为“瞬增(Rapid spike)”。比较例1中的Vge直到时间1.04E-5[s]为止保持在约7[V]，在从时间1.04E-5[s]之后，电位逐渐上升。应予说明，虽然比较例1的Vge暂时稳定在约7[V]的恒定值，但将该Vge为恒定值的期间称为米勒平台。
比较例1中的Vce的电压减小率dV/dt的大小(绝对值)在从时间1.01E-5[s]起到时间1.02E-5[s]约为23000[V/μs]。直到低于40[V]为止，Vce大致维持该dV/dt。
比较例2中的Vge在暂时瞬增到约8.0[V]之后，在时间1.03E-5[s]之前稳定在约7[V]。但是，比较例2中的Vge的瞬增值比比较例1低。此外，在比较例2中，Vce为200[V]以下的dV/dt约为8800[V/μs]，是比较例1的1/3以下。
本例中的Vge也在暂时瞬增到约8.0[V]之后，在时间1.03E-5[s]之前稳定在约7[V]。但是，在本例中，Vce的dV/dt在从电压以最大的减小率开始下降的约1.015E-5[s]起到约1.02E-5[s]附近分别为与比较例2接近的值。之后，dV/dt的大小逐渐减小。
这样，在本例和比较例2中，与比较例1相比能够抑制dV/dt。dV/dt的绝对值越大，则在半导体装置100中产生的电磁噪声变得越大。在本例和比较例2中，能够降低由dV/dt引起的电磁噪声，这一点也比比较例1有利。
低电流导通时的初期的电流的主体不是空穴电流而是电子电流。低电流导通时的初期是指从栅极电压Vge即将达到阈值电压之前起到进入Vge大致为阈值电压的值且恒定的米勒平台之前的期间。如果Vge接近阈值电压，则在基区14中开始形成沟道，电子开始向漂移层18注入。因此，如果Vge接近阈值电压，则Vce开始急剧下降。
如果注入到漂移层18的电子到达集电极层22，则空穴开始从集电极层22注入到缓冲层20和漂移层18。空穴集中在栅极沟槽部40与虚设沟槽部30各自的下端。但是，由于虚设沟槽导电部34与发射电极52为相同电位，所以在虚设沟槽部30的附近特别地集中有空穴。即，在虚设沟槽部30的附近形成空穴的反转层。
空穴从虚设沟槽部30积累到栅极沟槽部40的下端。由于该空穴分布而在低电流导通时向栅极沟槽部40的下端附近流通有位移电流。
由空穴的积累引起的位移电流对栅极导电部44进行充电。可认为该栅极导电部44的充电引起Vge的瞬增。该位移电流越大，则栅极导电部44越快被充电，因此，栅极导电部44的电位更快速地上升。其结果是，栅极导电部44的电位瞬间超过栅极阈值。由此，开始注入大量的电子和空穴，集电极-发射极间电流增大。
根据由集电极-发射极间电流的增大而产生的电流变化率，Vce的电压减小率(dV/dt)增大。位移电流越大，则电流变化率变得越大。由此，dV/dt变大。
在比较例1中，与比较例2和本例相比，积累层的数量少。可是，如上所述在虚设沟槽部30充分积累载流子的结果是，在比较例1、比较例2和本例三者中，比较例1的位移电流最大。因此，在该三者中比较例1的dV/dt最大。此外，为了抑制dV/dt也考虑增加栅极电阻Rg，但在增加Rg时，导通损耗Eon变大，因此不优选。
与此相对，比较例2和本例的积累层遍及从基区14的正下方到虚设沟槽部30的底部附近而设置有多个。由此，与比较例1相比，能够抑制在虚设沟槽部30的侧部使空穴密集。应予说明，在虚设沟槽部30的底部附近，与比较例1同样地使空穴密集。但是，在比较例2和本例中，在虚设沟槽部30的底部和侧部集中的载流子的数量比比较例1少。作为结果，在比较例2和本例中，流向栅极导电部44的位移电流变得比比较例1足够小。由此，在比较例2和本例中，与比较例1相比能够减小dV/dt。
比较例2在台面部19-1和19-2中在沟槽部的延伸方向上连续地具有积累层。与此相对，在本例的台面部19-1中，虚设沟槽部30的侧部相对于栅极沟槽部40露出。即，通过在比较例2中连续的多个积累层60积累的载流子可以形成位移电流，本例中露出的虚设沟槽部30的侧部可以形成位移电流。虽然详细内容在后面进行描述，但通过调整本例的LCHS的长度，有时能够使dV/dt比比较例2小。
除此之外，在本例中，在台面部19-1中的接触区15的一部分的正下方，离散地设置有第二积累层64和第三积累层66。因此，在关断时，载流子通过相邻的两个第二区域64R之间和相邻的两个第三区域66R之间而与比较例2相比更多地从台面部19-1向接触区15排出。此外，与比较例2相比载流子更多地从台面部19-2向接触区15排出。因此，本例与比较例2相比能够降低Eoff。
应予说明，本例的台面部19-2作为积累层或积累区而仅具有第一积累层62。但是，在另一例中，台面部19-2也可以具有数量比台面部19-1少的积累层和积累区，或者数量比台面部19-1少的积累层或积累区。例如，在如本例那样台面部19-1具有一个积累层和两个积累区的情况下，台面部19-2可以具有一个积累层和一个积累区。
图6B是示出具备第一积累层62、第二积累层64和第三积累层66的半导体装置100的导通时的电子电流和位移电流的图。通过沟道的电子在第一积累层62中沿排列方向(X轴方向)前进。但是，在本例中，在第一积累层62的下方设置有第二积累层64和第三积累层66。
在本例中，从第一积累层62直接流向第二积累层64的路径对于电子电流的阻抗，比从第一积累层62的中央附近返回到栅极沟槽部40附近而流向第二积累层64的路径对于电子电流的阻抗低。同样地，从第二积累层64直接流向第三积累层66的路径对于电子电流的阻抗，比从第二积累层64的中央附近返回到栅极沟槽部40附近而流向第三积累层66的路径对于电子电流的阻抗低。
在第一积累层62与第二积累层64之间以及第二积累层64与第三积累层66之间中的、与栅极沟槽部40相邻的空穴高浓度区87容易积累空穴。此外，通过使电子电流不在栅极沟槽部40附近流通而在台面部19中央附近流通，从而促进空穴向空穴高浓度区87的积累。因此，促进电子电流流向台面部19中央附近。在图6B中，示意性地示出积累了空穴的空穴高浓度区87，但空穴高浓度区87也可以仅存在于栅极沟槽部40与半导体基板10的边界附近。
如上所述，本例的电子电流不返回到栅极沟槽部40附近，而是在被栅极沟槽部40与虚设沟槽部30所夹的台面部19的中央附近向下方前进。即，本例的电子电流不在栅极沟槽部40附近流通而是在台面部19的中央附近流通。该电子电流在台面部19的中央附近流通的效果是通过将第一积累层62、第二积累层64和第三积累层66沿深度方向排列而产生的。
如果电子电流在台面部19的中央附近流通，则台面部19的底部附近的空穴分布在台面部19中央附近被切断。因此，比电子电流的路径更靠虚设沟槽部30侧的空穴不流向栅极沟槽部40侧。该台面部19中央部的空穴分布的切断抑制在栅极沟槽部40的下端的空穴的积累。其结果是，能够减小位移电流。由于能够减小位移电流，所以栅极导电部44的充电也变小，还抑制栅极电压Vge的瞬间增大。由此，也能够抑制集电电极24与发射电极52之间的电压减小率(dV/dt)。
图6B的例子中的空穴分布可认为是由于栅极沟槽部40与虚设沟槽部30间的空穴分布被电子电流切断而产生的。此外，由于该空穴分布，而在导通时能够降低从虚设沟槽部30的下端附近流向栅极沟槽部40的下端附近的位移电流。
应予说明，第二积累层64和第三积累层66可以不与虚设沟槽部30接触。在此情况下，空穴能够存在于从虚设沟槽部30的下端起到在虚设沟槽部30的侧部的第一积累层62的正下方。在第二积累层64和第三积累层66不与虚设沟槽部30接触的情况下，能够促进关断时的空穴向发射电极52的抽出。
图6C是示出导通时的集电极电流Ic的波形例的图。波形103表示第一积累层62、第二积累层64和第三积累层66都未设置的情况下的集电极电流Ic。波形104表示未设置第二积累层64和第三积累层66而设置了第一积累层62的情况下的集电极电流Ic。由于第一积累层62设置在基区14的附近，所以使栅极-集电极间的负电容增大。因此，导通时的集电极电流Ic的di/dt增大。通过不设置第二积累层64和第三积累层66而设置第一积累层62，从而能够改善导通电压与关断损耗之间的权衡。但是，在仅设置第一积累层62的情况下，与设置第一积累层62、第二积累层64和第三积累层66的情况相比，导通时的di/dt增大。然而，如果为了应对此情况而通过增大栅极电阻来抑制di/dt增大，则导致导通损耗增大。
波形101表示不设置第二积累层64而设置了第一积累层62和第三积累层66的情况下的集电极电流Ic。由于第三积累层设置在远离基区14的位置，所以使栅极-集电极间的电容增大。因此，导通时的集电极电流Ic的di/dt减小。因此，能够改善导通电压与关断损耗之间的权衡，同时降低导通损耗。
波形102表示设置了第一积累层62、第二积累层64和第三积累层66的情况下的集电极电流Ic。通过设置第二积累层64，使栅极-集电极间的电容进一步增大。因此，能够改善导通电压与关断损耗之间的权衡，同时进一步降低导通损耗。
图7的(A)和图7的(B)是示出图2的YZ面的图。图7的(A)和
图7的(B)中，沟槽部的延伸方向上的发射极区12的底部区域的长度L0与该延伸方向上的多个积累区各自的长度LCHS之间的关系不同。应予说明，本例的发射极区12的底部区域是指在半导体基板10的内部，不与接触区15直接接触且与基区14直接接触的区域。
此外，在本例中，将在半导体基板10的内部，不与发射极区12直接接触且与基区14直接接触的区域设为接触区15的底部区域。在本例中，将接触区15的底部区域的Y轴方向的长度记为L1。应予说明，在一例中，L0＝1.1[μm]，L1＝1.7[μm]，但是当然可以根据设计和规格来对L0和L1的值进行各种变更。
在图7的(A)中，积累区的长度LCHS比底部区域的长度L0长。即，在从下表面94朝向上表面92的方向上，第二积累区64R和第三积累区66R覆盖发射极区12。在图7的(A)的例子中，LCHS/L0比1大。由于越增大LCHS/L0则越容易积累载流子，所以能够减小Von。
与此相对，在图7的(B)中，积累区的长度LCHS比底部区域的长度L0短。即，在从上表面92朝向下表面94的深度方向上，发射极区12覆盖第二积累区64R和第三积累区66R。在图7的(B)的例子中，LCHS/L0比1小。由于越减小LCHS/L0则越容易将载流子向接触区15排出，所以能够减小Eoff。应予说明，如图7所示，第二积累区64R和第三积累区66R的延伸方向(Y方向)的端部可以是球面等曲面状。如前所述，第二积累层64和第三积累层66是通过将n型的掺杂剂选择性地进行离子注入而形成的。在该离子注入中，由抗蚀剂掩模遮挡的端部的掺杂浓度分布遵从高斯分布。因此，由抗蚀剂掩模遮挡的端部能够成为曲面而不是矩形状。
图8的(A)是示出Von相对于LCHS/L0的模拟结果。图8的(B)是示出dV/dt相对于LCHS/L0的模拟结果。图8的(C)是示出Eoff相对于LCHS/L0的模拟结果。图8的(A)、图8的(B)和图8的(C)的横轴是共用的，是LCHS/L0。图8的(A)的纵轴是Von[V]。图8的(B)的纵轴是用LCHS＝0(即，上述的比较例1)的情况下的dV/dt的值分别进行标准化而得到的dV/dt的值。图8的(C)的纵轴是Eoff[mJ]。
应予说明，LCHS/L0＝0与上述比较例1相当，LCHS/L0＝2.55与上述比较例2相当。两者之间对应于上述的本例。如图8的(A)所示，随着LCHS/L0变得越大，则Von变得越小。这是根据随着LCHS/L0越增大则一个积累层中的积累区的面积变得越大而得知的。
如图8的(B)所示，在LCHS/L0＝0时，dV/dt最高。这可认为是由上述的位移电流引起的。与此相对，随着LCHS/L0变大，dV/dt变小。但是，在LCHS/L0＝2.55时稍微上升。LCHS/L0＝2.55的dV/dt与LCHS/L0＝1.82的dV/dt大致相同。即，定量地得知如本例那样至少具有一层在接触区15的正下方分开的积累层能够使dV/dt小于比较例2。
此外，如图8的(C)所示，随着LCHS/L0变得越小，则Eoff变得越小。这是由于LCHS/L0变得越小，则载流子的积累效应变得越弱，所以关断时的尾电流减小，由此关断时的损耗减小。
本例的LCHS/L0可以为0.36以上，也可以为0.4以上。此外，LCHS/L0可以为2.5以下，也可以为2.2以下。应予说明，LCHS/L0也可以设为比{1+(L1/L0)}小。在一例中，LCHS/L0可以满足0.5≤LCHS/L0≤2。由此，与比较例1相比能够降低Von和dV/dt，与比较例2相比能够降低Eoff。
进一步地，LCHS/L0可以满足1.45<LCHS/L0<2.54，也可以满足1.82≤LCHS/L0<2.54。由此，除了与比较例1进行比较的Von和dV/dt以及与比较例2进行比较的Eoff的各优势之外，与比较例2相比还能够降低dV/dt。
图9是示出Eoff相对于Vce的模拟结果。横轴表示IGBT导通时的集电极-发射极间饱和电压Vce(sat.)[V]。纵轴表示Eoff[mJ]。图9中的各点与图5的(A)～(C)的各点对应。在图9中位于最靠下的位置的点与比较例1(图5的(A)，LCHS/L0＝0)对应。在图9中位于最靠上的位置的点与比较例2(图5的(B)，LCHS/L0＝2.54)对应。
位于与比较例1对应的点和与比较例2对应的点之间的六个点与本例(图5的(C))对应。本例的六个点中，按从下向上的顺序，图8所示的LCHS/L0变大。应予说明，通过各点的线段是在各例中通过改变集电极层22的浓度来使Vce(sat.)变化的情况下的Eoff的计算值。
通常，Vce(sat.)与Eoff处于权衡的关系。例如，在比较例1中，Eoff相对低，但Vce(sat.)相对高。与此相对，在比较例2中，Vce(sat.)相对低，但Eoff相对高。在本例中，能够通过适度降低Vce(sat.)和Eoff，从而改善两者的权衡。
图10是示出半导体装置100的制造方法的一例的流程图。首先，在工序S100中，形成半导体基板10的上表面92附近的上表面结构。在工序S100中，包括形成发射极区12和基区14的掺杂剂注入区域形成步骤。基区14可以通过注入磷等掺杂剂而形成。此外，在工序S100中，包括在掺杂剂注入区域形成步骤之后形成各沟槽部的沟槽部形成步骤。此外，在工序S100中，包括形成覆盖各沟槽部的层间绝缘膜38的层间绝缘膜形成步骤。
接下来，在工序S110中，在半导体基板10和层间绝缘膜38的上方整体形成势垒金属。接下来，在工序S120中，从半导体基板10的上表面92注入质子或磷而形成第二积累层64和第三积累层66。在S120中，使注入质子的射程不同而进行多次质子注入。注入的质子的一部分施主化而形成第二积累层64和第三积累层66。在此情况下，在第二积累层64和第三积累层66作为掺杂剂而含有氢。此外，在工序S120中，也可以从半导体基板10的下表面94注入质子。
质子与磷离子等相比能够容易地注入到深的位置，且注入位置的偏差也小。通过使用质子，与使用磷的情况相比，能够更容易地形成积累层。此外，由于能够陡峭地形成积累层的掺杂浓度分布的峰，所以能够容易地形成具有狭窄的深度宽度的积累层。此外，通过在形成势垒金属之后从半导体基板10的上表面92注入质子，从而能够抑制质子或氢从半导体基板10的上表面92脱离。
接下来，在工序S122中，在半导体基板10的上表面92涂覆抗蚀剂而将该抗蚀剂图案化为预先确定的形状。接下来，在工序S124中，向半导体基板10注入质子或磷，以形成第一积累层62。在本例中，注入质子。接下来，在工序S126中，在磷的情况下以800℃～1000℃左右的温度进行退火而使磷活化，在质子的情况下以350℃～450℃左右的温度进行退火而使质子活化。在本例中以与质子对应的范围的温度进行退火。
接下来，在工序S130中，形成发射电极52。发射电极52可以通过溅射而形成。在溅射时，可以将半导体基板10的温度设为350℃～450℃左右。因此，可以省略质子注入后的退火，取而代之，在形成发射电极52时使质子活化。应予说明，可以将工序S120和工序S130的顺序进行调换。通过在形成发射电极52之后注入质子，能够进一步抑制质子从半导体基板10的上表面脱离。此外，也可以在形成发射电极52之后，向半导体基板10照射氦离子或电子束而调整载流子寿命。
接下来，在工序S140中，研磨半导体基板10的与上表面92相反侧的面而调整半导体基板10的厚度。半导体基板10的厚度根据半导体装置100所应该具有的耐压来设定。
接下来，在工序S150中，形成半导体基板10的下表面94附近的下表面结构。下表面结构是指例如集电极层22。接下来，在工序S160中，从半导体基板10的下表面94注入质子而形成缓冲层20。接下来，在工序S170中，对半导体基板10进行退火而使注入到缓冲层20的质子活化。
对于缓冲层20，可以使深度位置不同而进行多次质子注入。由此，在缓冲层20的深度方向上的掺杂浓度分布形成多个峰。在缓冲层20的掺杂浓度分布中，从半导体基板10的下表面94观察而处于最深位置的峰值比处于第二深的位置的峰值大。通过这样的方法能够制造半导体装置100。
在另一制造方法的例子中，也可以将第一积累层62的掺杂剂设为磷。在此情况下，可以在工序S100中注入掺杂剂而形成第一积累层62。由于第一积累层62形成在较浅的位置，所以能够以磷来形成。与此相对，第二积累层64和第三积累层66形成在较深的位置。通过将第二积累层64和第三积累层66的掺杂剂设为氢，从而能够容易地形成第二积累层64和第三积累层66，此外，能够使深度方向的宽度狭窄。
此外，在另一制造方法中，也可以使用磷作为第二积累层64和第三积累层66中的至少一者的掺杂剂。例如，将距离第一积累层62最近的第二积累层64的掺杂剂设为磷。在此情况下，可以在工序S100中在第二积累层64的位置注入掺杂剂。在工序S100中，可以在向基区14注入磷之后，进行3个小时左右的1000℃以上且1200℃以下、例如1150℃左右的退火。
接下来，在第一积累层62和第三积累层66的位置注入磷。此时，可以将注入到更深的位置的磷离子的化合价设置得更高。由此，即使不那么提高加速电压，也能够将磷离子注入到深的位置。在注入磷之后，进行比基区14的退火温度低且时间短的退火。以900℃以上且1100℃以下、例如1000℃左右进行30分钟左右退火。其他工序与图10所示的工序相同。
图11A是示出第一变形例中的图2的YZ面的图。本例将第二积累层64在沟槽部的延伸方向上连续地设置。这一点与第一实施方式不同。
图11B是示出第二变形例中的图2的YZ面的图。在本例中，第一积累层62和第三积累层66设置在发射极区12的至少一部分的下方，但不设置在接触区15的一部分区域的下方。这样，在本例中，第一积累层62是包括多个第一积累区62R的岛状积累层。此外，在本例中，第二积累层64在沟槽部的延伸方向上连续地设置。这一点与第一实施方式不同。
图11C是示出第三变形例中的图2的YZ面的图。在本例中，第一积累层62、第二积累层64和第三积累层66设置在发射极区12的至少一部分的下方，但没有设置在接触区15的一部分区域的下方。这样，在本例中，全部的积累层都是包括多个积累区的岛状积累层。
在图11A～图11C的例子中，也能够得到在图1～图10中说明的有利效果。应予说明，在各积累区62R、64R和66R的底部区域具有上述的LCHS的长度的情况下，可以得到与上述的LCHS/L0的数值范围内的模拟结果同样的结果。此外，在图11A～图11C中，示出了积累层的数量为三个的例子，但也可以适用于积累层的数量为三个以上的情况。
图12是第二实施方式中的与图1的A-A截面对应的立体图。在本例中，在晶体管部70中的两个虚设沟槽部30之间的台面部19-2不设置积累层。即，在本例的晶体管部70的台面部19-2中，不仅不设置第二积累层64和第三积累层66，也不设置第一积累层62。由此，与在台面部19-2设置第一积累层62的第一实施方式相比，能够在IGBT的关断时将载流子更高效地抽出。由此，能够进一步降低Eoff。在其他方面，本例与第一实施方式相同，能够得到与第一实施方式相同的有利效果。
图13是局部示出第三实施方式中的半导体装置100的上表面的图。本例的发射极区12包括与延伸方向平行地延伸的条纹形状部分和沿排列方向延伸的部分。该沿排列方向延伸的部分以在延伸方向上分开的方式等间隔地设置有多个。由此，多个接触区15以在延伸方向上相互分开的方式等间隔地设置。本例在这一点与第一实施方式不同，但在其他方面与第一实施方式相同。
图14是示出第三实施方式的D-D截面处的一例的立体图。图14与图12的立体图对应。在本例的台面部19-1中，也是多个积累层60中的至少一个积累层设置在发射极区12的至少一部分的下方，但不设置在接触区15的一部分区域的下方。此外，在台面部19-2仅设置第一积累层62。在该构成中，也能够得到与第一实施方式相同的有利效果。此外，也可以将本例与第一实施方式的变形例(图11A～图11C)或第二实施方式进行组合。
图15A是局部示出第四实施方式的半导体装置100的上表面的图。在本例中，明确示出二极管部80。这一点与第一实施方式不同。二极管部80可以是在有源区中与设置阴极层82的区域一致的下表面94的区域或者在有源区中将阴极层82相对于上表面92垂直地进行投影而得到的假想的区域。在本例的二极管部80中设置有晶体管部70的虚设沟槽部30。
此外，在本例的晶体管部70中，在与二极管部80的边界设置有多个虚设沟槽部30。在二极管部80中的位于晶体管部70侧的端部的虚设沟槽部30与晶体管部70中的位于二极管部80侧的端部的栅极沟槽部40之间的、晶体管部70的边界区域可以设置多个台面部19。边界区域中的该多个台面部19可以包括一个以上的边界台面部19-3。在本例的边界区域中，配置有三个台面部19。三个台面部19中的一个是与栅极沟槽部40相邻的台面部19-1，两个是边界台面部19-3。
本例的边界台面部19-3包括距离二极管部80相对远的边界台面部19-3A和距离二极管部80相对近的边界台面部19-3B。本例的边界台面部19-3A是与台面部19-2相同的构成。即，该边界台面部19-3A在未图示的基区14上具有接触区15。该接触区15在上表面92露出。在X轴方向上夹着边界台面部19-3A的两根沟槽部是虚设沟槽部30。因此，与边界台面部19-3A相邻的台面部19-1的发射极区12在X轴方向上与虚设沟槽部30接触。另一方面，距离二极管部80相对近的边界台面部19-3B与二极管部80的台面部19-4同样地，基区14在半导体基板10的上表面92露出。
在二极管部80中，接触孔54设置在接触区15和基区14的上方。本例的接触孔54不设置在二极管部80的台面部19-4中的多个基区14中的、最接近栅极金属层50的基区14的上方。在本例中，晶体管部70的接触孔54与二极管部80的接触孔54在延伸方向上具有相同的长度。
二极管部80的台面部19-4具有在上表面92露出的P-型的基区14。接触区在台面部19-4的上表面92以沿着延伸方向被基区14所夹的方式在上表面92露出。应予说明，二极管部80的台面部19可以具有多个积累层60，也可以不具有多个积累层60。在本例中，二极管部80的台面部19在Z轴方向上具有一个第一积累层62。此外，与晶体管部70同样地，第一积累层62遍及各虚设沟槽部30之间而设置，且在沟槽部的延伸方向上延伸地设置。进一步地，在设置第二积累层64和第三积累层66的情况下，第二积累层64和第三积累层66可以遍及各虚设沟槽部30之间而设置，且在沟槽部的延伸方向上离散地设置。
应予说明，虽然未图示，但可以在接触孔54的下方的基区14的上表面附近，设置比接触区15浅的P型的高浓度区。该P型的高浓度区降低基区14与发射电极52的接触电阻。特别地，在形成插塞的情况下，接触电阻的降低效果大。
二极管部80的虚设沟槽部30中的虚设沟槽导电部34可以经由连接部25和设置在连接部25上的接触孔56而与发射电极52连接。连接部25可以是与连接部21相同的材料。接触孔56是设置在层间绝缘膜38的接触孔。
图15B是示出图15A的E-E截面处的一例的截面图。E-E截面是通过发射极区12的XZ截面。在图15B中，追加示出层间绝缘膜38、发射电极52和集电电极24。
二极管部80在漂移层18的下方具有缓冲层20。缓冲层20可以是与晶体管部70共用的层。此外，二极管部80在缓冲层20的下方具有N+型的阴极层82。阴极层82可以是设置在与晶体管部70的集电极层22相同的深度位置的层。由此，二极管部80可以作为在逆变器等电力转换电路中在其他半导体装置的晶体管部70关断时流通反向导通的续流电流的续流二极管(Free Wheeling Diode，FWD)而发挥功能。
在边界台面部19-3A和边界台面部19-3B的下方设置在半导体基板10的下表面94露出的集电极层22。该集电极层22可以是从晶体管部70延伸的集电极层22。半导体基板10在二极管部80中具备在下表面94露出的阴极层82。由于集电极层22延伸到边界台面部19-3B的下表面94，所以能够确保与边界台面部19-3A相邻的台面部19-1的发射极区12和二极管部80的阴极层82之间的距离。此外，如上所述，该台面部19-1的发射极区12在X轴方向上与虚设沟槽部30接触。基于以上内容，能够防止从晶体管部70的栅极结构部注入到漂移层18的电子流出到二极管80的阴极层82。
进一步地，与将阴极层82设置到边界台面部19-3A的正下方的情况相比，在本例中，还能够加长边界台面部19-3A的接触区15与二极管部80的阴极层82之间的距离。由此，能够在二极管部80导通时，抑制空穴从掺杂浓度比基区14高的接触区15向阴极层82的注入。
应予说明，也可以将本例的发射极区12和接触区15如第二实施方式那样设为条纹形状。在此情况下，可以与该变形对应地适当变更接触孔54的形状。此外，也可以将本例与第一实施方式的变形例(图11A～图11C)或第三实施方式进行组合。
图16是示出图15B的a-a截面和b-b截面处的掺杂浓度分布的一例的图。a-a截面是晶体管部70的台面部19-1处的截面，b-b截面是二极管部80的台面部19-4处的截面。
在晶体管部70中的多个积累层60中的每一个积累层和二极管部80中的第一积累层62中，半导体基板10的深度方向上的掺杂浓度分布至少具有一个峰。在积累层在半导体基板10的深度方向上形成有多个的情况下，积累层在该深度方向的掺杂浓度分布中具备多个峰(极大值)和在深度方向上被该多个峰所夹的位置的极小值。换言之，可以将多个极小值之间的区域看作一个积累层。一个以上的积累层中的每一个积累层都可以通过从上表面92或下表面94注入杂质而形成。
在图16中，示出从发射极区12到漂移层18的上端附近的掺杂浓度分布。如图16所示，表示掺杂浓度的图的纵轴是对数轴。纵轴中的一个刻度表示10倍。在本说明书中，掺杂浓度是指施主化或受主化的掺杂剂的浓度。图16所示的掺杂浓度与施主和受主的浓度差对应。
在图16的例子中，晶体管部70具有第一积累层62、第二积累层64和第三积累层66。将第一积累层62的掺杂浓度设为D1，将第二积累层64的掺杂浓度设为D2，将第三积累层66的掺杂浓度设为D3。掺杂浓度D1～D3(和后述的D4)的值可以使用峰值。
此外，各个积累层的边界处的掺杂浓度Dv是积累层的掺杂浓度分布的极小值。在本例中，掺杂浓度Dv比漂移层18的掺杂浓度Dd大。掺杂浓度Dv可以是掺杂浓度D1的1/10以下，也可以是掺杂浓度D1的1/100以下。
在多个积累层60中，各个积累层的边界也可以存在多个。各个积累层的边界处的掺杂浓度的极小值(Dv)也可以存在多个。多个掺杂浓度的极小值(Dv)可以是各不相同的值。在本例中，两个掺杂浓度Dv为大致相同的值。多个掺杂浓度的极小值(Dv)可以沿着从上表面侧向下表面侧的深度方向减小。
在基区14与第一积累层62的pn结处，基区14的掺杂剂浓度(在本例中为受主浓度)与第一积累层62的掺杂剂浓度(在本例中为施主浓度)相等。将在该受主浓度与施主浓度相等的位置J1的受主浓度或施主浓度设为Dj。处于位置J1的受主浓度或施主浓度Dj可以比多个掺杂浓度的极小值Dv中的至少一个低。由此，在栅极电压超过栅极阈值而有电子流通时，在台面部19中对于电子的阻抗变低，因此能够使电子电流容易在台面部的中央部流通。
此外，处于位置J1的受主浓度或施主浓度Dj也可以比多个掺杂浓度的极小值Dv中的至少一个高。由此，即使多个积累层60的沿着深度方向的积分浓度变得过高，也能够抑制关断时的电场强度的增大。
本例的二极管部80的各台面部19具有一个积累层(第一积累层62)。将第一积累层62的掺杂浓度设为D4。但是，在二极管部80的各台面部19中形成在深度方向上的积累层的数量可以比在晶体管部70的各台面部19中形成在深度方向上的积累层的数量少。由此，能够容易地使二极管部80的各台面部19中的一个以上的积累层的积分浓度比晶体管部70的各台面部19中的一个以上的积累层的积分浓度小。
二极管部80的积累层可以设置在与晶体管部70的某一积累层相同的深度位置。各层的深度位置可以是该层的掺杂浓度分布中的峰位置。在本例中，晶体管部70的第一积累层62设置在与二极管部80的第一积累层62相同深度的位置。应予说明，所谓的相同的深度位置可以具有预定的误差。例如，即使峰的位置具有包括该峰的山形的掺杂浓度分布的半峰宽的10％以内的误差，也可以看作相同的深度位置。通过将各个层形成在相同的深度位置，从而容易简化制造工序。
此外，二极管部80的积累层的掺杂浓度可以与在晶体管部70中设置在相同深度的积累层的掺杂浓度相等。这里掺杂浓度可以是该层中的掺杂浓度的峰值。在本例中，二极管部80的第一积累层62的掺杂浓度D4与晶体管部70的第一积累层62的掺杂浓度D1相等。应予说明，所谓的掺杂浓度相等可以具有预定的误差。例如，即使掺杂浓度具有10％以内的误差，也能够作为相同的掺杂浓度。
这样，通过使二极管部80的积累层的深度位置和掺杂浓度与晶体管部70的某一积累层相同，从而能够在与晶体管部70的积累层相同的制造工序中形成二极管部80的积累层。因此，能够简化制造工序。
晶体管部70的各台面部19中的多个积累层60中的某一积累层的掺杂浓度可以比形成在不同的深度位置的其他积累层的掺杂浓度高。在本例的晶体管部70中，设置在最深位置的第三积累层66的掺杂浓度D3比晶体管部70的其他积累层中的任一积累层的掺杂浓度(D1、D2)高。掺杂浓度D3可以是掺杂浓度D1的3倍以上且7倍以下的程度。掺杂浓度D1和D2可以相同。
应予说明，在晶体管部70的各台面部19中的多个积累层60中，多个掺杂浓度Dv可以随着从上表面92起变深而变低。掺杂浓度Dv相对于峰浓度D1、D2、D3来说相当于掺杂浓度分布的谷。通过使多个掺杂浓度的谷的浓度相对于深度方向而变低，从而能够将栅极-集电极间的电容调节为预定的大小。
作为一例，各个积累层的掺杂浓度的峰位置在深度方向上等间隔地配置。在另一例中，各个积累层的掺杂浓度的峰位置也可以在深度方向上不等间隔地配置。应予说明，通过在晶体管部70中设置多个积累层60，从而能够使栅极导电部44与集电电极24之间的导通时的瞬态电容增大。由此，能够改善晶体管部70中的导通电压与关断损耗之间的权衡，同时降低导通损耗。
二极管部80可以不具有与晶体管部70的多个积累层60中的掺杂浓度最高的层对应的积累层。由此，能够使二极管部80的积累层的积分浓度比晶体管部70中的积累层的积分浓度足够低。本例的二极管部80具有位于与在晶体管部70中设置在最浅位置的第一积累层62相同深度的积累层。但是，本例的二极管部80不具有位于与晶体管部70中的第二积累层64相同深度的积累层和位于与在晶体管部70中设置在最深位置的第三积累层66相同深度的积累层。
在将二极管部80的积累层形成三个以上的情况下，多个掺杂浓度Dv可以随着从上表面92起变深而变低。在将积累层形成三个以上的情况下，随着从上表面92起变深，多个掺杂浓度Dv可以变低。
图17是示出图15B的a-a截面和b-b截面处的掺杂浓度分布的另一例的图。在本例中，晶体管部70中的掺杂浓度分布与图16的例子相同。
本例的二极管部80也在各个台面部19具有一个高浓度层68。即，在基区14和漂移层18之间，比漂移层18浓度高的N型的掺杂浓度分布具有一个峰。但是，本例的高浓度层68形成于在深度方向上比任一积累层长的范围。高浓度层68的掺杂浓度D4被设定为，使高浓度层68的积分浓度比晶体管部70中的一个以上的积累层的积分浓度低。高浓度层68的掺杂浓度D4可以比第一积累层62的掺杂浓度D1低，也可以比第一积累层62的掺杂浓度D1高。
通过本例的构成，也能够抑制晶体管部70中的导通电压-关断损耗特性的劣化，同时改善反向恢复特性。此外，能够抑制二极管部80中的反向恢复时的开关损耗与导通损耗之间的权衡相对于正向电压的劣化。
图18是第五实施方式的A-A截面的立体图。在本例的晶体管部70中，X轴方向上的两个虚设沟槽部30间的第一距离WE比X轴方向上的虚设沟槽部30和栅极沟槽部40间的第二距离WM大。即，台面部19-2的X轴方向的长度比台面部19-1的X轴方向的长度大。在这一点上与上述的第一～第四实施方式不同。
在本例中，第一距离WE是在X轴方向上彼此相对的虚设沟槽33的侧壁间的距离。此外，在本例中，第二距离WM是在X轴方向上彼此相对的虚设沟槽33的侧壁与栅极沟槽43的侧壁之间的距离。在本例中，通过使第一距离WE比第二距离WM大，从而能够在关断时将载流子高效地从各虚设沟槽部30间的接触区15抽出。由此，能够降低Eoff。
在本实施方式中，与其他实施方式相比将第二距离WM减小并将第一距离WE增大。在本实施方式中，能够在保持沟槽间的距离的合计(即，X轴方向上的台面部19的长度的合计)为恒定的情况下，将两个虚设沟槽部30间的距离增大，且将虚设沟槽部30和栅极沟槽部40间的距离减小。在本实施方式中，与第一～第四实施方式相比，导通时的栅极充电(即，栅极-发射极间的充电Qg)不增大。在本例中，也能够改善Von和Eoff的权衡。应予说明，也可以将本例与第一～第四实施方式中的一个以上进行组合。
以上，使用实施方式对本发明进行了说明，但是本发明的技术范围并不限于上述实施方式所记载的范围。可以对上述实施方式进行各种变更或改进对本领域技术人员来说是显而易见的。根据权利要求书的记载，进行了那样的变更或改进的方式显然也可以包括在本发明的技术范围内。
应注意，权利要求书、说明书及附图中示出的装置、系统、程序及方法中的动作、过程、步骤和阶段等各处理的执行顺序只要未特别明示“早于”、“预先”等，另外，未在后续处理中使用之前的处理结果，则可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程，即使为方便起见使用“首先”、“接下来”等进行了说明，也并不意味着必须以这一顺序来实施。

Claims (12)

1.一种半导体装置，其特征在于，所述半导体装置具有包括晶体管区的半导体基板，
所述半导体基板在所述晶体管区中具备：
多个沟槽部，沿预先确定的方向延伸；
台面部，分别设置在所述多个沟槽部中的相邻的两个沟槽部之间；以及
第一导电型的漂移层，设置在所述台面部的下方，
所述多个沟槽部包括：
栅极沟槽部，具有栅极导电部，并且栅极电位被提供到所述栅极导电部；以及
虚设沟槽部，具有虚设沟槽导电部，并且发射极电位被提供到所述虚设沟槽导电部，
所述台面部具有：
第一导电型的发射极区，其掺杂浓度比所述漂移层高，且所述发射极区的至少一部分位于所述半导体基板的上表面；
第二导电型的接触区，其至少一部分位于所述半导体基板的上表面；以及
积累层，其设置在比所述发射极区和所述接触区更靠下方的位置，且具有比所述漂移层的第一导电型的掺杂浓度高的第一导电型的掺杂浓度，
在与所述栅极沟槽部相邻的所述台面部中沿从所述半导体基板的所述上表面向下表面的深度方向设置的所述积累层的数量比在两个所述虚设沟槽部之间的所述台面部中沿所述深度方向设置的所述积累层的数量多。
2.根据权利要求1所述的半导体装置，其特征在于，
在两个所述虚设沟槽部之间的所述台面部不设置所述积累层。
3.根据权利要求1所述的半导体装置，其特征在于，
在两个所述虚设沟槽部之间的所述台面部设置一个所述积累层。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，
所述发射极区与所述接触区在所述预先确定的方向上交替地设置，
与所述栅极沟槽部相邻的所述台面部具有多个积累层，
所述多个积累层中的至少一个积累层设置在所述发射极区的至少一部分的下方，但不设置在所述接触区的一部分区域的下方。
5.根据权利要求4所述的半导体装置，其特征在于，
所述至少一个积累层不设置在多个所述接触区中的每一个接触区的一部分区域的下方。
6.根据权利要求5所述的半导体装置，其特征在于，
所述至少一个积累层是岛状积累层，所述岛状积累层包括在与所述深度方向垂直的平面内分别离散地设置的多个积累区，所述多个积累区具有比所述漂移层的第一导电型的掺杂浓度高的第一导电型的掺杂浓度，
所述多个积累区中的每一个积累区以设置在所述发射极区的至少一部分的下方，但不设置在所述接触区的一部分区域的下方的方式分开，
除了在所述深度方向上最接近所述上表面的积累层以外的全部的积累层是所述岛状积累层。
7.根据权利要求6所述的半导体装置，其特征在于，
所述台面部还具有基区，所述基区具有比所述接触区低的第二导电型的掺杂浓度，
所述发射极区具有在所述半导体基板的内部，不与所述接触区直接接触且与所述基区直接接触的底部区域，
所述多个积累区中的每一个积累区在所述预先确定的方向上的长度比所述底部区域在所述预先确定的方向上的长度长。
8.根据权利要求6所述的半导体装置，其特征在于，
所述台面部还具有基区，所述基区具有比所述接触区低的第二导电型的掺杂浓度，
所述发射极区具有在所述半导体基板的内部，不与所述接触区直接接触且与所述基区直接接触的底部区域，
所述多个积累区中的每一个积累区在所述预先确定的方向上的长度比所述底部区域在所述预先确定的方向上的长度短。
9.根据权利要求7或8所述的半导体装置，其特征在于，
在将所述多个积累区中的每一个积累区在所述预先确定的方向上的长度设为LCHS，并将所述发射极区的所述底部区域在所述预先确定的方向上的长度设为L0的情况下，所述LCHS和所述L0满足：
0.5≤LCHS/L0≤2。
10.根据权利要求1～3、5～8中任一项所述的半导体装置，其特征在于，
在所述晶体管区中，在与所述预先确定的方向垂直的方向上的两个所述虚设沟槽部之间的第一距离比在与所述预先确定的方向垂直的方向上的所述虚设沟槽部和所述栅极沟槽部之间的第二距离大。
11.根据权利要求4所述的半导体装置，其特征在于，
在所述晶体管区中，在与所述预先确定的方向垂直的方向上的两个所述虚设沟槽部之间的第一距离比在与所述预先确定的方向垂直的方向上的所述虚设沟槽部和所述栅极沟槽部之间的第二距离大。
12.根据权利要求9所述的半导体装置，其特征在于，
在所述晶体管区中，在与所述预先确定的方向垂直的方向上的两个所述虚设沟槽部之间的第一距离比在与所述预先确定的方向垂直的方向上的所述虚设沟槽部和所述栅极沟槽部之间的第二距离大。
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