CN1705136A - 绝缘栅型半导体器件 - Google Patents

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Abstract

提供一种在CSTBT中能够控制栅极电容和短路电流且抑制了阈值电压偏离的绝缘栅型半导体器件。作为在P基极区域(104)和半导体衬底(103)之间形成、并且具有比半导体衬底(103)的杂质浓度高的载流子存储层(113)的CSTBT，其栅电极(110)周边部分的P基极区域(104)部具有沟道功能，在载流子存储层(113)中，设沟道正下方的载流子存储层区域(113a)的杂质浓度为ND1、沟道正下方之外的载流子存储层区域(113b)的杂质浓度为ND2时，ND1＜ND2。

Description

绝缘栅型半导体器件
技术领域
本发明涉及一种绝缘栅型半导体器件，特别地是涉及一种在具有绝缘栅的双极型晶体管及功率MOSFET等中通过抑制例如负载短路时进行开关时所产生的栅极·发射极之间电压的上升、从而抑制过剩的短路电流的绝缘栅型半导体器件。
背景技术
在常规驱动电动机等的功率电子设备中，作为开关元件，在额定电压为300V或300V以上的区域内，主要根据其特性，采用例如绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor：以后简记为「IGBT」)的电力半导体元件。其中，具有沟槽栅极的绝缘栅型半导体器件，即具有在半导体衬底的一个主表面上形成的沟槽中埋入栅电极的结构的绝缘栅型半导体器件，由于具有容易微细化、能够提高集成度的优点，所以受到广泛关注。此外，近年来，IGBT芯片已调整到数百安培额定的芯片，能够使功率模块小型化。
图13是示意性地表示现有的沟槽栅型IGBT(Trench gateBipolar Transistor：以后简记为「TIGBT」)的结构的一个例子的截面图，以下，将参照图13来说明此TIGBT结构和操作。
在该图所示的结构中，在作为P集电极层的P+衬底101上形成N+缓冲层102，在P+衬底101的背面中形成集电极电极112。在N+缓冲层102上形成N-半导体(基极)层103，并且，在TIGBT的单元区域中，在N-半导体层103的表面上通过扩散P型杂质来选择地形成P基极区域104。在此P基极区域104的表面上的一部分或整个表面上通过选择地扩散高浓度的N型杂质来形成N+发射极区域105。
在图13的结构中，使多个沟槽107与N+发射极区域105正交来形成多个沟槽107。以自N+发射极区域105的高度位置到N-半导体层103内的深度形成各沟槽，在各沟槽107的内部隔着绝缘性的栅氧化膜108埋入MOS晶体管的沟槽栅电极110。在栅电极110的周边部分，夹持在N+发射极区域105和N-半导体层103之间的P基极区域104具有沟道区域的功能。用层间绝缘膜109覆盖栅电极110的上表面，并形成发射极电极111。
图14是示意性地表示用于改善TIGBT特性的本专利发明者们开发的载流子存储型TIGBT(Carrier Stored Trench-gate BipolarTransistor：以后简记为「CSTBT」)的结构的截面图。在此CSTBT中，在P基极区域104和N-半导体(基极)层103之间形成作为载流子存储用的载流子存储区域113的N-半导体层(以后简记为「CS层」。
接下来，参照图13及图14来说明现有的IGBT的操作。在发射极电极111和集电极电极112之间施加规定的正集电极电压VCE的状态下，在发射极电极111和栅电极110之间施加规定的正栅极电压VGE，从而使栅极成为导通状态。此时，P基极区域104的沟道区域就从P型转换为N型，形成沟道，电子就通过此沟道从发射极电极111注入到N-半导体层103。由于注入了电子，P+衬底(集电极)101和N-半导体层103之间就成为正偏压状态，就从P+衬底101注入空穴(hole)。由此，N-半导体层103电阻就会大幅度下降，IGBT的导通电阻就大幅度下降，使电流容量增大。通过从P+衬底101注入空穴(hole)，使N-半导体层103的电阻下降。
接下来，说明从IGBT的导通状态到截止状态的关断(turn off)时的操作。在图13及图14的结构中，通过在发射极电极111和栅电极110之间使在导通状态下施加的栅极电压VGE成为零或负(负偏压)，转换为N型的沟道区域恢复成P型区域，停止自发射极电极111向N-半导体层103注入电子。由于停止注入电子，来自P+衬底101的空穴(hole)的注入也会停止。此后，N-半导体层103(及N+缓冲层102)存储的电子和空穴(hole)就分别返回到集电极电极112和发射极111，或通过相互再复合而湮灭。
在图13所示的TIGBT的情况下，与平面栅极型的IGBT比较，由于其表面也能够将MOS晶体管微细化到约1/10左右，所以就实现了特性的提高。此外，在平面型的IGBT中，在表面的由P基极层夹持的区域中形成电流通路，此部分中的电压下降变大，而在上述TIGBT中，由于穿过P基极层104来形成栅极110，所以在电流通路中就不会有被P基极层夹持的区域，因此能实现特性的提高。
在图14所示的CSTBT的情况中，在P基极区域104的下面形成用于存储载流子的CS层113。由此，防止来自P+衬底101的空穴(hole)通过发射极电极111，在此CS层113中存储空穴(hole)，与TIGBT的情况相比，能够使开启电压进一步降低。
但是，图13所示TIGBT的情况下，由于单元尺寸与平面栅极的情况相比缩小到了1/10左右，所以具有能够充分降低开启电压这样的优点，另一方面也具有增大栅极电容和短路电流这样的问题。为了解决此问题，虽然可以考虑通过增大形成沟槽栅极的间隙来加大单元尺寸，但一旦加大单元尺寸就会导致TIGBT中的开启电压上升。
另一方面，在图14所示的CSTBT的情况下，虽然加大单元尺寸就能够抑制开启电压的上升，但也会导致所谓耐压下降的问题。特别是，由于耐压下降对于开关元件是致命的问题，所以仅仅单纯地加大单元尺寸，也不能解决上述问题。
图15及图16表示使用器件模拟试验计算扩宽TIGBT和CSTBT中的P基极间隔(沟槽间隔)时的耐压变化(图15)和开启电压变化(图16)的依赖关系的结果。在此，示出了将P基极间隔设为3μm来设计现有的TIGBT、CSTBT，并使沟槽间隔(P基极间隔)变化到11μm为止时的结果。沟槽间隔为11μm情况下，单元尺寸变为现有的3倍，栅极电容成为1/3。
根据图示的模拟试验计算结果，在TIGBT(用●符号表示)中，即使扩宽沟槽间隔，耐压也变化不太大(图15)，但开启电压却急剧增大(图16)。另一方面，CSTBT(用△符号表示)中，即使扩宽沟槽间隔，开启电压也变化不太大(图16)，可耐压却急剧下降(图15)，沟槽间隔为5μm的情况下，耐压不足200V，6μm时为100V或100V以下，进一步扩宽时，耐压几乎接近为0V。如此，说明在为了降低栅极电容及短路电流而扩宽沟槽间隔(即扩大单元尺寸)时，会导致开启电压的上升(TIGBT的情况)或耐压的降低(CSTBT的情况)。
因此，作为现有的改进型，本发明者们提出了如图17所示的CSTBT那样不改变形成沟槽栅的间距而将在沟槽内形成的栅电极110和发射极电极111连接的结构部分的改进型(例如，参照专利文献1)。即，在图17结构中，发射极电极和第二栅电极部110b的上面连接。
在上述结构中，与发射极电极连接的第二栅电极部110b的单元，栅极电压VGE为0V，意味着是无栅极功能的伪栅极区域，即使与图13及图14所示的现有的TIGBT及CSTBT相同的单元尺寸，也具有不会导致耐压降低这样的优点。
图18是表示现有的CS层浓度(相对值)与阈值电压(VGEth)的面内偏离(相对值)关系的曲线图。
在上述结构中，例如在以条纹状形成的沟槽栅区域中，由于相对于3个沟槽栅极连接2个发射极电极，所以就能够将栅极电容及短路电流抑制为1/3。这意味着可以比较自由地选择栅极电容及短路电流。如此，还基于上述器件模拟试验的结果，在TIGBT中存在开启电压的上升，在CSTBT中由于减小了开启电压的上升，所以称CSTBT是非常有希望的器件。
图19至图23是表示在现有的CSTBT的制造工序中从CS层形成到沟槽栅形成的制造流程的示意图。下面，使用图19至图23来说明CSTBT的制造工序。
首先，如图19所示，在用于CS层形成的离子注入工序中，例如选择地离子注入磷。接下来，如图20所示，通过热扩散形成CS层113。进一步地，如图21所示，例如离子注入硼，通过实施热扩散来形成P基极层104。接下来，如图22所示，例如选择地离子注入砷，通过实施热扩散来形成N+发射极区域105。进一步地，如图23所示，在形成沟槽107后，隔着绝缘栅氧化膜108，例如用多晶硅在沟槽内形成栅电极110，作为栅极区域。
图24及图25是分别表示对于由上述工序得到的CSTBT在图23所示的截面部I-I、II-II中通过模拟试验计算出浓度分布(profile)的结果的曲线图。由该图可知，沟道区域的P基极层的杂质浓度与单元中央部区域的P基极层的杂质浓度不同，CS层113的杂质浓度也在中央部区域变低。
[专利文献1]特开2003-224278号公报
但是，在CSTBT中，虽然附加有CS层成为结构上的特征点，但根据图18所示的CS层浓度(相对值)和阈值电压(VGEth)的面内偏离(相对值)的关系可知，存在由于附加形成CS层而使阈值电压(VGEth)偏离增大这样的问题。
另一方面，TIGBT中600V量级的额定电压下，N-半导体层103杂质浓度为1.0E14cm-3左右，P基极区域104杂质浓度为1.0E17cm-3左右，由于在此N-半导体层103中例如通过离子注入和热扩散来形成P基极区域104，即使N-半导体层的浓度产生偏离，P基极区域的浓度偏离也几乎不受影响。
在CSTBT情况下，为了在杂质浓度为例如1.0E17cm-3左右的比较高浓度的CS层中形成杂质浓度为1.0E17cm-3左右的P基极区域，就会因CS层的浓度偏离而产生P基极区域的浓度偏离。
为此，与TIGBT比较时，在CSTBT中，就存在阈值电压(VGEth)的偏离增大这样的问题，为了改善此偏离，就必须比常规更加强化制造设备管理。如此，基于各种观点，在CSTBT中存在显著的优点，但是，抑制阈值电压(VGEth)的偏离成为了重要的课题。
发明内容
本发明是为了解决上述课题而实施的，其目的在于提供一种在CSTBT中能够控制栅极电容和短路电流、且抑制了阈值电压(VGEth)的偏离的绝缘栅型半导体器件。
此外，在现有的CSTBT中，虽然沟道正下方的CS层利用施加栅极电压时的充电存储、使N-层也成为N+层，理想地使沟道正下方以外的区域尽可能成为高浓度的CS层，但难于通过图19至图23现有的CSTBT的现有制造方法来实现它。即，阻碍了开启电压的降低。本发明的目的也在于同时解决此问题。
为了实现上述目的，根据本发明的绝缘栅型半导体器件，其特征在于，包括：第一导电类型的半导体衬底；在上述第一导电类型的半导体衬底的下主表面上形成的第二导电类型的集电极区域；与上述集电极区域连接的集电极电极；在上述第一导电类型的半导体衬底的上主表面上选择形成的第二导电类型的基极区域；在上述基极区域和上述半导体衬底之间形成的比上述半导体衬底杂质浓度高的第一导电类型的载流子存储层；在上述基极区域内选择形成的第一导电类型的发射极区域，并且还包括：在上述基极区域内选择形成的、且具有到达上述第一导电类型的半导体衬底深度的沟槽；隔着绝缘膜在上述沟槽内部埋设的栅电极；以及与上述基极区域和上述发射极区域共同连接的发射极电极；上述栅电极周边部分的上述基极区域部分具有沟道功能，在上述载流子存储层中，设上述沟道正下方的载流子存储层区域的杂质浓度为ND1、沟道正下方之外的载流子存储层区域的杂质浓度为ND2时，ND1＜ND2。
在上述结构中，也可优选上述沟道正下方的载流子存储层区域的杂质浓度ND1和沟道正下方之外的载流子存储层区域的杂质浓度ND2为：
ND1＜7E16cm-3、ND2＜3E17cm-3、ND2/ND1＞5。(与权利要求不一致)
此外，也可优选如下结构，即，上述沟槽具有第一沟槽和第二沟槽，在上述第一沟槽的内部隔着绝缘膜埋设第一栅电极，隔着绝缘膜在上述第二沟槽的内部埋设第二栅电极，只有上述第一栅电极周边部分的上述基极区域部分具有沟道作用，上述第二栅电极周边部分的上述基极区域部分不具有沟道作用。
根据本发明，能够提供一种利用上述结构能够控制栅极电容和短路电流、且抑制阈值电压(VGEth)的偏离的绝缘栅型半导体器件，此外，在CSTBT中，由此就能够尽可能使沟道正下方以外的区域成为高浓度的CS层，从而能够实现开启电压的降低。
附图说明
图1是示意性地表示根据本发明的实施方式1的CSTBT一个例子的截面图。
图2是示意性地表示根据本发明的实施方式2的CSTBT一个例子的截面图。
图3是用于说明根据本发明的实施方式2的CSTBT的制造工序的示意性截面图。
图4是用于说明根据本发明的实施方式2的CSTBT的制造工序的示意性截面图。
图5是用于说明根据本发明的实施方式2的CSTBT的制造工序的示意性截面图。
图6是用于说明根据本发明的实施方式2的CSTBT的制造工序的示意性截面图。
图7是用于说明根据本发明的实施方式2的CSTBT的制造工序的示意性截面图。
图8是关于图7中所示的CSTBT的截面位置I-I的浓度分布的模拟试验结果的曲线图。
图9是关于图7中所示的CSTBT的截面位置II-II的浓度分布的模拟试验结果的曲线图。
图10是关于图7中所示的CSTBT的截面位置III-III的浓度分布的模拟试验结果的曲线图。
图11是示意性地表示根据本发明的实施方式3的CSTBT一个例子的截面图。
图12是示意性地表示根据本发明的实施方式4的CSTBT一个例子的截面图。
图13是表示现有的TIGBT结构的一个例子的截面图。
图14是示意性地表示现有的CSTBT的截面图。
图15是表示现有的TIGBT和CSTBT中的沟道间隔和耐压变化的关系的曲线图。
图16是表示现有的TIGBT和CSTBT中的沟道间隔和开启电压值的关系的曲线图。
图17是示意性地表示现有的改良CSTBT的截面图。
图18是表示现有的CS层浓度和阈值电压的面内偏离的关系的曲线图。
图19是用于说明现有的CSTBT的制造工序的示意性截面图。
图20是用于说明现有的CSTBT的制造工序的示意性截面图。
图21是用于说明现有的CSTBT的制造工序的示意性截面图。
图22是用于说明现有的CSTBT的制造工序的示意性截面图。
图23是用于说明现有的CSTBT的制造工序的示意性截面图。
图24是表示在图23中所示的截面位置I-I处的模拟试验的浓度分布结果的曲线图。
图25是表示在图23中所示的截面位置II-II处的模拟试验的浓度分布结果的曲线图。
具体实施方式
下面，将参照附图来说明本发明的实施方式。此外，对各图中相同的要素赋予相同的符号，并省略重复的说明。以下，以CSTBT作为代表例，使用图1至图12来说明本发明的实施方式。但是，本发明并不限定于CSTBT，也可以适用于其它的IGBT及MOS晶体管。
(实施方式1)
图1是示意性地表示根据本发明的实施方式1的CSTBT的一个例子的截面图。在本实施方式1的CSTBT中，在CS层113中构成为将沟道区域正下方的CS层区域作为第一CS层区域113a、并将除此以外的CS层区域作为第二CS层区域113b，通过降低第一CS层区域113a的杂质浓度，就能够抑制阈值电压(VGEth)的偏离。此外，使沟道正下方以外的第二CS层区域113b成为高浓度，由此就能够保证载流子存储的效果、从而降低开启电压。
下面，参照图1来说明其结构。在图示的结构中，在作为集电极区域的P+衬底101的上表面形成N+缓冲层102，在P+衬底101的背面上形成集电极112。在N+缓冲层102的上面形成N-半导体(基极)层103，并且，在单元区域中，在N-半导体层103的表面上形成作为比N-半导体层103杂质浓度高的载流子存储用的N-半导体层的载流子存储区域(CS层)113。在载流子存储区域113的上面，通过扩散P型杂质选择地形成P基极区域104。在此P基极区域104表面上的一部分中通过选择扩散高浓度N型杂质，层叠N+发射极区域105。
在上述结构中，P基极区域104和N-半导体层103之间插入载流子存储用的N-层(CS层)113，在与N+发射极区域105长边方向正交的方向上形成多个沟槽107，该沟槽107具有一定间隔(间距)，且相互平行地排列。在P基极层104的表面部分中，以和沟槽107外侧的侧壁上部邻接的方式选择地形成N+发射极区域105。
以从N+发射极区域105高度位置到达到N-半导体层103内的深度形成各沟槽107，在该沟槽107的内部埋入MOS晶体管的沟槽栅电极110。即，在沟槽内部隔着栅绝缘膜108在其内部埋设多晶硅等栅电极110。在P基极区域104中，隔着栅绝缘膜108位于与栅电极110相对的周边部分，位于N+发射极区域105和载流子存储区域(CS层)113之间的P基极区域104的部分具有沟道区域的功能。
在各栅电极110的整个上表面及N+发射极区域105的表面的一部分区域，通过设定掩模图形来适当地形成层间绝缘膜109而将其覆盖，并形成覆盖在P基极区域104及N+发射极区域105表面一部分区域(未被层间绝缘膜109覆盖的区域)上和层间绝缘膜109的表面区域上的发射极电极111。由此，发射极电极111就连接到基极区域104和发射极区域105，发射极电极111和集电极电极112就具有一对主电极的功能。
与平面栅极型IGBT比较，由于图1所示的CSTBT的表面也能够将MOS微细化到约1/10左右，所以就提高了特性。此外，在平面型IGBT中，电流流过表面的被P基极层夹持的区域中形成的电流通路，在此部分中的电压下降增大，但在本实施方式的CSTBT中，由于穿过P基极层104及载流子存储区域(CS层)113来形成栅电极110，所以在电流通路中就没有被P基极层夹持的区域，从而实现了特性的提高。
此外，通过在P基极区域104的下面形成作为载流子存储用的N-层的载流子存储区域(CS层)113，防止来自P+衬底101的空穴(hole)通过发射极电极，在位于P基极区域104的下面侧的载流子存储区域(CS层)113中存储空穴，与没有载流子储存区域的TIGBT的情况相比，就能够进一步降低开启电压。
此外，根据在现有技术的说明中所使用的图15及图16所示的器件模拟试验的结果可知，在TIGBT中造成开启电压的上升，而在CSTBT中由于开启电压上升得少，所以优选CSTBT作为电力半导体元件。
在本实施方式的上述结构中，设载流子存储层(CS层)中的沟道正下方的第一CS层区域113a的杂质浓度为ND1、沟道正下方之外的第二CS层区域113b的杂质浓度为ND2时，使ND1＜ND2。具体地构成为：ND1＜7E16cm-3、ND2＜3E17cm-3、ND2/ND1＞5，优选ND1＜5E16cm-3、ND2＜1E17cm-3、ND2/ND1＞5。在形成CS层时，通过在组合单元内选择形成CS层就能够获得上述关系式。利用上述结构，通过抑制开启电压的增加，就能够大幅度地改善阈值电压(VGEth)的偏离。
(实施方式2)
图2是示意性地表示根据本发明的实施方式2的CSTBT的一个例子的截面图。图3至图7是表示在本实施方式2的CSTBT的制造工序中，从形成CS层到形成沟槽栅为止的制造流程的示意图。在本实施方式2的CSTBT中，在CS层113中将沟道区域正下方的沟槽侧壁附近的CS层区域作为第一CS层区域113a、将除此以外的CS层区域作为第二CS层区域113b时，构成为第一CS层区域113a的层厚比第二CS层区域的113b的层厚要薄。利用上述结构，通过降低第一CS层区域113a的杂质浓度，就能够抑制阈值电压(VGEth)的偏离。
此外，由于使沟道正下方以外的第二CS层区域113b比第一CS层区域113a的杂质浓度要高，因此就能够保证载流子存储效果、并降低开启电压。因此，就能够有效地改善阈值电压(VGEth)的偏离。
下面，使用图3至图7来说明本发明的实施方式2的CSTBT的制造工序。首先，如图3所示，在形成CS层的离子注入工序中，通过抗蚀剂114，例如，选择地离子注入磷。接下来，如图4所示，通过热扩散来形成CS层113，使抗蚀剂正下方的厚度变薄。进一步地，如图5所示，例如，离子注入硼，通过实施热扩散来形成P基极层104，形成中央部变厚的多个CS层区域部分113。
接下来，如图6所示，例如，选择地离子注入砷，通过实施热扩散在对应于各CS层区域间的P基极层104的上面内形成N+发射极区域105。如图5、6中所示，现有方法是对单元区域部分全面进行离子注入，而在本发明中，由于通过抗蚀剂部分进行离子注入，所以就形成了各CS层区域113的中央部变厚、端部变薄的多个CS层区域113。
接下来，如图7所示，在CS层区域113间形成沟槽107后，在沟槽107内壁部形成绝缘栅氧化膜108，例如，在沟槽107内埋设多晶硅的栅电极110，作为栅极区域。
通常，在形成沟槽之后，清洁化处理成为沟道区域的沟槽侧壁部，进行用于去除并恢复损伤层的热氧化处理。由此，析出沟道区域的硼，降低有效的P基极浓度。
由图示结构可知，最终在沟槽栅侧壁附近形成的沟道区域正下方的CS层区域113a的杂质浓度就会比其它区域(中央部)113b的杂质浓度更低。
图8～图10是分别表示由上述工序获得的CSTBT在图7所示的各截面位置I-I、II-II、III-III中的由模拟试验计算出的结果的曲线图。如该图中所示，沟道正下方的CS层(截面位置I-I)的杂质浓度低，除此以外的单元中央部区域(截面位置II-II、III-III)的CS层的杂质浓度高，由此判定出这与现有类型的CSTBT相反。
即，沟道正下方的CS层113a，由于栅极电压施加时的充电存储，即使N-层也成为N+层，但根据本实施方式，能够实现使沟道正下方以外的区域113b尽可能成为高浓度的CS层。因此，在抑制阈值电压(VGEth)偏离的同时，还能够降低开启电压。
(实施方式3)
图11是示意性地表示根据本发明的实施方式3的CSTBT的一个例子的截面图。本实施方式3的CSTBT是将图1中所示的实施方式1中的第二沟槽栅极作为伪沟槽栅极的变化例。即，第二栅电极部110b的单元与发射极电极111连接，栅极电压VGE为0V，并且第二栅电极部110b的单元是没有栅极功能的伪栅极区域，具有即使与现有的TIGBT和CSTBT同单元尺寸、也不会导致耐压降低这样的优点。
例如，在以条纹状形成的沟槽栅区域中，将3个沟槽栅极中的2个与发射极111连接时，就能够将栅极电容及短路电流抑制为1/3。即，这就意味着能够比较自由地选择栅极电容及短路电流。
如图所示，形成在第一及第三栅电极110a、110c上形成的层间绝缘膜109，例如，在形成第一或第三栅电极上的绝缘氧化膜时，通过改变设定的掩模图形，就能够容易地自由选择栅极电容及短路电流，从而能够提高设计自由度。
具体是，在P基极区域104内选择地形成第一、第二及第三沟槽107a、107b、107c，隔着栅氧化绝缘膜108，在第一、第二及第三沟槽107a、107b、107c的内部埋设第一、第二及第三栅电极110a、110b、110c。各沟槽具有到达N-半导体(基极)层103的深度，并且，在第一及第三沟槽107a、107c的上部侧壁附近形成发射极区域105，基极区域104和发射极区域105共同连接到发射极电极111。
在上述CSTBT中，仅仅沿第一及第三栅电极110a、110c的P基极区域具有沟道作用，沿第二栅电极110b的P基极区域是不具有沟道作用的伪沟槽，有规则地排列多个这样的伪第二栅电极。
此外，在载流子存储区域(CS层)113中，设沟道正下方的载流子存储层(CS层)区域113a的杂质浓度为ND1、沟道正下方之外的载流子存储层(CS层)区域113b的杂质浓度为ND2时，构成为ND1＜ND2。具体地构成为：ND1＜5E16cm-3、ND2＜1E17cm-3、ND2/ND1＞5。在形成CS层时，通过在组合单元内选择形成CS层就能够获得上述关系式。由此，就能够获得与实施方式1相同的结果。
此外，在图11所示结构中，通过使伪沟槽栅电极110b与发射极电极111同电位，就有防止寄生动作的效果。但是，本发明并不限定于此，也可与发射极111电位不同。
(实施方式4)
图12是示意性地表示本发明的实施方式4的CSTBT的一个例子的截面图。本实施方式4的CSTBT是将图2中所示的实施方式2中的CSTBT的第二沟槽栅极作为伪沟槽栅极的变化例。
即，在P基极区域104内选择地形成第一、第二及第三沟槽107a、107b、107c，且具有到达N-半导体(基极)层103的深度。隔着栅氧化绝缘膜108，在第一、第二及第三沟槽107a、107b、107c的内部埋设第一、第二及第三栅电极110a、110b、110c。在第一及第三沟槽107a、107c的上部侧壁附近形成发射极区域105，P基极区域104和发射极区域105共同连接发射极电极111。
在上述结构的CSTBT中，仅仅沿第一及第三栅电极110a、110c的P基极区域104的部位具有沟道作用。另一方面，由于使第二栅电极110b与发射极电极111同电位，所以沿第二栅电极110b的区域不具有沟道作用。
在载流子存储区域(CS层)113中，设沟道正下方的载流子存储层(CS层)区域113a的杂质浓度为ND1、沟道正下方之外的载流子存储层(CS层)区域113b的杂质浓度为ND2时，ND1＜ND2。在形成CS层时，通过在组合单元内选择形成CS层就能够获得上述关系式。具体是，使在沟槽栅侧壁部附近形成的沟道区域正下方的CS层113a的杂质浓度比其它区域(单元中央部)113b的杂质浓度的浓度低，使第一CS层区域113a的层厚比第二CS层区域113b层厚薄。
即，沟道正下方的CS层113a，由于栅极电压施加时充电存储，即使N-层也成为N+层，但根据本实施方式，就能够实现使沟道正下方以外的区域113b尽可能成为高浓度的CS层。因此，在有效地抑制阈值电压(VGEth)偏离的同时，还能够使开启电压下降。由此就能够获得与实施方式2相同的效果。
此外，根据本实施方式4，与发射极电极111连接的第二栅电极部110b的单元是伪栅极区域，具有即使与现有的TIGBT和CSTBT相同的单元尺寸，也不会导致耐压降低这样的优点，能够比较自由地选择栅极电容及短路电流。
此外，在图12所示结构中，通过使伪沟槽栅电极与发射极电极同电位，就有防止寄生动作的效果。但是，本发明并不限定于此，也可与发射极电位不同。
作为本发明的使用例，可以提供一种能够控制栅极电容和短路电流、且抑制阈值电压(VGEth)的偏离的绝缘栅型半导体器件。此外，在本发明的CSTBT中，虽然沟道正下方的CS层由于栅极电压施加时充电存储，即使是N-层也成为N+层，但能够使沟道正下方以外的区域113b尽可能成为高浓度的CS层，从而适用于实现开启电压降低的绝缘栅型半导体器件。

Claims (6)

1、一种绝缘栅型半导体器件，其特征在于，包括：
第一导电类型的半导体衬底；
在上述第一导电类型的半导体衬底的下主表面上形成的第二导电类型的集电极区域；
与上述集电极区域连接的集电极电极；
在上述第一导电类型的半导体衬底的上主表面上选择形成的第二导电类型的基极区域；
在上述基极区域和上述半导体衬底之间形成的、比上述半导体衬底的杂质浓度高的第一导电类型的载流子存储层；
在上述基极区域内选择形成的第一导电类型的发射极区域；
在上述基极区域内选择形成、且具有到达上述第一导电类型的半导体衬底的深度的沟槽；
隔着绝缘膜在上述沟槽内部埋设的栅电极；以及
与上述基极区域和上述发射极区域共同连接的发射极电极，
上述栅电极周边部分的上述基极区域部分具有沟道功能，在上述载流子存储层中，设上述沟道正下方的载流子存储层区域的杂质浓度为ND1、沟道正下方之外的载流子存储层区域的杂质浓度为ND2时，ND1＜ND2。
2、根据权利要求1所述的绝缘栅型半导体器件，其特征在于，
上述沟槽具有第一沟槽和第二沟槽，隔着绝缘膜在上述第一沟槽内部埋设第一栅电极；
在上述第二沟槽内部隔着绝缘膜埋设伪第二栅电极；
只有上述第一栅电极周边部分的上述基极区域部分具有沟道作用，上述伪第二栅电极周边部分的上述基极区域部分不具有沟道作用。
3、根据权利要求2所述的绝缘栅型半导体器件，其特征在于，有规则地配置多个上述第二栅电极。
4、根据权利要求1至3中任意一项所述的绝缘栅型半导体器件，其特征在于，上述沟道正下方的载流子存储层区域的杂质浓度ND1和沟道正下方之外的载流子存储层区域的杂质浓度ND2为：
ND1＜5E16cm-3、ND2＜1E17cm-3、ND2/ND1＞5。
5、根据权利要求2所述的绝缘栅型半导体器件，其特征在于，通过使上述伪第二栅电极与上述发射极电极的电位相同，使上述伪第二栅电极周边部分的上述基极区域部分不具有沟道作用。
6、根据权利要求1至3中任意一项所述的绝缘栅型半导体器件，其特征在于，通过在组合单元内选择地形成上述载流子存储层来获得上述关系式ND1＜ND2。
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