CN115394834B - 具有控制栅极及载流子存储层的igbt元胞结构及其制造方法 - Google Patents

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Abstract

本发明保护一种具有控制栅极及载流子存储层的绝缘栅双极型晶体管IGBT的元胞结构，包括：具有第一表面的N型漂移层，有源区，所述有源区位于相对于第一表面的第二表面，所述有源区包括N型存储层，P型体层和N型掺杂层，且所述有源区从所述第一表面到所述第二表面依次层叠设置N型存储层，P型体层和N型掺杂层,至少三个栅槽体，所述至少三个栅槽体每一个沿垂直于所述第一表面的第一方向从所述第二表面到所述第一表面延伸并接触所述N型漂移层，所述至少三个栅槽体中的每一个是一个栅极槽或一个控制栅极槽，其中，所述栅极槽的侧壁与所述有源区接触，所述控制栅极槽的侧壁与所述P型体层接触而不与所述N型存储层接触。

Description

具有控制栅极及载流子存储层的IGBT元胞结构及其制造方法
技术领域
本发明涉及一种具有控制栅极及载流子存储层的绝缘栅双极型晶体管IGBT。具体地，本发明涉及一种具有控制栅极及载流子存储层的台面型IGBT元胞结构及其制造方法。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件。其中，BJT一般采用能工作在高电压和高电流下的巨型晶体管(Giant Transistor，GTR)，也即电力晶体管。IGTB兼有MOSFET的高输入阻抗和GTR的低导通压降两方面的优点，适合应用于直流电压为600V及以上的变流系统如交流电机、变频器、开关电源、照明电路、牵引传动等领域。
IGBT发展的趋势是在满足市场需求的前提下不断优化通态压降Vcesat，关断损耗Eoff，可靠性及成本之间的折中关系。对于优化通态压降Vcesat与关断损耗Eoff而言，一种流行的方法是通过引入载流子存储层或者空穴阻挡层以达到降低总损耗的目的。但是，该方法对于改善开关损耗与开关频率作用有限。
图1示出了一种现有技术的IGBT的截面图，其中，两种栅极GS，GC侧面都是有沟道及源层(即，p型阱层2，n型发射极层3和p型供电层12)注入的。两种栅极GS，GC均可以提供栅极信号，控制电路开关。而由于该半导体结构并未设置载流子存储层，器件关断时间将会延长。
图2示出了另一种现有技术的IGBT的截面图，其中，在两个相邻沟栅槽之间设置载流子存储层，而一个沟栅槽侧壁附近的载流子存储层113a的浓度比远离该沟栅槽的载流子存储层113b的浓度低。这样设置的目的是为了优化阈值电压Vth的一致性，且该半导体结构需要两次光刻以形成该载流子存储层。由于该半导体结构中的载流子存储层的宽度等于两个相邻沟槽栅之间的距离，在器件关断时不能产生少子抽取通道，器件的关断时间将会延长。
发明内容
本发明公开了一种具有控制栅极及载流子存储层的绝缘栅双极型晶体管IGBT的元胞结构，包括：具有第一表面的N型漂移层，有源区，所述有源区位于相对于第一表面的第二表面，所述有源区包括N型存储层，P型体层和N型掺杂层，且所述有源区从所述第一表面到所述第二表面依次层叠设置所述N型存储层，所述P型体层和所述N型掺杂层，至少三个栅槽体，所述至少三个栅槽体每一个沿垂直于所述第一表面的第一方向从所述第二表面到所述第一表面延伸并接触所述N型漂移层，所述至少三个栅槽体中的每一个是一个栅极槽或一个控制栅极槽，其中，所述栅极槽的侧壁与所述有源区接触，所述控制栅极槽的侧壁与所述P型体层接触而不与所述N型存储层接触。
作为本发明的一个示例，所述栅槽体包括位于所述栅槽体底面和侧壁的栅氧化层及被栅氧化层所包围的导电材料，以形成控制栅极或栅极，所述栅槽体底面在所述第一方向上远离第一表面和第二表面，且所述控制栅极槽对应于所述控制栅极，所述栅极槽对应于所述栅极。
作为本发明的一个示例，所述元胞结构还包括：具有第三表面的至少三个介电层，所述第三表面在所述第一方向上相对于所述第二表面远离所述第一表面和所述栅槽体底面，所述至少三个介电层通过两个沟槽间隔设置，且在所述至少三个介电层上以及所述两个沟槽中设置正面金属层。
作为本发明的一个示例，通过所述栅极槽和所述控制栅极槽内的导电材料分别施加栅极信号和控制栅极信号，且所述控制栅极信号比所述栅极信号提前0.5us至10us。
作为本发明的一个示例，将所述正面金属层设置为发射极，当IGBT导通时，所述栅极和所述控制栅极的电势高于发射极的电势。
作为本发明的一个示例，所述控制栅极槽的侧壁沿垂直于所述第一表面的第一方向从所述第二表面到所述第一表面延伸并依次接触所述P型体层和所述N型漂移层，以及所述栅极槽的侧壁沿垂直于所述第一表面的第一方向从所述第二表面到所述第一表面延伸并依次接触所述N型掺杂层，所述P型体层和所述N型存储层、以及所述N型漂移层。
作为本发明的一个示例，当所述至少三个栅槽体为三个栅槽体时，所述三个栅槽体包括两个栅极槽以及一个控制栅极槽，所述两个栅极槽以及所述一个控制栅极槽沿平行于所述第一表面的垂直于第一方向的第二方向以栅极槽-控制栅极槽-栅极槽的方式设置，并通过P型体层间隔开，且一个所述栅极槽以及所述一个控制栅极槽相邻侧壁的距离减去一个所述栅极槽以及所述一个控制栅极槽之间的所述N型存储层的宽度的差值在0.2um至1um的范围内。
作为本发明的一个示例，一个所述栅极槽以及所述一个控制栅极槽相邻侧壁的距离减去一个所述栅极槽以及所述一个控制栅极槽之间的所述N型存储层的宽度的差值在0.2um至0.5um的范围内。
作为本发明的一个示例，当所述至少三个栅槽体为四个栅槽体时，所述四个栅槽体包括两个栅极槽以及两个控制栅极槽，所述两个栅极槽以及所述两个控制栅极槽沿平行于所述第一表面的垂直于第一方向的第二方向以栅极槽-控制栅极槽-控制栅极槽-栅极槽的方式设置，并通过P型体层间隔开，或者所述两个栅极槽以及两个控制栅极槽沿平行于所述第一表面的垂直于第一方向的第二方向以栅极槽-控制栅极槽-栅极槽-控制栅极槽的方式设置，并通过P型体层间隔开。
作为本发明的一个示例，当所述四个栅槽体的中间控制栅极槽-控制栅极槽或中间控制栅极槽-栅极槽的中心线之间距离大于4um时，所述中间控制栅极槽-控制栅极槽或所述中间控制栅极槽-栅极槽之间不设置N型存储层。
作为本发明的一个示例，当所述四个栅槽体的中间控制栅极槽-控制栅极槽或中间控制栅极槽-栅极槽的中心线之间距离小于3um时，所述中间控制栅极槽-控制栅极槽或所述中间控制栅极槽-栅极槽之间设置N型存储层，且所述N型存储层的宽度等于所述中间控制栅极槽-控制栅极槽或所述中间控制栅极槽-栅极槽之间的距离。
作为本发明的一个示例，所述元胞结构还包括：在远离所述N型漂移层的所述第一表面的另一表面形成背面金属层，将所述背面金属层设置为集电极。
作为本发明的一个示例，所述N型存储层采用离子注入技术，所述注入能量在1.5MeV至4MeV之间。
作为本发明的一个示例，所述注入能量在2MeV至3.5MeV之间。
本发明还保护一种具有控制栅极及载流子存储层的IGBT的元胞结构的制造方法，包括如下步骤：形成具有第一表面的N型漂移层；在所述N型漂移层的第一表面形成有源区，所述有源区位于相对于第一表面的第二表面，所述有源区包括N型存储层，P型体层和N型掺杂层，从所述第一表面到所述第二表面依次形成N型存储层，P型体层，和N型掺杂层，沿垂直于所述第一表面的第一方向从所述第二表面到所述第一表面形成至少三个栅槽体，所述至少三个栅槽体每一个延伸并接触所述N型漂移层，所述至少三个栅槽体中的每一个是一个栅极槽或一个控制栅极槽，其中，所述栅极槽的侧壁与所述有源区接触，所述控制栅极槽的侧壁与P型体层接触而不与所述N型存储层接触。
作为本发明的一个示例，所述方法还包括：在所述栅槽体底面和侧壁形成栅氧化层，以形成控制栅极或栅极，所述栅槽体底面在所述第一方向上远离第一表面和第二表面，以及在形成有栅氧化层的栅槽体中填充导电材料，且所述控制栅极槽对应于所述控制栅极，所述栅极槽对应于所述栅极。
作为本发明的一个示例，形成具有第三表面的介电层，所述第三表面在第一方向上相对于所述第二表面远离所述第一表面和所述栅槽体底面，从所述第二表面到所述第三表面形成所述介电层，沿垂直于所述第一表面的第一方向从所述第三表面至所述第二表面对所述介电层刻蚀形成两个沟槽，以将所述介电层通过所述两个沟槽间隔开，将所述两个沟槽的每一个刻蚀至P型体层内，在所述被间隔开的介电层上以及所述两个沟槽中形成正面金属层。
作为本发明的一个示例，通过所述栅槽体内的导电材料施加栅极信号和控制栅极信号，且所述外加控制栅极信号比所述栅极电极信号提前0.5us至10us。
作为本发明的一个示例，将所述正面金属层形成发射极，当IGBT导通时，所述栅极和所述控制栅极的电势高于发射极的电势。
作为本发明的一个示例，所述控制栅极槽的侧壁沿垂直于所述第一表面的第一方向从所述第二表面到所述第一表面延伸并依次接触所述P型体层和所述N型漂移层，以及所述栅极槽的侧壁沿垂直于所述第一表面的第一方向从所述第二表面到所述第一表面延伸并依次接触所述N型掺杂层，所述P型体层和所述N型存储层、以及所述N型漂移层。
作为本发明的一个示例，当所述至少三个栅槽体为三个栅槽体时，所述三个栅槽体包括两个栅极槽以及一个控制栅极槽，所述两个栅极槽以及所述一个控制栅极槽沿平行于所述第一表面的垂直于第一方向的第二方向以栅极槽-控制栅极槽-栅极槽的方式设置，并通过P型体层间隔开，且一个所述栅极槽以及所述一个控制栅极槽相邻侧壁的距离减去一个所述栅极槽以及所述一个控制栅极槽之间的所述N型存储层的宽度的差值在0.2um至1um范围内。
作为本发明的一个示例，一个所述栅极槽以及所述一个控制栅极槽相邻侧壁的距离减去一个所述栅极槽以及所述一个控制栅极槽之间的所述N型存储层的宽度的差值在0.2um至0.5um的范围内。
作为本发明的一个示例，当所述至少三个栅槽体为四个栅槽体时，所述四个栅槽体包括两个栅极槽以及两个控制栅极槽，所述两个栅极槽以及所述两个控制栅极槽沿平行于所述第一表面的垂直于第一方向的第二方向以栅极槽-控制栅极槽-控制栅极槽-栅极槽的方式设置，并通过P型体层间隔开，或者所述两个栅极槽以及两个控制栅极槽沿平行于所述第一表面的垂直于第一方向的第二方向以栅极槽-控制栅极槽-栅极槽-控制栅极槽的方式设置，并通过P型体层间隔开。
作为本发明的一个示例，当所述四个栅槽体的中间控制栅极槽-控制栅极槽或中间控制栅极槽-栅极槽的中心线之间距离大于4um时，所述中间控制栅极槽-控制栅极槽或所述中间控制栅极槽-栅极槽之间不设置N型存储层。
作为本发明的一个示例，当所述四个栅槽体的中间控制栅极槽-控制栅极槽或中间控制栅极槽-栅极槽的中心线之间距离小于3um时，所述中间控制栅极槽-控制栅极槽或所述中间控制栅极槽-栅极槽之间设置N型存储层，且所述N型存储层的宽度等于所述中间控制栅极槽-控制栅极槽或所述中间控制栅极槽-栅极槽之间的距离。
作为本发明的一个示例，将所述两个沟槽的每一个刻蚀至P型体层内，包括：所述两个沟槽的每一个刻蚀至所述P型体层内的深度与所述N型掺杂区的厚度相同。
作为本发明的一个示例，所述N型存储层采用离子注入技术，所述注入能量在1.5MeV至4MeV之间。
作为本发明的一个示例，所述注入能量在2MeV至3.5MeV之间。
作为本发明的一个示例，所述方法还包括：在远离所述N型漂移层的所述第一表面的另一表面形成背面金属层，将所述背面金属层形成集电极。
本发明还保护一种具有控制栅极及载流子存储层的IGBT，包括至少一个如上所述的元胞结构。
附图说明
图1示出了一个现有技术的IGBT的截面示意图，
图2示出了另一个现有技术的IGBT的截面示意图，
图3A示出了现有技术中的一种具有控制栅极及载流子存储层的IGBT的元胞结构，
图3B示出了本发明的一种具有控制栅极及载流子存储层的IGBT的元胞结构，
图4示出了本发明的一个实施例的IGBT的截面示意图，
图5示出了本发明的一个实施例的IGBT的截面示意图，
图6示出了本发明的另一个实施例的IGBT的截面示意图，
图7示出了本发明的另一个实施例的IGBT的截面示意图，
图8示出图3A的现有结构与图3B的本发明的新结构的通态压降Vcesat对比，
图9示出图3A的现有结构与图3B的本发明的新结构的关断波形对比，
图10示出图3A的现有结构与图3B的本发明的新结构的通态压降Vcesat与关断损耗Eoff的折中关系对比图，
图11示出图3A的现有结构与图3B的本发明的新结构以Y-X为变量的通态压降Vcesat与关断损耗Eoff之间的折中关系，
图12示出图3A的现有结构与图3B的本发明的新结构在通态时少子空穴的密度分布图，
图13示出能量为2.5MeV磷注入的SRIM仿真结果。
图14示出栅极电极及外加控制栅极的信号波形。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，作为没有限定性的例子，下面结合附图对本发明提供的具有控制栅极及载流子存储层的IGBT元胞结构及其制造方法进行详细描述。
同时应当注意，为了在此说明这些示例性实施例，所述视图将示出本发明的示例性实施例的方法和器件的一般特征。然而，这些视图不是成比例的并且可能不是精确地反应任一给定实施例的特征，并且不应解释为界定或者限定本发明范围内示例性实施例的数值范围或者特性。
术语“具有”、“包含”、“包括”、“含有”等是开放的，并且这些术语指示存在所声明的结构、元件或特征，但不排除存在附加元件或特征。冠词“一”、“一个”或“该”意图包括复数以及单数，除非上下文以其他方式清楚地指示。
本发明提出了一种新的IGBT结构，其具有更低的关断损耗及更短的开通延迟Tdon/关断延迟Tdoff，且通态压降Vcesat与传统的载流子存储层结构相当。以下将结合具体实施例来帮助本领域技术人员更好的理解本发明的技术方案。
图3A示出了现有技术中的一种具有控制栅极及载流子存储层的IGBT的元胞结构，包括：N型漂移层101，N型存储层102，P型体层103和N型掺杂层104，三个栅槽体，位于两侧的栅槽体为栅极槽106，而中间栅槽体为短接在发射极的栅极槽107，如图3A所示，所述N型存储层102的宽度等于两个相邻栅槽体的侧壁之间的距离。
图3B示出了本发明的一种具有控制栅极及载流子存储层的IGBT的元胞结构，包括：具有第一表面111的N型漂移层11，有源区15，所述有源区15位于相对于第一表面111的第二表面112，所述有源区15包括N型存储层12，P型体层13和N型掺杂层14，且所述有源区15从所述第一表面111到所述第二表面112依次层叠设置N型存储层12，P型体层13和N型掺杂层14。还包括至少三个栅槽体，所述至少三个栅槽体每一个沿垂直于所述第一表面111的第一方向从所述第二表面112到所述第一表面111延伸并接触所述N型漂移层11，所述至少三个栅槽体中的每一个是一个栅极槽16或一个控制栅极槽17。其中，所述栅极槽16的侧壁与所述有源区接触，所述控制栅极槽17的侧壁与所述P型体层13接触而不与所述N型存储层12接触。另外，所述控制栅极槽17的侧壁也不与所述N型掺杂层14接触。
在本发明的实施例中，有源区15的功能是提供沟道，实现半导体导电功能，本发明有源区15需要包括N型存储层12，P型体层13和N型掺杂层14，单独的P型体层13并不能作为有源区15。如图3B所示，本发明有源区15仅与栅极槽16的侧壁接触，并不与控制栅极槽17侧壁接触，控制栅极槽17侧壁仅与P型体层13接触。因此，当对栅极电极施加电压时，可以形成导电沟道，由于控制栅槽17侧壁没有接触N型掺杂层14，因此，对外加控制栅极施加电压时，不能形成导电沟道。因而对于本发明外加控制栅极来说，由于控制栅极槽17两侧未形成沟道，其只是作为辅助的控制信号以改变通态时载流子存储效果及关断时少子的抽取速率。
图3B所示结构与图3A相比在通态压降Vcesat相当的前提下，具有更低的Eoff值，更短的开通和关断延迟Tdon/Tdoff时间。
本发明中的第一表面为该半导体衬底的N型漂移层11的上表面，第二表面为靠近控制栅极槽17的侧壁的P型体层13的上表面。如图3B所示，由于靠近栅极槽16的侧壁的P型体层13上层叠有N型掺杂层14，因此，第二表面也可以是该N型掺杂层14的上表面。
本发明中的第一方向为垂直所述N型漂移层11上表面并向N型漂移层11下表面延伸的方向。如在图3A所示的现有技术，所述至少三个栅槽体是垂直伸入N型漂移层11中，并不会穿通N型漂移层11。
在本发明的实施例中，如在图3A所示的现有技术，所述栅槽体包括位于所述栅槽体底面和侧壁的栅氧化层23及被栅氧化层23所包围的导电材料，以形成控制栅极20或栅极21，所述栅槽体底面在所述第一方向上远离第一表面111和第二表面112，且所述控制栅极槽17对应于所述控制栅极20，所述栅极槽16对应于所述栅极21。具体的，所述栅槽体底面和侧壁的栅氧化层23起到绝缘作用，被栅氧化层23所包围的导电材料可以是多晶硅，通过多晶硅将栅槽体完全填充。对于形成栅极和控制栅极来说，在所述元胞结构中，通过多晶硅金属作为栅极或控制栅极。
在本发明的实施例中，所述元胞结构还包括：具有第三表面113的至少三个介电层18，所述第三表面113在所述第一方向上相对于所述第二表面112远离所述第一表面111和所述栅槽体底面，所述至少三个介电层18通过两个沟槽19间隔设置，且在所述至少三个介电层18以及所述两个沟槽19中设置正面金属层24。
在本发明的实施例中，通过所述栅极槽16和所述控制栅极槽17内的导电材料分别施加栅极信号和控制栅极信号，所述控制栅极20信号比所述栅极21信号提前0.5us至10us。在本发明的实施例中，将所述正面金属层24设置为发射极，实际应用电路内，栅极和控制栅极的信号的大小是相对发射极来说的。而不管处于通态还是阻态，发射极始终接地，即，发射极电势为零。器件导通时，栅极和控制栅极电势高于发射极电势(例如，可以为15V)，器件断开时，栅极和控制栅极电势低于发射极电势(例如，可以为-15V)。这样设置，在通态或者开通过程中，控制栅极20作为一个辅助结构，其具有增强载流子存储能力的作用。在关断过程中，因控制栅极20提前关断，故载流子可以通过少子抽取通道加速完成载流子抽取过程。
在本发明的实施例中，所述控制栅极槽17的侧壁沿垂直于所述第一表面111的第一方向从所述第二表面112到所述第一表面111延伸并依次接触所述P型体层13和所述N型漂移层11，以及所述栅极槽16的侧壁沿垂直于所述第一表面111的第一方向从所述第二表面112到所述第一表面111延伸并依次接触所述N型掺杂层14，所述P型体层13和所述N型存储层12、以及所述N型漂移层11。如图3B所示，所述栅极槽16的侧壁与所述有源区和N型漂移层11接触，所述控制栅极槽17的侧壁与所述P型体层13和所述N型漂移层11接触而不与所述N型存储层12接触。另外，所述控制栅极槽17的侧壁也不与所述N型掺杂层14接触。
在本发明的实施例中，如图3B所示，当所述至少三个栅槽体为三个栅槽体时，所述三个栅槽体包括两个栅极槽16以及一个控制栅极槽17，所述两个栅极槽16以及所述一个控制栅极槽17沿平行于所述第一表面的垂直于第一方向的第二方向以栅极槽16-控制栅极槽17-栅极槽16的方式设置，并通过P型体层13间隔开。一个所述栅极槽16以及所述一个控制栅极槽17相邻侧壁的距离Y减去一个所述栅极槽以及所述一个控制栅极槽之间的所述N型存储层12的宽度X的差值，即，Y-X的差值在0.2um至1um范围内。作为本发明的一个实施例，Y-X的差值可以在0.2um至0.5um范围内。因为N型存储层12部分覆盖相邻栅槽体侧壁之间的区域，所以在器件关断时存在一条少子抽取通道，可以缩短器件的关断时间。
在本发明的实施例中，所述N型存储层12采用离子注入技术，注入能量在2MeV至3.5MeV之间，作为本发明的一些实施例，注入能量可以在1.5MeV到4MeV之间，注入剂量可以在1E12到2E13之间。可以采用磷注入以形成N型存储层，离子注入工艺是IC制造中占主导的掺杂技术，通过将杂质离化，通过电场加速，将这些离化的杂质直接打入硅片中，达到掺杂的目的。
在本发明的另一实施例中，如图4所示，当所述至少三个栅槽体为四个栅槽体时，所述四个栅槽体包括两个栅极槽16以及两个控制栅极槽17，所述两个栅极槽16以及所述两个控制栅极槽17沿平行于所述第一表面的垂直于第一方向的第二方向以栅极槽16-控制栅极槽17-控制栅极槽17-栅极槽16的方式设置，并通过P型体层间隔开，此处的P型体层包括：有源区的P型体层13以及第二P型体层13a，如图4所示，中间的两个控制栅极槽17之间是通过第二P型体层13a间隔开，第二P型体层13a并非上述有源区的P型体层13。所述第二P型体层13a与有源区的P型体层13的材料相同。当所述四个栅槽体的中间控制栅极槽17-控制栅极槽17的中心线之间的距离b大于4um时，所述中间控制栅极槽17-控制栅极槽17的侧壁之间不设置第二N型存储层12a。应当知晓的是，所述四个栅槽体的栅极槽16-控制栅极槽17以及控制栅极槽17-栅极槽16的相邻侧壁的距离Y减去所述栅极槽以及所述控制栅极槽之间的所述N型存储层12的宽度X的差值，即，Y-X的差值在0.2um至1um范围内。作为本发明的一个实施例，Y-X的差值可以在0.2um至0.5um范围内。
而在本发明另一实施例中，如图5所示，当所述四个栅槽体的中间控制栅极槽17-控制栅极槽17的中心线之间距离b小于3um时，所述中间控制栅极槽17-控制栅极槽17的侧壁之间设置第二N型存储层12a，如图5所示，所述第二N型存储层12a并非上述有源区的N型存储层12，所述第二N型存储层12a的注入材料与上述有源区的N型存储层12的注入材料相同，且所述第二N型存储层12a的宽度等于所述中间控制栅极槽17-控制栅极槽17的侧壁之间的距离。通过设置所述第二N型存储层12a，可以提高所述中间控制栅极槽17-控制栅极槽17侧壁之间的区域的电导调制效果。
在本发明的另一实施例中，如图6所示，所述两个栅极槽16以及两个控制栅极槽17沿平行于所述第一表面的垂直于第一方向的第二方向以栅极槽16-控制栅极槽17-栅极槽16-控制栅极槽17的方式设置，并通过P型体层间隔开。此处的P型体层包括：有源区的P型体层13以及第二P型体层13a，如图6所示，中间控制栅极槽17-栅极槽16之间是通过第二P型体层13a间隔开，第二P型体层13a并非上述有源区的P型体层13。所述第二P型体层13a与有源区的P型体层13的材料相同。当所述四个栅槽体的中间控制栅极槽17-栅极槽16的中心线之间距离b大于4um时，所述中间控制栅极槽17-栅极槽16的侧壁之间不设置第二N型存储层12a。应当知晓的是，所述四个栅槽体的栅极槽16-控制栅极槽17的相邻侧壁的距离Y减去所述栅极槽以及所述控制栅极槽之间的所述N型存储层12的宽度X的差值，即，Y-X的差值在0.2um至1um范围内。作为本发明的一个实施例，Y-X的差值可以在0.2um至0.5um范围内。
而在本发明另一实施例中，如图7所示，当所述四个栅槽体的中间控制栅极槽17-栅极槽16的中心线之间距离b小于3um时，所述中间控制栅极槽17-栅极槽16的侧壁之间设置第二N型存储层12a，如图7所示，所述第二N型存储层12a并非上述有源区的N型存储层12。所述第二N型存储层12a的注入材料与上述有源区的N型存储层12的注入材料相同。且所述第二N型存储层12a的宽度等于所述中间控制栅极槽17-栅极槽16的侧壁之间的距离。通过设置所述第二N型存储层12a，可以提高所述中间控制栅极槽17-栅极槽16侧壁之间的区域的电导调制效果。
如图4至图7所示的元胞结构中，栅极21和控制栅极20的作用同基本元胞结构(例如，图3B所示)相同。
本发明的IGBT元胞结构还包括在远离所述N型漂移层11的所述第一表面的另一表面形成背面金属层22，将所述背面金属层22设置为集电极。也即，在所述N型漂移层11的下表面形成背面金属层22。
优选地，本发明的载流子存储层(例如，N型存储层)只有一种掺杂浓度，且载流子存储层没有完全覆盖沟槽与沟槽的侧壁之间的区域。因为载流子存储层部分覆盖沟槽与沟槽的侧壁之间的区域，所以在器件关断时存在一条少子抽取通道，可以缩短器件的关断时间。为了保持与传统普注载流子存储层相同或者更优的电导调制效果，本发明还引入了控制栅极20。控制栅极20对于形成N型存储层(补全没有完成覆盖的N型存储层)以便更好的形成载流子注入增强效应层有益。控制栅极20信号相比栅极21信号提前0.5us至10us。所以，在通态或者开通过程中，控制栅极20作为一个辅助结构，其具有增强载流子存储能力的作用。在关掉过程中，因控制栅极20提前关断，故载流子可以通过少子抽取通道加速完成载流子抽取过程。
本发明还提供一种具有控制栅极及载流子存储层的IGBT的元胞结构的制造方法，包括如下步骤：形成具有第一表面的N型漂移层11，在所述N型漂移层11的第一表面形成有源区，所述有源区位于相对于第一表面的第二表面，所述有源区包括N型存储层12，P型体层13和N型掺杂层14，从所述第一表面到所述第二表面依次形成N型存储层12，P型体层13，和N型掺杂层14，沿垂直于所述第一表面的第一方向从所述第二表面到所述第一表面形成至少三个栅槽体，所述至少三个栅槽体每一个延伸并接触所述N型漂移层11，所述至少三个栅槽体中的每一个是一个栅极槽16或一个控制栅极槽17，其中，所述栅极槽16的侧壁与所述有源区接触，所述控制栅极槽17的侧壁与P型体层13接触而不与所述N型存储层12接触。另外，所述控制栅极槽17的侧壁也不与所述N型掺杂层14接触。
在本发明的实施例中，所述方法还包括，在所述栅槽体底面和侧壁形成栅氧化层，以形成控制栅极或栅极，所述栅槽体底面在所述第一方向上远离第一表面和第二表面，以及在形成有栅氧化层的栅槽体中填充导电材料，且所述控制栅极槽对应于所述控制栅极，所述栅极槽对应于所述栅极。
在本发明的实施例中，所述方法还包括，形成具有第三表面的介电层18，所述第三表面在第一方向上相对于所述第二表面远离所述第一表面和所述栅槽体底面，从所述第二表面到所述第三表面形成所述介电层18，沿垂直于所述第一表面的第一方向从所述第三表面至所述第二表面对所述介电层18刻蚀形成两个沟槽19，以将所述介电层18通过所述两个沟槽19间隔开，将所述两个沟槽19的每一个刻蚀至P型体层13内，在所述被间隔开的介电层18上以及所述两个沟槽19中形成正面金属层24。
为了验证本发明的改进，图8至图13示出了图3A的现有结构与图3B的本发明的新结构的仿真对比图。对于高能离子注入而言，通过SRIM计算得到能量为2.5MeV磷元素的横向分布范围大约为0.2um，以下Y-X的差值已包含此偏差。图8示出图3A的现有结构与图3B的本发明的新结构的通态压降Vcesat对比。本发明的新结构外加控制栅极信号(New_Nwell_struture_Vcontrol)包括0V及15V。从图8中可以看出，通态时，控制栅极信号为15V时，本发明的新结构与现有结构Vcesat基本一致，控制栅极信号为0V时，本发明的新结构的Vcesat大于现有结构的Vcesat。所以，当器件开通时，控制栅极信号比栅极信号提前，以保持器件通态特性不改变，当器件关断时，控制栅极信号比栅极信号提前关断，以便增强空穴的抽取速率，降低关断损耗。
图9示出图3A的现有结构与图3B的本发明的新结构的关断波形对比，新结构的外加控制栅极信号(New_Nwell_struture_Vcontrol)包括0V及-15V。在图9的器件关断的曲线对比图中，作为一个示例，三条线的最左侧线表示器件关断瞬间，外加控制栅极信号为-15V的关断波形，包括：-15V_Ic，-15V_Vg和-15V_Vc。作为一个示例，三条线的中间线对应于外加控制栅极信号为0V时的关断波形，包括：0V_Ic，0V_Vg和0V_Vc。作为一个示例，三条线的最右侧线对应于现有技术的关断波形，包括：BL_Ic，BL_Vg和BL_Vc。从图9可以看出，本发明新结构的外加控制栅极信号为0V时(例如，三条线的中间线所示的关断波形)，因存在一条额外的空穴抽取通道，所以相比现有技术(例如，三条线的最右侧线所示的关断波形)可以提前关断。而增加外加控制栅极信号(例如，-Vg＝-15V)后,可以进一步缩短器件关掉时间(例如，三条线的最左侧线所示的关断波形)。
图10示出图3A的现有结构与图3B的本发明的新结构的通态压降Vcesat与关断损耗Eoff的折中关系对比图。参考上述对图8和图9的解释，新结构如果没有外加控制栅极信号(例如，将控制栅极接地)，如图10最上方曲线所示，其Vcesat比现有结构大，其关断损耗(例如，关断时间)比现有结构大；当增加外加控制栅极信号后，如图10最下方曲线所示，其Vcesat与现有技术相当，其关断损耗(例如，关断时间)进一步降低/缩短。从图10中可以看出，增加外加控制栅极(Vcontrol)后Vcesat和Eoff折中关系优于现有技术。
图11示出图3A的现有结构与图3B的本发明的新结构以Y-X的差值为变量的通态压降Vcesat与关断损耗Eoff之间的折中关系。从图11中可以看出，在没有外加控制栅极的现有结构中，Y-X的差值为0.3时的Vcesat与Eoff之间的折中关系不如本发明具有外加控制栅极的Y-X的差值为0.9时的Vcesat与Eoff之间的折中关系，换句话说，如果不加外加控制栅极，即使Y-X非常小(例如，Y-X的差值为0.3)，Vcesat与Eoff之间的折中关系也比现有技术差，而增加外加控制栅极后，即使Y-X的差值增加到0.9um，本发明的新结构的Vcesat与Eoff之间的折中关系仍优于现有技术。在本发明具有外加控制栅极的情况下，Y-X的差值越小，Vcesat与Eoff具有更优的折中关系。
图12示出图3A的现有结构与图3B的本发明的新结构在通态时少子空穴的密度分布图，新结构的外加控制栅极信号(New_Nwell_struture_Vcontrol)包括0V及15V。如图12所示，当外加控制栅极信号为15V时，少子空穴的密度相对于现有结构的空穴的密度高，器件正面的载流子存储能力增加，通态时电导调制效果优于现有技术。当外加控制栅极信号为0V时，少子空穴的密度相对于现有结构的空穴的密度低，器件正面的载流子存储能力(注入增强效应)变弱，电导调制效果弱与现技术。将图12与图8结合在一起可以看出，当外加控制栅极信号为15V时，新结构的Vcesat与现有技术相当或者优于现有技术的Vcesat，当控制栅信号为0V时，新结构的Vcesat大于现有技术的Vcesat。
图13示出能量为2.5MeV磷注入的SRIM仿真结果，可以看出，磷注入后的横向分布范围大概在0.2um。图14示出栅极电极及外加控制栅极的信号波形。其中，Vg为栅极电极，Vc为外加控制栅极，外加控制栅极Vc的信号相比栅极电极Vg信号提前0.5us至10us。这样设置，在通态或者开通过程中，其具有增强载流子存储能力的作用。在关掉过程中，因为外加控制栅极提前关断，故载流子可以通过少子抽取通道加速完成载流子抽取过程。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换，例如从属权利要求的特征可以根据需要自由替换和/或组合；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
参考标号列表：
部件 标号
N型漂移层 11，101
N型存储层 12，102
第二N型存储层 12a
P型体层 13，103
第二P型体层 13a
N型掺杂层 14，104
有源区 15
栅极槽 16，106
短接在发射极的栅极槽 107
控制栅极槽 17
介电层 18
沟槽 19
控制栅极 20
栅极 21
背面金属层 22
栅氧化层 23
正面金属层 24
第一表面 111
第二表面 112
第三表面 113

Claims (20)

1.一种具有控制栅极及载流子存储层的绝缘栅双极型晶体管IGBT的元胞结构，包括：
具有第一表面的N型漂移层，
有源区，所述有源区位于相对于第一表面的第二表面，所述有源区包括N型存储层，P型体层和N型掺杂层，且所述有源区从所述第一表面到所述第二表面依次层叠设置所述N型存储层，所述P型体层和所述N型掺杂层，
至少三个栅槽体，所述至少三个栅槽体每一个沿垂直于所述第一表面的第一方向从所述第二表面到所述第一表面延伸并接触所述N型漂移层，所述至少三个栅槽体中的每一个是一个栅极槽或一个控制栅极槽，
其中，所述栅极槽的侧壁与所述有源区接触，所述控制栅极槽的侧壁与所述P型体层接触而不与所述N型存储层接触,
其中，所述控制栅极槽的侧壁沿垂直于所述第一表面的第一方向从所述第二表面到所述第一表面延伸并依次接触所述P型体层和所述N型漂移层，以及所述栅极槽的侧壁沿垂直于所述第一表面的第一方向从所述第二表面到所述第一表面延伸并依次接触所述N型掺杂层，所述P型体层和所述N型存储层、以及所述N型漂移层,
其中，所述至少三个栅槽体为三个栅槽体，所述三个栅槽体包括两个栅极槽以及一个控制栅极槽，所述两个栅极槽以及所述一个控制栅极槽沿平行于所述第一表面的垂直于第一方向的第二方向以栅极槽-控制栅极槽-栅极槽的方式设置，并通过P型体层间隔开，且一个所述栅极槽以及所述一个控制栅极槽相邻侧壁的距离减去一个所述栅极槽以及所述一个控制栅极槽之间的所述N型存储层的宽度的差值在0.2um至1um的范围内。
2.如权利要求1所述的元胞结构，其中，所述栅槽体包括位于所述栅槽体底面和侧壁的栅氧化层及被栅氧化层所包围的导电材料，以形成控制栅极或栅极，所述栅槽体底面在所述第一方向上远离第一表面和第二表面，且所述控制栅极槽对应于所述控制栅极，所述栅极槽对应于所述栅极。
3.如权利要求2所述的元胞结构，其中，所述元胞结构还包括：具有第三表面的至少三个介电层，所述第三表面在所述第一方向上相对于所述第二表面远离所述第一表面和所述栅槽体底面，所述至少三个介电层通过两个沟槽间隔设置，且在所述至少三个介电层上以及所述两个沟槽中设置正面金属层。
4.如权利要求3所述的元胞结构，其中，通过所述栅极槽和所述控制栅极槽内的导电材料分别施加栅极信号和控制栅极信号，且所述控制栅极信号比所述栅极信号提前0.5us至10us。
5.如权利要求4所述的元胞结构，其中，将所述正面金属层设置为发射极，当IGBT导通时，所述栅极和所述控制栅极的电势高于发射极的电势。
6.如权利要求1所述的元胞结构，其中，一个所述栅极槽以及所述一个控制栅极槽相邻侧壁的距离减去一个所述栅极槽以及所述一个控制栅极槽之间的所述N型存储层的宽度的差值在0.2um至0.5um的范围内。
7.如权利要求1所述的元胞结构，其中，还包括：在远离所述N型漂移层的所述第一表面的另一表面形成背面金属层，将所述背面金属层设置为集电极。
8.如权利要求1所述的元胞结构，其中，所述N型存储层采用离子注入技术，注入能量在1.5MeV至4MeV之间。
9.如权利要求8所述的元胞结构，其中，所述注入能量在2MeV至3.5MeV之间。
10.一种具有控制栅极及载流子存储层的IGBT的元胞结构的制造方法，包括如下步骤：
形成具有第一表面的N型漂移层；
在所述N型漂移层的第一表面形成有源区，所述有源区位于相对于第一表面的第二表面，所述有源区包括N型存储层，P型体层和N型掺杂层，从所述第一表面到所述第二表面依次形成N型存储层，P型体层，和N型掺杂层，
沿垂直于所述第一表面的第一方向从所述第二表面到所述第一表面形成至少三个栅槽体，所述至少三个栅槽体每一个延伸并接触所述N型漂移层，所述至少三个栅槽体中的每一个是一个栅极槽或一个控制栅极槽，
其中，所述栅极槽的侧壁与所述有源区接触，所述控制栅极槽的侧壁与P型体层接触而不与所述N型存储层接触,
其中，所述控制栅极槽的侧壁沿垂直于所述第一表面的第一方向从所述第二表面到所述第一表面延伸并依次接触所述P型体层和所述N型漂移层，以及所述栅极槽的侧壁沿垂直于所述第一表面的第一方向从所述第二表面到所述第一表面延伸并依次接触所述N型掺杂层，所述P型体层和所述N型存储层、以及所述N型漂移层,
其中，所述至少三个栅槽体为三个栅槽体，所述三个栅槽体包括两个栅极槽以及一个控制栅极槽，所述两个栅极槽以及所述一个控制栅极槽沿平行于所述第一表面的垂直于第一方向的第二方向以栅极槽-控制栅极槽-栅极槽的方式设置，并通过P型体层间隔开，且一个所述栅极槽以及所述一个控制栅极槽相邻侧壁的距离减去一个所述栅极槽以及所述一个控制栅极槽之间的所述N型存储层的宽度的差值在0.2um至1um的范围内。
11.如权利要求10所述的方法，其中，还包括：在所述栅槽体底面和侧壁形成栅氧化层，以形成控制栅极或栅极，所述栅槽体底面在所述第一方向上远离第一表面和第二表面，以及在形成有栅氧化层的栅槽体中填充导电材料，且所述控制栅极槽对应于所述控制栅极，所述栅极槽对应于所述栅极。
12.如权利要求11所述的方法，其中，形成具有第三表面的介电层，所述第三表面在第一方向上相对于所述第二表面远离所述第一表面和所述栅槽体底面，从所述第二表面到所述第三表面形成所述介电层，沿垂直于所述第一表面的第一方向从所述第三表面至所述第二表面对所述介电层刻蚀形成两个沟槽，以将所述介电层通过所述两个沟槽间隔开，将所述两个沟槽的每一个刻蚀至P型体层内，在被间隔开的介电层上以及所述两个沟槽中形成正面金属层。
13.如权利要求12所述的方法，其中，通过所述栅槽体内的导电材料施加栅极信号和控制栅极信号，且所述控制栅极信号比所述栅极电极信号提前0.5us至10us。
14.如权利要求13所述的方法，其中，将所述正面金属层形成发射极，当IGBT导通时，所述栅极和所述控制栅极的电势高于发射极的电势。
15.如权利要求10所述的方法，其中，一个所述栅极槽以及所述一个控制栅极槽相邻侧壁的距离减去一个所述栅极槽以及所述一个控制栅极槽之间的所述N型存储层的宽度的差值在0.2um至0.5um的范围内。
16.如权利要求12所述的方法，其中，将所述两个沟槽的每一个刻蚀至P型体层内，包括：所述两个沟槽的每一个刻蚀至所述P型体层内的深度与所述N型掺杂层的厚度相同。
17.如权利要求10所述的方法，其中，所述N型存储层采用离子注入技术，注入能量在1.5MeV至4MeV之间。
18.如权利要求17所述的方法，其中，所述注入能量在2MeV至3.5MeV之间。
19.如权利要求10所述的方法，其中，还包括：在远离所述N型漂移层的所述第一表面的另一表面形成背面金属层，将所述背面金属层形成集电极。
20.一种具有控制栅极及载流子存储层的IGBT，其中，包括至少一个如权利要求1所述的元胞结构。
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