CN106684134B - 一种功率半导体器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种功率半导体器件及其制作方法，功率半导体器件包括：P‑基区、N‑衬底、N阱、多晶硅栅、N+源极区、P+欧姆接触区、发射极金属电极和栅氧化层，功率半导体器件采用沟槽栅结构。沟槽栅结构的沟槽具有第一深度和第二深度，第一深度为第一次沟槽刻蚀并进行N阱注入的深度，第一深度大于或等于P‑基区的结深，第一深度小于N阱的深度，第二深度为沟槽的深度。本发明能够克服现有沟槽栅功率半导体器件的N阱(载流子存储层)通过扩散工艺来实现掺杂，无法实现较高的掺杂浓度的技术问题。
Description
技术领域
本发明涉及功率半导体技术领域，尤其是涉及一种功率半导体IGBT(InsulatedGate Bipolar Transistor，绝缘栅双极型晶体管)器件及其制作方法。
背景技术
在现有技术中，为了优化功率半导体器件的通态压降与关断损耗，降低器件的功耗，一般采用载流子存储层(空穴阻挡层)结构，这种结构又被称为“N-Enhancement Layer”(N-加强层)及“Carrier Storage N Layer”(N型载流子存储层)。如附图1所示，为基于载流子存储层平面栅结构的IGBT，该结构在P-基区的下方包围有一层N-增强层12，图中7为发射极金属电极，11为集电极金属电极。本申请人于2012年12月07日申请，并于2013年03月13日公开，公告号为CN102969351B的中国发明专利《一种平面栅型IGBT芯片》即公开了上述结构。又如附图2所示，为基于载流子存储层沟槽栅结构的IGBT，该结构在P-基区的下方设置一个N阱(N型载流子存储层16)来包围P-基区，在该处形成一个空穴的势垒，阻挡了导通状态下空穴被发射极电极的抽取，并增大了发射极电子注入，从而增强了该处的电导调制效应，同时降低了通态压降。图中，4为多晶硅栅，7为发射极金属电极，11为集电极金属电极，16为N型载流子存储层。本申请人于2012年12月07日申请，并于2013年03月13日公开，公开号为CN102969350A的中国发明申请《一种沟槽栅型IGBT芯片》即公开了上述结构。因为这种结构并不依赖增加背部集电极的空穴注入来实现，从而可以对背部空穴注入效率进行优化，并进一步降低器件的关断损耗。如附图2所示的结构中，在栅氧化层8的上部包围有一层金属阻挡层13，在两个沟槽之间设置有P+扩散层14和发射层15。
一般情况下，N阱的掺杂浓度比衬底的浓度更高，并且随着N阱的掺杂浓度提高，可以进一步降低功率半导体器件的通态压降。然而，目前功率半导体器件的正面通常采用扩散工艺来进行掺杂，即IGBT的正面需要分别进行N阱扩散掺杂、P-基区扩散掺杂，以及N+源极区扩散掺杂，因此N阱的最高掺杂浓度受到限制。常规的IGBT正面掺杂工艺为常包括：N阱掺杂、P-基区掺杂、沟槽制作、N+源极区掺杂等步骤，其中：
N阱掺杂：对整个器件有效区(元胞区)进行N型掺杂与扩散，形成N阱，如附图3所示；
P-基区掺杂：对整个器件有效区(元胞区)进行P-型掺杂与扩散，形成P-基区，如附图4所示；
沟槽制作：进行沟槽的光刻与刻蚀、栅氧化层制作、多晶硅填充及多晶硅掺杂等步骤，如附图5所示；
N+源极区掺杂：进行N+源极区注入窗口的光刻、掺杂与扩散，形成N+源极区，如附图6所示。
图中，1为P-基区，2为N-衬底，3为N阱，4为多晶硅栅，5为N+源极区，8为栅氧化层。
如需提高N阱的掺杂浓度，则需要提高N阱的掺杂剂量并增加扩散时间，然而这会影响到P-基区的掺杂浓度与结深(如附图7所示，对比了将N阱掺杂浓度提高到原来2倍，而其他参数不变的情况下对P-基区的影响)，并且会导致N阱的结深过深，需要重新调整P-基区的掺杂工艺，这就增加了工艺的复杂性与难度。并且即使配合调整P-基区，使得N阱的掺杂浓度有所提高，但是N阱的掺杂浓度也不能无限制地提高，例如：N阱的掺杂浓度不能高于P-基区的掺杂浓度。
随着沟槽栅IGBT技术的发展，器件朝着更低功耗的方向发展，一个可行的办法是采用更高浓度的N阱，以降低器件的通态压降。然而，对于常规的做法而言，沟槽栅IGBT的N阱(载流子存储层)常通过扩散工艺来实现掺杂，如附图8所示是现有技术中采用常规扩散工艺形成的N阱掺杂浓度曲线示意图。由于它是IGBT正面扩散掺杂工艺(有3次扩散掺杂过程，分别是：N阱扩散掺杂、P-基区扩散掺杂及N+源极区扩散掺杂)中首先需要进行的，因此无法实现较高的掺杂浓度，例如：不能高于P-基区的掺杂浓度。而采用离子注入法虽然可以提高N阱的掺杂浓度，但工艺成本要求高。
发明内容
有鉴于此，本发明的目的在于提供一种功率半导体器件及其制作方法，能够克服现有沟槽栅功率半导体器件的N阱(载流子存储层)通过扩散工艺来实现掺杂，无法实现较高的掺杂浓度的技术问题。
为了实现上述发明目的，本发明具体提供了一种功率半导体器件的技术实现方案，一种功率半导体器件，包括：P-基区、N-衬底、N阱、多晶硅栅、N+源极区、P+欧姆接触区、发射极金属电极和栅氧化层，所述功率半导体器件采用沟槽栅结构。所述沟槽栅结构的沟槽具有第一深度和第二深度，所述第二深度为所述沟槽的深度。所述第一深度为第一次沟槽刻蚀并进行N阱注入的深度，所述第一深度大于或等于所述P-基区的结深，所述第一深度小于所述N阱的深度。
优选的，所述沟槽栅结构的两个沟槽中心之间的距离小于或等于2μm。
优选的，所述N阱的掺杂浓度大于或等于1e16/cm3量级。
优选的，所述N阱的掺杂浓度大于或等于1e17/cm3量级，并小于或等于1e18/cm3量级。
优选的，所述N阱的浓度峰值位于所述沟槽的第一深度处。
优选的，所述第一深度等于或大于所述P-基区的结深与所述N阱单边扩散的结深之和。
本发明具体提供了一种功率半导体器件制作方法的技术实现方案，功率半导体器件制作方法，包括以下步骤：
S101：在N-衬底的基础上进行P-基区的注入及扩散掺杂；
S102：在前一步骤的基础上，进行光刻及沟槽刻蚀，并刻至第一深度；
S103：通过所述沟槽进行N阱注入，并进行高温推进，形成N阱；
S104：在前一步骤的基础上，继续进行光刻及沟槽刻蚀，并刻至第二深度，完成整个沟槽的刻蚀；
S105：在所述沟槽内进行栅氧化层制作、多晶硅栅填充，以及多晶硅栅掺杂；
S106：在前一步骤的基础上，进行N+源极区的掺杂窗口光刻、注入掺杂，在两个沟槽之间形成所述N+源极区。
优选的，所述步骤S101进一步包括：
S1011：通过高温氧化，在N-衬底的基础上对器件的正面制作一层牺牲氧化层，所述牺牲氧化层的厚度为100A～600A；
S1012：在所述牺牲氧化层上涂覆一层光刻胶，然后进行曝光，并去除器件有效区上方的光刻胶，形成P-基区注入窗口；
S1013：进行P型离子注入，并去除器件表面剩余的光刻胶；
S1014：进行高温推进，最终形成P-基区，所述P-基区的掺杂浓度在1e17/cm3量级以上，结深为3μm～8μm。
优选的，所述步骤S102进一步包括：
S1021：进行刻蚀窗口造型：先涂覆一层光刻胶，然后进行曝光与去胶，形成沟槽刻蚀窗口；
S1022：进行沟槽刻蚀，直至第一深度，所述第一深度大于或等于所述P-基区的结深。
优选的，所述步骤S103进一步包括：
S1031：对整个器件进行N型离子注入；
S1032：进行高温推进，形成N阱，所述N阱的掺杂浓度在1e14/cm3～1e17/cm3的量级范围内，所述N阱的结深小于3μm。
优选的，所述步骤S104进一步包括：
S1041：进行刻蚀窗口造型：先涂覆一层光刻胶，然后进行曝光与去胶，形成沟槽刻蚀窗口；
S1042：进行沟槽刻蚀，直至第二深度，所述第二深度为沟槽的设计深度，沟槽的设计深度在4μm～8μm之间。
优选的，所述步骤S105进一步包括：
S1051：进行高温氧化，使沟槽的内壁生长一层栅氧化层，所述栅氧化层的厚度为0.1μm～0.5μm；
S1052：进行多晶硅沉积，所述多晶硅填充沟槽的内部；
S1053：对所述多晶硅进行N型掺杂，掺杂浓度为1e19/cm3量级以上。
优选的，所述步骤S1053进一步包括：
首先进行N型离子注入，然后通过高温推进来实现掺杂，推进之后所述多晶硅的表面形成一层氧化层。
优选的，所述步骤S106进一步包括：
S1061：进行刻蚀窗口造型：先涂覆一层光刻胶，然后进行曝光与去胶，形成N+源极区注入窗口；
S1062：进行N型离子注入，并去除剩余的光刻胶；
S1063：进行高温推进，形成N+源极区，所述N+源极区的掺杂浓度为1e19/cm3量级以上，所述N+源极区的结深为1μm以下。
优选的，所述沟槽栅结构的两个沟槽中心之间的距离小于或等于2μm。
优选的，所述N阱的掺杂浓度大于或等于1e16/cm3量级。
优选的，所述N阱的掺杂浓度大于或等于1e17/cm3量级，并小于或等于1e18/cm3量级。
优选的，所述N阱的浓度峰值位于所述沟槽的第一深度处。
优选的，所述第一深度等于或大于所述P-基区的结深，以及所述N阱进行单边扩散的结深之和。
通过实施上述本发明提供的功率半导体器件及其制作方法的技术方案，具有如下有益效果：
(1)本发明能够实现高浓度N阱(其浓度可高于P-基区的浓度)，从而降低功率半导体器件的通态压降，最终实现更低的功耗；
(2)本发明N阱浓度的调节不影响P-基区的浓度与结深，能够降低工艺的复杂度与难度；
(3)本发明无需变更现有设备，工艺成本更低。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1是现有技术中基于载流子存储层平面栅结构的功率半导体器件剖面结构示意图；
图2是现有技术中基于载流子存储层沟槽栅结构的功率半导体器件剖面结构示意图；
图3是现有技术常规IGBT正面掺杂工艺中进行N阱掺杂步骤的示意图；
图4是现有技术常规IGBT正面掺杂工艺中进行P-基区掺杂步骤的示意图；
图5是现有技术常规IGBT正面掺杂工艺中进行沟槽制作步骤的示意图；
图6是现有技术常规IGBT正面掺杂工艺中进行N+源极区掺杂步骤的示意图；
图7是现有技术将N阱掺杂浓度提高到原来两倍对P-基区影响的前后对比示意图；
图8是现有技术中采用常规扩散工艺形成的N阱掺杂浓度曲线示意图；
图9是本发明功率半导体器件一种具体实施方式的剖面结构示意图；
图10是本发明图9的器件剖面结构示意图中A-A’切线处的掺杂浓度曲线示意图；
图11是本发明功率半导体器件制作方法一种具体实施方式中进行P-基区注入及扩散掺杂步骤的示意图；
图12是本发明功率半导体器件制作方法一种具体实施方式中进行第一光刻及沟槽刻蚀步骤的示意图；
图13是本发明功率半导体器件制作方法一种具体实施方式中进行N阱注入步骤的示意图；
图14是本发明功率半导体器件制作方法一种具体实施方式中进行N阱高温推进步骤的示意图；
图15是本发明功率半导体器件制作方法一种具体实施方式中进行第二光刻及沟槽刻蚀步骤的示意图；
图16是本发明功率半导体器件制作方法一种具体实施方式中进行栅氧化层制作、多晶硅栅填充及多晶硅栅掺杂步骤的示意图；
图17是本发明功率半导体器件制作方法一种具体实施方式中形成N+源极区步骤的示意图；
图18是本发明功率半导体器件制作方法一种具体实施方式中进行掺杂窗口光刻、注入掺杂步骤的示意图；
图19是图14中A部分的局部结构放大示意图；
图中：1-P-基区，2-N-衬底，3-N阱，4-多晶硅栅，5-N+源极区，6-P+欧姆接触区，7-发射极金属电极，8-栅氧化层，9-光刻胶，10-牺牲氧化层，11-集电极金属电极，12-N-增强层，13-金属阻挡层，14-P+扩散层，15-发射层，16-N型载流子存储层。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
如附图9至附图19所示，给出了本发明功率半导体器件及其制作方法的具体实施例，下面结合附图和具体实施例对本发明作进一步说明。
如附图9所示，一种功率半导体器件的具体实施例，包括：P-基区1、N-衬底2、N阱3、多晶硅栅4、N+源极区5、P+欧姆接触区6、发射极金属电极7和栅氧化层8，功率半导体器件采用沟槽栅结构。P-基区1、N阱3、N-衬底2从上至下依次设置。在两个沟槽之间的N阱3上部形成有P-基区1、N+源极区5、P+欧姆接触区6和发射极金属电极7，其中，P-基区1位于N阱3的上部，发射极金属电极7位于两个沟槽之间的中部，P+欧姆接触区6位于发射极金属电极7的下部。N+源极区5位于P-基区1的上部，并位于发射极金属电极7的两侧。沟槽进一步包括多晶硅栅4，以及位于多晶硅栅4外侧的栅氧化层8。沟槽栅结构的沟槽具有第一深度a和第二深度b，第一深度a为第一次沟槽刻蚀并进行N阱注入的深度，第二深度b为沟槽的深度。第一深度a大于或等于P-基区1的结深，第一深度a小于N阱3的深度。
作为本发明一种较佳的具体实施例，沟槽栅结构的两个沟槽中心之间的距离L小于或等于2μm，以确保能够实现高浓度的N阱3。本发明具体实施例采用横向扩散形成N阱3，太宽的沟槽间距难以保证在较小的N阱结深的情况下实现横向连续的N阱结构。
在本发明具体实施例中，N阱3的浓度大于常规浓度，常规工艺制作的N阱3的掺杂浓度通常是1e15/cm3的量级，不超过1e16/cm3量级。而本发明上述具体实施例中N阱3的掺杂浓度通常能够超过1e16/cm3量级，达到1e17/cm3量级，甚至是1e18/cm3量级。
作为本发明一种较佳的具体实施例，N阱3的浓度峰值位于沟槽的第一深度a处，便于功率半导体器件采用刻蚀后扩散掺杂的制作工艺。第一深度a等于或稍大于P-基区1的结深c与N阱3单边扩散的结深之和，以确保N阱3的高浓度掺杂，以及浓度调节不影响到P-基区1。如附图19中所示，a为第一深度，c为P-基区1的结深，d为N阱3的结深，e为N阱3的单边扩散结深。当第一深度a＝P-基区1的结深c+N阱3的单边扩散结深e时，则P-基区1与N阱3相接(相连接)。当第一深度a＞P-基区1的结深c+N阱3的单边扩散结深e时，则P-基区1与N阱3相离(相互隔离)。
本发明具体实施例还提出一种通过采用N阱扩散掺杂实现上述结构的功率半导体器件的制作工艺方法，解决N阱3掺杂浓度难以提高的难题。
一种如上所述功率半导体器件制作方法的具体实施例，包括以下步骤：
S101：首先在N-衬底2的基础上进行P-基区1的注入及扩散掺杂，如附图11所示。
步骤S101进一步包括以下过程：
S1011：通过高温氧化，在N-衬底2的基础上对器件的正面制作一层牺牲氧化层(SiO2，二氧化硅)10，牺牲氧化层10的厚度为100A～600A，优选300A；
S1012：在牺牲氧化层10上涂覆一层光刻胶9，然后进行曝光，并去除器件有效区(元胞区)上方的光刻胶9，形成P-基区注入窗口；
S1013：进行P型离子注入，并去除器件表面剩余的光刻胶9；
S1014：进行高温推进(扩散工艺)，最终形成P-基区1，P-基区1的掺杂浓度在1e17/cm3量级以上，优选1e17/cm3，P-基区1的结深为3μm～8μm，优选3μm。
S102：在前一步骤的基础上，进行光刻及沟槽刻蚀，并刻至第一深度a，如附图12所示。
步骤S102进一步包括以下过程：
S1021：进行刻蚀窗口造型：先涂覆一层光刻胶9，然后进行曝光与去胶，形成沟槽刻蚀窗口；
S1022：进行沟槽刻蚀，直至第一深度a，第一深度a大于或等于P-基区1的结深。
S103：通过沟槽进行N阱注入，并进行高温推进，形成N阱3，如附图13和附图14所示。由于N阱3的掺杂浓度低于N+源极区5的掺杂浓度，因此不需要设置N阱注入光刻板，可以对整个器件(硅片)都进行注入。然后进行高温推进，形成N阱3。
步骤S103进一步包括以下过程：
S1031：进行N型离子注入，这里无需进行光刻，可对整片硅片进行注入；
S1032：进行高温推进(扩散工艺)，形成N阱3，N阱3的掺杂浓度视设计而定，但是浓度范围可以很大，是常规工艺方法所不能实现的。N阱3的掺杂浓度一般在1e14/cm3～1e17/cm3的量级范围内，优选1e17/cm3，N阱3的结深小于3μm，优选2μm。
S104：在前一步骤的基础上，继续进行光刻及沟槽刻蚀，并刻至第二深度b，完成整个沟槽的刻蚀，如附图15所示。
步骤S104进一步包括以下过程：
S1041：进行刻蚀窗口造型：先涂覆一层光刻胶9，然后进行曝光与去胶，形成沟槽刻蚀窗口；
S1042：进行沟槽刻蚀，直至第二深度b，第二深度b为沟槽的设计深度，沟槽的设计深度在4μm～8μm之间，优选6μm。
S105：在沟槽内进行栅氧化层(SiO2)制作、多晶硅栅4填充，以及多晶硅栅4掺杂，如附图16所示。
步骤S105进一步包括以下过程：
S1051：进行高温氧化，使沟槽的内壁生长一层栅氧化层8，栅氧化层8的厚度通常为0.1μm～0.5μm，优选0.1μm；
S1052：进行多晶硅(Poly)沉积，多晶硅填充沟槽的内部；
S1053：对多晶硅进行N型掺杂，掺杂浓度为1e19/cm3量级以上，优选1e20/cm3；
步骤S1053进一步包括以下两个过程：
首先进行N型离子注入，然后通过高温推进来实现掺杂，推进之后多晶硅的表面形成一层氧化层。
S106：在前一步骤的基础上，进行N+源极区5的掺杂窗口光刻、注入掺杂，在两个沟槽之间形成N+源极区5，如附图17所示。
步骤S106进一步包括以下过程：
S1061：进行刻蚀窗口造型：先涂覆一层光刻胶9，然后进行曝光与去胶，形成N+源极区注入窗口；
S1062：进行N型离子注入，并去除剩余的光刻胶9；
S1063：进行高温推进，形成N+源极区5，N+源极区5的掺杂浓度为1e19/cm3量级以上，优选1e20/cm3，N+源极区5的结深为1μm以下，优选0.5μm。
S107：完成后续的常规工艺，如附图18所示，此部分的常规工艺可以具体参考如：CN102945804B号中国发明专利等现有技术中的相关制作方法。
本发明上述具体实施例描述的功率半导体器件制作方法能够大幅提高N阱3的掺杂浓度，实现高浓度(浓度甚至可以比P-基区1更高)、浅结深的N阱结构，甚至可以远高于P-基区1的掺杂浓度，从而进一步降低功率半导体器件的通态压降，并且不会影响到P-基区1的掺杂浓度及结深，从而实现更低的通态压降，并优化关断损耗，达到进一步降低功率半导体器件功耗的目的。由于高浓度的N阱工艺不影响P-基区1的掺杂浓度与结深，因此不需要对P-基区1的掺杂工艺进行调整优化，降低了工艺的复杂度和难度。此外，与现有技术采用离子注入工艺制作N阱3相比，本发明上述具体实施例描述的功率半导体器件制作方法无需更改现有的工艺设备，其工艺成本更低。
通过对比附图8中采用常规扩散工艺形成的N阱3的掺杂浓度曲线，以及和附图10中采用本发明具体实施例描述的沟槽栅IGBT结构剖视图A-A’切线处的掺杂浓度曲线，可以看出N阱3的结深与浓度，以及对P-基区1结深的影响，即采用本发明具体实施例所形成的N阱3具有更小的结深、更高的掺杂浓度，并且对P-基区1的影响更小。
通过实施本发明具体实施例描述的功率半导体器件及其制作方法的技术方案，能够产生如下技术效果：
(1)本发明能够实现高浓度N阱(其浓度可高于P-基区的浓度)，从而降低IGBT的通态压降，最终实现更低的功耗；
(2)本发明N阱浓度调节不影响P-基区的浓度与结深，降低工艺复杂度与难度；
(3)本发明无需变更现有设备，工艺成本低。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭示如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明的精神实质和技术方案的情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同替换、等效变化及修饰，均仍属于本发明技术方案保护的范围。
Claims (12)
1.一种功率半导体器件制作方法，其特征在于，包括以下步骤：
S101：在N-衬底的基础上进行P-基区的注入及扩散掺杂；
S102：在前一步骤的基础上，进行光刻及沟槽刻蚀，并刻至第一深度；
S103：通过所述沟槽进行N阱注入，并进行高温推进，形成N阱；
S104：在前一步骤的基础上，继续进行光刻及沟槽刻蚀，并刻至第二深度，完成整个沟槽的刻蚀；
S105：在所述沟槽内进行栅氧化层制作、多晶硅栅填充，以及多晶硅栅掺杂；
S106：在前一步骤的基础上，进行N+源极区的掺杂窗口光刻、注入掺杂，在两个沟槽之间形成所述N+源极区。
2.根据权利要求1所述的功率半导体器件制作方法，其特征在于，所述步骤S101进一步包括：
S1011：通过高温氧化，在N-衬底的基础上对器件的正面制作一层牺牲氧化层，所述牺牲氧化层的厚度为100 Å～600 Å；
S1012：在所述牺牲氧化层上涂覆一层光刻胶，然后进行曝光，并去除器件有效区上方的光刻胶，形成P-基区注入窗口；
S1013：进行P型离子注入，并去除器件表面剩余的光刻胶；
S1014：进行高温推进，最终形成P-基区，所述P-基区的掺杂浓度在1e17/cm3量级以上，结深为3μm～8μm。
3.根据权利要求2所述的功率半导体器件制作方法，其特征在于，所述步骤S102进一步包括：
S1021：进行刻蚀窗口造型：先涂覆一层光刻胶，然后进行曝光与去胶，形成沟槽刻蚀窗口；
S1022：进行沟槽刻蚀，直至第一深度，所述第一深度大于或等于所述P-基区的结深。
4.根据权利要求3所述的功率半导体器件制作方法，其特征在于，所述步骤S103进一步包括：
S1031：对整个器件进行N型离子注入；
S1032：进行高温推进，形成N阱，所述N阱的掺杂浓度在1e14/cm3～1e18/cm3的量级范围内，所述N阱的结深小于3μm。
5.根据权利要求4所述的功率半导体器件制作方法，其特征在于，所述步骤S104进一步包括：
S1041：进行刻蚀窗口造型：先涂覆一层光刻胶，然后进行曝光与去胶，形成沟槽刻蚀窗口；
S1042：进行沟槽刻蚀，直至第二深度，所述第二深度为沟槽的设计深度，沟槽的设计深度在4μm～8μm之间。
6.根据权利要求5所述的功率半导体器件制作方法，其特征在于，所述步骤S105进一步包括：
S1051：进行高温氧化，使沟槽的内壁生长一层栅氧化层，所述栅氧化层的厚度为0.1μm～0.5μm；
S1052：进行多晶硅沉积，所述多晶硅填充沟槽的内部；
S1053：对所述多晶硅进行N型掺杂，掺杂浓度为1e19/cm3量级以上；
所述步骤S1053进一步包括：
首先进行N型离子注入，然后通过高温推进来实现掺杂，推进之后所述多晶硅的表面形成一层氧化层。
7.根据权利要求6所述的功率半导体器件制作方法，其特征在于，所述步骤S106进一步包括：
S1061：进行刻蚀窗口造型：先涂覆一层光刻胶，然后进行曝光与去胶，形成N+源极区注入窗口；
S1062：进行N型离子注入，并去除剩余的光刻胶；
S1063：进行高温推进，形成N+源极区，所述N+源极区的掺杂浓度为1e19/cm3量级以上，所述N+源极区的结深为1μm以下。
8.根据权利要求1至7中任一项所述的功率半导体器件制作方法，其特征在于：两个沟槽中心之间的距离小于或等于2μm。
9.根据权利要求8所述的功率半导体器件制作方法，其特征在于：所述N阱的掺杂浓度大于或等于1e16/cm3量级。
10.根据权利要求8所述的功率半导体器件制作方法，其特征在于：所述N阱的掺杂浓度大于或等于1e17/cm3量级，并小于或等于1e18/cm3量级。
11.根据权利要求7、9或10所述的功率半导体器件制作方法，其特征在于：所述N阱的浓度峰值位于所述沟槽的第一深度处。
12.根据权利要求11所述的功率半导体器件制作方法，其特征在于：所述第一深度等于或大于所述P-基区的结深，以及所述N阱进行单边扩散的结深之和。
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