JP2014179595A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】トレンチ埋め込み法を用いて、ＥｏｆｆとターンオフｄＶ／ｄｔとのトレードオフ関係を改善できる低コストの半導体装置とその製造方法を提供する。
【解決手段】トレンチ埋め込み法で超接合である並列ｐｎ層２０を形成し、その上部のｎ型半導体層２（ｎ型カラム）にイオン注入して高濃度ｎ型半導体領域１１を形成することで、エピタキシャル層で形成した高濃度ｎ型半導体層の場合に比べて、Ｅｏｆｆとターンオフｄｖ／ｄｔとのトレードオフ関係を改善することができる。また、従来の多段エピタキシャル法で超接合を形成する場合のような、冗長な工程の繰り返しが無くなるために、工程が短縮化され低コスト化ができる。
【選択図】 図１

Description

この発明は、ＭＯＳＦＥＴなどのパワー半導体装置に関し、特に、ドリフト層として半導体基板の主面と垂直方向に伸びるｎ型カラムおよびｐ型カラムを交互に隣接配置させる超接合構造（並列ｐｎカラム構造：並列ｐｎ層構造）：スーパージャンクションとも言う）を有する半導体装置およびその製造方法に関する。
一般に、半導体装置は電極が半導体基板の片面に形成された横型の素子と、半導体基板の両面に電極を有する縦型の素子に分類される。縦型半導体装置は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層がのびる方向とが同じである。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴでは、高抵抗のｎ−ドリフト層の部分はオン状態のときに、縦方向にドリフト電流を流す領域として働く。従って、このｎ−ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗を下げることができるという効果が得られる。
その一方で、高抵抗のｎ−ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。従って、ｎ−ドリフト層が薄くなると、ｐペース領域とｎ−ドリフト層との間のｐｎ接合から進行するドレイン−ベース間空乏層の広がる幅が狭くなり、耐圧が低下してしまう。逆に耐圧の高い半導体装置では、ｎ−ドリフト層が厚いため、オン抵抗が大きくなり、導通損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。
このトレードオフ関係はＩＧＢＴやバイポーラトランジスタやダイオード等の半導体装置においても同様に成立することが知られている。
上述のドレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型半導体層とｐ型半導体層とを交互に繰り返して接合した並列ｐｎ層からなる超接合を備えた半導体装置がある。
図１６は、従来の超接合半導体装置５００の要部断面図である。この図１６は超接合（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ ： ＳＪ）構造を備えたＳＪ−ＭＯＳＦＥＴである。このＳＪ−ＭＯＳＦＥＴは、ｎ型半導体基板１０１（ｎ＋ドレイン領域）上に配置される並列ｐｎ層１２０を備え、この並列ｐｎ層１２０はｎ型半導体層２１０とｐ型半導体層２０９からなる。この並列ｐｎ層１２０の上部に素子表面構造１０４を備える。この素子表面構造１０４は、ｐベース領域１０３、ｐベース領域１０３の表面層に配置されるｐ＋コンタクト領域１０５およびｎ＋ソース領域１０３を備える。また、ｎ＋ソース領域１０３と並列ｐｎ層のｎ型半導体層に挟まれたｐベース領域１０３上配置されるゲート絶縁膜１０７、このゲート絶縁膜上に配置されるゲート電極１０８、これらを被覆する層間絶縁膜１０９およびｐ＋コンタクト領域１０５とｎ＋ソース領域１０３に電気的に接続するソース電極１１０を備える。ｎ型半導体基板の裏面側には、ドレイン電極１１２を備える。前記の並列ｐｎ層１２０は、ｐ型半導体層２０９とｎ型半導体層２１０が互いに接して交互に配置された構造である。
この超接合半導体装置５００では、並列ｐｎ層１２０の不純物濃度が高くても、オフ状態のときに、空乏層が、並列ｐｎ層１２０の縦方向に伸びる各ｐｎ接合から横方向に広がり、ドリフト層全体を空乏化するため、高耐圧化を図ることができる。一方、ドリフト層となるｎ型半導体層２１０は高濃度にすることができるのでオン抵抗を低下させることができる。
図１７〜図１９は、図１６に示す超接合半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
（１）まず、図１７に示すように、ｎ型半導体基板１０１の上に高抵抗なｎ型半導体層２０１をエピタキシャル成長する。このエピタキシャル層であるｎ型半導体層２０１にパターニングとイオン注入を行い、ｐ型イオン注入層２０７とｎ型イオン注入層２０８を形成する。
（２）次に、図１８に示すように、（１）の工程を繰り返すことにより、ｐ型イオン注入層２０６とｎ型イオン注入層２０８を有する半導体層を複数段積層する（半導体層２０１〜２０５）。
（３）そして、図１９に示すように、熱処理（ドライブ）によって、ｐ型イオン注入層２０７およびｎ型イオン注入層２０８のそれぞれの不純物を拡散させると、各半導体層のイオン注入層が不純物の拡散によって上下でつながり、ｐ型半導体層２０９とｎ型半導体層２１０を有する並列ｐｎ層１２０である超接合が形成される。これは多段エピタキシャル法と称される並列ｐｎ層１２０の形成方法である。
この超接合である並列ｐｎ層１２０の上部に、ｐベース領域１０３、ｐ＋コンタクト領域１０５、ｎ＋ソース領域１０６、ゲート絶縁膜１０７、ゲート電極１０８、層間絶縁膜１０９およびソース電極１１０、ドレイン電極１１２などを形成することによって超接合半導体装置５００が完成する。並列ｐｎ層１２０の上部にｎ層を配置し、このｎ層に前記した各領域を形成する場合もある。
前記の超接合である並列ｐｎ層１２０を形成する方法には、前記した多段エピタキシャル法の他にトレンチ埋め込み法がある。このトレンチ埋め込み法は、図示しないが、半導体基板上にエピタキシャル層を形成し、このエピタキシャル層にトレンチを形成する。このトレンチにエピタキシャル層とは逆の導電型の半導体層を埋め込むという方法である。
特許文献１では、前記した方法と同様の方法でエピタキシャル成長とイオン注入を繰り返しすことにより超接合の並列ｐｎ層を形成する多段エピタキシャル法が開示されている。
また特許文献２では、ｎ＋基板上にｎ型層をエピタキシャル成長し、そこにトレンチを掘って、そのトレンチ内部にｐ型層をエピタキシャル成長することで並列ｐｎ層を形成するトレンチ埋め込み法が開示されている。
また、特許文献３には、多段エピタキシャル法とトレンチ埋め込み法によりそれぞれ製造した超接合半導体装置（ここではＳＪ−ＭＯＳＦＥＴを例に挙げている）において、ＥｏｆｆとターンオフｄＶ／ｄｔとのトレードオフ関係が改善できることが開示されている。尚、ＥｏｆｆとはＭＯＳＦＥＴがターンオフするときに発生するターンオフ損失のことであり、ターンオフｄＶ／ｄｔとは、ターンオフ時にＭＯＳＦＥＴに印加される再印加電圧の上昇率のことである。さらに詳細に説明する。
多段エピタキシャル法で製造した超接合半導体装置においては、並列ｐｎ層を構成するｎ型半導体層（ｎ型カラム）の上部の不純物濃度を１．５〜２．０倍程度に増やし、ターンオフ動作時に空乏層が広がり難くすることで、ＥｏｆｆとターンオフｄＶ／ｄｔのトレードオフ関係の改善を達成している。
また、トレンチ埋め込み法で製造した超接合半導体装置においては、表面からトレンチ深さの１／１．５〜１／３の領域のｐ型半導体層（ｐ型カラム）の不純物濃度を高める。一方、ｎ型カラムの表面層の不純物濃度を下部の低濃度の不純物濃度に対して１．２倍以上３倍以下の高濃度のエピタキシャル層にする。さらに、トレンチ埋め込み法で超接合の並列ｐｎ層を形成する。これらを行なうことにより、Ｅｏｆｆとｄｖ／ｄｔとのトレードオフ関係が改善できることが記載されている。
また、特許文献４にはアスペクト比が８以上と大きいトレンチにおいて、トレンチ埋め込み法で超接合の並列ｐｎ層を形成する方法が記載されている。さらに詳しく説明する。
この特許文献４では、第１導電型半導体基板に上部にテーパーを有するトレンチを形成し、前記テーパーに対して第１導電型の不純物をイオン注入する。その後、トレンチを第２導電型のエピタキシャル層で充填する。このイオン注入でトレンチの底部の側壁まで不純物イオンが到達するように、トレンチの上部にテーパーを付けて開口部を広げる。その後、トレンチを第２導電型のエピタキシャル層で充填する。これにより並列ｐｎ層を形成し、表面層に第２導電型の半導体層を形成し、この半導体層の表面層にエミッタ層（またはソース層）、ゲート電極を形成する。
テーパーを付けることでこの箇所に斜めイオン注入で打ち込まれる不純物量が多くなり、テーパーにより体積が減少した分の不純物量を補正することで、テーパー部分での並列ｐｎ層のチャージバランスがとれて耐圧低下が防止される。
また、特許文献５では、トレンチを形成してそのトレンチ側壁にチルド角を変えて複数回イオン注入してｎ型半導体層（ｎ型カラム）の不純物濃度を調整することが開示されている。
図２０は、ＥｏｆｆとターンオフｄＶ／ｄｔのトレードオフ関係を説明する模式図である。トレードオフ関係を示す曲線Ｚが小さな値の矢印方向に移動した場合、トレードオフ関係が改善されたことを意味する。
特開２００１−１１９０２２号公報 ＵＳＰ５２１６２７５ ＷＯ２０１１−００９３４７３号パンフレット 特開２０１０−２２５８３１号公報 特開２００７−２３５０８０号公報
しかしながら、図１６で示される多段エピタキシャル法で形成した超接合半導体装置５００（特許文献３にも記載されている）を形成するためには、エピタキシャル成長工程、イオン注入工程（例えば、ｎ型不純物のイオン注入），フォトリソグラフィ工程、イオン注入工程(例えば、ｐ型不純物のイオン注入)という工程を５〜６回繰り返すため、工程が長くなり、コストが高くなる。
一方、特許文献３に開示されているトレンチ埋め込み法では、トレンチを形成する前に、例えば、低濃度のｎエピタキシャル層上に高濃度のｎ型エピタキシャル層を形成している。高濃度ｎ型半導体層を形成するためにエピタキシャル法を用いているため、コストが増大する。
また、特許文献４では、高濃度ｎ型半導体層の形成はテーパー部分でのチャージバランスをとるためのものである。また、このテーパー部分にｐベース層が形成されるため、ｐベース層より下のｎ型カラムの不純物濃度は均一であり、ＥｏｆｆとターンオフｄＶ／ｄｔとのトレードオフ関係を改善する効果は小さい。
また、特許文献１〜５では、トレンチ埋め込み法用いて、超接合の並列ｐｎ層を形成するときに、並列ｐｎ層を構成するｎ型半導体層(ｎ型カラム)上部をイオン注入法で高濃度化することは開示されていない。またイオン注入を用いて、ｎ型半導体層(ｎ型カラム)上部に高濃度ｎ型半導体層を形成することで、ＥｏｆｆとターンオフｄＶ／ｄｔとのトレードオフ関係を改善できることについても記載されていない。
この発明の目的は、前記の課題を解決して、トレンチ埋め込み法を用いて、ＥｏｆｆとターンオフｄＶ／ｄｔとのトレードオフ関係を改善できる低コストの半導体装置とその製造方法を提供することにある。
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、第１導電型半導体基板上に配置される第１導電型半導体層に複数配置される複数のトレンチと、該トレンチに埋め込まれた第２導電型半導体層と、前記第１導電型半導体層と該第１導電型半導体層と接する前記第２導電型半導体層が前記半導体基板の表面に平行な水平方向に交互に配置された並列ｐｎ層からなる超接合を有する半導体装置において、
前記第１導電型半導体層の上部に該第１導電型半導体層の下部より不純物濃度が高く前記第２導電型半導体層と接する高濃度第１導電型半導体領域を有し、前記高濃度第１導電型半導体領域の前記半導体基板の表面に平行方向において、前記高濃度第１導電型半導体領域の不純物濃度が前記第２導電型半導体層と接する側の方が中央側よりも高く、前記高濃度第１導電型半導体領域の平均厚さが、前記第１導電型半導体層の表面から前記第２導電型半導体層の底面までの距離の１／２以下である構成とする。
また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記高濃度第１導電型半導体領域内の不純物濃度分布は前記半導体基板の表面に平行な水平方向に誤差関数分布を有するとよい。
また、特許請求の範囲の請求項３記載の発明によれば、請求項１または２に記載の発明において、前記半導体基板表面からの前記高濃度第１導電型半導体領域の平均厚さが、前記半導体基板の表面から前記第２導電型半導体層の底面までの距離の１／４以下であるとよい。
また、特許請求の範囲の請求項４に記載の発明によれば、請求項１ないし３のいずれか一項に記載の発明において、前記高濃度第１導電型半導体領域の底面が波型であるとよい。
また、特許請求の範囲の請求項５に記載の発明によれば、第１導電型半導体基板上に配置される第１導電型半導体層に複数配置される複数のトレンチと、該トレンチに埋め込まれた第２導電型半導体層と、前記第１導電型半導体層と該第１導電型半導体層と接する前記第２導電型半導体層が前記半導体基板の表面に平行な水平方向に交互に配置された並列ｐｎ層からなる超接合を有し、前記第１導電型半導体層の上部に該第１導電型半導体層より不純物濃度が高い高濃度第１導電型半導体領域を有する半導体装置の製造方法において、前記半導体基板にトレンチを形成する工程と、前記トレンチの側壁上部に斜めイオン注入で第１導電型不純物からなるイオン注入層を形成する工程と、前記トレンチを前記第２導電型半導体層で埋め込む工程と、前記イオン注入層を熱処理することで高濃度第１導電型半導体領域を形成する工程と、を含む製造方法とする。
また、特許請求の範囲の請求項６に記載の発明によれば、請求項５に記載の発明において、前記熱処理を、前記イオン注入する工程の後、前記トレンチに前記第２導電型半導体層を埋め込む前に、行うとよい。
また、特許請求の範囲の請求項７に記載の発明によれば、請求項５に記載の発明において、前記熱処理を、前記イオン注入する工程の後、前記トレンチに前記第２導電型半導体層を埋め込んだ後に、行うとよい。
また、特許請求の範囲の請求項８に記載の発明によれば、請求項５ないし７のいずれか一項に記載の発明において、前記半導体基板表面に対する前記イオン注入角度をθ（°）、前記トレンチの開口部幅をＷ（μｍ）、前記とトレンチ深さをＬ(μｍ)としたとき、
θ≦ｔａｎ−１Ｌ／（２Ｗ）とするとよい。
また、特許請求の範囲の請求項９に記載の発明によれば、請求項５ないし７のいずれか一項に記載の発明において、前記高濃度第１導電型半導体領域の前記半導体基板からの厚さが、前記トレンチ深さの１／２以下であるとよい。
また、特許請求の範囲の請求項１０に記載の発明によれば、請求項９に記載の発明において、前記高濃度第１導電型半導体領域の前記半導体基板からの厚さが、前記トレンチ深さの１／４以下であるとよい。
この発明では、並列ｐｎ層のｎ層上部に不純物濃度がｐ層側の方が中央側に比べて高い高濃度ｎ型半導体領域を形成することで、Ｅｏｆｆとターンオフｄｖ／ｄｔとのトレードオフ関係を改善することができる半導体装置を提供することができる。
また、トレンチ埋め込み法で超接合である並列ｐｎ層を形成し、その上部のｎ型半導体領域（ｎ型カラム）にイオン注入して高濃度ｎ型半導体領域を形成することでＥｏｆｆとターンオフｄｖ／ｄｔとのトレードオフ関係を改善することができる半導体装置の製造方法を提供することができる。
また、従来の多段エピタキシャル法で超接合を形成する場合のような、冗長な工程の繰り返しが無くなるために、工程が短縮化され低コスト化ができる。
この発明の第１実施例に係る半導体装置１００を説明する図であり、（ａ）は要部断面図、（ｂ）は同図（ａ）のＸ−Ｘ線での不純物濃度のプロフィル図である。 この発明の第２実施例に係る半導体装置２００を説明する図であり、（ａ）は要部断面図、（ｂ）は高濃度ｎ型半導体領域の横方向の不純物濃度のプロフィル図である。 この発明の第３実施例に係る半導体装置の要部製造工程断面図である。 図３に続く、この発明の第３実施例に係る半導体装置の要部製造工程断面図である。 図４に続く、この発明の第３実施例に係る半導体装置の要部製造工程断面図である。 図５に続く、この発明の第３実施例に係る半導体装置の要部製造工程断面図である。 図６に続く、この発明の第３実施例に係る半導体装置の要部製造工程断面図である。 図７に続く、この発明の第３実施例に係る半導体装置の要部製造工程断面図である。 図８に続く、この発明の第３実施例に係る半導体装置の要部製造工程断面図である。 図９に続く、この発明の第３実施例に係る半導体装置の要部製造工程断面図である。 図１０に続く、この発明の第３実施例に係る半導体装置の要部製造工程断面図である。 イオン注入時の注入箇所の要部平面図である。 ｎ型半導体層２（ｎ型カラム）の空乏層３０の広がりを説明した図であり、（ａ）は高濃度ｎ型半導体領域１１がない場合、（ｂ）はイオン注入法で形成した高濃度ｎ型半導体領域１１がある場合の図である。 ｎ型半導体層２の上部にイオン注入法で形成される高濃度ｎ型半導体領域１１の不純物濃度のプロフィルについて説明した図であり、（ａ）は図６のＹ−Ｙ線上の不純物濃度のプロフィル図、（ｂ）は図６のＸ−Ｘ線上の不純物濃度のプロフィル図である。 シミュレーション結果に基づくトレンチ深さＬに対して高濃度ｎ型半導体領域１１の平均厚さＤの割合と耐圧の関係を示した図である。 従来の超接合半導体装置５００の要部断面図である。 図１６に示す超接合半導体装置の並列ｐｎ層１２０を形成するときの要部製造工程断面図である。 図１７に続く、図１６に示す超接合半導体装置の並列ｐｎ層１２０を形成するときの要部製造工程断面図である。 図１８に続く、図１６に示す超接合半導体装置の並列ｐｎ層１２０を形成するときの要部製造工程断面図である。 ＥｏｆｆとターンオフｄＶ／ｄｔのトレードオフ関係を説明する模式図である。
実施の形態を以下の実施例で説明する。
図１は、この発明の第１実施例に係る半導体装置１００を説明する図であり、同図（ａ）は要部断面図、同図（ｂ）は高濃度ｎ型半導体層の横方向の不純物濃度のプロフィルである。図１の半導体装置はＳＪ（超接合）−ＭＯＳＦＥＴを例に挙げた。同図（ｂ）の縦軸は対数表示した不純物濃度である。
この半導体装置１００の第１主面（並列ｐｎ層２０上面）には、表面構造１０４として次の構成を備える。
ｐベース領域１０３、ｐ＋コンタクト領域１０５、ｎ＋ソース領域１０６を備える。また、ｎ型半導体層２とｎ＋ソース領域１０６の間のｐベース領域１０３の表面にゲート絶縁膜１０７を介してゲート電極１０８が形成されている。さらに、ゲート電極１０８を覆うように層間絶縁膜１０９が形成され、ｎ＋ソース領域１０６およびｐ+コンタクト領域
１０５に接するソース電極１１０を備える。
半導体装置１００の第２主面（ｎ型半導体基板１裏面）には、ドレイン電極１１２を備える。
並列ｐｎ層２０は、表面構造１０４とｎ＋ドレイン領域１１１との間に設けられ、並列ｐｎ層２０のｎ型半導体層２（ｎ型カラム）の上部には、イオン注入で形成した高濃度ｎ型半導体領域１１が形成されている。
同図（ｂ）に示すように、本発明のイオン注入法で形成した高濃度ｎ型半導体領域１１の横方向（Ｘ方向）の不純物濃度の分布（不純物濃度プロフィル）は、側壁６にイオン注入された不純物を熱処理により拡散して形成するため、点線で示す場合のようにフラットではなく、誤差関数的になる。このような不純物濃度プロフィルにすることで、トレンチ５の側壁６近傍の不純物濃度が高く横方向に進む（高濃度ｎ型半導体領域１１の中央へ進む）つれてこの不純物濃度は低下する。そのため、高濃度ｎ型半導体領域１１の底面１１ａは、図１（ａ）に示すように中央で上方に凹状となる波型になる。一方、高濃度ｎ型半導体領域１１の代わりにエピタキシャル法により総不純物量が同じ高濃度のｎ型半導体層を形成した場合のＸ方向の不純物濃度プロフィル（点線で示す）は、一定となる。ここで、総不純物量が同じエピタキシャル成長層と比較した理由は、ＳＪ−ＭＯＳＦＥＴの耐圧を同じにするためである。また、点線はイオン注入法により形成した高濃度ｎ型半導体領域１１の平均の不純物濃度も示している。
空乏層の広がりは不純物濃度が高くなると広がり難くなる。イオン注入で高濃度型半導体領域１１を形成すると、不純物濃度のプロフィル（分布）は誤差関数的になるのでトレンチ５の側壁６近傍の不純物濃度が高くなる。そのため、トレンチ５の側壁６から広がる空乏層は、この不純物濃度の高い領域で広がり難くなる。その結果、並列ｐｎ層２０全域が空乏化される時間は、高濃度ｎ型半導体領域を総不純物量が同じエピタキシャル成長層の場合より長く掛かり、ターンオフｄＶ／ｄｔは緩やかになる。一方、Ｅｏｆｆは、ＳＪ−ＭＯＳＦＥＴのゲートに接続される外部のゲート抵抗は変わらないので殆ど変化しない。従って、ＥｏｆｆとターンオフｄＶ／ｄｔとのトレードオフ関係は改善される。実験により、同一のＥｏｆｆにおいて、ターンオフｄＶ／ｄｔの大きさを半分程度に小さくできることがわかった。また、同一のターンオフｄＶ／ｄｔにおいて、Ｅｏｆｆを小さくできるので、ＳＪ−ＭＯＳＦＥＴの発生損失を低減することができる。
また、高濃度ｎ型半導体領域をエピタキシャル成長で形成する場合、エピタキシャル成長工程における不純物濃度のばらつきが大きくなることを考慮して設計する必要がある。この設計によりコストが増加してしまうため、従来型ＳＪ−ＭＯＳＦＥＴに対するコスト低減効果は大幅に損なわれてしまう。一方、本発明のようにイオン注入により高濃度ｎ型半導体領域１１を形成すれば、濃度のばらつきは高々数％程度であり、エピタキシャル成長で行なう場合と比べて低コスト化と高精度化を図ることができる。
また、ＥｏｆｆとターンオフｄＶ／ｄｔとのトレードオフ関係を改善するためには、並列ｐｎ層２０の表面からの高濃度ｎ型半導体領域１１の平均厚さＤをトレンチ深さＬの１／２以下にするとよい。図１５は、シミュレーション結果からトレンチ深さＬに対して高濃度ｎ型半導体領域１１の平均厚さＤの割合と耐圧の関係を示した図である。シミュレーションは、高濃度ｎ型半導体領域１１の厚さを一定Ｄとし、かつ高濃度ｎ型半導体領域１１内での不純物濃度を一定として行った。図１５に示すように、Ｄ／Ｌ＝１／２超にすると並列ｐｎ層２０でのチャージバランスが悪化して耐圧低下を招く。また、この値を１／４以下にすると、チャージバランスの向上により耐圧の低下を抑制することができる。ただし、あまり薄くしすぎるとｄｖ／ｄｔ低減効果も少なくなるので、１／８以上とすることが望ましい。
図２は、この発明の第２実施例に係る半導体装置２００を説明する図であり、同図（ａ）は要部断面図、同図（ｂ）は高濃度ｎ型半導体領域の横方向の不純物濃度のプロフィルである。同図（ｂ）の縦軸は対数表示した不純物濃度である。
図１との違いは、高濃度ｎ型半導体領域１１が中央には形成されていない点である。この場合も前記と同様の効果がある。この場合は、高濃度ｎ型半導体領域１１を形成するための熱処理工程は、ｐ型半導体層１２のトレンチ５への埋め込みが済んだ後で行なってもよい。例えば、最終段階の図３の（９）の工程のｐベース領域１０３やｎ＋ソース領域１０６を形成するときの熱処理工程と兼用しても構わない。イオン注入したリン不純物７がｐ型半導体層１２へ拡散しても、ｐ型半導体層１２の上部に拡散したリン不純物７がｐ型半導体層１２の上部の横幅全域に広がりきることは無くなるので耐圧の低下は抑制される。
図３〜図１１は、この発明の第３実施例に係る半導体装置の製造方法であり、工程順に示す要部製造工程断面図である。
（１）図３に示すように、高濃度のｎドレイン層となるｎ型半導体基板１（Ｓｉ：シリコン）上に、例えば、４５μｍ程度のｎ型半導体層２ａ（Ｓｉ）をエピタキシャル成長した後、酸化膜３ａ（ＳｉＯ２）を成膜する。
（２）図４に示すように、酸化膜３ａに、フォトリソグラフィ法などを用いてパターニングを行て開口部４ａを有する酸化膜３を形成する。パターニングの平面形状としては、ここでは一例として、開口部幅Ｗ６μｍ、繰り返しピッチＴ（ＳＪピッチ）１２μｍのラインアンドスペース形状とする。尚、ラインアンドスペース形状とは図１２に示すようなストライプ状のトレンチ５とこのトレンチ５で挟まれたストライプ状のピラー部Ｋから構成される形状のことである。その後、ドライエッチング法（ＩＣＰ：Ｉｏｎ ｃｈｅｍｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって、開口部４ａを有する酸化膜３をマスクに用いて、開口部４ａから露出したｎ型半導体層２ａをエッチングして、ｎ型半導体層２ａの表面から、例えば、４０μｍ程度の深さＬとなるような開口部４（開口部幅＝６μｍ）のトレンチ５を形成する。ｎ型半導体基板１とトレンチ５の底面５ａとの間Ｆには５μｍ程度のｎ型半導体層２ａが残存する。このトレンチ５のアスペクト比は４０μｍ／６μｍ＝７程度である。トレンチ５を形成した後のｎ型半導体層２ａはｎ型半導体層２となり、このｎ型半導体層２はＦ部を除いてｎ型カラムＧとなる。
（３）図５に示すように、斜めイオン注入法を用いて、トレンチ５の側壁６の上部に向かって斜めにリン不純物７をイオン注入する。ｎ型半導体層２の表面２ｂ（＝酸化膜３の表面）に対して、例えば、４９°の角度θで斜めイオン注入８(単にイオン注入８と称することもある)を行う。トレンチ５の肩部９（開口部４上端）のシャドーイング効果（マスク効果）によって、７μｍの深さまでのトレンチ５の側壁６にｎ型不純物であるリン不純物７がイオン注入されて、トレンチ５上部側壁にイオン注入層１０が形成される。このイオン注入層１０が形成される箇所の長さ（イオン注入層の長さＱ）は７μｍであるので、トレンチ深さＬの７／４０＝０．１８倍程度となる。
また、前記のイオン注入層１０の長さＱ（＝７μｍ）より深い箇所のトレンチ５の側壁６には殆どイオン注入されない。図１２は、イオン注入時の注入箇所の要部平面図である。斜めイオン注入８により、リン不純物７は開口部４の側壁６の上部に打ち込まれイオン注入層１０はトレンチ５の開口部４の長手方向の側壁６に形成される。このリン不純物７はトレンチ５の下部と底面５ａには打ち込まれない。また、このリン不純物７は開口部４の長手方向の端部には打ち込まれないが、イオン注入後の熱処理でリン不純物７は横方向拡散するため、高濃度ｎ型半導体領域１１はトレンチ５の側壁６の上部の周囲全域に形成される。高濃度ｎ型半導体領域１１が形成されない箇所が発生してもその箇所の体積が長手方向の体積に比べて小さいため、チャージバランスに与える影響は少ない。
尚、前記の説明ではイオン注入８の入射角（角度θ）を４９°とした。しかし、本発明としては斜め入射によって、トレンチ５の側壁６を開口部４端からトレンチの底面に向かって１／２以下の箇所Ｑをイオン注入する。
前記のイオン注入する角度θ（半導体基板表面を基準とした角度）は、簡単な幾何学的な計算で算出できる。トレンチの開口部幅をＷ（μｍ）、トレンチ深さをＬ(μｍ)とすれば、下記の（１）式の関係を満たす角度θで入射すればイオン注入層１０の長さＱをトレンチ深さＬの１／２以下にすることができる。
θ≦ ｔａｎ−１（Ｌ／(２Ｗ)）・・・・・・・（１）
前記の（１）式において、例えば、先ほどの説明では開口部幅Ｗ（＝トレンチ幅）を６μｍとしたが、さらに開口部幅Ｗとトレンチ５のピッチＴを狭くすることで、耐圧とオン抵抗のトレードオフ関係を改善することができる。開口部幅Ｗを４μｍとした場合には、トレンチ深さＬはそのまま（Ｌ＝４０）とすれば、イオン注入する角度θは、θ≦７８．６°とすれば良い。前記の開口部幅Ｗを一定にした場合、トレンチ深さＬが大きくなると角度θは大きくなる。ここで、実際にはマスク材の厚さdが加わることになるが、トレン
チ深さＬは４０μｍ程度でマスク材の厚さdは１μm程度であり、近似的にｔａｎ−１（（Ｌ＋ｄ）／(２Ｗ)）≒ｔａｎ−１（Ｌ／(２Ｗ)）としても大きな差は無い。
（４）図６に示すように、その後、熱処理して、イオン注入層１０のリン不純物７が拡散して高濃度ｎ型半導体領域１１が形成される。この高濃度ｎ型半導体領域１１の平均厚さＤはイオン注入層１０の長さＱにほぼ等しいため、トレンチ深さＬの１／６（＝７μｍ／４０μｍ）程度となる。本発明の狙いは、この高濃度ｎ型半導体領域１１をｎ型半導体層２の上部にイオン注入で形成し、高濃度ｎ型半導体領域１１の平均厚さＤをトレンチ深さＬに対して１／２以下にすることである。この条件を満たす範囲内（前記の１／２以下）で入射角度（角度θ）を調整して高濃度ｎ型半導体領域１１の平均厚さＤを調整する。
高濃度ｎ型半導体領域１１の平均厚さＤはトレンチ深さＬに対して前記したように１／２以下の範囲とするが、好ましくは１／４以下がよい。また、図２に示すように、高濃度ｎ型半導体領域１１がｎ型半導体層２（ｎ型カラムＧ）の中央に形成されない場合でもターンオフｄＶ／ｄｔを緩やかにする効果はある。尚、高濃度ｎ型半導体領域１１の平均厚さＤとは、高濃度ｎ型半導体領域１１の波形の底面１１ａの不純物濃度の平均となる平面Ｍの高濃度ｎ型半導体領域１１の表面からの距離のことである。この平均厚さＤはイオン注入層１０の長さＱにほぼ等しい。図６中のＴはトレンチ５のピッチである。
（５）図７に示すように、トレンチ５内にエピタキシャル成長で均一な不純物濃度でｐ型半導体層１２（ｐ型カラム）を埋め込む。このｐ型半導体層１２の不純物濃度は均一であり、ｎ型半導体層２（ｎ型カラム）とのチャージバランスがとれる不純物濃度にする。チャージバランスがとれるということは、ｎ型半導体層２とｐ型半導体層１２がほぼ同時に全域で空乏化することを意味する。この形成過程でトレンチ５は完全にｐ型半導体層１２で埋まり酸化膜３上を含む表面全域にもこのｐ型半導体層１２は形成される。
（６）図８に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により酸化膜３が露出するまで、ｐ型半導体層１２を削り除去する。
（７）図９に示すように、ｐ型半導体層１２の上部をエッチバックし、ｎ型半導体層２とｐ型半導体層１２の高さを揃える。
（８）図１０に示すように、酸化膜３をＨＦ（フッ化水素酸）液などにより除去する。ここまでの工程により、高濃度ｎ型半導体領域１１を有する並列ｐｎ層２０が形成される。
前記したトレンチ埋め込み法を用いて、並列ｐｎ層２０を形成することにより、図１８で示した、エピタキシャル成長工程、イオン注入工程、フォトリソグラフィー工程、およびイオン注入工程を順次行う図１７で示した工程の繰り返しが無くなり、製造工程が短縮化されコスト低減を図ることができる。
（９）図１１に示すように、従来のＭＯＳＦＥＴと同様の工程によって、並列ｐｎ層２０の表面側（第１主面）に表面構造１０４を形成する。表面構造１０４の形成としては、まず、ｐベース領域１０３を形成し、ｐ＋コンタクト領域１０５、ｎ＋ソース領域１０６を形成する。さらに、ゲート絶縁膜１０７、ゲート電極１０８、層間絶縁膜１０９およびソース電極１１０などを形成する。ｎ型半導体基板１の裏面側（第２主面）には、この基板１に接するドレイン電極１１２を形成することによりＳＪ−ＭＯＳＦＥＴが完成する。
尚、前記の（３）の工程の斜めイオン注入８によりトレンチ５の側壁６近傍に形成されるイオン注入層１０は、（４）の工程の熱処理工程（ドライブ）によって全方向に拡散し互いが中央で繋がり、高濃度ｎ型半導体領域１１となる。熱処理条件によっては、図２に示すように互いが繋がらない場合もある。その場合でもＥｏｆｆとターンオフｄＶ／ｄｔとのトレードオフ関係を改善する効果はある。ｎ型カラムであるｎ型半導体層２に対する高濃度ｎ型半導体領域１１の割合が大きくなると、ターンオフｄＶ／ｄｔの低下には効果があるが、チャージバランスを低下させて耐圧低下を招く。そのため、高濃度ｎ型半導体領域１１の平均厚みＤはトレンチ深さＬの半分以下にするのがよい。好ましくは、１／４以下がよい。
また、イオン注入後の熱処理をトレンチ５にｐ型半導体層１２を埋め込んだ後におこなってもよい。例えば、（９）の工程のｐベース領域１０３やｎ＋ソース領域１０６の形成時の熱処理とすることができる。
この発明により、従来のＳＪ−ＭＯＳＦＥＴの課題であった電磁ノイズを発生させる急峻なターンオフｄＶ／ｄｔを高濃度ｎ型半導体領域１１の形成により小さく緩やかにできる。
さらに、この高濃度ｎ型半導体領域１１をイオン注入法で形成することで、特許文献３に記載されている高濃度ｎ型半導体領域１１をエピタキシャル層で形成する場合より、ターンオフｄＶ／ｄｔを小さくできる。その結果、Ｅｏｆｆとターンオフｄｖ／ｄｔとのトレードオフの改善を図ることができる。
また、前記したように、従来のような多段エピタキシャル法で製造した場合のような、冗長な工程の繰り返しが無くなるために、製造工程が短縮化され低コスト化が可能になる。
その結果、Ｅｏｆｆとターンオフｄｖ／ｄｔとのトレードオフを改善した低コストの半導体装置およびその製造方法を提供することができる。
図１３は、ｎ型半導体層２（ｎ型カラム）の空乏層３０の広がりを説明した図であり、同図（ａ）は高濃度ｎ型半導体領域１１がない場合、同図（ｂ）はイオン注入法で形成した高濃度ｎ型半導体領域１１がある場合の図である。矢印は空乏層端３０ａが広がる方向を示す。
同図（ａ）に示すように、ｎ型半導体層２の上部に高濃度ｎ型半導体領域１１を形成しない場合、ドレインにプラス、ソースにマイナスの電圧を印加すると、空乏層３０はｐベース領域１０３およびｐ型半導体層１２（ｐ型カラム）とｎ型半導体層２（ｎ型カラム）との接合２１からｎ型半導体層２とｐ型半導体層１２へ伸びて行く。この空乏層３０が並列ｐｎ層２０全域に広がる時間が早いため、ターンオフｄＶ／ｄｔが急峻になる。
一方、同図（ｂ）に示すように、ｎ型半導体層２の上部にイオン注入法で形成した高濃度ｎ型半導体領域１１は、トレンチ５の側壁６付近での不純物濃度は高くなる。そのため、空乏層３０はトレンチ５の側壁６近傍でエピタキシャル層（不純物濃度が均一）で形成した場合より伸び難く、並列ｐｎ層２０全域が空乏化するのに時間が掛かり、ターンオフｄＶ／ｄｔは緩やかになる。高濃度ｎ型半導体領域１１を形成することで、ｐ型半導体層１２の全域が空乏化されても高濃度ｎ型半導体領域１１の一部では空乏化されない箇所（斜線で示すＡ部）が存在する。
また、高濃度ｎ型半導体領域１１を総不純物量を同図（ｂ）の高濃度ｎ型半導体領域１１と同じにしてエピタキシャル層で形成した場合は、図示しないが、ターンオフｄＶ／ｄｔの緩やかさは、高濃度ｎ型半導体領域１１を形成しない場合（同図（ａ））とイオン注入で形成した場合（同図（ｂ））の中間に位置する。
また、ＳＪ−ＭＯＳＦＥＴのゲートに接続するゲート抵抗は変化させないため、Ｅｏｆｆは変化しない。そのため、ＥｏｆｆとターンオフｄＶ／ｄｔとのトレードオフ関係をエピタキシャル層の場合より改善することができる。
また、高濃度ｎ型半導体領域１１をイオン注入で形成することで、エピタキシャル成長で形成するより、不純物濃度および厚さを高精度に制御することができる。その結果、プロセスばらつきによるマージンを狭めて、ＳＪ−ＭＯＳＦＥＴを限界設計できて、耐圧−オン抵抗（ＲｏｎＡ）のトレードオフ関係の改善や量産性の改善（良品率の向上）を行なうことができる。
図１４は、ｎ型半導体層２の上部にイオン注入法で形成される高濃度ｎ型半導体領域１１の不純物濃度のプロフィルについて説明した図であり、図１４（ａ）は図６のＹ−Ｙ線上の不純物濃度のプロフィル図、図１４（ｂ）は図６のＸ−Ｘ線上の不純物濃度のプロフィル図である。同図（ａ）および同図（ｂ）の縦軸は対数表示した不純物濃度である。
図６および図１４において、トレンチ５の側壁６に沿ってのＹ方向の不純物濃度は一定である。但し、高濃度ｎ型半導体領域１１とｎ型半導体層２の境界付近では、高濃度ｎ型半導体領域１１の不純物濃度からｎ型半導体層２の不純物濃度へ移行する。一方、トレンチ５の側壁６に対して直角方向、つまり、ｎ型半導体基板１の表面に平行する方向である横方向（Ｘ方向）に沿っての不純物濃度はトレンチ５の側壁６から離れるにつれて低くなる。この不純物濃度のプロフィルは誤差関数的になる。
つまり、トレンチ５の側壁６近傍の不純物濃度は高くなり、高濃度ｎ型半導体領域１１の中央に向かって低くなる。空乏層３０の伸びは不純物濃度の平方根に逆比例して小さくなる。そのため、トレンチ５の側壁６近傍の空乏層３０の伸びる速度はエピタキシャル成長させて形成した高濃度ｎ型半導体領域に広がる空乏層に比べて遅くなり、並列ｐｎ層２０全域が空乏化する時間は長くなる。従って、エピタキシャル成長で高濃度ｎ型半導体領域を形成した場合よりイオン注入で形成した方がターンオフｄＶ／ｄｔは緩やかになる。その結果、エピタキシャル層で形成した場合より、ＥｏｆｆとターンオフｄＶ／ｄｔとのトレードオフ関係を改善することができる。
図１５は、シミュレーション結果からトレンチ深さＬに対して高濃度ｎ型半導体領域１１の平均厚さＤの割合と耐圧の関係を示した図である。
前記したトレンチ埋め込み法とイオン注入法を用いて形成した高濃度ｎ型半導体領域１１の場合、高濃度ｎ型半導体領域１１の平均厚さＤがトレンチ深さＬの１／２超となると、チャージアンバランスが大きくなり図示するように耐圧低下を招く。そのため、高濃度ｎ型半導体領域１１の平均厚さＤはトレンチ深さＬの１／２以下にするのがよい。また、トレンチ深さＬの１／４以下とすると、チャージアンバランスが改善されるので耐圧的に好ましい。
１ ｎ型半導体基板
２ ｎ型半導体層（トレンチ形成後：ｎ型カラム）
２ａ ｎ型半導体層（トレンチ形成する前）
３ 酸化膜（開口部４ａ形成後）
３ａ 酸化膜（開口部４ａ形成前）
４ 開口部（ｎ型半導体層２ａに形成）
４ａ 開口部（酸化膜３ａに形成）
５ トレンチ
５ａ トレンチの底面 ６ 側壁
７ リン不純物
８ 斜めイオン注入
９ トレンチの肩
１０ イオン注入層
１１ 高濃度ｎ型半導体領域
１１ａ 高濃度ｎ型半導体領域１１の底面
１２ ｐ型半導体層（ｐ型カラム）
２０ 並列ｐｎ層
３０ 空乏層
Ｗ トレンチの開口部幅
Ｌ トレンチ深さ
Ｑ イオン注入層１０の長さ
Ｔ トレンチのピッチ
Ｋ ピラー部
Ｍ 平均となる平面
１００，２００ 半導体装置

Claims (10)

  1. 第１導電型半導体基板上に配置される第１導電型半導体層に複数配置される複数のトレンチと、該トレンチに埋め込まれた第２導電型半導体層と、前記第１導電型半導体層と該第１導電型半導体層と接する前記第２導電型半導体層が前記半導体基板の表面に平行な水平方向に交互に配置された並列ｐｎ層からなる超接合を有する半導体装置において、
    前記第１導電型半導体層の上部に該第１導電型半導体層の下部より不純物濃度が高く前記第２導電型半導体層と接する高濃度第１導電型半導体領域を有し、前記高濃度第１導電型半導体領域の前記半導体基板の表面に平行方向において、前記高濃度第１導電型半導体領域の不純物濃度が前記第２導電型半導体層と接する側の方が中央側よりも高く、前記高濃度第１導電型半導体領域の平均厚さが、前記第１導電型半導体層の表面から前記第２導電型半導体層の底面までの距離の１／２以下であることを特徴とする半導体装置。
  2. 前記高濃度第１導電型半導体領域内の不純物濃度分布は前記半導体基板の表面に平行な水平方向に誤差関数分布を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板表面からの前記高濃度第１導電型半導体領域の平均厚さが、前記第1導電型半導体層表面から前記第２導電型半導体層の底面までの距離の１／４以下であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記高濃度第１導電型半導体領域の底面が波型であることを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置。
  5. 第１導電型半導体基板上に配置される第１導電型半導体層に複数配置される複数のトレンチと、該トレンチに埋め込まれた第２導電型半導体層と、前記第１導電型半導体層と該第１導電型半導体層と接する前記第２導電型半導体層が前記半導体基板の表面に平行な水平方向に交互に配置された並列ｐｎ層からなる超接合を有し、前記第１導電型半導体層の上部に該第１導電型半導体層より不純物濃度が高い高濃度第１導電型半導体領域を有する半導体装置の製造方法において、
    前記半導体基板にトレンチを形成する工程と、
    前記トレンチの側壁上部に斜めイオン注入で第１導電型不純物からなるイオン注入層を形成する工程と、
    前記トレンチを前記第２導電型半導体層で埋め込む工程と、
    前記イオン注入層を熱処理することで高濃度第１導電型半導体領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
  6. 前記熱処理を、前記イオン注入する工程の後、前記トレンチに前記第２導電型半導体層を埋め込む前に、行うことを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記熱処理を、前記イオン注入する工程の後、前記トレンチに前記第２導電型半導体層を埋め込んだ後に、前記熱処理を行うことを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記半導体基板表面に対する前記イオン注入角度をθ（°）、前記トレンチの開口部幅をＷ（μｍ）、前記とトレンチ深さをＬ(μｍ)としたとき、
    θ≦ｔａｎ−１（Ｌ／（２Ｗ））とすることを特徴とする請求項５ないし７のいずれか一項に記載の半導体装置の製造方法。
  9. 前記高濃度第１導電型半導体領域の前記第1導電型半導体層表面からの厚さが、前記トレンチ深さの１／２以下であることを特徴とする請求項５ないし７のいずれか一項に記載の半導体装置の製造方法。
  10. 前記高濃度第１導電型半導体領域の前記第1導電型半導体層表面からの厚さが、前記トレンチ深さの１／４以下であることを特徴とする請求項９に記載の半導体装置の製造方法。
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