WO2013121519A1 - Ｉｇｂｔ、及び、ｉｇｂｔの製造方法 - Google Patents

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trench
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武寛 加藤
大西　徹
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トヨタ自動車株式会社
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Definitions

  • the technology disclosed in this specification relates to a switching element such as an IGBT.
  • Patent Document 1 discloses an IGBT.
  • the body region is separated into a top body region and a bottom body region by an n-type intermediate region.
  • the IGBT has a trench-type gate electrode that reaches the drift region through the top body region, the intermediate region, and the bottom body region.
  • the characteristics of the IGBT having the above-described intermediate region greatly vary depending on the n-type impurity concentration in the intermediate region near the gate insulating film.
  • the n-type impurity concentration in the intermediate region in the vicinity of the gate insulating film is related to the depth of the lower end of the intermediate region in the vicinity of the gate insulating film. That is, in the ion implantation for forming the intermediate region, the depth of ion implantation tends to be deeper in the vicinity of the gate insulating film than in other regions due to the influence of the shape of the gate electrode. For this reason, for example, as shown in FIG. 17, a difference ⁇ D1 occurs between the depth of the lower end of the intermediate region 24 in the vicinity of the gate insulating film 42 and the depth of the lower end of the intermediate region 24 at a position away from the gate insulating film 42. .
  • the concentration distribution of the n-type impurity in the intermediate region near the gate insulating film (for example, the region indicated by reference numeral 24s in FIG. 17) changes.
  • the inventors have found that the n-type impurity concentration in the intermediate region in the vicinity of the gate insulating film can be accurately controlled by controlling the depth of the lower end of the intermediate region to a predetermined value.
  • the first IGBT disclosed in this specification includes an n-type emitter region, a p-type top body region formed below the emitter region, and an n-type formed below the top body region.
  • a gate electrode is provided opposite to the top body region, the intermediate region, and the bottom body region between the regions with an insulating film interposed therebetween.
  • the variation in the depth of the lower end of the intermediate region existing between the two gate electrodes is 110 nm or less.
  • the variation in the depth of the lower end of the intermediate region existing between the two gate electrodes is the depth of the lower end of the deepest portion of the intermediate region and the lower end of the shallowest portion of the intermediate region. It is the difference from the depth.
  • the difference ⁇ D ⁇ b> 1 is a variation in the depth of the lower end of the intermediate region 24 between the two gate electrodes 40.
  • FIG. 1 shows the relationship between the depth variation ⁇ D1 at the lower end of the intermediate region existing between the two gate electrodes and the n-type impurity concentration C1 in the intermediate region near the gate insulating film.
  • a normalized value is shown as the n-type impurity concentration C1.
  • the n-type impurity concentration C1 is constant at a value of about 1%. Therefore, if the depth variation ⁇ D1 is 110 nm or less, even if the depth variation ⁇ D1 changes, the n-type impurity concentration C1 hardly changes. Further, when the depth variation ⁇ D1 becomes larger than 110 nm, the n-type impurity concentration C1 changes abruptly.
  • the depth variation ⁇ D1 is greater than 110 nm, the characteristics of the IGBT change with only a slight variation in the depth variation ⁇ D1. Therefore, by setting the variation in the depth of the lower end of the intermediate region to 110 nm or less as described above, it is possible to suppress the variation in the characteristics of the IGBT during mass production.
  • the present specification provides an IGBT manufacturing method capable of suppressing variation in the depth of the lower end of the intermediate region.
  • an n-type emitter region, a p-type top body region formed below the emitter region, and an n formed below the top body region are formed below the first manufacturing method disclosed in this specification.
  • An intermediate region of the mold, a p-type bottom body region formed below the intermediate region, an n-type drift region formed below the bottom body region, and a p-type in contact with the drift region A collector region, a plurality of trenches that reach the drift region from the upper surface of the semiconductor substrate through the emitter region, the top body region, the intermediate region, and the bottom body region, and the emitter region
  • An IGBT having a gate electrode facing the top body region, the intermediate region, and the bottom body region between the drift regions via an insulating film is manufactured.
  • the manufacturing method includes a step of forming a trench on an upper surface of a semiconductor substrate, a step of forming an insulating film in the trench, a step of forming an electrode layer on the semiconductor substrate and in the trench after forming the insulating film, A step of planarizing the upper surface of the layer, and a step of implanting an n-type impurity from the upper surface side of the semiconductor substrate to the depth of the intermediate region after the upper surface of the electrode layer is planarized.
  • the electrode layer formed in the trench is a gate electrode.
  • a recess is formed on the surface of the electrode layer above the trench. If impurities are implanted into the semiconductor substrate in this state, the impurity implantation depth becomes deeper than other regions around the trench. Therefore, in this manufacturing method, after the electrode layer is formed, the surface of the electrode layer is flattened. Thereafter, an n-type impurity is implanted from the upper surface side of the semiconductor substrate to the depth of the intermediate region. As a result, the n-type impurity can be implanted to a substantially constant depth in the semiconductor substrate. Therefore, according to this method, the intermediate region can be formed at a substantially constant depth, and variations in the depth of the lower end of the intermediate region can be suppressed.
  • An intermediate region of the mold, a p-type bottom body region formed below the intermediate region, an n-type drift region formed below the bottom body region, and a p-type in contact with the drift region A collector region, a plurality of trenches that reach the drift region from the upper surface of the semiconductor substrate through the emitter region, the top body region, the intermediate region, and the bottom body region, and the emitter region
  • An IGBT having a gate electrode facing the top body region, the intermediate region, and the bottom body region between the drift regions via an insulating film is manufactured.
  • a step of forming a trench on the upper surface of the semiconductor substrate, a step of forming an insulating film in the trench, and after forming the insulating film, the upper surface of the gate electrode is lower than the upper end of the trench in the trench.
  • a step of forming a gate electrode so as to be positioned at a position, a step of forming a mask member on the gate electrode, or a step of forming a mask member on a semiconductor substrate so as to be thicker than other regions on the gate electrode And a step of implanting n-type impurities from the upper surface side of the semiconductor substrate to the depth of the intermediate region after the mask member is formed.
  • a step (concave portion) is formed between the upper surface of the gate electrode and the upper surface of the semiconductor substrate. If impurities are implanted into the semiconductor substrate in this state, the impurity implantation depth becomes deeper than other regions around the trench. Therefore, in this manufacturing method, the mask is formed after the gate electrode is formed. Thereafter, an n-type impurity is implanted from the upper surface side of the semiconductor substrate to the depth of the intermediate region. If a mask is formed over the gate electrode, it is possible to prevent the impurity implantation depth from becoming deeper than other regions around the trench.
  • the mask member is formed on the semiconductor substrate so as to be thicker than the other region on the gate electrode, it is possible to prevent the impurity implantation depth from being deeper than the other region around the trench. Therefore, the n-type impurity can be implanted at a substantially constant depth in the semiconductor substrate. Therefore, according to this method, the intermediate region can be formed at a substantially constant depth, and variations in the depth of the lower end of the intermediate region can be suppressed.
  • the inventors have also found that even in an IGBT having no bottom body region, the variation ⁇ D1 in the depth of the lower end of the intermediate region existing between the two gate electrodes greatly affects the characteristics of the IGBT. . Accordingly, the present specification provides a second IGBT.
  • the second IGBT includes an n-type emitter region, a p-type body region formed below the emitter region, and an n-type emitter formed below the body region.
  • An n-type drift region having an n-type impurity concentration lower than that of the intermediate region and having a substantially constant n-type impurity concentration, and an n-type drift region below the drift region.
  • a gate electrode facing the body region between the regions with an insulating film interposed therebetween is provided. The variation in the depth of the lower end of the intermediate region existing between the two gate electrodes is 110 nm or less.
  • the variation in the depth of the lower end of the intermediate region in the second IGBT is the difference between the depth of the lower end of the deepest portion of the intermediate region and the depth of the lower end of the shallowest portion of the intermediate region. is there.
  • FIG. 15 shows the relationship between the depth variation ⁇ D1 at the lower end of the intermediate region existing between the two gate electrodes and the n-type impurity concentration C1 in the intermediate region near the gate insulating film.
  • a normalized value is shown as the n-type impurity concentration C1. More specifically, it shows how much the n-type impurity concentration is lower than when the depth variation ⁇ D1 is zero (value calculated by simulation). As is apparent from FIG.
  • the n-type impurity concentration C1 is constant at a value of about 1%. Therefore, if the depth variation ⁇ D1 is 110 nm or less, even if the depth variation ⁇ D1 changes, the n-type impurity concentration C1 hardly changes. Further, when the depth variation ⁇ D1 becomes larger than 110 nm, the n-type impurity concentration C1 changes abruptly. For this reason, if the depth variation ⁇ D1 is greater than 110 nm, the characteristics of the IGBT change with only a slight variation in the depth variation ⁇ D1. Therefore, by setting the variation in the depth of the lower end of the intermediate region to 110 nm or less as described above, it is possible to suppress the variation in the characteristics of the IGBT during mass production.
  • the present specification provides a manufacturing method of an IGBT that does not have a bottom body region and that can suppress variations in the depth of the lower end of the intermediate region.
  • the third manufacturing method disclosed in this specification includes an n-type emitter region, a p-type body region formed below the emitter region, and an n-type emitter formed below the body region.
  • An n-type drift region having an n-type impurity concentration lower than that of the intermediate region and having a substantially constant n-type impurity concentration, and an n-type drift region below the drift region.
  • the manufacturing method includes a step of forming a trench on an upper surface of a semiconductor substrate, a step of forming an insulating film in the trench, a step of forming an electrode layer on the semiconductor substrate and in the trench after forming the insulating film, A step of planarizing the upper surface of the layer, and a step of implanting an n-type impurity from the upper surface side of the semiconductor substrate to the depth of the intermediate region after the upper surface of the electrode layer is planarized.
  • the fourth manufacturing method disclosed in this specification includes an n-type emitter region, a p-type body region formed below the emitter region, and an n-type formed below the body region.
  • An IGBT having a gate electrode facing the body region between the intermediate region and the intermediate region through an insulating film is manufactured.
  • a step of forming a trench on the upper surface of the semiconductor substrate, a step of forming an insulating film in the trench, and after forming the insulating film, the upper surface of the gate electrode is lower than the upper end of the trench in the trench.
  • a step of forming a gate electrode so as to be positioned at a position, a step of forming a mask member on the gate electrode, or a step of forming a mask member on a semiconductor substrate so as to be thicker than other regions on the gate electrode And a step of implanting n-type impurities from the upper surface side of the semiconductor substrate to the depth of the intermediate region after the mask member is formed.
  • FIG. 6 is a graph showing the relationship between the variation ⁇ D1 in the depth of the lower end of the intermediate region and the n-type impurity concentration C1 in the intermediate region near the gate insulating film in the IGBT having the bottom body region.
  • Sectional drawing of IGBT10 which concerns on embodiment (sectional drawing in the II-II line
  • the top view of semiconductor substrate 12 of IGBT10 concerning an embodiment.
  • FIG. 15 is a cross-sectional view of an IGBT according to another embodiment (cross-sectional view taken along line XIII-XIII in FIG. 14).
  • the top view of the semiconductor substrate 12 of IGBT which concerns on other embodiment. 6 is a graph showing the relationship between the variation ⁇ D1 in the depth of the lower end of the intermediate region and the n-type impurity concentration C1 in the intermediate region near the gate insulating film in an IGBT that does not have a bottom body region.
  • Sectional drawing of IGBT100 which concerns on 2nd Embodiment. Sectional drawing of IGBT which has the conventional bottom body area
  • the IGBT 10 includes a semiconductor substrate 12, electrodes formed on the upper and lower surfaces of the semiconductor substrate 12, an insulating film, and the like.
  • a plurality of trenches 40 are formed on the upper surface of the semiconductor substrate 12.
  • the inner surface of each trench 40 is covered with a gate insulating film 42.
  • a gate electrode 44 is formed inside each trench 40.
  • the upper surface of the gate electrode 44 is covered with a cap insulating film 46.
  • An interlayer insulating film 47 is formed on the cap insulating film 46.
  • the gate electrode 44 can be connected to the outside at a position not shown. As shown in FIG. 3, the gate electrodes 44 extend in parallel to each other.
  • an emitter region 20 Inside the semiconductor substrate 12, an emitter region 20, a body contact region 21, a top body region 22, a floating region 24, a bottom body region 26, a drift region 28, a buffer region 30, and a collector region 32 are formed.
  • the emitter region 20 is an n-type region and is selectively formed in a range exposed on the upper surface of the semiconductor substrate 12.
  • the emitter region 20 is in contact with the gate insulating film 42. As shown in FIG. 3, the emitter region 20 extends in parallel along the gate electrode 44.
  • the body contact region 21 is a p-type region having a high p-type impurity concentration.
  • the body contact region 21 is formed between the two emitter regions 20.
  • the body contact region 21 is exposed on the upper surface of the semiconductor substrate 12.
  • the top body region 22 is a p-type region having a lower p-type impurity concentration than the body contact region.
  • the top body region 22 is formed below the emitter region 20 and the body contact region 21.
  • the top body region 22 is in contact with the gate insulating film 42 below the emitter region 20.
  • the floating region 24 is an n-type region and is formed below the top body region 22. Floating region 24 is separated from emitter region 20 by top body region 22. The floating region 24 is in contact with the gate insulating film 42. Note that the higher the n-type impurity concentration in the floating region 24, the lower the on-voltage of the IGBT 10. On the other hand, when the n-type impurity concentration of the floating region 24 is increased to a predetermined value, the withstand voltage characteristics of the IGBT 10 are rapidly deteriorated. Therefore, the n-type impurity concentration of the floating region 24 is set to the highest value within a range where the withstand voltage characteristics do not deteriorate.
  • the floating region 24 is an intermediate region that separates the top body region 22 and the bottom body region 26.
  • the bottom body region 26 is a p-type region and is formed below the floating region 24. Bottom body region 26 is separated from top body region 22 by floating region 24. Bottom body region 26 is in contact with gate insulating film 42.
  • the drift region 28 is an n-type region containing a low-concentration n-type impurity.
  • the drift region 28 is formed below the bottom body region 26.
  • the drift region 28 is separated from the floating region 24 by the bottom body region 26.
  • the drift region 28 is in contact with the gate insulating film 42 located at the lower end of the trench 40.
  • the buffer region 30 is an n-type region containing a higher concentration of n-type impurities than the drift region 28.
  • the buffer region 30 is formed below the drift region 28.
  • the collector region 32 is a p-type region containing a high concentration of p-type impurities.
  • the collector region 32 is formed in a range exposed on the lower surface of the semiconductor substrate 12.
  • Collector region 32 is separated from bottom body region 26 by drift region 28 and buffer region 30.
  • each trench 40 penetrates the emitter region 20, the top body region 22, the floating region 24, and the bottom body region 26 to form a drift region. It is arranged to reach 28.
  • the gate electrode 44 faces the emitter region 20, the top body region 22, the floating region 24, and the bottom body region 26 through the gate insulating film 42 on the side surface of the trench 40.
  • An emitter electrode 60 is formed on the upper surface of the semiconductor substrate 12.
  • the emitter electrode 60 is ohmically connected to the emitter region 20 and the body contact region 21.
  • the emitter electrode 60 is insulated from the gate electrode 44 by the cap insulating film 46 and the interlayer insulating film 47.
  • a collector electrode 62 is formed on the lower surface of the semiconductor substrate 12. The collector electrode 62 is ohmically connected to the collector region 32.
  • a voltage higher than the gate threshold voltage (minimum gate voltage necessary for turning on the IGBT 10) is applied to the gate electrode 44 in a state in which a positive voltage is applied between the emitter electrode 60 and the collector electrode 62.
  • the IGBT 10 is turned on. That is, a channel is formed in the top body region 22 and the bottom body region 26 in the range in contact with the gate insulating film 42, and electrons flow from the emitter region 20 through the channel to the collector region 32.
  • holes flow from the collector region 32 into the drift region 28. Due to the inflow of holes into the drift region 28, a conductivity modulation phenomenon occurs in the drift region 28, and the electrical resistance of the drift region 28 decreases.
  • the drift region 28 With low loss. Further, the holes flowing into the drift region 28 flow from the drift region 28 toward the top body region 22. However, the floating region 24 serves as a barrier, and the hole is suppressed from moving toward the top body region 22. For this reason, the concentration of holes in the drift region 28 is increased, and the electrical resistance of the drift region 28 is further reduced. Thereby, the on-voltage of the IGBT 10 is reduced.
  • the breakdown voltage of the IGBT 10 is improved. As a result, the breakdown voltage according to the target value can be obtained.
  • the IGBT 10 is manufactured from an n-type semiconductor substrate (silicon substrate) having substantially the same n-type impurity concentration as the drift region 28.
  • the trench 40 is formed on the upper surface of the semiconductor substrate by etching.
  • an insulating film 50 is formed on the upper surface of the semiconductor substrate and the inner surface of the trench 40 by oxidation or CVD, as shown in FIG. Next, as shown in FIG.
  • an electrode layer 52 made of polysilicon is formed on the upper surface of the semiconductor substrate and inside the trench 40 by a PVD method, a CVD method, or the like.
  • a recess 54 is formed on the surface of the electrode layer 52 above the trench 40.
  • the upper surface of the electrode layer 52 is planarized by grinding, polishing, etching, CMP, or the like, as shown in FIG. As a result, the recess 54 is eliminated.
  • impurity ions are implanted into the semiconductor substrate from the upper surface side of the semiconductor substrate.
  • n-type impurity implantation into the emitter region 20 p-type impurity implantation into the body contact region 21, p-type impurity implantation into the top body region 22, n-type impurity implantation into the floating region 24, and bottom body region 26, n-type impurities are implanted respectively.
  • Reference numerals 20a to 26a in FIG. 6 indicate positions where impurities are implanted.
  • Reference number 20a indicates a position where n-type impurities are implanted by ion implantation into the emitter region 20
  • reference number 21a indicates a position where p-type impurities are implanted by ion implantation into the body contact region 21
  • Reference numeral 22a indicates a position where p-type impurities are implanted by ion implantation for the top body region 22
  • reference numeral 24a indicates a position where n-type impurities are implanted by ion implantation for the floating region 24.
  • Reference numeral 26 a denotes a position where p-type impurities are implanted by ion implantation into the bottom body region 26.
  • impurities are also implanted into the electrode layer 52 and the insulating film 50 in the trench 40.
  • the resistance of the electrode layer 52 and the insulating film 50 during ion implantation (the rate at which ions are decelerated when they travel a unit distance) and the resistance of the semiconductor layer are substantially equal. Therefore, by implanting impurities after planarizing the upper surface of the electrode layer 52 as described above, the impurity implantation depth for the electrode layer 52 and the insulating film 50 in the trench 40 and the impurities for the semiconductor layer outside the trench 40 are obtained. The implantation depth can be made substantially equal.
  • the unnecessary electrode layer 52 is etched by etching.
  • the electrode layer 52 is left in the trench 40 as shown in FIG.
  • the electrode layer 52 remaining in the trench 40 becomes the gate electrode 44.
  • a cap insulating film 46 is formed on the upper surface of the gate electrode 44 by oxidation or CVD.
  • the impurity implanted into the semiconductor substrate is diffused and activated by heat-treating the semiconductor substrate.
  • the emitter region 20, the body contact region 21, the top body region 22, the floating region 24, and the bottom body region 26 are formed in the semiconductor substrate.
  • each region is formed at a substantially constant depth as shown in FIG. After forming each region as shown in FIG. 8, other necessary regions are formed in the semiconductor substrate, and necessary electrodes, insulating films, etc. are formed on the surface of the semiconductor substrate, thereby completing the IGBT 10 in FIG. To do.
  • the semiconductor substrate is processed to the state shown in FIG. 5 as in the manufacturing method of the first embodiment.
  • impurity ions are implanted into the semiconductor substrate from the upper surface side of the semiconductor substrate without planarizing the upper surface of the electrode layer 52.
  • Reference numerals 20b to 26b in FIG. 18 indicate positions where impurities are implanted into the emitter region 20, the body contact region 21, the top body region 22, the floating region 24, and the bottom body region 26 in this manufacturing method. ing. Since the recess 54 is formed on the upper surface of the electrode layer 52, the impurity implantation depth is deeper in the vicinity of the trench 40 than in the position away from the trench 40.
  • the conventional IGBT shown in FIG. 17 is manufactured by carrying out the same steps as the manufacturing method of the first embodiment. Since the impurity implantation depth is increased in the vicinity of the trench 40 during ion implantation, the emitter region 20, the top body region 22, the floating region 24, and the bottom body region 26 are formed in the trench 40 (ie, as shown in FIG. 17). And deeply only in the vicinity of the gate insulating film 42).
  • the emitter region 20, the top body region 22, the floating region 24, and the bottom body region 26 are made to have a uniform depth as compared with the conventional manufacturing method. Can be formed.
  • the depth of each of these regions affects the characteristics of the IGBT.
  • variation in the depth D1 (see FIGS. 2 and 17) of the lower end of the floating region 24 greatly affects the characteristics of the IGBT (gate threshold, on-voltage, and gate electrode capacitance). That is, as in the conventional IGBT of FIG.
  • the depth variation ⁇ D1 is the size of the portion indicated by reference numeral ⁇ D1 in FIG.
  • ⁇ D1 is not shown because ⁇ D1 is extremely small.
  • the depth variation ⁇ D1 when the depth variation ⁇ D1 is larger than 110 nm, the n-type impurity concentration C1 greatly changes even if the depth variation ⁇ D1 slightly changes.
  • the depth variation ⁇ D1 when the depth variation ⁇ D1 is 110 nm or less, the n-type impurity concentration C1 hardly changes even if the depth variation ⁇ D1 slightly changes.
  • the depth variation ⁇ D1 can be set to 110 nm or less.
  • the IGBT is mass-produced such that the depth variation ⁇ D1 is 110 nm or less, the variation in the n-type impurity concentration C1 of the floating region 24s between the mass-produced IGBTs can be suppressed. Therefore, an IGBT having stable characteristics can be mass-produced. That is, according to the structure in which the depth variation ⁇ D1 is 110 nm or less, it is possible to suppress variations in IGBT characteristics during mass production.
  • the manufacturing method of the second embodiment will be described.
  • the semiconductor substrate is processed to the state shown in FIG. 5 in the same manner as the manufacturing method of the first embodiment.
  • the electrode layer 52 on the semiconductor substrate is removed by etching, and the electrode layer 52 (gate electrode 44) remains in the trench 40.
  • the upper surface of the gate electrode 44 is positioned below the upper surface of the semiconductor substrate. That is, the recess 56 is formed on the upper surface of the semiconductor substrate.
  • a cap insulating film 46 is formed on the upper surface of the gate electrode 44 by oxidation or CVD.
  • a mask layer 92 is formed on the gate electrode 44 (ie, on the trench 40).
  • the mask layer 92 is formed by an inkjet method, a photolithography technique, or the like. At this time, the mask layer 92 is not formed on the semiconductor layer outside the trench 40.
  • impurity ions are implanted into the semiconductor substrate from the upper surface side of the semiconductor substrate.
  • n-type impurity implantation into the emitter region 20 p-type impurity implantation into the body contact region 21, p-type impurity implantation into the top body region 22, n-type impurity implantation into the floating region 24, and bottom body region 26, n-type impurities are implanted respectively.
  • the mask layer 92 formed on the gate electrode 44 prevents the impurity implantation depth in the vicinity of the gate electrode 44 from being increased.
  • the depth of impurity implantation into the gate electrode 44 is substantially the same as the depth of impurity implantation into the semiconductor layer.
  • the IGBT 10 of FIG. 2 is manufactured by carrying out substantially the same process as in the first embodiment.
  • the impurity implantation depth into the trench 40 and the impurity implantation depth into the semiconductor layer outside the trench 40 are substantially the same without being affected by the shape of the recess 56. It can be.
  • region was formed in the substantially constant depth can be manufactured.
  • the mask layer 92 is not formed on the semiconductor layer outside the trench 40.
  • a mask layer 92 may be formed on the entire top surface of the semiconductor substrate, and the mask layer 92 on the gate electrode 44 may be thicker than other regions.
  • the IGBT 10 of FIG. 1 can be manufactured in the same manner as the manufacturing method of the second embodiment.
  • the upper surface of the mask layer 92 is flat, but the mask layer 92 on the gate electrode 44 is thickened by the concave portion 56. If the resistance of the mask layer 92 at the time of ion implantation is substantially the same as that of the semiconductor layer, the upper surface of the mask layer 92 may be flat as shown in FIG.
  • the emitter region 20 extends along the trench 40.
  • the above technique is applied to the IGBT in which the emitter region 20 extends in a direction intersecting the trench 40. You may apply.
  • the IGBT 10 described above has the bottom body region 26, even in the IGBT 100 that does not have the bottom body region 26 as illustrated in FIG. 16, by suppressing variation in the position of the lower end of the intermediate region 24, The characteristics of the IGBT (gate threshold, on-voltage, and gate electrode capacitance) can be stabilized.
  • 16 is disposed between the drift region 28 and the body region 22, and has a higher n-type impurity concentration than the drift region 28.
  • the n-type impurity concentration in the drift region 28 is substantially constant regardless of the position.
  • the boundary between the region where the n-type impurity is distributed at a substantially constant concentration and the region where the n-type impurity is higher than the constant concentration is the boundary between the intermediate region 24 and the drift region 28.
  • the variation in the depth D1 of the lower end of the intermediate region 24 existing between the two gate electrodes 44 is 110 nm or less.
  • the IGBT 100 in FIG. 16 can be manufactured by a manufacturing method in which ion implantation for the bottom body region 26 is omitted from the manufacturing method of any of the first to fourth embodiments described above. According to this manufacturing method, the variation ⁇ D1 of the depth D1 at the lower end of the intermediate region 24 can be set to 110 nm or less.
  • FIG. 15 shows the depth of the lower end of the intermediate region 24 in the region 90 (see FIGS. 16 and 19) between the two gate electrodes 44 in the IGBT having the intermediate region 24 and not having the bottom body region.
  • the relationship between the variation ⁇ D1 of the depth D1 (the difference in depth between the shallowest part and the deepest part) and the n-type impurity concentration C1 of the intermediate region 24s in the vicinity of the trench 40 is shown.
  • the depth variation ⁇ D1 is the size of the portion indicated by reference number ⁇ D1 in FIG.
  • ⁇ D1 is not illustrated because ⁇ D1 is extremely small. As shown in FIG.
  • the n-type impurity concentration C1 greatly changes even if the depth variation ⁇ D1 slightly changes.
  • the depth variation ⁇ D1 is 110 nm or less, the n-type impurity concentration C1 hardly changes even if the depth variation ⁇ D1 slightly changes.
  • the variation ⁇ D1 of the depth D1 at the lower end of the intermediate region 24 is 110 nm or less. Therefore, if this IGBT 100 is mass-produced, variation in the n-type impurity concentration C1 of the floating region 24s between the mass-produced IGBTs can be suppressed. Therefore, an IGBT having stable characteristics can be mass-produced.
  • the ion implantation method disclosed in this specification (a method of implanting impurities at a certain depth in a region where a trench is formed) is used when another semiconductor device (eg, a MOSFET or a diode) is formed. You can also. As a result, the characteristics of the semiconductor device can be improved. Therefore, this ion implantation method can be expressed as the following Configuration 1 or Configuration 2.
  • n-type or p-type region formed in the semiconductor substrate A trench formed in the upper surface of the semiconductor substrate and penetrating the region; A gate electrode formed in the trench and facing the region via an insulating film; A method for manufacturing a switching element having Forming a trench on the upper surface of the semiconductor substrate; Forming an insulating film in the trench; A step of forming an electrode layer on the semiconductor substrate and in the trench after the formation of the insulating film; Planarizing the upper surface of the electrode layer; A step of implanting impurities into the depth of the region from the upper surface side of the semiconductor substrate after planarizing the upper surface of the electrode layer; A manufacturing method comprising:
  • (Configuration 2) n-type or p-type region formed in the semiconductor substrate; A trench formed in the upper surface of the semiconductor substrate and penetrating the region; A gate electrode formed in the trench and facing the region via an insulating film; A method for manufacturing a switching element having Forming a trench on the upper surface of the semiconductor substrate; Forming an insulating film in the trench; After forming the insulating film, forming a gate electrode in the trench so that the upper surface of the gate electrode is located below the upper end of the trench; Forming a mask member on the gate electrode, or forming a mask member on the semiconductor substrate so as to be thicker than other regions on the gate electrode; A step of implanting an n-type impurity from the upper surface side of the semiconductor substrate to the depth of the region after forming the mask member; A manufacturing method comprising:

Abstract

　ｎ型のエミッタ領域と、ｐ型のトップボディ領域と、ｎ型の中間領域と、ｐ型のボトムボディ領域と、ｎ型のドリフト領域と、ｐ型のコレクタ領域と、半導体基板の上面から、エミッタ領域、トップボディ領域、中間領域、及び、ボトムボディ領域を貫通してドリフト領域に達する複数のトレンチと、トレンチ内に形成されているゲート電極を有するＩＧＢＴの製造方法を提供する。この製造方法は、半導体基板の上面にトレンチを形成する工程と、トレンチ内に絶縁膜を形成する工程と、絶縁膜の形成後に、半導体基板上及びトレンチ内に電極層を形成する工程と、電極層の上面を平坦化する工程と、電極層の上面を平坦化後に、半導体基板の上面側から中間領域の深さにｎ型不純物を注入する工程を有する。

Description

ＩＧＢＴ、及び、ＩＧＢＴの製造方法
　本明細書に開示の技術は、ＩＧＢＴ等のスイッチング素子に関する。
　日本国特許公開公報２０１０－１０３３２６（以下、特許文献１という）には、ＩＧＢＴが開示されている。このＩＧＢＴでは、ｎ型の中間領域によって、ボディ領域が、トップボディ領域とボトムボディ領域に分離されている。また、このＩＧＢＴは、トップボディ領域、中間領域、及び、ボトムボディ領域を貫通してドリフト領域に達するトレンチ型のゲート電極を有している。このようにボディ領域内に中間領域を設けることで、ＩＧＢＴがオンしているときにドリフト領域内のホールがトップボディ領域に流出することを抑制することができる。これによって、ドリフト領域内により多くのホールを蓄積することが可能となり、ＩＧＢＴのオン電圧を低減することができる。
　上述した中間領域を有するＩＧＢＴの特性、特に、ゲート閾値、オン電圧、ゲート電極の容量等は、ゲート絶縁膜近傍の中間領域のｎ型不純物濃度によって大きく変化する。従来は、ゲート絶縁膜近傍の中間領域のｎ型不純物濃度を正確に制御することが困難であった。このため、ＩＧＢＴを量産するときに、ＩＧＢＴの間で特性のばらつきが大きいという問題があった。したがって、本明細書では、中間領域を有するとともに、量産時に特性のばらつきが生じ難い構造を有するＩＧＢＴを提供する。
　発明者らは、ゲート絶縁膜近傍の中間領域のｎ型不純物濃度が、ゲート絶縁膜近傍の中間領域の下端の深さに関係することを見出した。すなわち、中間領域を形成するためのイオン注入では、ゲート電極の形状の影響を受けて、ゲート絶縁膜近傍ではその他の領域よりもイオンが注入される深さが深くなる傾向にある。このため、例えば図１７に示すように、ゲート絶縁膜４２近傍の中間領域２４の下端の深さと、ゲート絶縁膜４２から離れた位置の中間領域２４の下端の深さとの間に差ΔＤ１が生じる。ゲート絶縁膜近傍の中間領域の下端の深さによって、ゲート絶縁膜近傍の中間領域（例えば、図１７では参照番号２４ｓに示す領域）内のｎ型不純物の濃度分布は変化する。本発明者らは、中間領域の下端の深さを所定の値に制御することで、ゲート絶縁膜近傍の中間領域におけるｎ型不純物濃度を正確に制御できることを見出した。
　本明細書が開示する第１のＩＧＢＴは、ｎ型のエミッタ領域と、エミッタ領域の下側に形成されているｐ型のトップボディ領域と、トップボディ領域の下側に形成されているｎ型の中間領域と、中間領域の下側に形成されているｐ型のボトムボディ領域と、ボトムボディ領域の下側に形成されているｎ型のドリフト領域と、ドリフト領域に接しているｐ型のコレクタ領域と、半導体基板の上面から、エミッタ領域、トップボディ領域、中間領域、及び、ボトムボディ領域を貫通してドリフト領域に達する複数のトレンチと、トレンチ内に形成されており、エミッタ領域とドリフト領域の間のトップボディ領域、中間領域、及び、ボトムボディ領域に絶縁膜を介して対向しているゲート電極を有している。２つのゲート電極の間に存在する中間領域の下端の深さのばらつきが、１１０ｎｍ以下である。
　なお、２つのゲート電極の間に存在する中間領域の下端の深さのばらつきとは、当該中間領域のうちの最も深い箇所の下端の深さと、当該中間領域のうちの最も浅い箇所の下端の深さとの差である。例えば、図１７の例では、差ΔＤ１が、２つのゲート電極４０の間の中間領域２４の下端の深さのばらつきである。図１は、２つのゲート電極の間に存在する中間領域の下端の深さのばらつきΔＤ１と、ゲート絶縁膜近傍の中間領域におけるｎ型不純物濃度Ｃ１の関係を示している。なお、図１では、ｎ型不純物濃度Ｃ１として、規格化した値を示している。より詳細には、深さのばらつきΔＤ１がゼロである場合（シミュレーションにより算出した値）に対して、どの程度、ｎ型不純物濃度が低くなるかを示している。図１から明らかなように、深さのばらつきΔＤ１が１１０ｎｍ以下である場合には、ｎ型不純物濃度Ｃ１は略１％前後の値で一定となる。したがって、深さのばらつきΔＤ１が１１０ｎｍ以下であれば、深さのばらつきΔＤ１が変化しても、ｎ型不純物濃度Ｃ１はほとんど変化しない。また、深さのばらつきΔＤ１が１１０ｎｍより大きくなると、急激にｎ型不純物濃度Ｃ１が変化する。このため、深さのばらつきΔＤ１が１１０ｎｍより大きいと、深さのばらつきΔＤ１が少し変化しただけで、ＩＧＢＴの特性が変化する。したがって、上記のように、中間領域の下端の深さのばらつきを１１０ｎｍ以下とすることで、量産時にＩＧＢＴの特性のばらつきを抑制することができる。
　また、本明細書は、中間領域の下端の深さのばらつきを抑制することが可能なＩＧＢＴの製造方法を提供する。本明細書が開示する第１の製造方法では、ｎ型のエミッタ領域と、エミッタ領域の下側に形成されているｐ型のトップボディ領域と、トップボディ領域の下側に形成されているｎ型の中間領域と、中間領域の下側に形成されているｐ型のボトムボディ領域と、ボトムボディ領域の下側に形成されているｎ型のドリフト領域と、ドリフト領域に接しているｐ型のコレクタ領域と、半導体基板の上面から、エミッタ領域、トップボディ領域、中間領域、及び、ボトムボディ領域を貫通してドリフト領域に達する複数のトレンチと、トレンチ内に形成されており、エミッタ領域とドリフト領域の間のトップボディ領域、中間領域、及び、ボトムボディ領域に絶縁膜を介して対向しているゲート電極を有するＩＧＢＴを製造する。この製造方法は、半導体基板の上面にトレンチを形成する工程と、トレンチ内に絶縁膜を形成する工程と、絶縁膜の形成後に、半導体基板上及びトレンチ内に電極層を形成する工程と、電極層の上面を平坦化する工程と、電極層の上面を平坦化後に、半導体基板の上面側から中間領域の深さにｎ型不純物を注入する工程を有する。
　上記の電極層のうち、トレンチ内に形成される電極層は、ゲート電極である。電極層を形成すると、トレンチ上部の電極層の表面に凹部が形成される。仮に、この状態で半導体基板に不純物を注入すると、トレンチの周辺で他の領域よりも不純物の注入深さが深くなってしまう。したがって、この製造方法では、電極層を形成した後に、電極層の表面を平坦化する。その後、半導体基板の上面側から中間領域の深さにｎ型不純物を注入する。これによって、半導体基板内の略一定の深さに、ｎ型不純物を注入することができる。したがって、この方法によれば、略一定の深さに中間領域を形成することが可能であり、中間領域の下端の深さのばらつきを抑制することができる。
　本明細書が開示する第２の製造方法では、ｎ型のエミッタ領域と、エミッタ領域の下側に形成されているｐ型のトップボディ領域と、トップボディ領域の下側に形成されているｎ型の中間領域と、中間領域の下側に形成されているｐ型のボトムボディ領域と、ボトムボディ領域の下側に形成されているｎ型のドリフト領域と、ドリフト領域に接しているｐ型のコレクタ領域と、半導体基板の上面から、エミッタ領域、トップボディ領域、中間領域、及び、ボトムボディ領域を貫通してドリフト領域に達する複数のトレンチと、トレンチ内に形成されており、エミッタ領域とドリフト領域の間のトップボディ領域、中間領域、及び、ボトムボディ領域に絶縁膜を介して対向しているゲート電極を有するＩＧＢＴを製造する。この製造方法は、半導体基板の上面にトレンチを形成する工程と、トレンチ内に絶縁膜を形成する工程と、絶縁膜の形成後に、トレンチ内に、ゲート電極の上面がトレンチの上端よりも下側に位置するように、ゲート電極を形成する工程と、ゲート電極上にマスク部材を形成する工程、または、ゲート電極上において他の領域よりも厚くなるように半導体基板上にマスク部材を形成する工程と、マスク部材の形成後に、半導体基板の上面側から中間領域の深さにｎ型不純物を注入する工程を有する。
　ゲート電極を形成すると、ゲート電極の上面と半導体基板の上面との間に段差（凹部）が形成される。仮に、この状態で半導体基板に不純物を注入すると、トレンチの周辺で他の領域よりも不純物の注入深さが深くなってしまう。したがって、この製造方法では、ゲート電極を形成した後にマスクを形成する。その後、半導体基板の上面側から中間領域の深さにｎ型不純物を注入する。ゲート電極上にマスクを形成すれば、トレンチの周辺で他の領域よりも不純物の注入深さが深くなることを防止できる。また、ゲート電極上において他の領域よりも厚くなるように半導体基板上にマスク部材を形成した場合にも、トレンチの周辺で他の領域よりも不純物の注入深さが深くなることを防止できる。したがって、半導体基板内の略一定の深さに、ｎ型不純物を注入することができる。したがって、この方法によれば、略一定の深さに中間領域を形成することが可能であり、中間領域の下端の深さのばらつきを抑制することができる。
　また、発明者らは、ボトムボディ領域を有さないＩＧＢＴにおいても、２つのゲート電極の間に存在する中間領域の下端の深さのばらつきΔＤ１が、ＩＧＢＴの特性に大きく影響することを見出した。したがって、本明細書は、第２のＩＧＢＴを提供する。
　本明細書により提供される第２のＩＧＢＴは、ｎ型のエミッタ領域と、エミッタ領域の下側に形成されているｐ型のボディ領域と、ボディ領域の下側に形成されているｎ型の中間領域と、中間領域の下側に形成されており、ｎ型不純物濃度が中間領域よりも低く、ｎ型不純物濃度が略一定であるｎ型のドリフト領域と、ドリフト領域の下側に形成されているｐ型のコレクタ領域と、半導体基板の上面から、エミッタ領域、ボディ領域、及び、中間領域を貫通してドリフト領域に達する複数のトレンチと、トレンチ内に形成されており、エミッタ領域と中間領域の間のボディ領域に絶縁膜を介して対向しているゲート電極を有している。２つのゲート電極の間に存在する中間領域の下端の深さのばらつきが、１１０ｎｍ以下である。
　なお、第２のＩＧＢＴにおける中間領域の下端の深さのばらつきは、当該中間領域のうちの最も深い箇所の下端の深さと、当該中間領域のうちの最も浅い箇所の下端の深さとの差である。図１５は、２つのゲート電極の間に存在する中間領域の下端の深さのばらつきΔＤ１と、ゲート絶縁膜近傍の中間領域におけるｎ型不純物濃度Ｃ１の関係を示している。なお、図１５では、ｎ型不純物濃度Ｃ１として、規格化した値を示している。より詳細には、深さのばらつきΔＤ１がゼロである場合（シミュレーションにより算出した値）に対して、どの程度、ｎ型不純物濃度が低くなるかを示している。図１５から明らかなように、深さのばらつきΔＤ１が１１０ｎｍ以下である場合には、ｎ型不純物濃度Ｃ１は略１％前後の値で一定となる。したがって、深さのばらつきΔＤ１が１１０ｎｍ以下であれば、深さのばらつきΔＤ１が変化しても、ｎ型不純物濃度Ｃ１はほとんど変化しない。また、深さのばらつきΔＤ１が１１０ｎｍより大きくなると、急激にｎ型不純物濃度Ｃ１が変化する。このため、深さのばらつきΔＤ１が１１０ｎｍより大きいと、深さのばらつきΔＤ１が少し変化しただけで、ＩＧＢＴの特性が変化する。したがって、上記のように、中間領域の下端の深さのばらつきを１１０ｎｍ以下とすることで、量産時にＩＧＢＴの特性のばらつきを抑制することができる。
　また、本明細書は、ボトムボディ領域を有さないＩＧＢＴの製造方法であって、中間領域の下端の深さのばらつきを抑制することが可能な製造方法を提供する。本明細書が開示する第３の製造方法は、ｎ型のエミッタ領域と、エミッタ領域の下側に形成されているｐ型のボディ領域と、ボディ領域の下側に形成されているｎ型の中間領域と、中間領域の下側に形成されており、ｎ型不純物濃度が中間領域よりも低く、ｎ型不純物濃度が略一定であるｎ型のドリフト領域と、ドリフト領域の下側に形成されているｐ型のコレクタ領域と、半導体基板の上面から、エミッタ領域、ボディ領域、及び、中間領域を貫通してドリフト領域に達する複数のトレンチと、トレンチ内に形成されており、エミッタ領域と中間領域の間のボディ領域に絶縁膜を介して対向しているゲート電極を有するＩＧＢＴを製造する。この製造方法は、半導体基板の上面にトレンチを形成する工程と、トレンチ内に絶縁膜を形成する工程と、絶縁膜の形成後に、半導体基板上及びトレンチ内に電極層を形成する工程と、電極層の上面を平坦化する工程と、電極層の上面を平坦化後に、半導体基板の上面側から中間領域の深さにｎ型不純物を注入する工程を有する。
　この方法によれば、略一定の深さに中間領域を形成することが可能であり、中間領域の下端の深さのばらつきを抑制することができる。
　また、本明細書が開示する第４の製造方法は、ｎ型のエミッタ領域と、エミッタ領域の下側に形成されているｐ型のボディ領域と、ボディ領域の下側に形成されているｎ型の中間領域と、中間領域の下側に形成されており、ｎ型不純物濃度が中間領域よりも低く、ｎ型不純物濃度が略一定であるｎ型のドリフト領域と、ドリフト領域の下側に形成されているｐ型のコレクタ領域と、半導体基板の上面から、エミッタ領域、ボディ領域、及び、中間領域を貫通してドリフト領域に達する複数のトレンチと、トレンチ内に形成されており、エミッタ領域と中間領域の間のボディ領域に絶縁膜を介して対向しているゲート電極を有するＩＧＢＴを製造する。この製造方法は、半導体基板の上面にトレンチを形成する工程と、トレンチ内に絶縁膜を形成する工程と、絶縁膜の形成後に、トレンチ内に、ゲート電極の上面がトレンチの上端よりも下側に位置するように、ゲート電極を形成する工程と、ゲート電極上にマスク部材を形成する工程、または、ゲート電極上において他の領域よりも厚くなるように半導体基板上にマスク部材を形成する工程と、マスク部材の形成後に、半導体基板の上面側から中間領域の深さにｎ型不純物を注入する工程を有する。
　この方法によれば、略一定の深さに中間領域を形成することが可能であり、中間領域の下端の深さのばらつきを抑制することができる。
ボトムボディ領域を有するＩＧＢＴにおいて、中間領域の下端の深さのばらつきΔＤ１とゲート絶縁膜近傍の中間領域のｎ型不純物濃度Ｃ１の関係を示すグラフ。 実施形態に係るＩＧＢＴ１０の断面図（図３のＩＩ－ＩＩ線での断面図）。 実施形態に係るＩＧＢＴ１０の半導体基板１２の上面図。 第１実施例の製造方法の説明図。 第１実施例の製造方法の説明図。 第１実施例の製造方法の説明図。 第１実施例の製造方法の説明図。 第１実施例の製造方法の説明図。 第２実施例の製造方法の説明図。 第２実施例の製造方法の説明図。 第３実施例の製造方法の説明図。 第４実施例の製造方法の説明図。 他の実施形態に係るＩＧＢＴの断面図（図１４のＸＩＩＩ－ＸＩＩＩ線での断面図）。 他の実施形態に係るＩＧＢＴの半導体基板１２の上面図。 ボトムボディ領域を有さないＩＧＢＴにおいて、中間領域の下端の深さのばらつきΔＤ１とゲート絶縁膜近傍の中間領域のｎ型不純物濃度Ｃ１の関係を示すグラフ。 第２実施形態に係るＩＧＢＴ１００の断面図。 従来のボトムボディ領域を有するＩＧＢＴの断面図。 従来のボトムボディ領域を有するＩＧＢＴの製造方法の説明図。 従来のボトムボディ領域を有さないＩＧＢＴの断面図。
　図２に示す実施形態に係るＩＧＢＴ１０は、半導体基板１２と、半導体基板１２の上面及び下面に形成された電極、絶縁膜等により構成されている。
　半導体基板１２の上面には、複数のトレンチ４０が形成されている。各トレンチ４０の内面は、ゲート絶縁膜４２に覆われている。各トレンチ４０の内部には、ゲート電極４４が形成されている。ゲート電極４４の上面は、キャップ絶縁膜４６に覆われている。キャップ絶縁膜４６上には、層間絶縁膜４７が形成されている。但し、図示しない位置で、ゲート電極４４は外部に接続可能とされている。図３に示すように、各ゲート電極４４は、互いに平行に伸びている。
　半導体基板１２の内部には、エミッタ領域２０、ボディコンタクト領域２１、トップボディ領域２２、フローティング領域２４、ボトムボディ領域２６、ドリフト領域２８、バッファ領域３０、及び、コレクタ領域３２が形成されている。
　エミッタ領域２０は、ｎ型領域であり、半導体基板１２の上面に露出する範囲に選択的に形成されている。エミッタ領域２０は、ゲート絶縁膜４２に接している。図３に示すように、エミッタ領域２０は、ゲート電極４４に沿って平行に延びている。
　ボディコンタクト領域２１は、ｐ型不純物濃度が高いｐ型領域である。ボディコンタクト領域２１は、２つのエミッタ領域２０の間に形成されている。ボディコンタクト領域２１は、半導体基板１２の上面に露出している。
　トップボディ領域２２は、ボディコンタクト領域よりもｐ型不純物濃度が低いｐ型領域である。トップボディ領域２２は、エミッタ領域２０とボディコンタクト領域２１の下側に形成されている。トップボディ領域２２は、エミッタ領域２０の下側において、ゲート絶縁膜４２に接している。
　フローティング領域２４は、ｎ型領域であり、トップボディ領域２２の下側に形成されている。フローティング領域２４は、トップボディ領域２２によってエミッタ領域２０から分離されている。フローティング領域２４は、ゲート絶縁膜４２に接している。なお、フローティング領域２４のｎ型不純物濃度が高いほど、ＩＧＢＴ１０のオン電圧は低くなる。他方、フローティング領域２４のｎ型不純物濃度を所定値まで上昇させると、ＩＧＢＴ１０の耐電圧特性が急激に悪化する。したがって、フローティング領域２４のｎ型不純物濃度は、耐電圧特性が悪化しない範囲内で最も高い値に設定されている。フローティング領域２４は、トップボディ領域２２とボトムボディ領域２６を分離する中間領域である。
　ボトムボディ領域２６は、ｐ型領域であり、フローティング領域２４の下側に形成されている。ボトムボディ領域２６は、フローティング領域２４によってトップボディ領域２２から分離されている。ボトムボディ領域２６は、ゲート絶縁膜４２と接している。
　ドリフト領域２８は、低濃度のｎ型不純物を含有するｎ型領域である。ドリフト領域２８は、ボトムボディ領域２６の下側に形成されている。ドリフト領域２８は、ボトムボディ領域２６によってフローティング領域２４から分離されている。ドリフト領域２８は、トレンチ４０の下端に位置するゲート絶縁膜４２と接している。
　バッファ領域３０は、ドリフト領域２８よりも高い濃度のｎ型不純物を含有するｎ型領域である。バッファ領域３０は、ドリフト領域２８の下側に形成されている。
　コレクタ領域３２は、高濃度のｐ型不純物を含有するｐ型領域である。コレクタ領域３２は、半導体基板１２の下面に露出する範囲に形成されている。コレクタ領域３２は、ドリフト領域２８とバッファ領域３０によって、ボトムボディ領域２６から分離されている。
　上記のように半導体基板１２の内部に各領域が形成されているので、各トレンチ４０は、エミッタ領域２０、トップボディ領域２２、フローティング領域２４、及び、ボトムボディ領域２６を貫通して、ドリフト領域２８に達するように配置されている。また、ゲート電極４４は、トレンチ４０の側面のゲート絶縁膜４２を介して、エミッタ領域２０、トップボディ領域２２、フローティング領域２４、及び、ボトムボディ領域２６と対向している。
　半導体基板１２の上面には、エミッタ電極６０が形成されている。エミッタ電極６０は、エミッタ領域２０とボディコンタクト領域２１に対してオーミック接続されている。エミッタ電極６０は、キャップ絶縁膜４６及び層間絶縁膜４７によってゲート電極４４から絶縁されている。半導体基板１２の下面には、コレクタ電極６２が形成されている。コレクタ電極６２は、コレクタ領域３２に対してオーミック接続されている。
　次に、ＩＧＢＴ１０の動作について説明する。エミッタ電極６０とコレクタ電極６２の間にコレクタ電極６２がプラスとなる電圧を印加した状態で、ゲート電極４４にゲート閾値電圧（ＩＧＢＴ１０をオンさせるのに必要最小限のゲート電圧）以上の電圧を印加すると、ＩＧＢＴ１０がオンする。すなわち、ゲート絶縁膜４２に接している範囲のトップボディ領域２２とボトムボディ領域２６にチャネルが形成され、電子が、エミッタ領域２０からチャネルを通ってコレクタ領域３２へ流れる。同時に、ホールが、コレクタ領域３２からドリフト領域２８に流入する。ドリフト領域２８へのホールの流入によって、ドリフト領域２８で伝導度変調現象が起こり、ドリフト領域２８の電気抵抗が下がる。したがって、電子は、低損失でドリフト領域２８内を流れる。また、ドリフト領域２８に流入したホールは、ドリフト領域２８からトップボディ領域２２に向かって流れる。しかしながら、フローティング領域２４が障壁となって、ホールがトップボディ領域２２に向かって移動することが抑制される。このため、ドリフト領域２８内のホールの濃度が高くなり、ドリフト領域２８の電気抵抗がより低減される。これによって、ＩＧＢＴ１０のオン電圧が低減される。
　また、ボトムボディ領域２６が形成されていることで、ＩＧＢＴ１０の耐圧が向上する。これによって、目標値通りの耐圧を得ることができる。
　次に、ＩＧＢＴ１０の製造方法を、従来のＩＧＢＴの製造方法と比較して説明する。最初に、ＩＧＢＴ１０の製造方法として、第１実施例に係る製造方法について説明する。ＩＧＢＴ１０は、ドリフト領域２８と略同じｎ型不純物濃度を有するｎ型の半導体基板（シリコン基板）から製造される。最初に、半導体基板の上面に、エッチングによって、トレンチ４０を形成する。次に、酸化またはＣＶＤ法等によって、図４に示すように、半導体基板の上面とトレンチ４０の内面に絶縁膜５０を形成する。次に、ＰＶＤ法やＣＶＤ法等によって、図５に示すように、半導体基板の上面とトレンチ４０の内部に、ポリシリコンからなる電極層５２を形成する。このとき、トレンチ４０の形状の影響によって、トレンチ４０の上部の電極層５２の表面に、凹部５４が形成される。次に、研削、研磨、エッチング、ＣＭＰ等によって、図６に示すように、電極層５２の上面を平坦化する。これによって、凹部５４を消滅させる。次に、半導体基板の上面側から、半導体基板に、不純物イオンを注入する。ここでは、エミッタ領域２０に対するｎ型不純物の注入、ボディコンタクト領域２１に対するｐ型不純物の注入、トップボディ領域２２に対するｐ型不純物の注入、フローティング領域２４に対するｎ型不純物の注入、及び、ボトムボディ領域２６に対するｎ型不純物の注入をそれぞれ行う。図６の参照番号２０ａ～２６ａは、不純物が注入される位置を示している。参照番号２０ａはエミッタ領域２０に対するイオン注入でｎ型不純物が注入される位置を示しており、参照番号２１ａはボディコンタクト領域２１に対するイオン注入でｐ型不純物が注入される位置を示しており、参照番号２２ａはトップボディ領域２２に対するイオン注入でｐ型不純物が注入される位置を示しており、参照番号２４ａはフローティング領域２４に対するイオン注入でｎ型不純物が注入される位置を示しており、参照番号２６ａはボトムボディ領域２６に対するイオン注入でｐ型不純物が注入される位置を示している。図示するように、各イオン注入においては、トレンチ４０内の電極層５２及び絶縁膜５０にも不純物が注入される。イオン注入時における電極層５２及び絶縁膜５０の抵抗（イオンが単位距離進む際に減速する割合）と半導体層の抵抗は略等しい。したがって、上記のように電極層５２の上面を平坦化した後に不純物を注入することで、トレンチ４０内の電極層５２及び絶縁膜５０に対する不純物の注入深さと、トレンチ４０の外部の半導体層に対する不純物の注入深さを略等しくすることができる。次に、エッチングによって、不要な電極層５２をエッチングする。このとき、図７に示すように、トレンチ４０内に電極層５２を残存させる。トレンチ４０内に残存した電極層５２が、ゲート電極４４となる。次に、酸化またはＣＶＤ法等を用いて、ゲート電極４４の上面に、キャップ絶縁膜４６を形成する。次に、半導体基板を熱処理することによって、半導体基板内に注入されている不純物を、拡散及び活性化させる。これによって、図８に示すように、半導体基板内に、エミッタ領域２０、ボディコンタクト領域２１、トップボディ領域２２、フローティング領域２４、及び、ボトムボディ領域２６が形成される。イオン注入時においてトレンチ４０内とトレンチ４０外とでイオン注入深さが略等しいので、図８に示すように、各領域が略一定の深さに形成される。図８に示すように各領域を形成した後に、その他の必要な領域を半導体基板内に形成し、必要な電極、絶縁膜等を半導体基板の表面に形成することで、図２のＩＧＢＴ１０が完成する。
　次に、従来のＩＧＢＴの製造方法について説明する。従来のＩＧＢＴの製造方法では、第１実施例の製造方法と同様に半導体基板に対して図５に示す状態まで加工を行う。次に、電極層５２の上面を平坦化することなく、半導体基板の上面側から半導体基板に不純物イオンを注入する。図１８の参照番号２０ｂ～２６ｂは、この製造方法において、エミッタ領域２０、ボディコンタクト領域２１、トップボディ領域２２、フローティング領域２４、及び、ボトムボディ領域２６に対して不純物が注入される位置を示している。電極層５２の上面に凹部５４が形成されているため、トレンチ４０の近傍では、トレンチ４０から離れた位置よりも不純物の注入深さが深くなる。その後、第１実施例の製造方法と同様の工程を実施することによって、図１７に示す従来のＩＧＢＴが製造される。イオン注入時にトレンチ４０の近傍で不純物の注入深さが深くなるので、図１７に示すように、エミッタ領域２０、トップボディ領域２２、フローティング領域２４、及び、ボトムボディ領域２６が、トレンチ４０（すなわち、ゲート絶縁膜４２）の近傍でのみ深く形成される。
　また、従来の別の製造方法として、エミッタ領域、トップボディ領域、フローティング領域、及び、ボトムボディ領域の各半導体領域を形成した後に、トレンチ、ゲート絶縁膜、及び、ゲート電極を形成する方法も存在する。しかしながら、この製造方法では、ゲート絶縁膜を形成する際に、半導体層内のｐ型不純物及びｎ型不純物が、ゲート絶縁膜に吸収されたり、ゲート絶縁膜を介して移動したりする現象が起きる。このため、この製造方法でも、各半導体領域を均一な深さに形成することができず、また、ゲート絶縁膜の近傍の不純物濃度を正確に制御することができない。
　以上に説明したように、第１実施例の製造方法によれば、従来の製造方法よりも、エミッタ領域２０、トップボディ領域２２、フローティング領域２４、及び、ボトムボディ領域２６を均一な深さに形成することができる。これらの各領域の深さは、ＩＧＢＴの特性に影響を及ぼす。特に、フローティング領域２４の下端の深さＤ１（図２、図１７参照）のばらつきは、ＩＧＢＴの特性（ゲート閾値、オン電圧、及び、ゲート電極の容量）に大きく影響する。すなわち、図１７の従来のＩＧＢＴのように、ゲート絶縁膜４２の近傍においてフローティング領域２４の下端の位置が深くなると、ゲート絶縁膜４２の近傍のフローティング領域２４ｓのｎ型不純物濃度が低くなる。その結果、ＩＧＢＴの特性に影響が及ぶ。図１は、２つのゲート電極４４の間の領域９０（図２、図１７参照）内のフローティング領域２４の下端の深さＤ１のばらつきΔＤ１（最も浅い箇所と最も深い箇所の深さの差）と、トレンチ４０近傍のフローティング領域２４ｓのｎ型不純物濃度Ｃ１との関係を示している。例えば、従来のＩＧＢＴでは、深さのばらつきΔＤ１は、図１７の参照番号ΔＤ１に示す部分の寸法となる。また、図２のＩＧＢＴ１０では、ΔＤ１が極めて小さいため、ΔＤ１を図示していない。図１に示すように、深さのばらつきΔＤ１が１１０ｎｍより大きい場合には、深さのばらつきΔＤ１がわずかに変化しただけで、ｎ型不純物濃度Ｃ１が大きく変化する。他方、深さのばらつきΔＤ１が１１０ｎｍ以下であると、深さのばらつきΔＤ１が多少変化しても、ｎ型不純物濃度Ｃ１はほとんど変化しない。上述した第１実施例の製造方法によれば、深さのばらつきΔＤ１を１１０ｎｍ以下とすることができる。深さのばらつきΔＤ１が１１０ｎｍ以下となるようにしてＩＧＢＴを量産すれば、量産されるＩＧＢＴの間におけるフローティング領域２４ｓのｎ型不純物濃度Ｃ１のばらつきを抑制することができる。したがって、特性が安定したＩＧＢＴを量産することができる。すなわち、深さのばらつきΔＤ１が１１０ｎｍ以下である構造によれば、量産時にＩＧＢＴの特性のばらつきを抑制することができる。
　次に、第２実施例の製造方法を説明する。第２実施例の製造方法でも、第１実施例の製造方法と同様にして、図５に示す状態まで半導体基板を加工する。次に、図９に示すように、半導体基板上の電極層５２をエッチングによって除去し、トレンチ４０内に電極層５２（ゲート電極４４）を残存させる。このとき、ゲート電極４４の上面が、半導体基板の上面よりも下側に位置するようにする。すなわち、半導体基板の上面に凹部５６が形成される。次に、酸化またはＣＶＤ法等を用いて、ゲート電極４４の上面に、キャップ絶縁膜４６を形成する。次に、図１０に示すように、ゲート電極４４上（すなわち、トレンチ４０上）にマスク層９２を形成する。マスク層９２は、インクジェット法や、フォトリソグラフィ技術等によって形成する。このとき、トレンチ４０外の半導体層の上部には、マスク層９２を形成しない。次に、半導体基板の上面側から、半導体基板に、不純物イオンを注入する。ここでは、エミッタ領域２０に対するｎ型不純物の注入、ボディコンタクト領域２１に対するｐ型不純物の注入、トップボディ領域２２に対するｐ型不純物の注入、フローティング領域２４に対するｎ型不純物の注入、及び、ボトムボディ領域２６に対するｎ型不純物の注入をそれぞれ行う。このとき、ゲート電極４４上に形成されたマスク層９２によって、ゲート電極４４近傍への不純物の注入深さが深くなることが防止される。これによって、ゲート電極４４への不純物の注入深さと、半導体層への不純物の注入深さが略同一となる。その後は、第１実施例と略同様の工程を実施することによって、図２のＩＧＢＴ１０が製造される。このように、第２実施例の製造方法では、凹部５６の形状の影響を受けることなく、トレンチ４０内への不純物の注入深さとトレンチ４０外の半導体層への不純物の注入深さを略同一とすることができる。このため、第２実施例の製造方法によれば、各領域が略一定の深さに形成された図２のＩＧＢＴ１０を製造することができる。
　なお、第２実施例では、トレンチ４０外の半導体層の上部にマスク層９２が形成しなかった。しかしながら、図１１または図１２に示すように、半導体基板の上面全体にマスク層９２を形成し、ゲート電極４４上のマスク層９２を他の領域よりも厚くしてもよい。このような構成でも、第２実施例の製造方法と同様に、図１のＩＧＢＴ１０を製造することができる。なお、図１２では、マスク層９２の上面は平坦であるが、凹部５６の分だけゲート電極４４上のマスク層９２が厚くなっている。イオン注入時におけるマスク層９２の抵抗が半導体層と略同じであれば、図１１のようにマスク層９２の上面が平坦であってもよい。
　また、上述したＩＧＢＴ１０は、トレンチ４０に沿ってエミッタ領域２０が伸びていたが、図１３、１４に示すように、トレンチ４０と交差する方向にエミッタ領域２０が伸びているＩＧＢＴに上記の技術を適用してもよい。
　また、上述したＩＧＢＴ１０は、ボトムボディ領域２６を有していたが、図１６に示すようにボトムボディ領域２６を有さないＩＧＢＴ１００でも、中間領域２４の下端の位置のばらつきを抑制することで、ＩＧＢＴの特性（ゲート閾値、オン電圧、及び、ゲート電極の容量）を安定させることができる。なお、図１６の中間領域２４は、ドリフト領域２８とボディ領域２２の間に配置されており、ドリフト領域２８よりもｎ型不純物濃度が高い領域である。ドリフト領域２８内のｎ型不純物濃度は、位置によらず略一定である。すなわち、略一定の濃度でｎ型不純物が分布している領域と、その一定の濃度よりもｎ型不純物が高くなっている領域との境界が、中間領域２４とドリフト領域２８との境界である。図１６のＩＧＢＴ１００では、２つのゲート電極４４の間に存在する中間領域２４の下端の深さＤ１のばらつきが、１１０ｎｍ以下である。
　図１６のＩＧＢＴ１００は、上述した第１実施例～第４実施例の何れかの製造方法からボトムボディ領域２６に対するイオン注入を省略した製造方法によって製造することができる。この製造方法によれば、中間領域２４の下端の深さＤ１のばらつきΔＤ１を１１０ｎｍ以下とすることができる。
　図１５は、中間領域２４を有しており、ボトムボディ領域を有さないＩＧＢＴにおいて、２つのゲート電極４４の間の領域９０（図１６、図１９参照）内の中間領域２４の下端の深さＤ１のばらつきΔＤ１（最も浅い箇所と最も深い箇所の深さの差）と、トレンチ４０近傍の中間領域２４ｓのｎ型不純物濃度Ｃ１との関係を示している。例えば、従来のＩＧＢＴでは、深さのばらつきΔＤ１は、図１９の参照番号ΔＤ１に示す部分の寸法となる。また、図１６のＩＧＢＴ１００では、ΔＤ１が極めて小さいため、ΔＤ１を図示していない。図１５に示すように、深さのばらつきΔＤ１が１１０ｎｍより大きい場合には、深さのばらつきΔＤ１がわずかに変化しただけで、ｎ型不純物濃度Ｃ１が大きく変化する。他方、深さのばらつきΔＤ１が１１０ｎｍ以下であると、深さのばらつきΔＤ１が多少変化しても、ｎ型不純物濃度Ｃ１はほとんど変化しない。
　図１６のＩＧＢＴ１００は、中間領域２４の下端の深さＤ１のばらつきΔＤ１が１１０ｎｍ以下である。したがって、このＩＧＢＴ１００を量産すれば、量産されるＩＧＢＴの間におけるフローティング領域２４ｓのｎ型不純物濃度Ｃ１のばらつきを抑制することができる。したがって、特性が安定したＩＧＢＴを量産することができる。
　なお、本明細書に開示のイオン注入方法（トレンチが形成されている領域に一定の深さで不純物を注入する方法）は、他の半導体装置（例えば、ＭＯＳＦＥＴやダイオード）を形成する場合に用いることもできる。これによって、半導体装置の特性を改善することができる。したがって、このイオン注入方法は、以下の構成１または構成２のように表すことができる。
（構成１）半導体基板内に形成されているｎ型またはｐ型の領域と、
　半導体基板の上面に形成されており、前記領域を貫通するトレンチと、
　トレンチ内に形成されており、前記領域に絶縁膜を介して対向しているゲート電極、
　を有するスイッチング素子の製造方法であって、
　半導体基板の上面にトレンチを形成する工程と、
　トレンチ内に絶縁膜を形成する工程と、
　絶縁膜の形成後に、半導体基板上及びトレンチ内に電極層を形成する工程と、
　電極層の上面を平坦化する工程と、
　電極層の上面を平坦化後に、半導体基板の上面側から前記領域の深さに不純物を注入する工程、
　を有する製造方法。
（構成２）　半導体基板内に形成されているｎ型またはｐ型の領域と、
　半導体基板の上面に形成されており、前記領域を貫通するトレンチと、
　トレンチ内に形成されており、前記領域に絶縁膜を介して対向しているゲート電極、
　を有するスイッチング素子の製造方法であって、
　半導体基板の上面にトレンチを形成する工程と、
　トレンチ内に絶縁膜を形成する工程と、
　絶縁膜の形成後に、トレンチ内に、ゲート電極の上面がトレンチの上端よりも下側に位置するように、ゲート電極を形成する工程と、
　ゲート電極上にマスク部材を形成する工程、または、ゲート電極上において他の領域よりも厚くなるように半導体基板上にマスク部材を形成する工程と、
　マスク部材の形成後に、半導体基板の上面側から前記領域の深さにｎ型不純物を注入する工程、
　を有する製造方法。
　以上、実施例について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
　本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (6)

  1. 　ＩＧＢＴであって、
    　ｎ型のエミッタ領域と、
    　エミッタ領域の下側に形成されているｐ型のトップボディ領域と、
    　トップボディ領域の下側に形成されているｎ型の中間領域と、
    　中間領域の下側に形成されているｐ型のボトムボディ領域と、
    　ボトムボディ領域の下側に形成されているｎ型のドリフト領域と、
    　ドリフト領域に接しているｐ型のコレクタ領域と、
    　半導体基板の上面から、エミッタ領域、トップボディ領域、中間領域、及び、ボトムボディ領域を貫通してドリフト領域に達する複数のトレンチと、
    　トレンチ内に形成されており、エミッタ領域とドリフト領域の間のトップボディ領域、中間領域、及び、ボトムボディ領域に絶縁膜を介して対向しているゲート電極、
    　を有しており、
    　２つのゲート電極の間に存在する中間領域の下端の深さのばらつきが、１１０ｎｍ以下であるＩＧＢＴ。
  2. 　ｎ型のエミッタ領域と、
    　エミッタ領域の下側に形成されているｐ型のトップボディ領域と、
    　トップボディ領域の下側に形成されているｎ型の中間領域と、
    　中間領域の下側に形成されているｐ型のボトムボディ領域と、
    　ボトムボディ領域の下側に形成されているｎ型のドリフト領域と、
    　ドリフト領域に接しているｐ型のコレクタ領域と、
    　半導体基板の上面から、エミッタ領域、トップボディ領域、中間領域、及び、ボトムボディ領域を貫通してドリフト領域に達する複数のトレンチと、
    　トレンチ内に形成されており、エミッタ領域とドリフト領域の間のトップボディ領域、中間領域、及び、ボトムボディ領域に絶縁膜を介して対向しているゲート電極、
    　を有するＩＧＢＴの製造方法であって、
    　半導体基板の上面にトレンチを形成する工程と、
    　トレンチ内に絶縁膜を形成する工程と、
    　絶縁膜の形成後に、半導体基板上及びトレンチ内に電極層を形成する工程と、
    　電極層の上面を平坦化する工程と、
    　電極層の上面を平坦化後に、半導体基板の上面側から中間領域の深さにｎ型不純物を注入する工程、
    　を有する製造方法。
  3. 　ｎ型のエミッタ領域と、
    　エミッタ領域の下側に形成されているｐ型のトップボディ領域と、
    　トップボディ領域の下側に形成されているｎ型の中間領域と、
    　中間領域の下側に形成されているｐ型のボトムボディ領域と、
    　ボトムボディ領域の下側に形成されているｎ型のドリフト領域と、
    　ドリフト領域に接しているｐ型のコレクタ領域と、
    　半導体基板の上面から、エミッタ領域、トップボディ領域、中間領域、及び、ボトムボディ領域を貫通してドリフト領域に達する複数のトレンチと、
    　トレンチ内に形成されており、エミッタ領域とドリフト領域の間のトップボディ領域、中間領域、及び、ボトムボディ領域に絶縁膜を介して対向しているゲート電極、
    　を有するＩＧＢＴの製造方法であって、
    　半導体基板の上面にトレンチを形成する工程と、
    　トレンチ内に絶縁膜を形成する工程と、
    　絶縁膜の形成後に、トレンチ内に、ゲート電極の上面がトレンチの上端よりも下側に位置するように、ゲート電極を形成する工程と、
    　ゲート電極上にマスク部材を形成する工程、または、ゲート電極上において他の領域よりも厚くなるように半導体基板上にマスク部材を形成する工程と、
    　マスク部材の形成後に、半導体基板の上面側から中間領域の深さにｎ型不純物を注入する工程、
    　を有する製造方法。
  4. 　ＩＧＢＴであって、
    　ｎ型のエミッタ領域と、
    　エミッタ領域の下側に形成されているｐ型のボディ領域と、
    　ボディ領域の下側に形成されているｎ型の中間領域と、
    　中間領域の下側に形成されており、ｎ型不純物濃度が中間領域よりも低く、ｎ型不純物濃度が略一定であるｎ型のドリフト領域と、
    　ドリフト領域の下側に形成されているｐ型のコレクタ領域と、
    　半導体基板の上面から、エミッタ領域、ボディ領域、及び、中間領域を貫通してドリフト領域に達する複数のトレンチと、
    　トレンチ内に形成されており、エミッタ領域と中間領域の間のボディ領域に絶縁膜を介して対向しているゲート電極、
    　を有しており、
    　２つのゲート電極の間に存在する中間領域の下端の深さのばらつきが、１１０ｎｍ以下であるＩＧＢＴ。
  5. 　ｎ型のエミッタ領域と、
    　エミッタ領域の下側に形成されているｐ型のボディ領域と、
    　ボディ領域の下側に形成されているｎ型の中間領域と、
    　中間領域の下側に形成されており、ｎ型不純物濃度が中間領域よりも低いｎ型のドリフト領域と、
    　ドリフト領域の下側に形成されているｐ型のコレクタ領域と、
    　半導体基板の上面から、エミッタ領域、ボディ領域、及び、中間領域を貫通してドリフト領域に達する複数のトレンチと、
    　トレンチ内に形成されており、エミッタ領域と中間領域の間のボディ領域に絶縁膜を介して対向しているゲート電極、
    　を有するＩＧＢＴの製造方法であって、
    　半導体基板の上面にトレンチを形成する工程と、
    　トレンチ内に絶縁膜を形成する工程と、
    　絶縁膜の形成後に、半導体基板上及びトレンチ内に電極層を形成する工程と、
    　電極層の上面を平坦化する工程と、
    　電極層の上面を平坦化後に、半導体基板の上面側から中間領域の深さにｎ型不純物を注入する工程、
    　を有する製造方法。
  6. 　ｎ型のエミッタ領域と、
    　エミッタ領域の下側に形成されているｐ型のボディ領域と、
    　ボディ領域の下側に形成されているｎ型の中間領域と、
    　中間領域の下側に形成されており、ｎ型不純物濃度が中間領域よりも低いｎ型のドリフト領域と、
    　ドリフト領域の下側に形成されているｐ型のコレクタ領域と、
    　半導体基板の上面から、エミッタ領域、ボディ領域、及び、中間領域を貫通してドリフト領域に達する複数のトレンチと、
    　トレンチ内に形成されており、エミッタ領域と中間領域の間のボディ領域に絶縁膜を介して対向しているゲート電極、
    　を有するＩＧＢＴの製造方法であって、
    　半導体基板の上面にトレンチを形成する工程と、
    　トレンチ内に絶縁膜を形成する工程と、
    　絶縁膜の形成後に、トレンチ内に、ゲート電極の上面がトレンチの上端よりも下側に位置するように、ゲート電極を形成する工程と、
    　ゲート電極上にマスク部材を形成する工程、または、ゲート電極上において他の領域よりも厚くなるように半導体基板上にマスク部材を形成する工程と、
    　マスク部材の形成後に、半導体基板の上面側から中間領域の深さにｎ型不純物を注入する工程、
    　を有する製造方法。
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