JP2021002620A - 半導体装置 - Google Patents

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Abstract

【課題】良好なターンオン特性を有し且つオン電圧の低減が可能な半導体装置を提供する。【解決手段】半導体装置１は、第１導電型のコレクタ層１１と、コレクタ層の上に配置された第２導電型のドリフト層１３と、ドリフト層１３の上に配置された第２導電型の蓄積領域３２と、蓄積領域３２の上に配置された第１導電型のベース領域１４と、ベース領域１４の表面層に配置された第２導電型のエミッタ領域１６と、エミッタ領域１６に第１ゲート絶縁膜１７１を介して接する第１ゲート電極１７２と、ベース領域１４を挟んで第１ゲート電極１７２と対向すると共に、エミッタ領域１６に第２ゲート絶縁膜１８１を介して接する第２ゲート電極１８２と、第１ゲート電極１７２と電気的に接続された第１抵抗部２４と、第１抵抗部２４よりも大きい抵抗値を有し、第２ゲート電極１８２と電気的に接続された第２抵抗部２５と、第１抵抗部２４及び第２抵抗部２５に電気的に接続された第１ゲート電極パッド２６及び第２ゲート電極パッド２７と、を有する。【選択図】図１

Description

本発明は、半導体装置に関する。
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）とも称される絶縁ゲート型バイポーラトランジスタのターンオン特性及びオン電圧特性を改善するための種々の技術が知られている。
例えば、特許文献１及び２には、エミッタ領域に接する第１ゲートトレンチ部と、エミッタ領域に接しない第２ゲートトレンチ部のそれぞれに抵抗値が相違する抵抗を介してゲート電極を電気的に接続する技術が記載されている。
特許文献１に記載される技術では、エミッタ領域に接する第１ゲートトレンチ部を第１抵抗を介して通常電極に電気的に接続し、エミッタ領域に接しない第２ゲートトレンチ部を第１抵抗よりも抵抗値が小さい第２抵抗を介してコントロール電極に電気的に接続する。特許文献１に記載される技術は、ターンオン及びターンオフするときに、通常電極に印加する電圧の遷移速度よりもコントロール電極に印加する電圧の遷移速度を早くすることで、ターンオン及びターンオフするときに発生するサージ電圧の大きさを抑制できる。
特許文献２に記載される技術では、エミッタ領域に接する第１ゲートトレンチ部及びエミッタ領域に接しない第２ゲートトレンチ部を、第１電気素子を及び第２電気素子を介してゲート電極に電気的に接続する。第１電気素子及び第２電気素子のそれぞれは、第２電気素子と第２ゲートトレンチ部とにより構成されるＲＣ回路の時定数が、第１電気素子と第１ゲートトレンチ部とにより構成されるＲＣ回路の時定数よりも大きくなるように形成される。特許文献２に記載される技術は、エミッタ領域に接しない第２ゲートトレンチ部を含むＲＣ回路の時定数を大きくしてホールを蓄積して電子注入促進効果を生じさせることで、ターンオン特性を向上させると共に、スイッチング素子のオン損失を低減できる。
特開２０１３−２５１２９６号公報 特開２０１８−１１７０２５号公報
しかしながら、特許文献１及び２に記載される技術では、エミッタ領域に接しない第２ゲートトレンチ部が配置され、第２ゲートトレンチ部ではチャネルを形成せずターンオンしないため、第１ゲートトレンチ部のみが配置される半導体装置よりも電流経路が少なくなる。特許文献１及び２に記載される技術では、エミッタ領域に接しない第２ゲートトレンチ部が配置されるためにチャネルを形成せずターンオンしたときの電流経路が少なくなるため、オン電圧が高くなるおそれがある。
本発明は、良好なターンオン特性を有し且つオン電圧の低減が可能な半導体装置を提供することを目的とする。
本発明に係る半導体装置は、第１導電型のコレクタ層と、コレクタ層の上に配置された第２導電型のドリフト層と、ドリフト層の上に配置された第２導電型の蓄積領域と、蓄積領域の上に配置された第１導電型のベース領域と、ベース領域の表面層に配置された第２導電型のエミッタ領域と、エミッタ領域に第１ゲート絶縁膜を介して接する第１ゲート電極と、ベース領域を挟んで第１ゲート電極と対向すると共に、エミッタ領域に第２ゲート絶縁膜を介して接する第２ゲート電極と、第１ゲート電極と電気的に接続された第１抵抗部と、第１抵抗部よりも大きい抵抗値を有し、第２ゲート電極と電気的に接続された第２抵抗部と、第１抵抗部及び前記第２抵抗部に電気的に接続されたゲート電極パッドとを有する。
さらに、半導体装置では、複数の第１ゲート電極及び複数の第２ゲート電極を有し、一の第１ゲート電極は、少なくとも一方に隣接して配置される他の第１ゲート電極との間に、一の第２ゲート電極が配置されることが好ましい。
さらに、半導体装置では、複数の第１ゲート電極及び複数の第２ゲート電極を有し、一の第２ゲート電極は、少なくとも一方に隣接して配置される他の第２ゲート電極との間に、一の第１ゲート電極が配置されることが好ましい。
さらに、半導体装置では、第１ゲート電極及び第２ゲート電極は、交互に配置されることが好ましい。
さらに、半導体装置は、エミッタ領域と電気的に接続されたエミッタ電極と、エミッタ電極を囲むように配置され、第１ゲート電極と第１抵抗部とを電気的に接続する第１ゲート配線と、エミッタ電極を囲むように配置され、第２ゲート電極と第２抵抗部とを電気的に接続する第２ゲート配線とを更に有することが好ましい。
さらに、半導体装置では、ゲート電極パッドは、第１抵抗部を介して第１ゲート配線に電気的に接続されると共に、第２抵抗部を介して第２ゲート配線に電気的に接続された第１ゲート電極パッドを含むことが好ましい。
さらに、半導体装置では、ゲート電極パッドは、第２抵抗部と第２ゲート配線の間に配置された第２ゲート電極パッドを更に含むことが好ましい。
さらに、半導体装置では、エミッタ電極は凹部を有する矩形の平面形状を有し、第１抵抗部及び第２抵抗部は、凹部に対向するように配置されることが好ましい。
さらに、半導体装置では、エミッタ電極は、第１エミッタ電極と、第１エミッタ電極に離隔して配置された第２エミッタ電極とを含み、第１抵抗部及び第２抵抗部は、第１エミッタ電極と第２エミッタ電極との間に配置されることが好ましい。
さらに、半導体装置では、第２抵抗部は、第１抵抗部と、第１抵抗部と異なる第３抵抗部との合成抵抗であることが好ましい。
本発明に係る半導体装置は、良好なターンオン特性を有し且つオン電圧を低減することができる。
実施形態に係る半導体装置の断面図である。 図１に示す半導体装置の平面図である。 金属配線層を除く図１に示す半導体装置の平面図である。 図１に示す半導体装置に形成される金属配線層の平面図である。 図２において矢印Ａで示される領域の部分拡大平面図である。 図５に示すＢ−Ｂ線に沿う断面図である。 図５に示すＣ−Ｃ線に沿う断面図である。 第１比較例に係る半導体装置の断面図である。 第２比較例に係る半導体装置の断面図である。 第１比較例に係る半導体装置、第２比較例に係る半導体装置及び実施形態に係る半導体装置のターンオン特性を示す図であり、（ａ）は第１比較例に係る半導体装置のゲート電圧の遷移を示し、（ｂ）は第２比較例に係る半導体装置のゲート電圧の遷移を示し、（ｃ）は実施形態に係る半導体装置のゲート電圧の遷移を示し、（ｄ）は第１比較例に係る半導体装置のコレクタ電流の遷移を示し、（ｅ）は第２比較例に係る半導体装置のコレクタ電流の遷移を示し、（ｆ）は実施形態に係る半導体装置のコレクタ電流の遷移を示す。 第１比較例に係る半導体装置、第２比較例に係る半導体装置及び実施形態に係る半導体装置のオン電圧を示す図である。 第１変形例に係る半導体装置の断面図である。 第２変形例に係る半導体装置の断面図である。 第３変形例に係る半導体装置の平面図である。 第４変形例に係る半導体装置の断面図である。
以下、本発明に係る半導体装置の好ましい一実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向を指すものではない。
各実施例においては、第１導電型をｐ型、第２導電型をｎ型とした例を示しているが、第１導電型をｎ型、第２導電型をｐ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
本明細書及び添付の図面においては、ｎを付した層又は領域では、電子が多数キャリアであることを意味し、ｐを付した層又は領域では、正孔が多数キャリアであることを意味する。また、ｎ又はｐに付す＋は、それが付されていない層又は領域よりも不純物濃度が高いことを意味し、ｎ又はｐに付す−は、それが付されていない層や領域よりも不純物濃度が低いことを意味する。
図１は実施形態に係る半導体装置の断面図であり、図２は図１に示す半導体装置の平面図である。図１及び２において半導体素子が形成された活性領域が部分的に示されるが、半導体装置１は、活性領域を囲んでエッジ終端部を有してよい。活性領域は半導体装置１が動作するときに電流が流れる領域であり、エッジ終端部は半導体装置１の上面近傍の電界集中を緩和する領域であり、例えばガードリング、フィールドプレート及びリサーフ等の構造を有してもよい。
半導体装置１は、第１導電型のシリコン層及び第２導電型のシリコン層を有する半導体装置である。具体的には、半導体装置１は、トレンチ型のゲート電極を有する縦型のＩＧＢＴである。なお、半導体装置１は、第１導電型の炭化ケイ素層及び第２導電型の炭化ケイ素層を有する半導体装置であってもよい。
半導体装置１は、半導体基板１０を有する。半導体基板１０は、コレクタ層１１と、バッファ層１２と、ドリフト層１３と、蓄積領域３２と、ベース領域１４と、ボディ領域１５と、エミッタ領域１６と、第１ゲートトレンチ部１７と、第２ゲートトレンチ部１８とを有する。半導体装置１は、層間絶縁膜１９と、エミッタ電極２０と、コレクタ電極２１と、第１ゲート配線２２と、第２ゲート配線２３と、第１抵抗部２４と、第２抵抗部２５と、ゲートパッド２６と、抵抗測定パッド２７とを更に有する。図１及び２に示される第１ゲートトレンチ部１７及び第２ゲートトレンチ部１８の数及び形状は、説明を簡明にするために例示的に示すものである。
半導体基板１０には、上述のコレクタ層１１〜第２ゲートトレンチ部１８が形成されている。半導体基板１０の下面にコレクタ電極が配置される。半導体基板１０は、第２導電型（ｎ型）である。コレクタ層１１は、第１導電型の極性を与える不純物、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）等が添加されたまたは注入されたシリコン層（ｐ型）である。バッファ層１２は、第２導電型の極性を与える不純物、例えば、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等が添加されたまたは注入されたシリコン層（ｎ型）であり、コレクタ層１１の上に隣接して配置される。ドリフト層１３は、バッファ層１２よりも低い不純物濃度で、第２導電型の極性を与える不純物、例えばリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）のいずれかが添加されたまたは注入されたシリコン層（ｎ型）であり、バッファ層１２の上に隣接して配置される。
蓄積領域３２は、ドリフト層１３よりも高い不純物濃度で、第２導電型の極性を与える不純物、例えばリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）のいずれかが添加されたまたは注入されたシリコン層（ｎ型）であり、ドリフト層１３の上に隣接して配置される。ベース領域１４は、第１導電型の極性を与える不純物、例えばホウ素（Ｂ）、アルミニウム（Ａｌ）のいずれかが添加されたまたは注入されたシリコン層（ｐ型）であり、蓄積領域３２の上に隣接すると共に、第１ゲートトレンチ部１７と、第２ゲートトレンチ部１８の双方に接して配置される。ボディ領域１５は、ベース領域１４よりも高い不純物濃度で、第２導電型の極性を与える不純物、例えばホウ素（Ｂ）、アルミニウム（Ａｌ）のいずれかが添加されたまたは注入されたシリコン層（ｐ型）であり、ベース領域１４の表面層に隣接して配置される。エミッタ領域１６は、ドリフト層１３よりも高い不純物濃度で、第２導電型の極性を与える不純物、例えばリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）のいずれかが添加されたまたは注入されたシリコン層（ｎ型）である。エミッタ領域１６は、ベース領域１４の表面層に選択的に配置されると共に、平面視で第１ゲートトレンチ部１７及び第２ゲートトレンチ部１８のそれぞれを挟むように配置される。
第１ゲートトレンチ部１７は、半導体装置１の表面に形成された溝部に形成されており、第１ゲート絶縁膜１７１及び第１ゲート電極１７２を有する。第１ゲート絶縁膜１７１は、例えば、酸化膜（ＳｉＯ２）で形成され、第１ゲートトレンチ部１７の内面に沿って、第１ゲートトレンチ部１７の底部及び側部に配置される。第１ゲート電極１７２は、例えば、不純物がドープされたポリシリコンで形成され、第１ゲートトレンチ部１７の第１ゲート絶縁膜１７１の内側に埋め込まれるように配置される。第２ゲートトレンチ部１８は、第１ゲートトレンチ部１７と同様に第２ゲート絶縁膜１８１及び第２ゲート電極１８２を有する。第１ゲートトレンチ部１７及び第２ゲートトレンチ部１８は、交互に配置されるので第１ゲート電極１７２及び第２ゲート電極は、交互に配置される。すなわち、一の第１ゲート電極１７２は、少なくとも一方に隣接して配置される他の第１ゲート電極１７２との間に、一の第２ゲート電極１８２が配置される。また、一の第２ゲート電極１８２は、少なくとも一方に隣接して配置される他の第２ゲート電極１８２との間に、一の第１ゲート電極１７２が配置される。
層間絶縁膜１９は、ベース領域１４、ボディ領域１５、エミッタ領域１６、第１ゲートトレンチ部１７、及び第２ゲートトレンチ部１８の上面を覆うように形成される。エミッタ電極２０は、凹部を有する矩形の平面形状を有する。また、エミッタ電極２０は、層間絶縁膜１９に形成される開口部３０より、ボディ領域１５及びエミッタ領域１６と電気的に接続される。また、エミッタ電極２０は、層間絶縁膜１９、第１ゲート絶縁膜１７１及び第２ゲート絶縁膜１８１により第１ゲート電極１７２及び第２ゲート電極１８２と絶縁される。コレクタ電極２１は、コレクタ層１１と電気的に接続される。
第１ゲート配線２２及び第２ゲート配線２３は、凹部を有する矩形の枠状の平面形状を有し、エミッタ電極２０を囲むように配置される。第１ゲート配線２２は、例えば不純物がドープされたポリシリコンである第１配線層２２１と、例えばアルミニウム、アルミニウムを主成分とする合金、銅、及び銅を主成分とする合金等の金属配線層である第２配線層２２２により形成され、第１ゲート電極１７２に電気的に接続される。第１配線層２２１及び第２配線層２２２は、コンタクトホールを介して電気的に接続される。第２ゲート配線２３は、凹部を有する矩形の枠状の平面形状を有し、エミッタ電極と第１ゲート配線２２との間に配置される。第２ゲート配線２３は、例えばアルミニウム、アルミニウムを主成分とする合金、銅、及び銅を主成分とする合金等の金属配線層であり、第２ゲート電極１８２に電気的に接続される。
第１抵抗部２４及び第２抵抗部２５は、例えば不純物がドープされたポリシリコンで形成され、エミッタ電極２０の凹部に対向するように近接して配置される。図２に示すように、第１抵抗部２４は、第１ゲート配線２２とゲートパッド２６との間に並列接続される第１抵抗層２４１及び第２抵抗層２４２を含む。例えば、第１抵抗層２４１及び第２抵抗層２４２と第２抵抗部２５が同一の製造条件で形成され且つ同一の形状を有するとき、第１抵抗部２４の抵抗値は、第２抵抗部２５の抵抗値の半分になる。第１抵抗部２４は、第１ゲート配線２２を介して第１ゲート電極１７２に電気的に接続される。第２抵抗部２５は、第２ゲート配線２３を介して第２ゲート電極１８２に電気的に接続される。
第１抵抗部２４及び第２抵抗部２５は、不純物のドープ量が同一のポリシリコンで形成し、第１抵抗部２４及び第２抵抗部２５の長さ及び幅等の形状を相違させて抵抗値を相違させることが好ましいが、不純物のドープ量を変化させて抵抗値を相違させてもよい。
また、第１抵抗部２４の抵抗値である第１抵抗値Ｒ１と、第２抵抗部２５の抵抗値である第２抵抗値Ｒ２との比率（Ｒ２／Ｒ１）は、２以上１０００以下であることが好ましく、１０以上１００以下であることが更に好ましい。
ゲートパッド２６及び抵抗測定パッド２７は、例えばアルミニウム、アルミニウムを主成分とする合金及び銅等の金属配線層により形成され、第１抵抗部２４及び第２抵抗部２５と共にエミッタ電極２０の凹部に対向するように近接して配置される。ゲートパッド２６は、第１抵抗部２４を介して第１ゲート配線２２に電気的に接続されると共に、第２抵抗部２５を介して抵抗測定パッド２７に電気的に接続される。抵抗測定パッド２７は、第２ゲート配線２３に電気的に接続されると共に、第２抵抗部２５に電気的に接続される。ゲートパッド２６と抵抗測定パッド２７との間の抵抗値を測定することで、第２抵抗部２５の抵抗値が実測できると共に、第１抵抗部２４の形状等の設計情報に基づいて第１抵抗部２４の抵抗値が推定できる。
図３は金属配線層を除く半導体装置１の平面図であり、図４は半導体装置１に形成される金属配線層の平面図であり、図５は図２において矢印Ａで示される領域の部分拡大平面図である。図６は図５に示すＢ−Ｂ線に沿う断面図であり、図７は図５に示すＣ−Ｃ線に沿う断面図である。
エミッタ電極２０は、第１ゲートトレンチ部１７及び第２ゲートトレンチ部１８が形成される形成領域２８を覆うように配置される。第１ゲート配線２２はエミッタ電極２０を囲むように配置され、複数の第１ゲート電極１７２と第１抵抗部２４とを電気的に接続する。第２ゲート配線２３は第１ゲート配線２２の内側にエミッタ電極２０を囲むように配置され、複数の第２ゲート電極１８２と第２抵抗部２５とを電気的に接続する。第１ゲート電極１７２及び第２ゲート電極１８２のそれぞれは、第１ゲートトレンチ部１７及び第２ゲートトレンチ部１８が形成される形成領域２８から端部が突出するように形成される。第１ゲート電極１７２の両端は、第１ゲート配線２２の第１配線層２２１に接する。第１ゲート電極１７２の両端が第１ゲート配線２２の第１配線層２２１に接することで、第１ゲート電極１７２は、第１配線層２２１と電気的に接続される。複数の第１ゲート電極１７２のそれぞれは、接する第１ゲート配線２２を介して第１抵抗部２４及びゲートパッド２６に電気的に接続される。
第２ゲート電極１８２はコンタクトホール２３０を介して第２配線層２３に電気的に接続される。図５に示すように、第２ゲート電極１８２の両端は、第２ゲート配線２３の外縁が突出するように配置される。第２ゲート電極１８２の両端は、コンタクトホール２３０を介して第２ゲート配線２３に電気的に接続される。複数の第２ゲート電極１８２のそれぞれは、第２ゲート配線２３を介して第２抵抗部２５及びゲートパッド２６に電気的に接続される。
半導体装置１は、ゲートパッド２６にターンオン電圧が印加されることに応じてターンオンする。ゲートパッド２６へのターンオン電圧の印加が開始されると、第１ゲート配線２２及び第１抵抗部２４を介して第１ゲート電極１７２に電圧が印加されると共に、第２ゲート配線２３及び第２抵抗部２５を介して第２ゲート電極１８２に電圧が供給される。
第２抵抗部２５の抵抗値は、第１抵抗部２４の抵抗値よりも大きいので、第２ゲートトレンチ部１８の第２ゲート電極１８２に印加される電圧は、第１ゲートトレンチ部１７の第１ゲート電極１７２に印加される電圧が上昇する速度よりも遅い速度で上昇する。第１ゲート電極１７２に印加される電圧が所定のレベルに達するとホール電流がコレクタ電極２１から流れて、蓄積領域３２の下部にホールが充填される。しかしながら、ホールが第１ゲート絶縁膜１７１及び第２ゲート絶縁膜１８１の界面に充填されるとき、第２ゲート電極１８２の電圧は、略ゼロである。第２ゲート電極１８２の電圧が略ゼロであるので、蓄積領域３２の下部に充填されたホールは、第２ゲート絶縁膜１８１と蓄積領域３２との界面を介してエミッタ電極２０から半導体装置１の外部に放出される。半導体装置１は、ホールがエミッタ電極２０から半導体装置１の外部に放出されるため、ホールの充填に起因した電圧上昇は生じない。電位上昇が生じないので、第１ゲート電極１７２に対して変位電流が流れない。第１ゲート電極１７２の電位の上昇速度が変位電流の影響を受けず、第１抵抗部２４の抵抗値を介して流れるゲート電流だけで制御できるため、コントロール性が良好になる。
第１ゲート電極１７２に印加される電圧がしきい値電圧より大きくなると、第１ゲート電極１７２によってベース領域１４にｎ型となる第１チャネル領域が形成される。次いで、第２ゲート電極１８２に印加される電圧がしきい値電圧より大きくなると、第２ゲート電極１８２によってベース領域１４にｎ型となる第２チャネル領域が形成される。ベース領域１４に第１及び第２チャネル領域が形成されることで、第１及び第２チャネル領域を介してエミッタ領域１６からドリフト層１３に電子が供給されると共に、コレクタ層１１からドリフト層１３にホールが供給されて、半導体装置１がターンオンする。
図８は第１比較例に係る半導体装置の断面図であり、図９は第２比較例に係る半導体装置の断面図である。
半導体装置９０１は、第２ゲート配線２３及び第２抵抗部２５を介してゲートパッド２６に電気的に接続される第２ゲートトレンチ部１８を有さないことが半導体装置１と相違する。第２ゲートトレンチ部１８を有さないこと以外の半導体装置９０１の構成及び機能は、半導体装置１の構成及び機能と同様なので、ここでは詳細な説明は省略する。
半導体装置９０２は、第２ゲートトレンチ部１８の代わりに第２ゲートトレンチ部９８を有することが半導体装置１と相違する。第２ゲートトレンチ部９８以外の半導体装置９０２の構成要素の構成及び機能は、半導体装置１の構成要素の構成及び機能と同様なので、ここでは詳細な説明は省略する。第２ゲートトレンチ部９８は、ゲート絶縁膜９８１及びゲート電極９８２を有する。ゲート電極９８２がゲートパッド２６ではなく、層間絶縁膜１９に形成された開口部３１より、エミッタ電極２０に電気的に接続されることが第２ゲートトレンチ部１８と相違する。
図１０は第１比較例に係る半導体装置９０１、第２比較例に係る半導体装置９０２及び実施形態に係る半導体装置１のターンオン特性を示す図である。図１０（ａ）は第１比較例に係る半導体装置９０１のゲート電圧の遷移を示し、図１０（ｂ）は第２比較例に係る半導体装置９０２のゲート電圧の遷移を示し、図１０（ｃ）は実施形態に係る半導体装置１のゲート電圧の遷移を示す。図１０（ｄ）は第１比較例に係る半導体装置９０１のコレクタ電流の遷移を示し、図１０（ｅ）は第２比較例に係る半導体装置９０２コレクタ電流の遷移を示し、図１０（ｆ）は実施形態に係る半導体装置１のコレクタ電流の遷移を示す。図１０（ａ）〜１０（ｃ）において、横軸は時間を示し、縦軸はゲート電圧を示し、曲線は第１抵抗部２４の抵抗値を変化させたときのゲート電圧の変移を示す。図１０（ｄ）〜１０（ｆ）において、横軸は時間を示し、縦軸はコレクタ電流を示し、曲線は第１抵抗部２４の抵抗値を変化させたときのコレクタ電流の変移を示す。図１０（ａ）〜１０（ｆ）において破線矢印で示す方向に従って、第１抵抗部２４の抵抗値を順次大きくしたときの曲線が示される。
半導体装置９０１では、蓄積領域３２は、第１ゲートトレンチ部１７の間に配置されるため、半導体装置９０１がターンオンするときにコレクタ層１１から注入されたホールは、エミッタ電極２０に抜ける経路が形成されずに蓄積領域３２の下部に留まる。半導体装置９０１では、ホールが蓄積領域３２の下部に留まるため電位が持ち上がることにより変位電流がゲート電極に流れ込み、ゲート抵抗を大きくしてもゲート電圧及びコレクタ電流が急峻に立ち上がるので、ターンオン速度の制御性が良くない。
半導体装置９０２では、第１ゲートトレンチ部１７と第２ゲートトレンチ部９８とが交互に配置されるため、コレクタ層１１から注入されたホールは、半導体装置１と同様に、エミッタ電極２０から半導体装置１の外部に放出される。半導体装置１は、ホールがエミッタ電極２０から半導体装置１の外部に放出されるため、ホールに起因した電圧上昇は生じず、ゲート電圧及びコレクタ電流が急峻に立ち上がることはなくターンオン速度の制御性が良い。
半導体装置１では、第１ゲートトレンチ部１７と第２ゲートトレンチ部１８とが交互に配置されるため、コレクタ層１１から注入されたホールは、エミッタ電極２０から半導体装置１の外部に放出される。半導体装置１は、ホールがエミッタ電極２０から半導体装置１の外部に放出されるため、ホールに起因した電圧上昇は生じず、ゲート電圧及びコレクタ電流が急峻に立ち上がることはなく良好なターンオン特性が得られる。
図１１は、第１比較例に係る半導体装置９０１、第２比較例に係る半導体装置９０２及び実施形態に係る半導体装置１のオン電圧を示す図である。図１１において、縦軸は、温度が１２５℃であるときに半導体装置のそれぞれがオンしているときのコレクタ―エミッタ電圧Ｖｃｅである。
第２比較例に係る半導体装置９０２のオン電圧は、第１比較例に係る半導体装置９０１のオン電圧の略２倍になり、良好なオン電圧を実現できない。第２比較例に係る半導体装置９０２は、エミッタ電極に電気的に接続されるためチャネル領域を形成しない第２ゲートトレンチ部９８がチャネル領域を形成する第１ゲートトレンチ部１７と交互に配置されるため、オン時の電流経路が半減するためである。
実施形態に係る半導体装置１は、第１ゲートトレンチ部１７及び第２ゲートトレンチ部１８の何れもがゲートパッドに電気的に接続されるため、ターンオンした後は、第１ゲートトレンチ部１７及び第２ゲートトレンチ部１８の何れもが電流経路を形成する。実施形態に係る半導体装置１は、第１ゲートトレンチ部１７及び第２ゲートトレンチ部１８の何れもが電流経路を形成するので、半導体装置９０１と同様に第２比較例に係る半導体装置９０２のオン電圧の略半分になり、良好なオン電圧を実現できる。
実施形態に係る半導体装置１は、第２比較例に係る半導体装置９０２と同様に良好なターンオン特性を有すると共に、第１比較例に係る半導体装置９０１と同様に良好なオン電圧を実現できる。
また、実施形態に係る半導体装置１では、第１ゲート配線２２及び第２ゲート配線２３がエミッタ電極２０を囲むので、第１ゲート電極１７２及び第２ゲート電極１８２は両端で第１ゲート配線２２及び第２ゲート配線２３に電気的に接続される。実施形態に係る半導体装置１では、ゲート電極が両端でゲート配線を介してゲートパッド２６に電気的に接続されるので、一端でゲート配線に電気的に接続されるときよりもゲート電極に電圧を均一且つ迅速に印加することができる。
図１２は第１変形例に係る半導体装置の断面図であり、図１２は第２変形例に係る半導体装置の断面図である。
第１変形例に係る半導体装置２及び第２変形例に係る半導体装置３は、第１ゲートトレンチ部１７及び第２ゲートトレンチ部１８の配置が実施形態に係る半導体装置１と相違する。第１ゲートトレンチ部１７及び第２ゲートトレンチ部１８の配置以外の半導体装置２及び３の構成及び機能は、半導体装置１の構成及び機能と同様なので、ここでは詳細な説明は省略する。
半導体装置２は、第２ゲートトレンチ部１８の数が第１ゲートトレンチ部１７の数の２倍になるように配置される。半導体装置２では、第１ゲートトレンチ部１７は両側に第２ゲートトレンチ部１８が配置され、第２ゲートトレンチ部１８は両側に第１ゲートトレンチ部１７及び第２ゲートトレンチ部１８が配置される。すなわち、複数の第１ゲートトレンチ部１７のそれぞれは、一方に隣接して配置される第１ゲートトレンチ部１７との間に、第２ゲートトレンチ部１８が配置される。
半導体装置２は、抵抗値が大きい第２抵抗部２５に電気的に接続される第２ゲート電極１８２の数が、抵抗値が小さい第１抵抗部２４に電気的に接続される第１ゲート電極１７２の数の２倍であり、ターンオン特性が半導体装置１よりも向上する。半導体装置２は、抵抗値が大きい第２抵抗部２５に電気的に接続される第２ゲート電極１８２の数が多くなるため、オン電圧が半導体装置１よりも上昇してオン電圧特性が悪くなる。しかしながら、半導体装置２では、半導体装置１と同様にターンオンした後は、第１ゲートトレンチ部１７及び第２ゲートトレンチ部１８が電流経路を形成するため、第２比較例に係る半導体装置９０２のオン電圧の略半分になり、良好なオン電圧を実現できる。
半導体装置３は、第１ゲートトレンチ部１７の数が第２ゲートトレンチ部１８の数の２倍になるように配置される。半導体装置３では、第１ゲートトレンチ部１７は両側に第１ゲートトレンチ部１７及び第２ゲートトレンチ部１８が配置され、第２ゲートトレンチ部１８は両側に第１ゲートトレンチ部１７が配置される。すなわち、複数の第２ゲートトレンチ部１８のそれぞれは、一方に隣接して配置される第２ゲートトレンチ部１８との間に、第１ゲートトレンチ部１７が配置される。
半導体装置３は、抵抗値が小さい第１抵抗部２４に電気的に接続される第１ゲート電極１７２の数が、抵抗値が大きい第２抵抗部２５に電気的に接続される第２ゲート電極１８２の数の２倍であり、オン電圧が半導体装置１よりも低下してオン電圧特性が向上する。半導体装置３は、抵抗値が小さい第１抵抗部２４に電気的に接続される第１ゲート電極１７２の数が多くなるため、ターンオン特性が半導体装置１よりも悪くなる。しかしながら、半導体装置３では、半導体装置１と同様にコレクタ層１１から注入されたホールがエミッタ電極２０から半導体装置１の外部に放出されるため、第１比較例に係る半導体装置９０２のターンオン特性よりも良好なターンオン特性を実現できる。
図１４は、第３変形例に係る半導体装置の平面図である。
第３変形例に係る半導体装置４は、第１エミッタ電極２０１及び第２エミッタ電極２０２をエミッタ電極２０の代わりに有することが実施形態に係る半導体装置１と相違する。また、第３変形例に係る半導体装置４は、第１抵抗部２４、第２抵抗部２５、ゲートパッド２６及び抵抗測定パッド２７の配置位置が半導体装置１と相違する。
第１エミッタ電極２０１及び第２エミッタ電極２０２は、第１エミッタ電極２０１及び第２エミッタ電極２０２の下に配置される１ゲートトレンチ部１７及び第２ゲートトレンチ部１８に接して配置されるエミッタ領域と電気的に接続される。第１エミッタ電極２０１及び第２エミッタ電極２０２は、金属配線を介して電気的に接続されてもよく、ワイヤボンディングを介して電気的に接続されてもよい。
第１抵抗部２４、第２抵抗部２５、ゲートパッド２６及び抵抗測定パッド２７は、第１エミッタ電極２０１と第２エミッタ電極２０２との間に配置される。
半導体装置４は、半島体装置１と同様に第１ゲートトレンチ部１７と第２ゲートトレンチ部１８とが交互に配置されるため、良好なターンオン特性を有し且つオン電圧を低減することができる。
半導体装置１〜４では、第１抵抗部２４及び第２抵抗部２５は、別個の素子で形成されるが、実施形態に係る半導体装置では、第２抵抗部は、第１抵抗部と、第１抵抗部と異なる第３抵抗部との合成抵抗になるように形成されてもよい。
図１５は、第４変形例に係る半導体装置の断面図である。
第４変形例に係る半導体装置５は、第３抵抗部２９を有することが半導体装置１と相違する。第３抵抗部２９以外の半導体装置２及び３の構成及び機能は、半導体装置１の構成及び機能と同様なので、ここでは詳細な説明は省略する。
第３抵抗部２９は、一端が第１抵抗部２４に電気的に接続され、他端が抵抗測定パッド２７に電気的に接続される。第２抵抗部２５は、第１抵抗部２４と、第１抵抗部２４と異なる第３抵抗部２９との合成抵抗になる。
半導体装置５は、半島体装置１と同様に第１ゲートトレンチ部１７と第２ゲートトレンチ部１８とが交互に配置されるため、良好なターンオン特性を有し且つオン電圧を低減することができる。
また、半導体装置１〜５では、ゲートは、トレンチ構造である第１ゲートトレンチ部１７及び第２ゲートトレンチ部１８として形成されるが、実施形態に係る半導体装置では、ゲートはプレーナ構造であってもよい。
また、半導体装置１〜５では、ゲートパッド２６及び抵抗測定パッド２７の２つのゲート電極パッドを有するが、実施形態に係る半導体装置では、単一のゲート電極パッドのみが配置されてもよい。また、半導体装置１〜５では、ゲートパッド２６が第１抵抗部２４及び第２抵抗部２５に電気的に接続され、抵抗測定パッド２７が第２抵抗部２５に電気的に接続される。しかしながら、実施形態に係る半導体装置では、ゲートパッド２６が第２抵抗部２５に電気的に接続され、抵抗測定パッド２７が第１抵抗部２４及び第２抵抗部２５に電気的に接続されてもよい。
また、半導体装置１〜５では、第１ゲート配線２２はエミッタ電極２０を囲むように配置され、第２ゲート配線２３は第１ゲート配線２２の内側にエミッタ電極２０を囲むように配置されるが、実施形態に係る半導体装置では、ゲート配線は逆に配置されてもよい。実施形態に係る半導体装置では、第２ゲート配線はエミッタ電極２０を囲むように配置され、第１ゲート電極は第２ゲート配線の内側にエミッタ電極を囲むように配置されてもよい。
１〜５ 半導体装置
１０ 半導体基板
１１ コレクタ層
１２ バッファ層
１３ ドリフト層
１４ ベース領域
１５ ボディ領域
１６ エミッタ領域
１７ 第１ゲートトレンチ部
１８ 第２ゲートトレンチ部
１９ 層間絶縁膜
２０ エミッタ電極
２１ コレクタ電極
２２ 第１ゲート配線
２３ 第２ゲート配線
２４ 第１抵抗部
２５ 第２抵抗部
２６ ゲートパッド（第１ゲート電極パッド）
２７ 抵抗測定パッド（第２ゲート電極パッド）
２８ 形成領域
３０ 開口部
３１ 開口部
３２ 蓄積領域
１７１ 第１ゲート絶縁膜
１７２ 第１ゲート電極
１８１ 第２ゲート絶縁膜
１８２ 第２ゲート電極

Claims (10)

  1. 第１導電型のコレクタ層と、
    前記コレクタ層の上に配置された第２導電型のドリフト層と、
    前記ドリフト層の上に配置された第２導電型の蓄積領域と、
    前記蓄積領域の上に配置された第１導電型のベース領域と、
    前記ベース領域の表面層に配置された第２導電型のエミッタ領域と、
    前記エミッタ領域に第１ゲート絶縁膜を介して接する第１ゲート電極と、
    前記ベース領域を挟んで前記第１ゲート電極と対向すると共に、前記エミッタ領域に第２ゲート絶縁膜を介して接する第２ゲート電極と、
    前記第１ゲート電極と電気的に接続された第１抵抗部と、
    前記第１抵抗部よりも大きい抵抗値を有し、前記第２ゲート電極と電気的に接続された第２抵抗部と、
    前記第１抵抗部及び前記第２抵抗部に電気的に接続されたゲート電極パッドと、
    を有することを特徴とする半導体装置。
  2. 複数の前記第１ゲート電極及び複数の前記第２ゲート電極を有し、
    一の前記第１ゲート電極は、少なくとも一方に隣接して配置される他の前記第１ゲート電極との間に、一の前記第２ゲート電極が配置される、請求項１に記載の半導体装置。
  3. 複数の前記第１ゲート電極及び複数の前記第２ゲート電極を有し、
    一の前記第２ゲート電極は、少なくとも一方に隣接して配置される他の前記第２ゲート電極との間に、一の前記第１ゲート電極が配置される、請求項１に記載の半導体装置。
  4. 前記第１ゲート電極及び前記第２ゲート電極は、交互に配置される、請求項２又は３に記載の半導体装置。
  5. 前記エミッタ領域と電気的に接続されたエミッタ電極と、
    前記エミッタ電極を囲むように配置され、前記第１ゲート電極と前記第１抵抗部とを電気的に接続する第１ゲート配線と、
    前記エミッタ電極を囲むように配置され、前記第２ゲート電極と前記第２抵抗部とを電気的に接続する第２ゲート配線と、
    を更に有する、請求項１〜４の何れか一項に記載の半導体装置。
  6. 前記ゲート電極パッドは、前記第１抵抗部を介して前記第１ゲート配線に電気的に接続されると共に、前記第２抵抗部を介して前記第２ゲート配線に電気的に接続された第１ゲート電極パッドを含む、請求項５に記載の半導体装置。
  7. 前記ゲート電極パッドは、前記第２抵抗部と前記第２ゲート配線の間に配置された第２ゲート電極パッドを更に含む、請求項６に記載の半導体装置。
  8. 前記エミッタ電極は凹部を有する矩形の平面形状を有し、
    前記第１抵抗部及び前記第２抵抗部は、前記凹部に対向するように配置される、請求項５〜７の何れか一項に記載の半導体装置。
  9. 前記エミッタ電極は、第１エミッタ電極と、前記第１エミッタ電極に離隔して配置された第２エミッタ電極とを含み、
    前記第１抵抗部及び前記第２抵抗部は、第１エミッタ電極と前記第２エミッタ電極との間に配置される、請求項５〜７の何れか一項に記載の半導体装置。
  10. 前記第２抵抗部は、前記第１抵抗部と、前記第１抵抗部と異なる第３抵抗部との合成抵抗である、請求項１〜９の何れか一項に記載の半導体装置。
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