JP2021002620A - 半導体装置 - Google Patents

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Abstract

【課題】良好なターンオン特性を有し且つオン電圧の低減が可能な半導体装置を提供する。【解決手段】半導体装置1は、第1導電型のコレクタ層11と、コレクタ層の上に配置された第2導電型のドリフト層13と、ドリフト層13の上に配置された第2導電型の蓄積領域32と、蓄積領域32の上に配置された第1導電型のベース領域14と、ベース領域14の表面層に配置された第2導電型のエミッタ領域16と、エミッタ領域16に第1ゲート絶縁膜171を介して接する第1ゲート電極172と、ベース領域14を挟んで第1ゲート電極172と対向すると共に、エミッタ領域16に第2ゲート絶縁膜181を介して接する第2ゲート電極182と、第1ゲート電極172と電気的に接続された第1抵抗部24と、第1抵抗部24よりも大きい抵抗値を有し、第2ゲート電極182と電気的に接続された第2抵抗部25と、第1抵抗部24及び第2抵抗部25に電気的に接続された第1ゲート電極パッド26及び第2ゲート電極パッド27と、を有する。【選択図】図1

Description

本発明は、半導体装置に関する。
IGBT(Insulated Gate Bipolar Transistor)とも称される絶縁ゲート型バイポーラトランジスタのターンオン特性及びオン電圧特性を改善するための種々の技術が知られている。
例えば、特許文献1及び2には、エミッタ領域に接する第1ゲートトレンチ部と、エミッタ領域に接しない第2ゲートトレンチ部のそれぞれに抵抗値が相違する抵抗を介してゲート電極を電気的に接続する技術が記載されている。
特許文献1に記載される技術では、エミッタ領域に接する第1ゲートトレンチ部を第1抵抗を介して通常電極に電気的に接続し、エミッタ領域に接しない第2ゲートトレンチ部を第1抵抗よりも抵抗値が小さい第2抵抗を介してコントロール電極に電気的に接続する。特許文献1に記載される技術は、ターンオン及びターンオフするときに、通常電極に印加する電圧の遷移速度よりもコントロール電極に印加する電圧の遷移速度を早くすることで、ターンオン及びターンオフするときに発生するサージ電圧の大きさを抑制できる。
特許文献2に記載される技術では、エミッタ領域に接する第1ゲートトレンチ部及びエミッタ領域に接しない第2ゲートトレンチ部を、第1電気素子を及び第2電気素子を介してゲート電極に電気的に接続する。第1電気素子及び第2電気素子のそれぞれは、第2電気素子と第2ゲートトレンチ部とにより構成されるRC回路の時定数が、第1電気素子と第1ゲートトレンチ部とにより構成されるRC回路の時定数よりも大きくなるように形成される。特許文献2に記載される技術は、エミッタ領域に接しない第2ゲートトレンチ部を含むRC回路の時定数を大きくしてホールを蓄積して電子注入促進効果を生じさせることで、ターンオン特性を向上させると共に、スイッチング素子のオン損失を低減できる。
特開2013−251296号公報 特開2018−117025号公報
しかしながら、特許文献1及び2に記載される技術では、エミッタ領域に接しない第2ゲートトレンチ部が配置され、第2ゲートトレンチ部ではチャネルを形成せずターンオンしないため、第1ゲートトレンチ部のみが配置される半導体装置よりも電流経路が少なくなる。特許文献1及び2に記載される技術では、エミッタ領域に接しない第2ゲートトレンチ部が配置されるためにチャネルを形成せずターンオンしたときの電流経路が少なくなるため、オン電圧が高くなるおそれがある。
本発明は、良好なターンオン特性を有し且つオン電圧の低減が可能な半導体装置を提供することを目的とする。
本発明に係る半導体装置は、第1導電型のコレクタ層と、コレクタ層の上に配置された第2導電型のドリフト層と、ドリフト層の上に配置された第2導電型の蓄積領域と、蓄積領域の上に配置された第1導電型のベース領域と、ベース領域の表面層に配置された第2導電型のエミッタ領域と、エミッタ領域に第1ゲート絶縁膜を介して接する第1ゲート電極と、ベース領域を挟んで第1ゲート電極と対向すると共に、エミッタ領域に第2ゲート絶縁膜を介して接する第2ゲート電極と、第1ゲート電極と電気的に接続された第1抵抗部と、第1抵抗部よりも大きい抵抗値を有し、第2ゲート電極と電気的に接続された第2抵抗部と、第1抵抗部及び前記第2抵抗部に電気的に接続されたゲート電極パッドとを有する。
さらに、半導体装置では、複数の第1ゲート電極及び複数の第2ゲート電極を有し、一の第1ゲート電極は、少なくとも一方に隣接して配置される他の第1ゲート電極との間に、一の第2ゲート電極が配置されることが好ましい。
さらに、半導体装置では、複数の第1ゲート電極及び複数の第2ゲート電極を有し、一の第2ゲート電極は、少なくとも一方に隣接して配置される他の第2ゲート電極との間に、一の第1ゲート電極が配置されることが好ましい。
さらに、半導体装置では、第1ゲート電極及び第2ゲート電極は、交互に配置されることが好ましい。
さらに、半導体装置は、エミッタ領域と電気的に接続されたエミッタ電極と、エミッタ電極を囲むように配置され、第1ゲート電極と第1抵抗部とを電気的に接続する第1ゲート配線と、エミッタ電極を囲むように配置され、第2ゲート電極と第2抵抗部とを電気的に接続する第2ゲート配線とを更に有することが好ましい。
さらに、半導体装置では、ゲート電極パッドは、第1抵抗部を介して第1ゲート配線に電気的に接続されると共に、第2抵抗部を介して第2ゲート配線に電気的に接続された第1ゲート電極パッドを含むことが好ましい。
さらに、半導体装置では、ゲート電極パッドは、第2抵抗部と第2ゲート配線の間に配置された第2ゲート電極パッドを更に含むことが好ましい。
さらに、半導体装置では、エミッタ電極は凹部を有する矩形の平面形状を有し、第1抵抗部及び第2抵抗部は、凹部に対向するように配置されることが好ましい。
さらに、半導体装置では、エミッタ電極は、第1エミッタ電極と、第1エミッタ電極に離隔して配置された第2エミッタ電極とを含み、第1抵抗部及び第2抵抗部は、第1エミッタ電極と第2エミッタ電極との間に配置されることが好ましい。
さらに、半導体装置では、第2抵抗部は、第1抵抗部と、第1抵抗部と異なる第3抵抗部との合成抵抗であることが好ましい。
本発明に係る半導体装置は、良好なターンオン特性を有し且つオン電圧を低減することができる。
実施形態に係る半導体装置の断面図である。 図1に示す半導体装置の平面図である。 金属配線層を除く図1に示す半導体装置の平面図である。 図1に示す半導体装置に形成される金属配線層の平面図である。 図2において矢印Aで示される領域の部分拡大平面図である。 図5に示すB−B線に沿う断面図である。 図5に示すC−C線に沿う断面図である。 第1比較例に係る半導体装置の断面図である。 第2比較例に係る半導体装置の断面図である。 第1比較例に係る半導体装置、第2比較例に係る半導体装置及び実施形態に係る半導体装置のターンオン特性を示す図であり、(a)は第1比較例に係る半導体装置のゲート電圧の遷移を示し、(b)は第2比較例に係る半導体装置のゲート電圧の遷移を示し、(c)は実施形態に係る半導体装置のゲート電圧の遷移を示し、(d)は第1比較例に係る半導体装置のコレクタ電流の遷移を示し、(e)は第2比較例に係る半導体装置のコレクタ電流の遷移を示し、(f)は実施形態に係る半導体装置のコレクタ電流の遷移を示す。 第1比較例に係る半導体装置、第2比較例に係る半導体装置及び実施形態に係る半導体装置のオン電圧を示す図である。 第1変形例に係る半導体装置の断面図である。 第2変形例に係る半導体装置の断面図である。 第3変形例に係る半導体装置の平面図である。 第4変形例に係る半導体装置の断面図である。
以下、本発明に係る半導体装置の好ましい一実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の2つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向を指すものではない。
各実施例においては、第1導電型をp型、第2導電型をn型とした例を示しているが、第1導電型をn型、第2導電型をp型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
本明細書及び添付の図面においては、nを付した層又は領域では、電子が多数キャリアであることを意味し、pを付した層又は領域では、正孔が多数キャリアであることを意味する。また、n又はpに付す+は、それが付されていない層又は領域よりも不純物濃度が高いことを意味し、n又はpに付す−は、それが付されていない層や領域よりも不純物濃度が低いことを意味する。
図1は実施形態に係る半導体装置の断面図であり、図2は図1に示す半導体装置の平面図である。図1及び2において半導体素子が形成された活性領域が部分的に示されるが、半導体装置1は、活性領域を囲んでエッジ終端部を有してよい。活性領域は半導体装置1が動作するときに電流が流れる領域であり、エッジ終端部は半導体装置1の上面近傍の電界集中を緩和する領域であり、例えばガードリング、フィールドプレート及びリサーフ等の構造を有してもよい。
半導体装置1は、第1導電型のシリコン層及び第2導電型のシリコン層を有する半導体装置である。具体的には、半導体装置1は、トレンチ型のゲート電極を有する縦型のIGBTである。なお、半導体装置1は、第1導電型の炭化ケイ素層及び第2導電型の炭化ケイ素層を有する半導体装置であってもよい。
半導体装置1は、半導体基板10を有する。半導体基板10は、コレクタ層11と、バッファ層12と、ドリフト層13と、蓄積領域32と、ベース領域14と、ボディ領域15と、エミッタ領域16と、第1ゲートトレンチ部17と、第2ゲートトレンチ部18とを有する。半導体装置1は、層間絶縁膜19と、エミッタ電極20と、コレクタ電極21と、第1ゲート配線22と、第2ゲート配線23と、第1抵抗部24と、第2抵抗部25と、ゲートパッド26と、抵抗測定パッド27とを更に有する。図1及び2に示される第1ゲートトレンチ部17及び第2ゲートトレンチ部18の数及び形状は、説明を簡明にするために例示的に示すものである。
半導体基板10には、上述のコレクタ層11〜第2ゲートトレンチ部18が形成されている。半導体基板10の下面にコレクタ電極が配置される。半導体基板10は、第2導電型(n型)である。コレクタ層11は、第1導電型の極性を与える不純物、例えば、ホウ素(B)、アルミニウム(Al)等が添加されたまたは注入されたシリコン層(p型)である。バッファ層12は、第2導電型の極性を与える不純物、例えば、リン(P)、ヒ素(As)、アンチモン(Sb)等が添加されたまたは注入されたシリコン層(n型)であり、コレクタ層11の上に隣接して配置される。ドリフト層13は、バッファ層12よりも低い不純物濃度で、第2導電型の極性を与える不純物、例えばリン(P)、ヒ素(As)、アンチモン(Sb)のいずれかが添加されたまたは注入されたシリコン層(n型)であり、バッファ層12の上に隣接して配置される。
蓄積領域32は、ドリフト層13よりも高い不純物濃度で、第2導電型の極性を与える不純物、例えばリン(P)、ヒ素(As)、アンチモン(Sb)のいずれかが添加されたまたは注入されたシリコン層(n型)であり、ドリフト層13の上に隣接して配置される。ベース領域14は、第1導電型の極性を与える不純物、例えばホウ素(B)、アルミニウム(Al)のいずれかが添加されたまたは注入されたシリコン層(p型)であり、蓄積領域32の上に隣接すると共に、第1ゲートトレンチ部17と、第2ゲートトレンチ部18の双方に接して配置される。ボディ領域15は、ベース領域14よりも高い不純物濃度で、第2導電型の極性を与える不純物、例えばホウ素(B)、アルミニウム(Al)のいずれかが添加されたまたは注入されたシリコン層(p型)であり、ベース領域14の表面層に隣接して配置される。エミッタ領域16は、ドリフト層13よりも高い不純物濃度で、第2導電型の極性を与える不純物、例えばリン(P)、ヒ素(As)、アンチモン(Sb)のいずれかが添加されたまたは注入されたシリコン層(n型)である。エミッタ領域16は、ベース領域14の表面層に選択的に配置されると共に、平面視で第1ゲートトレンチ部17及び第2ゲートトレンチ部18のそれぞれを挟むように配置される。
第1ゲートトレンチ部17は、半導体装置1の表面に形成された溝部に形成されており、第1ゲート絶縁膜171及び第1ゲート電極172を有する。第1ゲート絶縁膜171は、例えば、酸化膜(SiO)で形成され、第1ゲートトレンチ部17の内面に沿って、第1ゲートトレンチ部17の底部及び側部に配置される。第1ゲート電極172は、例えば、不純物がドープされたポリシリコンで形成され、第1ゲートトレンチ部17の第1ゲート絶縁膜171の内側に埋め込まれるように配置される。第2ゲートトレンチ部18は、第1ゲートトレンチ部17と同様に第2ゲート絶縁膜181及び第2ゲート電極182を有する。第1ゲートトレンチ部17及び第2ゲートトレンチ部18は、交互に配置されるので第1ゲート電極172及び第2ゲート電極は、交互に配置される。すなわち、一の第1ゲート電極172は、少なくとも一方に隣接して配置される他の第1ゲート電極172との間に、一の第2ゲート電極182が配置される。また、一の第2ゲート電極182は、少なくとも一方に隣接して配置される他の第2ゲート電極182との間に、一の第1ゲート電極172が配置される。
層間絶縁膜19は、ベース領域14、ボディ領域15、エミッタ領域16、第1ゲートトレンチ部17、及び第2ゲートトレンチ部18の上面を覆うように形成される。エミッタ電極20は、凹部を有する矩形の平面形状を有する。また、エミッタ電極20は、層間絶縁膜19に形成される開口部30より、ボディ領域15及びエミッタ領域16と電気的に接続される。また、エミッタ電極20は、層間絶縁膜19、第1ゲート絶縁膜171及び第2ゲート絶縁膜181により第1ゲート電極172及び第2ゲート電極182と絶縁される。コレクタ電極21は、コレクタ層11と電気的に接続される。
第1ゲート配線22及び第2ゲート配線23は、凹部を有する矩形の枠状の平面形状を有し、エミッタ電極20を囲むように配置される。第1ゲート配線22は、例えば不純物がドープされたポリシリコンである第1配線層221と、例えばアルミニウム、アルミニウムを主成分とする合金、銅、及び銅を主成分とする合金等の金属配線層である第2配線層222により形成され、第1ゲート電極172に電気的に接続される。第1配線層221及び第2配線層222は、コンタクトホールを介して電気的に接続される。第2ゲート配線23は、凹部を有する矩形の枠状の平面形状を有し、エミッタ電極と第1ゲート配線22との間に配置される。第2ゲート配線23は、例えばアルミニウム、アルミニウムを主成分とする合金、銅、及び銅を主成分とする合金等の金属配線層であり、第2ゲート電極182に電気的に接続される。
第1抵抗部24及び第2抵抗部25は、例えば不純物がドープされたポリシリコンで形成され、エミッタ電極20の凹部に対向するように近接して配置される。図2に示すように、第1抵抗部24は、第1ゲート配線22とゲートパッド26との間に並列接続される第1抵抗層241及び第2抵抗層242を含む。例えば、第1抵抗層241及び第2抵抗層242と第2抵抗部25が同一の製造条件で形成され且つ同一の形状を有するとき、第1抵抗部24の抵抗値は、第2抵抗部25の抵抗値の半分になる。第1抵抗部24は、第1ゲート配線22を介して第1ゲート電極172に電気的に接続される。第2抵抗部25は、第2ゲート配線23を介して第2ゲート電極182に電気的に接続される。
第1抵抗部24及び第2抵抗部25は、不純物のドープ量が同一のポリシリコンで形成し、第1抵抗部24及び第2抵抗部25の長さ及び幅等の形状を相違させて抵抗値を相違させることが好ましいが、不純物のドープ量を変化させて抵抗値を相違させてもよい。
また、第1抵抗部24の抵抗値である第1抵抗値R1と、第2抵抗部25の抵抗値である第2抵抗値R2との比率(R2/R1)は、2以上1000以下であることが好ましく、10以上100以下であることが更に好ましい。
ゲートパッド26及び抵抗測定パッド27は、例えばアルミニウム、アルミニウムを主成分とする合金及び銅等の金属配線層により形成され、第1抵抗部24及び第2抵抗部25と共にエミッタ電極20の凹部に対向するように近接して配置される。ゲートパッド26は、第1抵抗部24を介して第1ゲート配線22に電気的に接続されると共に、第2抵抗部25を介して抵抗測定パッド27に電気的に接続される。抵抗測定パッド27は、第2ゲート配線23に電気的に接続されると共に、第2抵抗部25に電気的に接続される。ゲートパッド26と抵抗測定パッド27との間の抵抗値を測定することで、第2抵抗部25の抵抗値が実測できると共に、第1抵抗部24の形状等の設計情報に基づいて第1抵抗部24の抵抗値が推定できる。
図3は金属配線層を除く半導体装置1の平面図であり、図4は半導体装置1に形成される金属配線層の平面図であり、図5は図2において矢印Aで示される領域の部分拡大平面図である。図6は図5に示すB−B線に沿う断面図であり、図7は図5に示すC−C線に沿う断面図である。
エミッタ電極20は、第1ゲートトレンチ部17及び第2ゲートトレンチ部18が形成される形成領域28を覆うように配置される。第1ゲート配線22はエミッタ電極20を囲むように配置され、複数の第1ゲート電極172と第1抵抗部24とを電気的に接続する。第2ゲート配線23は第1ゲート配線22の内側にエミッタ電極20を囲むように配置され、複数の第2ゲート電極182と第2抵抗部25とを電気的に接続する。第1ゲート電極172及び第2ゲート電極182のそれぞれは、第1ゲートトレンチ部17及び第2ゲートトレンチ部18が形成される形成領域28から端部が突出するように形成される。第1ゲート電極172の両端は、第1ゲート配線22の第1配線層221に接する。第1ゲート電極172の両端が第1ゲート配線22の第1配線層221に接することで、第1ゲート電極172は、第1配線層221と電気的に接続される。複数の第1ゲート電極172のそれぞれは、接する第1ゲート配線22を介して第1抵抗部24及びゲートパッド26に電気的に接続される。
第2ゲート電極182はコンタクトホール230を介して第2配線層23に電気的に接続される。図5に示すように、第2ゲート電極182の両端は、第2ゲート配線23の外縁が突出するように配置される。第2ゲート電極182の両端は、コンタクトホール230を介して第2ゲート配線23に電気的に接続される。複数の第2ゲート電極182のそれぞれは、第2ゲート配線23を介して第2抵抗部25及びゲートパッド26に電気的に接続される。
半導体装置1は、ゲートパッド26にターンオン電圧が印加されることに応じてターンオンする。ゲートパッド26へのターンオン電圧の印加が開始されると、第1ゲート配線22及び第1抵抗部24を介して第1ゲート電極172に電圧が印加されると共に、第2ゲート配線23及び第2抵抗部25を介して第2ゲート電極182に電圧が供給される。
第2抵抗部25の抵抗値は、第1抵抗部24の抵抗値よりも大きいので、第2ゲートトレンチ部18の第2ゲート電極182に印加される電圧は、第1ゲートトレンチ部17の第1ゲート電極172に印加される電圧が上昇する速度よりも遅い速度で上昇する。第1ゲート電極172に印加される電圧が所定のレベルに達するとホール電流がコレクタ電極21から流れて、蓄積領域32の下部にホールが充填される。しかしながら、ホールが第1ゲート絶縁膜171及び第2ゲート絶縁膜181の界面に充填されるとき、第2ゲート電極182の電圧は、略ゼロである。第2ゲート電極182の電圧が略ゼロであるので、蓄積領域32の下部に充填されたホールは、第2ゲート絶縁膜181と蓄積領域32との界面を介してエミッタ電極20から半導体装置1の外部に放出される。半導体装置1は、ホールがエミッタ電極20から半導体装置1の外部に放出されるため、ホールの充填に起因した電圧上昇は生じない。電位上昇が生じないので、第1ゲート電極172に対して変位電流が流れない。第1ゲート電極172の電位の上昇速度が変位電流の影響を受けず、第1抵抗部24の抵抗値を介して流れるゲート電流だけで制御できるため、コントロール性が良好になる。
第1ゲート電極172に印加される電圧がしきい値電圧より大きくなると、第1ゲート電極172によってベース領域14にn型となる第1チャネル領域が形成される。次いで、第2ゲート電極182に印加される電圧がしきい値電圧より大きくなると、第2ゲート電極182によってベース領域14にn型となる第2チャネル領域が形成される。ベース領域14に第1及び第2チャネル領域が形成されることで、第1及び第2チャネル領域を介してエミッタ領域16からドリフト層13に電子が供給されると共に、コレクタ層11からドリフト層13にホールが供給されて、半導体装置1がターンオンする。
図8は第1比較例に係る半導体装置の断面図であり、図9は第2比較例に係る半導体装置の断面図である。
半導体装置901は、第2ゲート配線23及び第2抵抗部25を介してゲートパッド26に電気的に接続される第2ゲートトレンチ部18を有さないことが半導体装置1と相違する。第2ゲートトレンチ部18を有さないこと以外の半導体装置901の構成及び機能は、半導体装置1の構成及び機能と同様なので、ここでは詳細な説明は省略する。
半導体装置902は、第2ゲートトレンチ部18の代わりに第2ゲートトレンチ部98を有することが半導体装置1と相違する。第2ゲートトレンチ部98以外の半導体装置902の構成要素の構成及び機能は、半導体装置1の構成要素の構成及び機能と同様なので、ここでは詳細な説明は省略する。第2ゲートトレンチ部98は、ゲート絶縁膜981及びゲート電極982を有する。ゲート電極982がゲートパッド26ではなく、層間絶縁膜19に形成された開口部31より、エミッタ電極20に電気的に接続されることが第2ゲートトレンチ部18と相違する。
図10は第1比較例に係る半導体装置901、第2比較例に係る半導体装置902及び実施形態に係る半導体装置1のターンオン特性を示す図である。図10(a)は第1比較例に係る半導体装置901のゲート電圧の遷移を示し、図10(b)は第2比較例に係る半導体装置902のゲート電圧の遷移を示し、図10(c)は実施形態に係る半導体装置1のゲート電圧の遷移を示す。図10(d)は第1比較例に係る半導体装置901のコレクタ電流の遷移を示し、図10(e)は第2比較例に係る半導体装置902コレクタ電流の遷移を示し、図10(f)は実施形態に係る半導体装置1のコレクタ電流の遷移を示す。図10(a)〜10(c)において、横軸は時間を示し、縦軸はゲート電圧を示し、曲線は第1抵抗部24の抵抗値を変化させたときのゲート電圧の変移を示す。図10(d)〜10(f)において、横軸は時間を示し、縦軸はコレクタ電流を示し、曲線は第1抵抗部24の抵抗値を変化させたときのコレクタ電流の変移を示す。図10(a)〜10(f)において破線矢印で示す方向に従って、第1抵抗部24の抵抗値を順次大きくしたときの曲線が示される。
半導体装置901では、蓄積領域32は、第1ゲートトレンチ部17の間に配置されるため、半導体装置901がターンオンするときにコレクタ層11から注入されたホールは、エミッタ電極20に抜ける経路が形成されずに蓄積領域32の下部に留まる。半導体装置901では、ホールが蓄積領域32の下部に留まるため電位が持ち上がることにより変位電流がゲート電極に流れ込み、ゲート抵抗を大きくしてもゲート電圧及びコレクタ電流が急峻に立ち上がるので、ターンオン速度の制御性が良くない。
半導体装置902では、第1ゲートトレンチ部17と第2ゲートトレンチ部98とが交互に配置されるため、コレクタ層11から注入されたホールは、半導体装置1と同様に、エミッタ電極20から半導体装置1の外部に放出される。半導体装置1は、ホールがエミッタ電極20から半導体装置1の外部に放出されるため、ホールに起因した電圧上昇は生じず、ゲート電圧及びコレクタ電流が急峻に立ち上がることはなくターンオン速度の制御性が良い。
半導体装置1では、第1ゲートトレンチ部17と第2ゲートトレンチ部18とが交互に配置されるため、コレクタ層11から注入されたホールは、エミッタ電極20から半導体装置1の外部に放出される。半導体装置1は、ホールがエミッタ電極20から半導体装置1の外部に放出されるため、ホールに起因した電圧上昇は生じず、ゲート電圧及びコレクタ電流が急峻に立ち上がることはなく良好なターンオン特性が得られる。
図11は、第1比較例に係る半導体装置901、第2比較例に係る半導体装置902及び実施形態に係る半導体装置1のオン電圧を示す図である。図11において、縦軸は、温度が125℃であるときに半導体装置のそれぞれがオンしているときのコレクタ―エミッタ電圧Vceである。
第2比較例に係る半導体装置902のオン電圧は、第1比較例に係る半導体装置901のオン電圧の略2倍になり、良好なオン電圧を実現できない。第2比較例に係る半導体装置902は、エミッタ電極に電気的に接続されるためチャネル領域を形成しない第2ゲートトレンチ部98がチャネル領域を形成する第1ゲートトレンチ部17と交互に配置されるため、オン時の電流経路が半減するためである。
実施形態に係る半導体装置1は、第1ゲートトレンチ部17及び第2ゲートトレンチ部18の何れもがゲートパッドに電気的に接続されるため、ターンオンした後は、第1ゲートトレンチ部17及び第2ゲートトレンチ部18の何れもが電流経路を形成する。実施形態に係る半導体装置1は、第1ゲートトレンチ部17及び第2ゲートトレンチ部18の何れもが電流経路を形成するので、半導体装置901と同様に第2比較例に係る半導体装置902のオン電圧の略半分になり、良好なオン電圧を実現できる。
実施形態に係る半導体装置1は、第2比較例に係る半導体装置902と同様に良好なターンオン特性を有すると共に、第1比較例に係る半導体装置901と同様に良好なオン電圧を実現できる。
また、実施形態に係る半導体装置1では、第1ゲート配線22及び第2ゲート配線23がエミッタ電極20を囲むので、第1ゲート電極172及び第2ゲート電極182は両端で第1ゲート配線22及び第2ゲート配線23に電気的に接続される。実施形態に係る半導体装置1では、ゲート電極が両端でゲート配線を介してゲートパッド26に電気的に接続されるので、一端でゲート配線に電気的に接続されるときよりもゲート電極に電圧を均一且つ迅速に印加することができる。
図12は第1変形例に係る半導体装置の断面図であり、図12は第2変形例に係る半導体装置の断面図である。
第1変形例に係る半導体装置2及び第2変形例に係る半導体装置3は、第1ゲートトレンチ部17及び第2ゲートトレンチ部18の配置が実施形態に係る半導体装置1と相違する。第1ゲートトレンチ部17及び第2ゲートトレンチ部18の配置以外の半導体装置2及び3の構成及び機能は、半導体装置1の構成及び機能と同様なので、ここでは詳細な説明は省略する。
半導体装置2は、第2ゲートトレンチ部18の数が第1ゲートトレンチ部17の数の2倍になるように配置される。半導体装置2では、第1ゲートトレンチ部17は両側に第2ゲートトレンチ部18が配置され、第2ゲートトレンチ部18は両側に第1ゲートトレンチ部17及び第2ゲートトレンチ部18が配置される。すなわち、複数の第1ゲートトレンチ部17のそれぞれは、一方に隣接して配置される第1ゲートトレンチ部17との間に、第2ゲートトレンチ部18が配置される。
半導体装置2は、抵抗値が大きい第2抵抗部25に電気的に接続される第2ゲート電極182の数が、抵抗値が小さい第1抵抗部24に電気的に接続される第1ゲート電極172の数の2倍であり、ターンオン特性が半導体装置1よりも向上する。半導体装置2は、抵抗値が大きい第2抵抗部25に電気的に接続される第2ゲート電極182の数が多くなるため、オン電圧が半導体装置1よりも上昇してオン電圧特性が悪くなる。しかしながら、半導体装置2では、半導体装置1と同様にターンオンした後は、第1ゲートトレンチ部17及び第2ゲートトレンチ部18が電流経路を形成するため、第2比較例に係る半導体装置902のオン電圧の略半分になり、良好なオン電圧を実現できる。
半導体装置3は、第1ゲートトレンチ部17の数が第2ゲートトレンチ部18の数の2倍になるように配置される。半導体装置3では、第1ゲートトレンチ部17は両側に第1ゲートトレンチ部17及び第2ゲートトレンチ部18が配置され、第2ゲートトレンチ部18は両側に第1ゲートトレンチ部17が配置される。すなわち、複数の第2ゲートトレンチ部18のそれぞれは、一方に隣接して配置される第2ゲートトレンチ部18との間に、第1ゲートトレンチ部17が配置される。
半導体装置3は、抵抗値が小さい第1抵抗部24に電気的に接続される第1ゲート電極172の数が、抵抗値が大きい第2抵抗部25に電気的に接続される第2ゲート電極182の数の2倍であり、オン電圧が半導体装置1よりも低下してオン電圧特性が向上する。半導体装置3は、抵抗値が小さい第1抵抗部24に電気的に接続される第1ゲート電極172の数が多くなるため、ターンオン特性が半導体装置1よりも悪くなる。しかしながら、半導体装置3では、半導体装置1と同様にコレクタ層11から注入されたホールがエミッタ電極20から半導体装置1の外部に放出されるため、第1比較例に係る半導体装置902のターンオン特性よりも良好なターンオン特性を実現できる。
図14は、第3変形例に係る半導体装置の平面図である。
第3変形例に係る半導体装置4は、第1エミッタ電極201及び第2エミッタ電極202をエミッタ電極20の代わりに有することが実施形態に係る半導体装置1と相違する。また、第3変形例に係る半導体装置4は、第1抵抗部24、第2抵抗部25、ゲートパッド26及び抵抗測定パッド27の配置位置が半導体装置1と相違する。
第1エミッタ電極201及び第2エミッタ電極202は、第1エミッタ電極201及び第2エミッタ電極202の下に配置される1ゲートトレンチ部17及び第2ゲートトレンチ部18に接して配置されるエミッタ領域と電気的に接続される。第1エミッタ電極201及び第2エミッタ電極202は、金属配線を介して電気的に接続されてもよく、ワイヤボンディングを介して電気的に接続されてもよい。
第1抵抗部24、第2抵抗部25、ゲートパッド26及び抵抗測定パッド27は、第1エミッタ電極201と第2エミッタ電極202との間に配置される。
半導体装置4は、半島体装置1と同様に第1ゲートトレンチ部17と第2ゲートトレンチ部18とが交互に配置されるため、良好なターンオン特性を有し且つオン電圧を低減することができる。
半導体装置1〜4では、第1抵抗部24及び第2抵抗部25は、別個の素子で形成されるが、実施形態に係る半導体装置では、第2抵抗部は、第1抵抗部と、第1抵抗部と異なる第3抵抗部との合成抵抗になるように形成されてもよい。
図15は、第4変形例に係る半導体装置の断面図である。
第4変形例に係る半導体装置5は、第3抵抗部29を有することが半導体装置1と相違する。第3抵抗部29以外の半導体装置2及び3の構成及び機能は、半導体装置1の構成及び機能と同様なので、ここでは詳細な説明は省略する。
第3抵抗部29は、一端が第1抵抗部24に電気的に接続され、他端が抵抗測定パッド27に電気的に接続される。第2抵抗部25は、第1抵抗部24と、第1抵抗部24と異なる第3抵抗部29との合成抵抗になる。
半導体装置5は、半島体装置1と同様に第1ゲートトレンチ部17と第2ゲートトレンチ部18とが交互に配置されるため、良好なターンオン特性を有し且つオン電圧を低減することができる。
また、半導体装置1〜5では、ゲートは、トレンチ構造である第1ゲートトレンチ部17及び第2ゲートトレンチ部18として形成されるが、実施形態に係る半導体装置では、ゲートはプレーナ構造であってもよい。
また、半導体装置1〜5では、ゲートパッド26及び抵抗測定パッド27の2つのゲート電極パッドを有するが、実施形態に係る半導体装置では、単一のゲート電極パッドのみが配置されてもよい。また、半導体装置1〜5では、ゲートパッド26が第1抵抗部24及び第2抵抗部25に電気的に接続され、抵抗測定パッド27が第2抵抗部25に電気的に接続される。しかしながら、実施形態に係る半導体装置では、ゲートパッド26が第2抵抗部25に電気的に接続され、抵抗測定パッド27が第1抵抗部24及び第2抵抗部25に電気的に接続されてもよい。
また、半導体装置1〜5では、第1ゲート配線22はエミッタ電極20を囲むように配置され、第2ゲート配線23は第1ゲート配線22の内側にエミッタ電極20を囲むように配置されるが、実施形態に係る半導体装置では、ゲート配線は逆に配置されてもよい。実施形態に係る半導体装置では、第2ゲート配線はエミッタ電極20を囲むように配置され、第1ゲート電極は第2ゲート配線の内側にエミッタ電極を囲むように配置されてもよい。
1〜5 半導体装置
10 半導体基板
11 コレクタ層
12 バッファ層
13 ドリフト層
14 ベース領域
15 ボディ領域
16 エミッタ領域
17 第1ゲートトレンチ部
18 第2ゲートトレンチ部
19 層間絶縁膜
20 エミッタ電極
21 コレクタ電極
22 第1ゲート配線
23 第2ゲート配線
24 第1抵抗部
25 第2抵抗部
26 ゲートパッド(第1ゲート電極パッド)
27 抵抗測定パッド(第2ゲート電極パッド)
28 形成領域
30 開口部
31 開口部
32 蓄積領域
171 第1ゲート絶縁膜
172 第1ゲート電極
181 第2ゲート絶縁膜
182 第2ゲート電極

Claims (10)

  1. 第1導電型のコレクタ層と、
    前記コレクタ層の上に配置された第2導電型のドリフト層と、
    前記ドリフト層の上に配置された第2導電型の蓄積領域と、
    前記蓄積領域の上に配置された第1導電型のベース領域と、
    前記ベース領域の表面層に配置された第2導電型のエミッタ領域と、
    前記エミッタ領域に第1ゲート絶縁膜を介して接する第1ゲート電極と、
    前記ベース領域を挟んで前記第1ゲート電極と対向すると共に、前記エミッタ領域に第2ゲート絶縁膜を介して接する第2ゲート電極と、
    前記第1ゲート電極と電気的に接続された第1抵抗部と、
    前記第1抵抗部よりも大きい抵抗値を有し、前記第2ゲート電極と電気的に接続された第2抵抗部と、
    前記第1抵抗部及び前記第2抵抗部に電気的に接続されたゲート電極パッドと、
    を有することを特徴とする半導体装置。
  2. 複数の前記第1ゲート電極及び複数の前記第2ゲート電極を有し、
    一の前記第1ゲート電極は、少なくとも一方に隣接して配置される他の前記第1ゲート電極との間に、一の前記第2ゲート電極が配置される、請求項1に記載の半導体装置。
  3. 複数の前記第1ゲート電極及び複数の前記第2ゲート電極を有し、
    一の前記第2ゲート電極は、少なくとも一方に隣接して配置される他の前記第2ゲート電極との間に、一の前記第1ゲート電極が配置される、請求項1に記載の半導体装置。
  4. 前記第1ゲート電極及び前記第2ゲート電極は、交互に配置される、請求項2又は3に記載の半導体装置。
  5. 前記エミッタ領域と電気的に接続されたエミッタ電極と、
    前記エミッタ電極を囲むように配置され、前記第1ゲート電極と前記第1抵抗部とを電気的に接続する第1ゲート配線と、
    前記エミッタ電極を囲むように配置され、前記第2ゲート電極と前記第2抵抗部とを電気的に接続する第2ゲート配線と、
    を更に有する、請求項1〜4の何れか一項に記載の半導体装置。
  6. 前記ゲート電極パッドは、前記第1抵抗部を介して前記第1ゲート配線に電気的に接続されると共に、前記第2抵抗部を介して前記第2ゲート配線に電気的に接続された第1ゲート電極パッドを含む、請求項5に記載の半導体装置。
  7. 前記ゲート電極パッドは、前記第2抵抗部と前記第2ゲート配線の間に配置された第2ゲート電極パッドを更に含む、請求項6に記載の半導体装置。
  8. 前記エミッタ電極は凹部を有する矩形の平面形状を有し、
    前記第1抵抗部及び前記第2抵抗部は、前記凹部に対向するように配置される、請求項5〜7の何れか一項に記載の半導体装置。
  9. 前記エミッタ電極は、第1エミッタ電極と、前記第1エミッタ電極に離隔して配置された第2エミッタ電極とを含み、
    前記第1抵抗部及び前記第2抵抗部は、第1エミッタ電極と前記第2エミッタ電極との間に配置される、請求項5〜7の何れか一項に記載の半導体装置。
  10. 前記第2抵抗部は、前記第1抵抗部と、前記第1抵抗部と異なる第3抵抗部との合成抵抗である、請求項1〜9の何れか一項に記載の半導体装置。
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