JP2018117025A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2018117025A
JP2018117025A JP2017006254A JP2017006254A JP2018117025A JP 2018117025 A JP2018117025 A JP 2018117025A JP 2017006254 A JP2017006254 A JP 2017006254A JP 2017006254 A JP2017006254 A JP 2017006254A JP 2018117025 A JP2018117025 A JP 2018117025A
Authority
JP
Japan
Prior art keywords
gate trench
semiconductor substrate
gate
semiconductor device
electric element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017006254A
Other languages
English (en)
Other versions
JP6950186B2 (ja
Inventor
直樹 御田村
Naoki Mitamura
直樹 御田村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2017006254A priority Critical patent/JP6950186B2/ja
Priority to US15/823,614 priority patent/US10355083B2/en
Publication of JP2018117025A publication Critical patent/JP2018117025A/ja
Priority to JP2021094585A priority patent/JP7295162B2/ja
Application granted granted Critical
Publication of JP6950186B2 publication Critical patent/JP6950186B2/ja
Priority to JP2023002721A priority patent/JP2023036996A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Abstract

【課題】半導体装置のオン損失等の特性を調整する。
【解決手段】第１導電型のドリフト領域を有する半導体基板と、半導体基板において、半導体基板の上面とドリフト領域との間に形成された第２導電型のベース領域と、半導体基板において、半導体基板の上面とベース領域との間に設けられた第１導電型のエミッタ領域と、半導体基板の上面に形成され、エミッタ領域およびベース領域と接する第１ゲートトレンチ部と、半導体基板の上面に形成された第２ゲートトレンチ部と、第１ゲートトレンチ部と電気的に接続された第１電気素子と、第２ゲートトレンチ部と電気的に接続された第２電気素子とを備え、第２電気素子と第２ゲートトレンチ部とにより構成されるＲＣ回路の時定数が、第１電気素子と第１ゲートトレンチ部とにより構成されるＲＣ回路の時定数よりも大きい半導体装置を提供する。
【選択図】図１

Description

本発明は、半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体素子を含む半導体装置が知られている（例えば、特許文献１参照）。
特許文献１ 特開２００６−２１０５４７号公報
半導体装置においては、オン損失（Ｅｏｎ）等の所定の特性において、所定の性能を有することが好ましい。
本発明の一つの態様においては、半導体装置を提供する。半導体装置は、半導体装置は、第１導電型のドリフト領域を有する半導体基板を備えてよい。半導体装置は、半導体基板において、半導体基板の上面とドリフト領域との間に形成された第２導電型のベース領域を備えてよい。半導体装置は、半導体基板において、半導体基板の上面とベース領域との間に設けられた第１導電型のエミッタ領域を備えてよい。半導体装置は、半導体基板の上面に形成され、エミッタ領域およびベース領域と接する第１ゲートトレンチ部を備えてよい。半導体装置は、半導体基板の上面に形成された第２ゲートトレンチ部を備えてよい。半導体装置は、第１ゲートトレンチ部と電気的に接続された第１電気素子を備えてよい。半導体装置は、第２ゲートトレンチ部と電気的に接続された第２電気素子を備えてよい。半導体装置は、第２電気素子と第２ゲートトレンチ部とにより構成されるＲＣ回路の時定数が、第１電気素子と第１ゲートトレンチ部とにより構成されるＲＣ回路の時定数よりも大きくてよい。
第１ゲートトレンチ部に接して設けられたエミッタ領域は、第２ゲートトレンチ部に接するエミッタ領域と比べて、半導体基板の上面における面積が大きくてよい。第２ゲートトレンチ部は、エミッタ領域に接触していなくてよい。
第１電気素子は第１抵抗を有してよい。第２電気素子は、第１抵抗より抵抗値の大きい第２抵抗を有してよい。
半導体装置は、半導体基板の上方に形成されたゲートパッドを備えてよい。半導体装置は、半導体基板の上方に形成され、ゲートパッドと第１ゲートトレンチ部とを電気的に接続する第１電気経路を備えてよい。半導体装置は、半導体基板の上方に形成され、ゲートパッドと第２ゲートトレンチ部とを電気的に接続する第２電気経路を備えてよい。第１電気素子は第１電気経路に設けられてよい。第２電気素子は第２電気経路に設けられてよい。
半導体装置は、半導体基板を収容するパッケージ部を備えてよい。半導体装置は、パッケージ部に収容され、第１ゲートトレンチ部および第２ゲートトレンチ部と電気的に接続する配線が設けられた配線基板を備えてよい。第１電気素子および第２電気素子は、配線基板に設けられてよい。
上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションも発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の一例を示す図である。 図１におけるＡ−Ａ断面の一例を示す図である。 第１電気素子８１および第２電気素子８２の一例を示す上面図である。 図３におけるＢ−Ｂ断面の一例を示す。 図３におけるＣ−Ｃ断面の一例を示す。 半導体装置１００のターンオン時におけるコレクタ電流Ｉｃ１の波形の一例を示す図である。 半導体装置１００および比較例における、ＦＷＤのｄＶａｋ／ｄｔと、ＩＧＢＴのオン損失（Ｅｏｎ）との関係を示す図である。 他の実施形態に係る半導体装置２００の一例を示す上面図である。 図８におけるＤ−Ｄ断面を示す図である。 他の実施形態に係る半導体装置３００の一例を示す断面図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向を指すものではない。
本明細書では、適宜、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。本明細書では、Ｚ軸方向を上下方向とする。
本明細書においては「エミッタ」および「コレクタ」の用語を用いているが、半導体装置に含まれる素子はＩＧＢＴ等のトランジスタに限定されない。ＭＯＳＦＥＴ等のトランジスタにおける「ソース」および「ドレイン」も、本明細書における「エミッタ」および「コレクタ」の用語の範囲に含まれ得る。
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
図１は、本発明の一つの実施形態に係る半導体装置１００の一例を示す図である。半導体装置１００は、半導体基板１０、第１電気素子８１および第２電気素子８２を備える。半導体装置１００は、第３電気素子８３を更に備えてもよい。半導体基板１０は、シリコン、炭化シリコンまたは窒化ガリウム等の半導体材料で形成された基板である。
半導体基板１０には、ＩＧＢＴ等の半導体素子が形成されている。図１においては、半導体基板１０の上面の一部と、第１電気素子８１、第２電気素子８２および第３電気素子８３を模式的に示している。半導体基板１０の上面とは、半導体基板１０において対向して設けられた２つの主面の一方を指す。本明細書における半導体基板１０の上面は、Ｘ−Ｙ面と平行な面である。
図１においては、半導体基板１０において半導体素子が形成された活性領域を部分的に示すが、半導体基板１０は、活性領域を囲んでエッジ終端部を有してよい。活性領域は、例えば半導体装置１００を動作させた場合に電流が流れる領域を指す。エッジ終端部は、半導体基板の上面近傍の電界集中を緩和する。エッジ終端部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
半導体基板１０は、第１導電型のドリフト領域１８を有する。図１に示すドリフト領域１８は、半導体基板１０の上面に露出する部分を有するが、ドリフト領域１８は、半導体基板１０の上面に露出していなくともよい。
半導体基板１０の上面には、第１ゲートトレンチ部３０および第２ゲートトレンチ部４０が形成されている。第１ゲートトレンチ部３０および第２ゲートトレンチ部４０は、半導体基板１０の上面から、半導体基板１０の内部まで形成された溝形状を有する。本例の第１ゲートトレンチ部３０および第２ゲートトレンチ部４０は、半導体基板１０の上面において、Ｘ軸方向に伸びる直線部分を有する。半導体基板１０の上面において、第１ゲートトレンチ部３０の１つ以上の直線部分と、第２ゲートトレンチ部４０の１つ以上の直線部分とが、Ｙ軸方向において交互に配置される。図１の例では、第１ゲートトレンチ部３０の直線部分と、第２ゲートトレンチ部４０の直線部分とが１つずつ交互に配置されている。
本明細書では、それぞれのトレンチ部に挟まれた半導体基板１０の領域を、メサ部７０と称する。図１の例では、各メサ部７０において、半導体基板１０の上面にドリフト領域１８が露出している。それぞれのメサ部７０には、第２導電型のベース領域１４および第１導電型のエミッタ領域１２が形成される。
図１の例では、それぞれのメサ部７０において、Ｘ軸方向においてベース領域１４およびエミッタ領域１２が離散的に配置されている。本例では、メサ部７０の上面のうち、ベース領域１４およびエミッタ領域１２が露出していない部分には、ドリフト領域１８が露出している。Ｙ軸方向において隣接するメサ部７０においては、ベース領域１４およびエミッタ領域１２が設けられているＸ軸上の位置が異なっていてよい。一例として、それぞれのメサ部７０においてベース領域１４が設けられるＸ軸上の位置は、隣接するメサ部７０において２つのベース領域１４が設けられるＸ軸上の位置の中央である。それぞれのメサ部７０において、ベース領域１４が設けられるＸ軸方向のピッチは同一であってよい。
ベース領域１４は、メサ部７０において半導体基板１０の上面に露出している。また、ベース領域１４は、第１ゲートトレンチ部３０に接して設けられる。ベース領域１４は、第２ゲートトレンチ部４０にも接していてよい。
エミッタ領域１２は、メサ部７０において半導体基板１０の上面に露出している。エミッタ領域１２は、第１ゲートトレンチ部３０に接して設けられる。本例のエミッタ領域１２は、第２ゲートトレンチ部４０には接していない。本例のエミッタ領域１２は、半導体基板１０の上面において、ベース領域１４および第１ゲートトレンチ部３０に囲まれている。
半導体基板１０の上面には、第１ゲートトレンチ部３０、第２ゲートトレンチ部４０、エミッタ領域１２、ベース領域１４およびドリフト領域１８を覆う層間絶縁膜が形成されている。層間絶縁膜の上には、ゲート電極およびエミッタ電極が設けられる。エミッタ電極は、層間絶縁膜に設けられたコンタクトホール１５を介して、エミッタ領域１２およびベース領域１４と電気的に接続する。ゲート電極も同様に、層間絶縁膜に設けられたコンタクトホールを介して、それぞれのゲートトレンチ部に電気的に接続してよい。
図２は、図１におけるＡ−Ａ断面の一例を示す図である。Ａ−Ａ断面は、Ｙ−Ｚ面と平行であり、且つ、いずれかのエミッタ領域１２を通る面である。本例の半導体基板１０は、Ｎ−型のドリフト領域１８を有する。
半導体基板１０において、半導体基板１０の上面１１とドリフト領域１８との間には、Ｐ−型のベース領域１４が形成される。上述したように、ベース領域１４は、メサ部７０において選択的に形成されてよい。ベース領域１４が形成されていない領域においては、半導体基板１０の上面１１にドリフト領域１８が露出している。当該断面では、ベース領域１４が上面に露出するメサ部７０と、ドリフト領域１８が上面に露出するメサ部７０とが交互に配置されている。
半導体基板１０において、半導体基板１０の上面１１とベース領域１４との間には、Ｎ＋型のエミッタ領域１２が形成されている。エミッタ領域１２の不純物濃度は、ドリフト領域１８の不純物濃度よりも高い。エミッタ領域１２は、ベース領域１４が設けられたメサ部７０において、第１ゲートトレンチ部３０と接しており、且つ、第２ゲートトレンチ部４０とは接していない。
半導体基板１０の上面には、層間絶縁膜２６が形成されている。層間絶縁膜２６は、例えばボロンおよびリンの少なくとも一方がドープされたシリケートガラスである。層間絶縁膜２６には、それぞれのベース領域１４およびエミッタ領域１２を露出させるコンタクトホール１５が設けられる。
層間絶縁膜２６の上には、エミッタ電極５２が形成されている。エミッタ電極５２は、コンタクトホール１５の内部にも充填される。これにより、エミッタ電極５２は、エミッタ領域１２およびベース領域１４と電気的に接続する。なお、ドリフト領域１８は、層間絶縁膜２６により覆われており、エミッタ電極５２とは電気的に接続されていない。
エミッタ電極５２は、金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。エミッタ電極５２は、アルミニウム等で形成された領域の下層にチタンまたはチタン化合物等で形成されたバリアメタルを有してよく、コンタクトホール１５内においてタングステン等で形成されたプラグを有してもよい。
半導体基板１０の下面側において、ドリフト領域１８と、半導体基板１０の下面との間には、Ｐ型のコレクタ領域２２が形成されている。コレクタ領域２２が形成されている場合、半導体装置１００はＩＧＢＴとして動作する。半導体基板１０の下面には、コレクタ電極２４が形成されている。コレクタ電極２４は、金属を含む材料で形成される。例えば、コレクタ電極２４の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。
第１ゲートトレンチ部３０は、半導体基板１０の上面から、ベース領域１４の下端よりも深い位置まで形成される。第１ゲートトレンチ部３０の側壁は、エミッタ領域１２およびベース領域１４と接している。
第１ゲートトレンチ部３０は、トレンチの内壁を覆って形成されたゲート絶縁膜３２と、ゲート絶縁膜３２に囲まれたゲート導電部３４とを有する。ゲート絶縁膜３２は、ゲート導電部３４と、半導体基板１０とを絶縁する。ゲート絶縁膜３２は、例えばトレンチ内壁を酸化または窒化した酸化膜または窒化膜である。ゲート導電部３４は、例えば不純物がドープされたポリシリコンで形成される。
ゲート導電部３４は、Ｚ軸方向において、少なくともベース領域１４と対向する領域を含む。ゲート導電部３４に所定のゲート電圧が印加されることで、ベース領域１４のうち第１ゲートトレンチ部３０に接する界面の表層にチャネルが形成される。
第２ゲートトレンチ部４０は、半導体基板１０の上面から、所定の深さ位置まで形成される。第２ゲートトレンチ部４０は、第１ゲートトレンチ部３０と同一の構造、材料および大きさを有してよい。第２ゲートトレンチ部４０は、トレンチの内壁を覆って形成されたゲート絶縁膜４２と、ゲート絶縁膜４２に囲まれたゲート導電部４４とを有する。
第１電気素子８１は、第１ゲートトレンチ部３０のゲート導電部３４に電気的に接続される。第１電気素子８１は、ゲート導電部３４にゲート電圧を印加する電気経路に設けられる。第２電気素子８２は、第２ゲートトレンチ部４０のゲート導電部４４に電気的に接続される。第２電気素子８２は、ゲート導電部４４にゲート電圧を印加する電気経路に設けられる。第１電気素子８１および第２電気素子８２は、半導体基板１０に設けられてよく、半導体基板１０とは異なる基板に設けられてもよい。
本例の半導体装置１００は、第１電気素子８１および第２電気素子８２に対して共通に設けられる第３電気素子８３を有する。第３電気素子８３は、外部のゲートドライバユニット（ＧＤＵ）に電気的に接続される抵抗であってよい。ゲートドライバユニットは、第１電気素子８１、第２電気素子８２および第３電気素子８３を介して、それぞれのゲートトレンチ部に電圧および電流を印加する。
第１電気素子８１は、第１ゲートトレンチ部３０とＲＣ回路を構成し、所定の時定数を有する。第２電気素子８２は、第２ゲートトレンチ部４０とＲＣ回路を構成し、所定の時定数を有する。一例として、第１電気素子８１および第２電気素子８２は、抵抗およびキャパシタの少なくとも一方を含む。第２電気素子８２と第２ゲートトレンチ部４０とにより構成されるＲＣ回路の時定数は、第１電気素子８１と第１ゲートトレンチ部４０とにより構成されるＲＣ回路の時定数よりも大きい。これにより、半導体装置１００の特性を調整することができる。
一例として、ＩＧＢＴ等のスイッチング素子と、フリーホイールダイオード（ＦＷＤ）等の素子を並列に設けた回路を考える。当該回路は、電力変換回路等において用いられる。当該回路がスイッチング動作すると、ＥＭＣノイズが発生する場合がある。特に、ＦＷＤのアノード／カソード間電圧の時間変化ｄＶａｋ／ｄｔが大きいほど、ＥＭＣノイズは大きくなる。このため、ＥＭＣノイズを小さくしたい場合、ｄＶａｋ／ｄｔを小さくすることが好ましい。ＦＷＤのｄＶａｋ／ｄｔは、電力変換回路の対向アームにおけるスイッチング素子のゲート抵抗Ｒｇを大きくすることで、小さくできる。
一方で、スイッチング素子のゲート抵抗Ｒｇを大きくすると、スイッチング素子のオン損失（Ｅｏｎ）が増大する。つまり、ｄＶａｋ／ｄｔとＥｏｎとは、ゲート抵抗Ｒｇにより調整した場合にトレードオフの関係にある。
一般に、ＩＧＢＴをターンオンすると、コレクタ側からドリフト領域にホールが注入されて伝導度変調し、オン電圧を小さくできる。当該ホールの一部は、ゲートトレンチ部の側壁に蓄えられる。ホールがゲートトレンチ部の側壁近傍に蓄積されると、ゲート／エミッタ間電圧Ｖｇｅが上昇して、ターンオン時におけるコレクタ電流Ｉｃが急速に増大する。コレクタ電流Ｉｃが急速に増大すると、ＦＷＤのｄＶａｋ／ｄｔが大きくなってしまう。
半導体装置１００においては、エミッタ領域１２と接する第１ゲートトレンチ部３０には比較的にＲＣ回路の時定数が小さくなるような第１電気素子８１を接続し、エミッタ領域１２と接しない第２ゲートトレンチ部４０には比較的にＲＣ回路の時定数が大きくなるような第２電気素子８２を接続する。一例として、第１電気素子８１は第１抵抗を有し、第２電気素子８２は第１抵抗よりも抵抗値の大きい第２抵抗を有する。また、第１ゲートトレンチ部３０のトレンチ容量は、第２ゲートトレンチ部４０のトレンチ容量と略同じとする。第２抵抗の抵抗値は、第１抵抗の抵抗値の１０倍以上であってよく、２０倍以上であってもよい。
ＲＣ回路の時定数の違いにより、ターンオン時においては、第２ゲートトレンチ部４０のゲート導電部４４の電位は、第１ゲートトレンチ部３０のゲート導電部３４の電位よりも緩やかに上昇する。このため、第１ゲートトレンチ部３０よりも、第２ゲートトレンチ部４０の側壁近傍にホールが多く蓄積される。しかし、第２ゲートトレンチ部４０にはエミッタ領域１２が接していないので、第２ゲートトレンチ部４０におけるＶｇｅが上昇しても、コレクタ電流Ｉｃに影響を与えない。
従って、半導体装置１００によれば、ホールを蓄積して電子注入促進効果（ＩＥ効果）を生じさせて、オン損失を低減しつつ、コレクタ電流Ｉｃの急峻な変動を抑制できる。このため、ｄＶａｋ／ｄｔとＥｏｎとのトレードオフを改善することができる。なお、第２ゲートトレンチ部４０を用いることで、エミッタ電位を印加するダミートレンチを用いる場合に比べて、ＩＥ効果を高くできる。例えば、ゲート電位の第２ゲートトレンチ部４０を用いることで、ゲート絶縁膜４２を通過してトレンチ内のゲート導電部４４に抜ける正電荷のホールを減らすことができる。
図３は、第１電気素子８１および第２電気素子８２の一例を示す上面図である。図４は、図３におけるＢ−Ｂ断面の一例を示し、図５は、図３におけるＣ−Ｃ断面の一例を示す。図３は、半導体基板１０の上面における、各部材の配置例を示している。本例の第１電気素子８１および第２電気素子８２は、半導体基板１０の上面１１の上方に形成される。
本例の半導体装置１００は、ゲートパッド９４、第１電気経路６１および第２電気経路６２を、半導体基板１０の上方に有する。ゲートパッド９４は、アルミニウム等を含む金属で形成され、ゲート電圧が印加される。ゲートパッド９４は、ワイヤ等を含む配線により、外部のゲートドライバユニットに接続されてよい。
ゲートパッド９４、第１電気経路６１および第２電気経路６２は、層間絶縁膜２６等により、半導体基板１０と絶縁されている。ゲートパッド９４の下方には、接続部９０が配置されてよい。本例の接続部９０は、不純物がドープされたポリシリコンで形成される。ゲートパッド９４と接続部９０との間には、絶縁膜２８が設けられる。絶縁膜にはコンタクトホール９２が形成されており、コンタクトホール９２の内部にもゲートパッド９４が形成される。これにより、ゲートパッド９４と接続部９０とが電気的に接続される。
第１電気経路６１は、ゲートパッド９４と、第１ゲートトレンチ部３０のゲート導電部３４とを電気的に接続する。第１電気経路６１は、第１電気素子８１、接続部６４、金属配線６６および接続部６７を有する。本例の第１電気素子８１は、不純物がドープされたポリシリコンで形成されている。第１電気素子８１と半導体基板１０の上面１１との間には、層間絶縁膜２６が設けられてよい。第１電気素子８１の一方の端部は、接続部９０と接続されている。
第１電気素子８１の他方の端部は、接続部６４と接続される。本例の接続部６４は、不純物がドープされたポリシリコンで形成されている。接続部６４の上方には、金属配線６６の端部が設けられている。金属配線６６は、他の領域よりも幅の大きいパッド部６５を端部に有してよい。パッド部６５は、接続部６４の上方に配置される。
接続部６４とパッド部６５の間には、絶縁膜２８が設けられる。絶縁膜２８にはコンタクトホール６３が形成されており、コンタクトホール６３の内部にもパッド部６５が形成される。これにより、接続部６４とパッド部６５とが電気的に接続される。
金属配線６６は、接続部６４から、第１ゲートトレンチ部３０の上方まで形成される。本例では、複数の第１ゲートトレンチ部３０が、Ｙ軸方向に沿って配列される。それぞれの第１ゲートトレンチ部３０は、半導体基板１０の上面において環状に設けられてよい。一例として金属配線６６は、Ｙ軸方向に伸びて設けられ、複数の第１ゲートトレンチ部３０と接続される。
それぞれの第１ゲートトレンチ部３０と、金属配線６６との間には、接続部６７が設けられる。本例の接続部６７は、不純物がドープされたポリシリコンで形成されている。接続部６７は、層間絶縁膜２６に設けられたコンタクトホールを通って、第１ゲートトレンチ部３０のゲート導電部３４と接続される。接続部６７と、金属配線６６との間には、絶縁膜２８が設けられる。絶縁膜２８にはコンタクトホール６８が形成されており、コンタクトホール６８の内部にも金属配線６６が形成される。これにより、接続部６７と金属配線６６とが電気的に接続される。
第２電気経路６２は、ゲートパッド９４と、第２ゲートトレンチ部４０のゲート導電部４４とを電気的に接続する。第２電気経路６２は、第２電気素子８２、接続部６４、金属配線６６および接続部６７を有する。本例の第２電気素子８２は、不純物がドープされたポリシリコンで形成されている。第２電気素子８２と半導体基板１０の上面１１との間には、層間絶縁膜２６が設けられてよい。第２電気素子８２の一方の端部は、接続部９０と接続されている。
第２電気素子８２の抵抗値は、第１電気素子８１の抵抗値よりも大きい。本例では、接続部９０と接続部６４とを結ぶ直線と垂直なＹ−Ｚ面における断面積が、第２電気素子８２のほうが、第１電気素子８１よりも小さい。つまり第２電気素子８２は、Ｙ軸方向における幅と、Ｚ軸方向における厚みの少なくとも一方が、第１電気素子８１よりも小さい。
第２電気経路６２における、接続部６４、金属配線６６および接続部６７の構造は、第１電気経路６１における接続部６４、金属配線６６および接続部６７と同様である。ただし、接続部６７は、それぞれの第２ゲートトレンチ部４０の上方に設けられる。第２ゲートトレンチ部４０は、半導体基板１０の上面において、直線形状を有してよい。
第２電気素子８２の他方の端部は、接続部６４と接続される。接続部６４の上方には、金属配線６６の端部が設けられている。金属配線６６は、他の領域よりも幅の大きいパッド部６５を端部に有してよい。パッド部６５は、接続部６４の上方に配置される。
接続部６４とパッド部６５の間には、絶縁膜２８が設けられる。絶縁膜２８にはコンタクトホール６３が形成されており、コンタクトホール６３の内部にもパッド部６５が形成される。これにより、接続部６４とパッド部６５とが電気的に接続される。
金属配線６６は、接続部６４から、第２ゲートトレンチ部４０の上方まで形成される。本例では、複数の第２ゲートトレンチ部４０が、Ｙ軸方向に沿って配列される。一例として金属配線６６は、Ｙ軸方向に伸びて設けられ、複数の第２ゲートトレンチ部４０と接続される。
それぞれの第２ゲートトレンチ部４０と、金属配線６６との間には、接続部６７が設けられる。接続部６７は、層間絶縁膜２６に設けられたコンタクトホールを通って、第２ゲートトレンチ部４０のゲート導電部４４と接続される。接続部６７と、金属配線６６との間には、絶縁膜２８が設けられる。絶縁膜２８にはコンタクトホール６８が形成されており、コンタクトホール６８の内部にも金属配線６６が形成される。これにより、接続部６７と金属配線６６とが電気的に接続される。
半導体基板１０には、Ｘ軸方向における各ゲートトレンチ部の端部を囲むように、第２導電型のウェル領域１６が設けられる。これにより、各ゲートトレンチ部の端部における電界集中を緩和できる。また、ウェル領域１６は、ゲートパッド９４、第１電気経路６１および第２電気経路６２の下方にも形成されてよい。
なお、図３に示すように、第１電気経路６１の金属配線６６は、第１ゲートトレンチ部３０の上方に設けられてよい。一方で、第２電気経路６２の金属配線６６は、第２ゲートトレンチ部４０の上方には設けられなくともよい。この場合、第２電気経路６２は、金属配線６６から分岐して、第２ゲートトレンチ部４０の上方まで設けられた分岐配線６９を有する。分岐配線６９は、金属配線６６と同一材料で形成されてよい。
このような配置により、第２電気経路６２と、第１ゲートトレンチ部３０とを容易に絶縁できる。また、分岐配線６９を設けることで、第２電気経路６２の経路長が長くなり抵抗値が上昇するが、第２ゲートトレンチ部４０に接続される経路なので、抵抗値が上昇しても問題が生じない。
図６は、半導体装置１００のターンオン時におけるコレクタ電流Ｉｃ１の波形の一例を示す図である。また図７においては、比較例におけるコレクタ電流Ｉｃ２の波形を示す。比較例では、半導体装置１００における第２電気素子８２を第１電気素子８１に変更して、且つ、第２ゲートトレンチ部４０にもエミッタ領域１２およびベース領域１４が隣接して設けられる。
半導体装置１００においては、第２ゲートトレンチ部４０の近傍により多くのホールが蓄積し、第１ゲートトレンチ部３０の近傍に蓄積するホールが少なくなる。エミッタ領域１２に隣接する第１ゲートトレンチ部３０の近傍に蓄積するホールが、コレクタ電流Ｉｃの変動に影響を与えるので、半導体装置１００においては、ターンオン時におけるコレクタ電流Ｉｃの跳ね上がりを抑制できる。
図７は、半導体装置１００および比較例における、ＦＷＤのｄＶａｋ／ｄｔと、ＩＧＢＴのオン損失（Ｅｏｎ）との関係を示す図である。図７では、半導体装置１００の特性を実線で示し、比較例の特性を点線で示している。本例では、半導体装置１００における第１電気素子８１の抵抗値を３．５Ωとし、第２電気素子８２の抵抗値を１００Ωとした。また、比較例におけるゲート抵抗を３．５Ωとした。
図７に示すように、第２電気素子８２の抵抗値を、第１電気素子８１の抵抗値よりも大きくすることで、ｄＶａｋ／ｄｔと、Ｅｏｎとのトレードオフを改善できている。
図８は、他の実施形態に係る半導体装置２００の一例を示す上面図である。図９は、図８におけるＤ−Ｄ断面を示す図である。半導体装置２００においては、エミッタ領域１２、ベース領域１４およびドリフト領域１８の配置が、半導体装置１００とは異なる。他の構造は、半導体装置１００と同一であってよい。
半導体装置２００においては、第１ゲートトレンチ部３０および第２ゲートトレンチ部４０の両方に、エミッタ領域１２が接している。ただし、第１ゲートトレンチ部３０に接して設けられたエミッタ領域１２は、第２ゲートトレンチ部４０に接して設けられたエミッタ領域１２と比べて、半導体基板１０の上面における面積が大きい。このような構成によっても、コレクタ電流Ｉｃに対する影響が比較的に小さい第２ゲートトレンチ部４０に、比較的にＲＣ回路の時定数が大きくなる第２電気素子８２を接続することで、ｄＶａｋ／ｄｔと、Ｅｏｎとのトレードオフを改善できる。
一例として図８に示すように、それぞれのメサ部７０の、第１ゲートトレンチ部３０に隣接する領域には、エミッタ領域１２がストライプ状に連続して設けられている。一方で、それぞれのメサ部７０の、第２ゲートトレンチ部４０に隣接する領域には、エミッタ領域１２が離散的に設けられている。第２ゲートトレンチ部４０に隣接するエミッタ領域１２の総面積は、第１ゲートトレンチ部３０に隣接するエミッタ領域１２の総面積の半分以下であってよく、１／１０以下であってもよい。
図８および図９に示すように、それぞれのメサ部７０の上面には、ベース領域１４が形成されてよい。本例のドリフト領域１８は、半導体基板１０の上面に露出していない。
なお、半導体装置１００および半導体装置２００は、同一の半導体基板１０に、ＩＧＢＴとＦＷＤが形成されていてもよい。ＦＷＤは、エミッタ電位が印加されるダミートレンチ部を有する。ダミートレンチ部に挟まれるメサ部７０の上面には、ベース領域１４が形成される。
図１０は、他の実施形態に係る半導体装置３００の一例を示す断面図である。本例の半導体装置３００は、半導体モジュールである。半導体装置３００は、電力変換用の半導体モジュールであってよい。半導体装置３００は、インバータ装置、無停電電源装置、パワーコンディショナー、鉄道等の車両、工作機械、および、産業用ロボット等に用いることができるが、半導体装置３００の用途は上記に限定されない。
半導体装置３００は、１つ以上の半導体チップ３２０を搭載している。図１０に示した半導体装置３００は、複数の半導体チップ３２０を搭載している。半導体チップ３２０は、図１から図９に示した半導体装置１００または半導体装置２００と同一の構造を有してよい。半導体装置３００は、インバータ回路の上アーム部および下アーム部を搭載していてよい。それぞれのアーム部に、複数の半導体チップ３２０が含まれてよい。
それぞれの半導体チップ３２０は、樹脂等の絶縁材料で形成されたパッケージ部３１０に収容されている。パッケージ部３１０は、半導体チップ３２０が露出しないように封止している。
半導体チップ３２０は、銅等の導電材料で形成された板状の上側ベース部３１６の上に配置される。上側ベース部３１６は、半導体チップ３２０のいずれかの端子と電気的に接続されてよい。本例の上側ベース部３１６は、半導体チップ３２０のコレクタ電極２４に接続されている。上側ベース部３１６には、主外部接続ピン３４２が接続されている。主外部接続ピン３４２の上側ベース部３１６とは逆側の端部は、パッケージ部３１０の外部に露出している。
上側ベース部３１６は、絶縁基板３１４を挟んで板状の下側ベース部３１２の上に配置される。上側ベース部３１６、絶縁基板３１４および下側ベース部３１２は、パッケージ部３１０に収容されている。ただし、放熱効率を向上させるために、下側ベース部３１２の下面がパッケージ部３１０の下面に露出していてもよい。
半導体装置３００は、パッケージ部３１０に収容され、半導体チップ３２０と対向して配置された配線基板３１８を備える。配線基板３１８は、一例としてプリント基板である。配線基板３１８には、半導体装置３００の外部に設けられた回路と、半導体チップ３２０の端子とを電気的に接続する配線が形成されている。配線基板３１８は、第１ゲートトレンチ部３０に接続される配線と、第２ゲートトレンチ部４０に接続される配線とを含んでよい。
本例の配線基板３１８には、制御外部接続ピン３４１が接続されている。制御外部接続ピン３４１は、配線基板３１８を介して半導体チップ３２０のゲートパッド９４に接続される。制御外部接続ピン３４１の配線基板３１８とは逆側の端部は、パッケージ部３１０の外部に露出している。
なお、図１には制御外部接続ピン３４１および主外部接続ピン３４２を示しているが、半導体装置３００は、より多くの外部接続ピンを有してよい。一例として、配線基板３１８に一方の端部が接続され、他方の端部がパッケージ部３１０の外部に露出する主外部接続ピン３４２を有してもよい。当該主外部接続ピン３４２は、配線基板３１８を介して半導体チップ３２０の主端子に接続される。
半導体装置３００は、パッケージ部３１０に収容された複数の内部接続ピン３３０を備える。内部接続ピン３３０は、半導体チップ３２０と配線基板３１８との間に設けられ、半導体チップ３２０の端子と、配線基板３１８における配線とを電気的に接続する。複数の内部接続ピン３３０は、半導体チップ３２０のエミッタ電極５２に接続されるピンと、半導体チップ３２０のゲートパッド９４に接続されるピンとを含む。
なお、図３から図５に示した例においては、半導体チップに第１電気素子８１および第２電気素子８２が設けられていた。他の例においては、配線基板３１８に第１電気素子８１および第２電気素子８２が設けられてもよい。この場合、多様な第１電気素子８１および第２電気素子８２を容易に設けることができるので、第１電気素子８１と第１ゲートトレンチ部４０とにより構成されるＲＣ回路および第２電気素子８２と第２ゲートトレンチ部４０とにより構成されるＲＣ回路の時定数を容易に調整できる。また、第１ゲートトレンチ部３０に接続される内部接続ピン３３０と、第２ゲートトレンチ部４０に接続される内部接続ピン３３０との抵抗や容量が異なっていてもよい。この場合、内部接続ピン３３０が、第１電気素子８１および第２電気素子８２の少なくとも一部として機能する。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
１０・・・半導体基板、１１・・・上面、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクトホール、１６・・・ウェル領域、１８・・・ドリフト領域、２２・・・コレクタ領域、２４・・・コレクタ電極、２６・・・層間絶縁膜、２８・・・絶縁膜、３０・・・第１ゲートトレンチ部、３２・・・ゲート絶縁膜、３４・・・ゲート導電部、４０・・・第２ゲートトレンチ部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、５２・・・エミッタ電極、６１・・・第１電気経路、６２・・・第２電気経路、６３・・・コンタクトホール、６４・・・接続部、６５・・・パッド部、６６・・・金属配線、６７・・・接続部、６８・・・コンタクトホール、６９・・・分岐配線、７０・・・メサ部、８１・・・第１電気素子、８２・・・第２電気素子、８３・・・第３電気素子、９０・・・接続部、９２・・・コンタクトホール、９４・・・ゲートパッド、１００・・・半導体装置、２００・・・半導体装置、３００・・・半導体装置、３１０・・・パッケージ部、３１２・・・下側ベース部、３１４・・・絶縁基板、３１６・・・上側ベース部、３１８・・・配線基板、３２０・・・半導体チップ、３３０・・・内部接続ピン、３４１・・・制御外部接続ピン、３４２・・・主外部接続ピン

Claims (6)

  1. 第１導電型のドリフト領域を有する半導体基板と、
    前記半導体基板において、前記半導体基板の上面と前記ドリフト領域との間に形成された第２導電型のベース領域と、
    前記半導体基板において、前記半導体基板の上面と前記ベース領域との間に設けられた第１導電型のエミッタ領域と、
    前記半導体基板の上面に形成され、前記エミッタ領域および前記ベース領域と接する第１ゲートトレンチ部と、
    前記半導体基板の上面に形成された第２ゲートトレンチ部と、
    前記第１ゲートトレンチ部と電気的に接続された第１電気素子と、
    前記第２ゲートトレンチ部と電気的に接続された第２電気素子と
    を備え、
    前記第２電気素子と前記第２ゲートトレンチ部とにより構成されるＲＣ回路の時定数が、前記第１電気素子と前記第１ゲートトレンチ部とにより構成されるＲＣ回路の時定数よりも大きい半導体装置。
  2. 前記第１ゲートトレンチ部に接して設けられた前記エミッタ領域は、前記第２ゲートトレンチ部に接する前記エミッタ領域と比べて、前記半導体基板の上面における面積が大きい
    請求項１に記載の半導体装置。
  3. 前記第２ゲートトレンチ部は、前記エミッタ領域に接触していない
    請求項１に記載の半導体装置。
  4. 前記第１電気素子は第１抵抗を有し、
    前記第２電気素子は、前記第１抵抗より抵抗値の大きい第２抵抗を有する
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記半導体基板の上方に形成されたゲートパッドと、
    前記半導体基板の上方に形成され、前記ゲートパッドと前記第１ゲートトレンチ部とを電気的に接続する第１電気経路と、
    前記半導体基板の上方に形成され、前記ゲートパッドと前記第２ゲートトレンチ部とを電気的に接続する第２電気経路と
    を更に備え、
    前記第１電気素子は前記第１電気経路に設けられ、
    前記第２電気素子は前記第２電気経路に設けられる
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記半導体基板を収容するパッケージ部と、
    前記パッケージ部に収容され、前記第１ゲートトレンチ部および前記第２ゲートトレンチ部と電気的に接続する配線が設けられた配線基板と
    を更に備え、
    前記第１電気素子および前記第２電気素子は、前記配線基板に設けられる
    請求項１から４のいずれか一項に記載の半導体装置。
JP2017006254A 2017-01-17 2017-01-17 半導体装置 Active JP6950186B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2017006254A JP6950186B2 (ja) 2017-01-17 2017-01-17 半導体装置
US15/823,614 US10355083B2 (en) 2017-01-17 2017-11-28 Semiconductor device
JP2021094585A JP7295162B2 (ja) 2017-01-17 2021-06-04 半導体装置
JP2023002721A JP2023036996A (ja) 2017-01-17 2023-01-11 半導体装置、半導体モジュールおよび半導体装置のターンオン方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017006254A JP6950186B2 (ja) 2017-01-17 2017-01-17 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021094585A Division JP7295162B2 (ja) 2017-01-17 2021-06-04 半導体装置

Publications (2)

Publication Number Publication Date
JP2018117025A true JP2018117025A (ja) 2018-07-26
JP6950186B2 JP6950186B2 (ja) 2021-10-13

Family

ID=62841023

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2017006254A Active JP6950186B2 (ja) 2017-01-17 2017-01-17 半導体装置
JP2021094585A Active JP7295162B2 (ja) 2017-01-17 2021-06-04 半導体装置
JP2023002721A Pending JP2023036996A (ja) 2017-01-17 2023-01-11 半導体装置、半導体モジュールおよび半導体装置のターンオン方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2021094585A Active JP7295162B2 (ja) 2017-01-17 2021-06-04 半導体装置
JP2023002721A Pending JP2023036996A (ja) 2017-01-17 2023-01-11 半導体装置、半導体モジュールおよび半導体装置のターンオン方法

Country Status (2)

Country Link
US (1) US10355083B2 (ja)
JP (3) JP6950186B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019057702A (ja) * 2017-09-20 2019-04-11 株式会社東芝 半導体装置
JP2021002620A (ja) * 2019-06-24 2021-01-07 富士電機株式会社 半導体装置
JPWO2021161681A1 (ja) * 2020-02-14 2021-08-19
WO2021200543A1 (ja) * 2020-03-30 2021-10-07 住友電気工業株式会社 トランジスタおよび半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06350076A (ja) * 1993-06-14 1994-12-22 Toshiba Corp 半導体装置およびその駆動方法
WO2013046578A1 (ja) * 2011-09-27 2013-04-04 株式会社デンソー 半導体装置
JP2013098415A (ja) * 2011-11-02 2013-05-20 Denso Corp 半導体装置
JP2013239697A (ja) * 2012-04-16 2013-11-28 Fuji Electric Co Ltd 半導体装置
JP2016154218A (ja) * 2014-12-23 2016-08-25 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ トランジスタセルおよびエンハンスメントセルを有する半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3116356B2 (ja) * 1990-01-26 2000-12-11 ソニー株式会社 半導体装置
JPH03235368A (ja) * 1990-02-10 1991-10-21 Toshiba Corp 半導体装置
JP3235368B2 (ja) 1994-10-17 2001-12-04 富士ゼロックス株式会社 レーザドップラー速度測定装置
JP3222355B2 (ja) 1995-05-22 2001-10-29 ダイハツ工業株式会社 エアクリーナ
JP2001168333A (ja) 1999-09-30 2001-06-22 Toshiba Corp トレンチゲート付き半導体装置
JP4706381B2 (ja) 2004-10-22 2011-06-22 株式会社デンソー 半導体装置
JP4857566B2 (ja) 2005-01-27 2012-01-18 富士電機株式会社 絶縁ゲート型半導体装置とその製造方法
JP5251066B2 (ja) * 2007-10-15 2013-07-31 富士電機株式会社 半導体装置
JP5439968B2 (ja) * 2009-06-18 2014-03-12 富士電機株式会社 半導体装置
CN102804385B (zh) 2010-11-30 2016-08-03 富士电机株式会社 半导体器件
JP6064371B2 (ja) * 2012-05-30 2017-01-25 株式会社デンソー 半導体装置
CN105210187B (zh) * 2013-10-04 2017-10-10 富士电机株式会社 半导体装置
JP6369173B2 (ja) * 2014-04-17 2018-08-08 富士電機株式会社 縦型半導体装置およびその製造方法
JP2016058466A (ja) * 2014-09-08 2016-04-21 三菱電機株式会社 炭化珪素半導体装置
DE112016000071T5 (de) * 2015-02-03 2017-03-23 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zu ihrer Herstellung
JP6679892B2 (ja) * 2015-05-15 2020-04-15 富士電機株式会社 半導体装置
JP2016201563A (ja) * 2016-07-26 2016-12-01 ルネサスエレクトロニクス株式会社 狭アクティブセルｉｅ型トレンチゲートｉｇｂｔ
DE102016117264B4 (de) * 2016-09-14 2020-10-08 Infineon Technologies Ag Leistungshalbleiterbauelement mit Steuerbarkeit von dU/dt

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06350076A (ja) * 1993-06-14 1994-12-22 Toshiba Corp 半導体装置およびその駆動方法
WO2013046578A1 (ja) * 2011-09-27 2013-04-04 株式会社デンソー 半導体装置
JP2013098415A (ja) * 2011-11-02 2013-05-20 Denso Corp 半導体装置
JP2013239697A (ja) * 2012-04-16 2013-11-28 Fuji Electric Co Ltd 半導体装置
JP2016154218A (ja) * 2014-12-23 2016-08-25 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ トランジスタセルおよびエンハンスメントセルを有する半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019057702A (ja) * 2017-09-20 2019-04-11 株式会社東芝 半導体装置
JP2021002620A (ja) * 2019-06-24 2021-01-07 富士電機株式会社 半導体装置
US11469316B2 (en) 2019-06-24 2022-10-11 Fuji Electric Co., Ltd. Semiconductor device
JPWO2021161681A1 (ja) * 2020-02-14 2021-08-19
WO2021161681A1 (ja) * 2020-02-14 2021-08-19 富士電機株式会社 半導体回路装置
JP7248189B2 (ja) 2020-02-14 2023-03-29 富士電機株式会社 半導体回路装置
WO2021200543A1 (ja) * 2020-03-30 2021-10-07 住友電気工業株式会社 トランジスタおよび半導体装置

Also Published As

Publication number Publication date
JP7295162B2 (ja) 2023-06-20
US20180204910A1 (en) 2018-07-19
JP2021122076A (ja) 2021-08-26
JP2023036996A (ja) 2023-03-14
JP6950186B2 (ja) 2021-10-13
US10355083B2 (en) 2019-07-16

Similar Documents

Publication Publication Date Title
US11545419B2 (en) Semiconductor package having an additional material with a comparative tracking index (CTI) higher than that of encapsulant resin material formed between two terminals
JP7295162B2 (ja) 半導体装置
JP5413471B2 (ja) 電力用半導体装置
US11171122B2 (en) Semiconductor device
US8373197B2 (en) Circuit device
JP5029078B2 (ja) 電力用半導体装置
US11605613B2 (en) Semiconductor device
US11482479B2 (en) Semiconductor device
WO2015029159A1 (ja) 半導体装置
JP6907931B2 (ja) 半導体モジュール
US11923266B2 (en) Semiconductor module circuit structure
JP6526579B2 (ja) 半導体装置
US11552002B2 (en) Semiconductor device
US10741550B2 (en) Reverse-conducting insulated gate bipolar transistor
US10903149B2 (en) Semiconductor module, electric vehicle, and power control unit
CN111613608A (zh) 用于多芯片功率半导体器件的封装
TW202226485A (zh) 半導體裝置
CN114267738A (zh) 半导体装置
CN110911388B (zh) 半导体装置
US11756863B2 (en) Semiconductor device
JP6884723B2 (ja) 半導体装置
JP6274380B1 (ja) 半導体モジュール
JP2022049656A (ja) 半導体装置
JP2020150031A (ja) 半導体装置
KR20220113142A (ko) 패키지형 전력 반도체 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210406

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210604

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210824

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210906

R150 Certificate of patent or registration of utility model

Ref document number: 6950186

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150