JP2020150031A - 半導体装置 - Google Patents

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Abstract

【課題】アバランシェ耐量を向上させた半導体装置を提供する。【解決手段】半導体装置は、半導体部と、前記半導体部の表面上に選択的に設けられた第１電極と、前記表面側に設けられたトレンチ内に配置された制御電極と、前記表面上に設けられ前記制御電極に接続された制御配線と、を備える。前記制御電極は、前記半導体部の前記表面に沿った第１方向に延在し、前記第１方向における第１端部と、前記第１方向において前記第１端部とは反対側に位置する第２端部と、を有する。前記制御配線は、前記制御電極の前記第１端部に電気的に接続された第１配線部と、前記制御電極の前記第２端部に電気的に接続された第２配線部と、前記第１配線部と前記第２配線部との間に位置し、前記第１方向と交差する第２方向に延在し、前記制御電極と交差する第３配線部と、を含む。前記第３配線部は、前記制御電極と交差する位置において、前記制御電極と電気的に接続される。【選択図】図１

Description

実施形態は、半導体装置に関する。
トレンチゲート構造を有する半導体装置では、ゲート端を高濃度の不純物を含む領域中に設ける構造を有するものが多い。これにより、ゲート端における電界集中を緩和し、静耐圧を大きくすることができる。しかしながら、ターンオフ時のインパクトイオン化に起因した電流が、ドリフト領域中に突き出た高濃度領域に集中し、アバランシェ耐量を低下させる場合がある。
特開２０１８−１７０４５６号公報
実施形態は、アバランシェ耐量を向上させた半導体装置を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層を含む半導体部と、前記半導体部の表面上に選択的に設けられた第１電極と、前記半導体部の前記表面側に設けられたトレンチの内部に配置され、第１絶縁膜を介して前記半導体部から電気的に絶縁された制御電極と、前記半導体部の前記表面上に設けられ、前記制御電極に電気的に接続された制御配線と、を備える。前記半導体部は、第２導電形の第２半導体層と、第１導電形の第３半導体層と、をさらに含む。前記第２半導体層は、前記第１電極と前記第１半導体層との間に位置する第１領域と、前記制御配線と前記第１半導体層との間に位置する第２領域と、を含む。前記第３半導体層は、前記第２半導体層の前記第１領域と前記第１電極との間に選択的に設けられる。前記制御電極は、前記半導体部の前記表面に沿った第１方向に延在し、前記第１絶縁膜を介して前記第１半導体層、前記第２半導体層および前記第３半導体層の少なくとも一部に向き合い、第２絶縁膜を介して前記第１電極から電気的に絶縁される。前記制御電極は、前記第１電極と前記半導体部との間に位置する部分と、前記制御配線と前記半導体部との間に位置する部分と、を含み、前記第１方向に位置する第１端部と、前記第１方向において前記第１端部とは反対側に位置する第２端部と、を有する。前記制御配線は、前記制御電極の前記第１端部に電気的に接続された第１配線部と、前記制御電極の前記第２端部に電気的に接続された第２配線部と、前記第１配線部と前記第２配線部との間に位置し、前記第１方向と交差する第２方向に、前記半導体部の前記表面に沿って延在し、前記第１端部と前記第２端部との間において前記第１方向に延在する一体の前記制御電極と交差する第３配線部と、を含む。前記第２領域は、前記第１半導体層と前記第３配線部との間に位置し、前記第３配線部は、前記制御電極と交差する位置において、前記制御電極と電気的に接続される。
実施形態に係る半導体装置を示す模式平面図である。 実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置を示す別の模式断面図である。 比較例に係る半導体装置を示す模式断面図である。 実施形態の変形例に係る半導体装置を示す模式断面図である。 実施形態の別の変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式平面図である。半導体装置１は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。なお、以下の実施形態は、例示であり、ＩＧＢＴに限定される訳ではない。
半導体装置１は、例えば、半導体部１０と、エミッタ電極２０（第１電極）と、ゲート電極３０と、ゲートパッド４０と、ゲート配線５０と、を備える。半導体部１０は、例えば、シリコンである。エミッタ電極２０、ゲートパッド４０およびゲート配線５０は、半導体部１０の表面上に設けられる。
図１に示すように、エミッタ電極２０は、半導体部１０の表面上に選択的に設けられる。エミッタ電極２０は、例えば、半導体部１０の表面上に複数配置される。エミッタ電極２０は、例えば、Ｘ方向に並べて配置される。
ゲートパッド４０は、例えば、半導体部１０の表面における四隅のうちの１つに配置される。ゲート配線５０は、ゲートパッド４０につながり、エミッタ電極２０を囲むように配置される。ゲート配線５０は、複数のエミッタ電極２０を囲む配線部５０ａと、隣接するエミッタ電極２０の間に配置される配線部５０ｂと、を含む。配線部５０ｂは、配線部５０ａにつながるように設けられる。
ゲート電極３０は、Ｘ方向に延在し、半導体部１０とエミッタ電極２０との間に位置する部分と、半導体部１０とゲート配線５０との間に位置する部分と、を有する。ゲート電極３０は、例えば、第１端部３０ｅａと、第２端部３０ｅｂと、を有する。第２端部３０ｅｂは、Ｘ方向において第１端部３０ｅａの反対側に位置する。
ゲート配線５０の配線部５０ａは、第１配線部５０ａａと、第２配線部５０ａｂと、を含む。第１配線部５０ａａは、ゲート電極３０の第１端部３０ｅａに電気的に接続され、第２配線部５０ａｂは、第２端部３０ｅｂに電気的に接続される。配線部５０ｂ（第３配線部）は、第１配線部５０ａａと第２配線部５０ａｂとの間に位置し、ゲート電極３０と交差する。配線部５０ｂは、ゲート電極３０と交差する位置において、ゲート電極３０に電気的に接続される。第１配線部５０ａａ、第２配線部５０ａｂおよび配線部５０ｂは、それぞれＹ方向に延在する。
図２は、実施形態に係る半導体装置１を示す模式断面図である。図２は、図１中に示すＡ−Ａ線に沿った断面を示す模式図である。図２に示すように、半導体装置１は、半導体部１０の裏面上に設けられたコレクタ電極６０をさらに備える。
半導体部１０は、ｎ形ベース層１３と、ｐ形ベース層１５と、ｎ形エミッタ層１７と、を含む。ｐ形ベース層１５は、例えば、ｎ形ベース層１３とエミッタ電極２０との間に設けられる。ｎ形エミッタ層１７は、ｐ形ベース層１５とエミッタ電極２０との間に選択的に設けられる。ｎ形エミッタ層１７は、ｎ形ベース層１３のｎ形不純物よりも高濃度のｎ形不純物を含む。エミッタ電極２０は、ｐ形ベース層１５およびｎ形エミッタ層１７に電気的に接続される。
ゲート電極３０は、半導体部１０の表面側に設けられたゲートトレンチＧＴの内部に配置される。ゲート電極３０は、半導体部１０とエミッタ電極２０との間に位置し、ゲート絶縁膜３３を介して半導体部１０から電気的に絶縁される。また、ゲート電極３０は、層間絶縁膜３５を介してエミッタ電極２０から電気的に絶縁される。ゲート絶縁膜３３および層間絶縁膜３５は、例えば、シリコン酸化膜である。
ゲートトレンチＧＴは、半導体部１０の表面からｎ形ベース層１３に至る深さを有する。ゲート電極３０は、ゲート絶縁膜３３を介して、ｎ形ベース層１３、ｐ形ベース層１５およびｎ形エミッタ層１７の少なくとも一部に向き合うように設けられる。
半導体部１０は、ｐ形コレクタ層１８と、ｎ形バッファ層１９と、をさらに含む。ｐ形コレクタ層１８は、ｎ形ベース層１３とコレクタ電極６０との間に設けられる。コレクタ電極６０は、例えば、ｐ形コレクタ層１８に接し、ｐ形コレクタ層１８に電気的に接続される。ｎ形バッファ層１９は、ｎ形ベース層１３とｐ形コレクタ層１８との間に設けられる。ｎ形バッファ層１９は、ｎ形ベース層１３のｎ形不純物よりも高濃度のｎ形不純物を含む。
図３（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す別の模式断面図である。図３（ａ）は、図１中に示すＢ−Ｂ線に沿った断面を表す模式図である。図３（ｂ）は、図１中に示すＣ−Ｃ線に沿った断面を表す模式図である。
図３（ａ）に示すように、ｐ形ベース層１５は、第１領域１５ａ、第２領域１５ｂ、第３領域１５ｃおよび第４領域１５ｄを含む。第１領域１５ａは、ｎ形ベース層１３とエミッタ電極２０との間に位置する。第２領域１５ｂは、ｎ形ベース層１３と配線部５０ｂとの間に位置する。第３領域１５ｃは、ｎ形ベース層１３と第１配線部５０ａａとの間に位置する。第４領域１５ｄは、ｎ形ベース層１３と第２配線部５０ａｂとの間に位置する。第２領域１５ｂ、第３領域１５ｃおよび第４領域１５ｄは、エミッタ電極２０に直接接するか、もしくは、第１領域１５ａを介してエミッタ電極２０に電気的に接続される。第１領域１５ａは、例えば、エミッタ電極２０に接する部分に高濃度のｐ形不純物を含むコンタクト領域（図示しない）を含む。
第２領域１５ｂ、第３領域１５ｃおよび第４領域１５ｄは、第１領域１５ａのｐ形不純物よりも高濃度のｐ形不純物を含む。第１領域１５ａは、例えば、１×１０１６ｃｍ−３以上、１×１０１８ｃｍ−３未満の濃度範囲のｐ形不純物を含む。第２領域１５ｂ、第３領域１５ｃおよび第４領域１５ｄは、例えば、１×１０１８ｃｍ−３以上、１×１０２１ｃｍ−３未満の濃度範囲のｐ形不純物を含む。
半導体部１０の表面に垂直な方向（Ｚ方向）における第３領域１５ｃの幅は、第１領域１５ａおよび第２領域１５ｂのＺ方向の幅よりも広い。また、第４領域１５ｄのＺ方向の幅は、第１領域１５ａおよび第２領域１５ｂのそれぞれのＺ方向の幅よりも広い。第２領域１５ｂのＺ方向の幅は、例えば、第１領域１５ａのＺ方向の幅と同じか、もしくは、第１領域１５ａのＺ方向の幅よりも広い。
ゲート配線５０は、例えば、層間絶縁膜３７を介して半導体部１０から電気的に絶縁される。層間絶縁膜３７は、ｐ形ベース層１５の第２領域１５ｂと配線部５０ｂとの間に位置する。層間絶縁膜３７は、ｐ形ベース層１５の第３領域１５ｃと第１配線部５０ａａとの間にも位置し、第４領域１５ｄと第２配線部５０ａｂとの間にも位置する。また、ゲートパッド４０は、図示しない部分において、層間絶縁膜３７を介して半導体部１０から電気的に絶縁される。
図３（ｂ）に示すように、ゲート電極３０は、ゲートトレンチＧＴの内部においてＸ方向に延在する。ゲート電極３０は、ｎ形ベース層１３とエミッタ電極２０との間に位置する部分と、ｎ形ベース層１３と配線部５０ｂとの間に位置する部分と、を含む。また、ゲート電極３０は、第１端部３０ｅａと第２端部３０ｅｂとを含む。第１端部３０ｅａは、ｎ形ベース層１３と第１配線部５０ａａとの間に位置する。第１端部３０ｅａは、ｐ形ベース層１５の第３領域１５ｃ中に位置する。第２端部３０ｅｂは、ｎ形ベース層１３と第２配線部５０ａｂとの間に位置する。第２端部３０ｅｂは、ｐ形ベース層１５の第４領域１５ｄ中に位置する。
第３領域１５ｃおよび第４領域１５ｄは、それぞれゲート電極３０のＺ方向の幅よりも広いＺ方向の幅を有する。第３領域１５ｃおよび第４領域１５ｄは、それぞれＹ方向に延伸する（図１参照）。すなわち、第３領域１５ｃは、複数のゲート電極３０の第１端部３０ｅａの側面および底面を覆うように設けられる。第４領域１５ｄは、複数のゲート電極３０の第２端部３０ｅｂの側面および底面を覆うように設けられる。
第１領域１５ａおよび第２領域１５ｂは、それぞれゲート電極３０のＺ方向の幅よりも狭いＺ方向の幅を有する。第１領域１５ａおよび第２領域１５ｂは、それぞれ複数設けられる。第１領域１５ａは、ゲートトレンチＧＴにより分断され、Ｙ方向に相互に離間して並ぶ。また、第２領域１５ｂは、ゲートトレンチＧＴにより分断され、Ｙ方向に相互に離間して並ぶ。
図３（ｂ）に示すように、第１配線部５０ａａ、第２配線部５０ａｂおよび配線部５０ｂは、コンタクトプラグ５０ｃを介してゲート電極３０に電気的に接続される。コンタクトプラグ５０ｃは、例えば、層間絶縁膜３７を貫いて、ゲート電極３０に達するＺ方向の長さを有する。これらを含むゲート配線５０は、所謂、ダマシン配線であり、例えば、タングステンなどを含む。
図４（ａ）および（ｂ）は、比較例に係る半導体装置２を示す模式断面図である。図４（ａ）は、図１中に示すＢ−Ｂ線に沿った断面に対応する断面を表す模式図である。図４（ｂ）は、図１中に示すＣ−Ｃ線に沿った断面に対応する断面を表す模式図である。
図４（ａ）に示すように、半導体部１０は、ｎ形ベース層１３と、ｐ形ベース層２５と、を含む。ｐ形ベース層２５は、第１領域２５ａおよび第２領域２５ｂを含む。第１領域２５ａは、ｎ形ベース層１３とエミッタ電極２０との間に位置する。第２領域２５ｂは、ｎ形ベース層１３と第１配線部５０ａａとの間、ｎ形ベース層１３と第２配線部５０ａｂとの間、および、ｎ形ベース層１３と配線部５０ｂとの間、にそれぞれ位置する。第２領域２５ｂは、第１領域２５ａのｐ形不純物よりも高濃度のｐ形不純物を含む。また、第２領域２５ｂのＺ方向の幅は、第１領域１５ａのＺ方向における幅よりも広い。
図４（ｂ）に示すように、半導体装置２は、Ｘ方向に並んだ複数のゲート電極７０を備える。ゲート電極７０は、それぞれ、ｎ形ベース層１３とエミッタ電極２０との間に位置する。ゲート電極７０の端部は、ｎ形ベース層１３と第１配線部５０ａａとの間、ｎ形ベース層１３と第２配線部５０ａｂとの間、および、ｎ形ベース層１３と配線部５０ｂとの間、にそれぞれ位置する。ゲート電極７０の端部は、それぞれｐ形ベース層２５の第２領域２５ｂ中に位置する。
第２領域２５ｂは、ゲート電極７０のＺ方向の幅よりも広いＺ方向の幅を有する。したがって、ゲート電極７０の端部は、第２領域２５ｂに覆われる。これにより、ゲート電極７０の端部における電界集中を緩和し、半導体装置２のオフ時における静耐圧を上昇させることができる。
しかしながら、半導体装置２をターンオフさせる過程において、ｎ形ベース層１３中の空間電荷（正孔）は、ｐ形ベース層２５の第２領域２５ｂを介してエミッタ電極２０へ排出される。第２領域２５ｂは、エミッタ電極２０に直接接するか、もしくは、第１領域２５ａを介してエミッタ電極２０に電気的に接続される。第２領域２５ｂは、第１領域２５ａよりも高濃度のｐ形不純物を含み、ｎ形ベース層１３中に突出する形状を有し、第２領域２５ｂは、第１領域２５ａと比べて電界集中が生じ易い。このため、ターンオフ時におけるアバランシェ電流が第２領域２５ｂに集中し、半導体装置２のアバランシェ耐量を低下させる。
これに対し、半導体装置１では、ゲート電極３０は、Ｘ方向に連続して延在し、その第１端部３０ｅａおよび第２端部３０ｅｂは、ｐ形ベース層１５の第３領域１５ｃおよび第４領域１５ｄの中にそれぞれ位置する。
第３領域１５ｃおよび第４領域１５ｄは、第１領域１５ａよりも高濃度のｐ形不純物を含み、ｎ形ベース層１３中に突出する形状を有するが、第３領域１５ｃおよび第４領域１５ｄは、ｐ形ベース層１５およびゲート電極３０を含む活性領域と、その周辺の終端領域との境界に位置する。このため、終端領域にガードリングやリサーフ構造などの電界緩和構造を設けることにより、第３領域１５ｃおよび第４領域１５ｄに流入するａバランシェ電流を抑制することが可能である。
さらに、半導体装置１では、第２領域１５ｂは、ゲート電極３０のＺ方向の幅よりも狭いＺ方向の幅を有するように設けられる。これにより、ｎ形ベース層１３と第２領域１５ｂとの間のｐｎ接合における電界が低減され、アバランシェ電流を抑制することができる。
このように、本実施形態に係る半導体装置１では、オフ時の静耐圧を向上させると共に、ターンオフ時におけるアバランシェ耐量を向上させることができる。
図５（ａ）および（ｂ）は、実施形態の変形例に係る半導体装置３および４を示す模式断面図である。半導体装置３および４は、共に、第１領域１５ａ、第２領域１５ｂ、第３領域１５ｃおよび第４領域１５ｄを含むｐ形ベース層１５を有する。また、半導体装置３および４は、図３（ｂ）に示す構成のゲート電極３０を備える。
図５（ａ）に示すように、半導体装置３の半導体部１０は、ｎ形バリア層１４をさらに含む。ｎ形バリア層１４は、ｎ形ベース層１３とｐ形ベース層１５の第１領域１５ａとの間に設けられる。ｎ形バリア層１４は、例えば、ｎ形ベース層１３のｎ形不純物よりも高濃度のｎ形不純物を含む。また、ｎ形バリア層１４は、例えば、ｎ形エミッタ層１７（図２参照）のｎ形不純物よりも低濃度のｎ形不純物を含む。
半導体装置３では、ｎ形バリア層１４を設けることにより、第１領域１５ａとｎ形バリア層１４との界面で正孔に対する障壁が生じる。これにより、ｎ形ベース層１３におけるキャリア蓄積効果を高め、オン抵抗を低減することが可能となる。
図５（ｂ）に示すように、半導体装置４のｐ形コレクタ層１８は、第１コレクタ領域１８ａと、第２コレクタ領域１８ｂと、を含む。第１コレクタ領域１８ａは、エミッタ電極２０とコレクタ電極６０との間に位置する。第２コレクタ領域１８ｂは、ゲート配線５０とコレクタ電極６０との間に位置する。また、第１コレクタ領域１８ａは、ｎ形ベース層１３を挟んで、ｐ形ベース層１５の第１領域１５ａの下方に位置する。第２コレクタ領域１８ｂは、ｎ形ベース層１３を挟んで、ｐ形ベース層１５の第２領域１５ｂの下方に位置する。また、第２コレクタ領域１８ｂは、ｎ形ベース層１３を挟んで、ｐ形ベース層１５の第３領域１５ｃおよび第４領域１５ｄの下方に位置しても良い。
第２コレクタ領域１８ｂは、第１コレクタ領域１８ａのｐ形不純物よりも低濃度のｐ形不純物を含む。このため、半導体装置４のオン時における第２コレクタ領域１８ｂからｎ形ベース層１３への正孔注入を抑制できる。その結果、半導体装置４のターンオフ時における正孔の排出量が低減され、アバランシェ電流を抑制することができる。これにより、半導体装置４のアバランシェ耐量を向上させることができる。
図６は、実施形態の別の変形例に係る半導体装置５を示す模式断面図である。半導体装置５は、第１領域１５ａ、第２領域１５ｂ、第３領域１５ｃおよび第４領域１５ｄを含むｐ形ベース層１５を有する。また、半導体装置５は、図３（ｂ）に示す構成のゲート電極３０を備える。
図６に示すように、半導体装置５の半導体部１０は、ｎ形バッファ層１９とコレクタ電極６０との間に配置された、ｎ形逆導通層１６およびｐ形コレクタ層１８を含む。ｐ形コレクタ層１８は、エミッタ電極２０とコレクタ電極６０との間に位置する。ｎ形逆導通層１６は、ゲート配線５０の配線部５０ｂとコレクタ電極６０との間に位置する。また、ｐ形コレクタ層１８は、ｎ形ベース層１３を挟んで、ｐ形ベース層１５の第１領域１５ａの下方に位置する。ｎ形逆導通層１６は、ｎ形ベース層１３を挟んで、ｐ形ベース層１５の第２領域１５ｂの下方に位置する。
ｎ形逆導通層１６は、例えば、ｎ形不純物であるリン（Ｐ）を選択的にイオン注入することにより形成される。ｐ形コレクタ層１８は、例えば、ｐ形不純物であるボロン（Ｂ）を選択的にイオン注入することにより形成される。また、ｎ形逆導通層１６となる領域には、ｎ形不純物を導入しなくても良い。すなわち、ｎ形逆導通層１６は、ベースとなるシリコンウェーハと同じ不純物濃度を有するように形成されても良い。ｎ形逆導通層１６は、例えば、ｎ形ベース層１３のｎ形不純物と略同一の濃度のｎ形不純物を含む。
この例では、ｎ形逆導通層１６を設けることにより、半導体装置５のターンオフ特性を向上させることができる。また、半導体装置５を用いる電力制御機器の回路構成を簡略化することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４、５…半導体装置、 １０…半導体部、 １３…ｎ形ベース層、 １４…ｎ形バリア層、 １５、２５…ｐ形ベース層、 １５ａ、２５ａ…第１領域、 １５ｂ、２５ｂ…第２領域、 １５ｃ…第３領域、 １５ｄ…第４領域、 １６…ｎ形逆導通層、 １７…ｎ形エミッタ層、 １８…ｐ形コレクタ層、 １８ａ…第１コレクタ領域、 １８ｂ…第２コレクタ領域、 １９…ｎ形バッファ層、 ２０…エミッタ電極、 ３０、７０…ゲート電極、 ３０ｅａ…第１端部、 ３０ｅｂ…第２端部、 ３３…ゲート絶縁膜、 ３５、３７…層間絶縁膜、 ４０…ゲートパッド、 ５０…ゲート配線、 ５０ａ、５０ｂ…配線部、 ５０ａａ…第１配線部、 ５０ａｂ…第２配線部、 ５０ｃ…コンタクトプラグ、 ６０…コレクタ電極、 ＧＴ…ゲートトレンチ

Claims (7)

  1. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部の表面上に選択的に設けられた第１電極と、
    前記半導体部の前記表面側に設けられたトレンチの内部に配置され、第１絶縁膜を介して前記半導体部から電気的に絶縁された制御電極と、
    前記半導体部の前記表面上に設けられ、前記制御電極に電気的に接続された制御配線と、
    を備え、
    前記半導体部は、前記第１電極と前記第１半導体層との間に位置する第１領域と、前記制御配線と前記第１半導体層との間に位置する第２領域と、を含む第２導電形の第２半導体層と、前記第２半導体層の前記第１領域と前記第１電極との間に選択的に設けられた第１導電形の第３半導体層と、をさらに含み、
    前記制御電極は、前記半導体部の前記表面に沿った第１方向に延在し、前記第１絶縁膜を介して前記第１半導体層、前記第２半導体層および前記第３半導体層の少なくとも一部に向き合い、第２絶縁膜を介して前記第１電極から電気的に絶縁され、前記第１電極と前記半導体部との間に位置する部分と、前記制御配線と前記半導体部との間に位置する部分と、を含み、前記第１方向に位置する第１端部と、前記第１方向において前記第１端部とは反対側に位置する第２端部と、を有し、
    前記制御配線は、前記制御電極の前記第１端部に電気的に接続された第１配線部と、前記制御電極の前記第２端部に電気的に接続された第２配線部と、前記第１配線部と前記第２配線部との間に位置し、前記第１方向と交差する第２方向に、前記半導体部の前記表面に沿って延在し、前記第１端部と前記第２端部との間において前記第１方向に延在する一体の前記制御電極と交差する第３配線部と、を含み、
    前記第２領域は、前記第１半導体層と前記第３配線部との間に位置し、
    前記第３配線部は、前記制御電極と交差する位置において、前記制御電極と電気的に接続された半導体装置。
  2. 前記第１配線部および前記第２配線部は、前記第２方向に延在する請求項１記載の半導体装置。
  3. 前記第２半導体層の第２領域は、前記第１領域の第２導電形不純物よりも高濃度の第２導電形不純物濃度を含む請求項１または２に記載の半導体装置。
  4. 前記第２半導体層は、第３領域および第４領域をさらに含み、
    前記第３領域は、前記第１半導体層と前記第１配線部との間に位置し、前記第４領域は、前記第１半導体層と前記第２配線部との間に位置し、
    前記第３領域は、前記半導体部の前記表面に直交する第３方向において、前記制御電極の幅よりも広い幅を有し、
    前記制御電極の前記第１端部は、前記第３領域の中に位置し、
    前記第４領域は、前記第３方向において、前記制御電極の前記幅よりも広い幅を有し、
    前記制御電極の前記第２端部は、前記第４領域の中に位置する請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第２領域は、前記第３方向において、前記制御電極の前記幅よりも狭い幅を有する請求項４記載の半導体装置。
  6. 前記制御配線の前記第３配線部は、第３絶縁膜を介して前記制御電極上に設けられ、前記第３絶縁膜を貫くコンタクトプラグを介して前記制御電極に電気的に接続される請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記半導体部の裏面上に設けられた第２電極と、
    前記第１半導体層と前記第２電極との間に設けられた第２導電形の第４半導体層と、
    をさらに備えた請求項１〜６のいずれか１つに記載の半導体装置。
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