JP2021150528A - 半導体装置およびその制御方法 - Google Patents

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Abstract

【課題】リカバリ損失を低減できる半導体装置およびその制御方法を提供する。【解決手段】半導体装置は、半導体部と、前記半導体部の裏面上に設けられた第１電極と、前記半導体部の表面上に設けられた第２電極と、前記半導体部と前記第２電極との間に設けられた制御電極と、を備える。前記制御電極は、前記半導体部に設けられたトレンチの内部に配置され、前記半導体部から第１絶縁膜により電気的に絶縁される。前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、第２導電形の第３層と、を含む。前記第１層は、前記第１電極と前記第２電極との間に延在する。前記第２層は、前記第１層と前記第２電極との間に設けられ、前記第２電極に接続される。前記第３層は、前記第１層と前記第２電極との間に設けられ、前記第２層と前記第１絶縁膜とに接する。【選択図】図１

Description

実施形態は、半導体装置およびその制御方法に関する。
電力用半導体装置には、スイッチング損失を低減することが求められる。例えば、ＩＧＢＴ（Insulated Gate Biplar Transistor）と共に電力変換回路を構成するダイオードには、オン状態からオフ状態に移行する過程におけるリカバリ損失を低減することが求められる。
特開２０１５−０９３４１号公報
実施形態は、リカバリ損失を低減できる半導体装置およびその制御方法を提供する。
実施形態に係る半導体装置は、半導体部と、前記半導体部の裏面上に設けられた第１電極と、前記半導体部の表面上に設けられた第２電極と、前記半導体部と前記第２電極との間に設けられた制御電極と、を備える。前記制御電極は、前記半導体部に設けられたトレンチの内部に配置され、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第２電極から第２絶縁膜により電気的に絶縁される。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第２導電形の第３半導体層と、を含む。前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記制御電極は、前記半導体部の前記表面側から前記第１半導体層中に延在する。前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第２電極に接続される。前記第３半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第２半導体層と前記第１絶縁膜とに接する。前記第３半導体層は、前記第２電極に電気的に接続され、前記第２半導体層の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。
実施形態に係る半導体装置を模式的に示す斜視図である。 実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置の動作を示す模式断面図である。 実施形態の変形例に係る半導体装置を示す模式断面図である。 実施形態の別の変形例に係る半導体装置を示す模式図である。 第２実施形態に係る半導体装置を模式的に示す斜視図である。 第２実施形態の変形例に係る半導体装置を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
（第１実施形態）
図１は、実施形態に係る半導体装置１を模式的に示す斜視図である。半導体装置１は、例えば、ダイオードであり、トレンチゲート構造を有する。なお、図１に示すトレンチゲート構造は例示であり、これに限定される訳ではない。例えば、アノード電極とゲート電極とを電気的に接続した構成でも良い。
半導体装置１は、半導体部１０（図２（ａ）参照）と、制御電極２０と、を備える。半導体部１０は、ｎ形半導体層１１と、ｐ形半導体層１３と、ｐ形半導体層１５と、を含む。半導体部１０は、例えば、シリコンである。
制御電極２０は、半導体部１０に設けられたゲートトレンチＧＴの内部に配置される。制御電極２０は、半導体部１０の表面側からｎ形半導体層１１中に延在する。制御電極２０は、絶縁膜２３により半導体部１０から電気的に絶縁される。制御電極２０の上端は、例えば、絶縁膜２５に覆われる。制御電極２０は、例えば、導電性を有するポリシリコンである。絶縁膜２３および絶縁膜２５は、例えば、シリコン酸化膜である。
制御電極２０は、複数設けられる。ｐ形半導体層１３は、複数の制御電極２０のうちの隣り合う２つの制御電極２０の間において、ｎ形半導体層１１の上に設けられる。ｐ形半導体層１３は、半導体部１０の表面側にｐ形不純物、例えば、ボロン（Ｂ）をイオン注入することにより形成される。
ｐ形半導体層１５は、ｎ形半導体層１１の上に設けられ、ｐ形半導体層１３と制御電極２０との間に位置する。ｐ形半導体層１５は、絶縁膜２３に接する。また、ｐ形半導体層１５は、絶縁膜２３を介して制御電極２０の向き合うように設けられる。ｐ形半導体層１５は、ｐ形半導体層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。
ｐ形半導体層１５は、ゲートトレンチＧＴの内壁にｐ形不純物、例えば、ボロン（Ｂ）をイオン注入し、活性化させることにより形成される。例えば、半導体部１０の表面に対する入射角を制御することにより、ゲートトレンチＧＴの上部にｐ形不純物をイオン注入することができる。
図１に示すように、ｐ形半導体層１３の下端は、例えば、Ｚ方向において、ｎ形半導体層１１とｐ形半導体層１５との境界と略同一のレベルに位置する。また、ｐ形半導体層１３の下端は、例えば、Ｚ方向において、ｎ形半導体層１１とｐ形半導体層１５との境界よりも下のレベルに位置しても良い。すなわち、ｐ形半導体層１３は、ｐ形半導体層１５を介して絶縁膜２３に向き合うように設けられる。ｐ形半導体層１５は、例えば、ｐ形半導体層１３から制御電極２０に向かう方向（Ｘ方向）において、ｐ形半導体層１３の幅よりも狭い幅を有する。また、ｐ形半導体層１５は、絶縁膜２３に沿ったＺ方向の長さよりもＸ方向の幅が狭くなるように設けられる。
さらに、ｐ形半導体層１３の下端は、例えば、Ｚ方向において、ｎ形半導体層１１とｐ形半導体層１５との境界よりも上のレベルに位置する場合もある。ｐ形半導体層１３は、例えば、ｎ形半導体層１１の近傍に位置する部分を除いて、ｐ形半導体層１５を介して絶縁膜２３に向き合うように設けられる。
図２（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式断面図である。図２（ａ）は、Ｘ−Ｚ平面に平行な断面を示す模式図である。図２（ｂ）は、図２（ａ）中に示すＡ−Ａ線に沿った断面図である。
図２（ａ）に示すように、半導体部１０は、第１電極３０と第２電極４０との間に設けられる。第１電極３０は、例えば、カソード電極であり、半導体部１０の裏面上に設けられる。第２電極４０は、例えば、アノード電極であり、半導体部１０の表面上に設けられる。第１電極３０および第２電極４０は、例えば、チタニウム（Ｔｉ）およびアルミニウム（Ａｌ）を含む金属層である。
制御電極２０は、ゲート絶縁膜（絶縁膜２３）により半導体部１０から電気的に絶縁される。また、制御電極２０は、絶縁膜２５により第２電極４０から電気的に絶縁される。
第２電極４０は、ｐ形半導体層１３およびｐ形半導体層１５に接続される。第２電極４０は、ｐ形半導体層１３に、例えば、ショットキ接続される。また、第２電極４０は、ｐ形半導体層１５に、例えば、オーミック接続される。
半導体部１０は、ｎ形半導体層１７をさらに含む。ｎ形半導体層１７は、ｎ形半導体層１１と第１電極３０との間に設けられる。第１電極３０は、ｎ形半導体層１７に電気的に接続される。ｎ形半導体層１７は、ｎ形半導体層１１のｎ形不純物の濃度よりも高濃度のｎ形不純物を含む。
図２（ｂ）に示すように、制御電極２０は、半導体部１０の表面１０Ｆに沿って、例えば、Ｙ方向に延在し、ゲート配線５０に電気的に接続される。ゲート配線５０は、例えば、接続部５０ｃを有する。接続部５０ｃは、絶縁膜２５に設けられたコンタクトホール内に延在し、制御電極２０に接続される。ゲート配線５０は、例えば、図示しないゲートパッドに接続される。また、制御電極２０は、この例に限定される訳ではなく、例えば、ゲート配線５０およびゲートパッドを設けないで、第２電極４０（アノード電極）に電気的に接続される形態でも良い。
図３（ａ）および（ｂ）は、実施形態に係る半導体装置１の動作を示す模式断面図である。図３（ａ）は、第１電極３０の電位が第２電極４０の電位よりも低い場合（オン状態）におけるキャリア（電子および正孔）の流れを示している。図３（ｂ）は、第１電極３０の電位が第２電極４０の電位よりも高くバイアスされた時（オン状態からオフ状態へのリカバリ時）のキャリアの流れを示している。
図３（ａ）に示すように、第１電極３０からｎ形半導体層１７を介してｎ形半導体層１１に電子が注入される。これに対応して、第２電極４０からｐ形半導体層１３およびｐ形半導体層１５を介してｎ形半導体層１１に正孔が注入される。
この例では、ｐ形半導体層１３と第２電極４０との界面にショットキバリアが介在するため、第２電極４０からｐ形半導体層１３への正孔の注入が抑制される。このため、第２電極４０からｐ形半導体層１５へ注入された正孔が、主としてｎ形半導体層１１へ注入される。
このように、第２電極４０からｎ形半導体層１１へ注入される正孔の量が減少するため、第１電極３０からｎ形半導体層１１へ注入される電子の量も減少する。これにより、オン状態におけるｎ形半導体層１１中の第２電極４０側のアノード領域および第１電極３０側のカソード領域におけるキャリア密度を抑制することができる。
図３（ｂ）に示すリカバリ時には、制御電極２０と第２電極４０との間にマイナスの制御電圧、例えば、マイナス１５Ｖが印加される。これにより、ｎ形半導体層１１と絶縁膜２３との間にｐ形反転層ＰＩＶが誘起される。
図３（ｂ）に示すように、ｎ形半導体層１１中の電子は、ｎ形半導体層１７を介して第１電極３０に排出される。また、ｎ形半導体層１１中の正孔は、主にｐ形反転層ＰＩＶおよびｐ形半導体層１５を介して第２電極４０に排出される。
この例では、ｐ形反転層ＰＩＶを誘起することにより、ｎ形半導体層１１から第２電極４０に至る正孔の排出経路が形成され、正孔の排出を促進することができる。半導体装置１では、オン状態において、ｎ形半導体層１１中のキャリア密度を抑制し、リカバリ時に、ｐ形反転層ＰＩＶにより正孔の排出を促進する。これにより、リカバリ時間を短縮し、リカバリ損失を低減できる。
さらに、正孔の排出経路が、ｎ形半導体層１１と絶縁膜２３との界面近傍に形成される。これにより、例えば、制御電極２０の下端近傍の電界集中に起因したアバランシェ現象により生じる正孔を、第２電極４０へスムーズに排出できる。すなわち、半導体装置１の破壊耐量を向上させ、リカバリ時における安全動作領域を広げることができる。
図４（ａ）および（ｂ）は、実施形態の変形例に係る半導体装置２ａおよび２ｂを示す模式断面図である。半導体装置２は、ＩＧＢＴとダイオードとを一体化した構造を有する。
図４（ａ）に示すように、半導体装置２ａは、ダイオード領域と、ＩＧＢＴ領域と、を含む。半導体装置２は、ダイオード領域に設けられた制御電極２０と、ＩＧＢＴ領域に設けられた制御電極６０と、第３電極７０と、を備える。
制御電極２０は、半導体部１０と第２電極４０との間において、半導体部１０に設けられたゲートトレンチＧＴ１の内部に配置される。
制御電極６０は、半導体部１０と第２電極４０との間において、半導体部１０の設けられたゲートトレンチＧＴ２の内部に配置される。制御電極６０は、絶縁膜６３により半導体部１０から電気的に絶縁される。また、制御電極６０は、絶縁膜６５により第２電極４０から電気的に絶縁される。
第３電極７０は、ＩＧＢＴ領域の端に設けられる。第３電極７０は、半導体部１０と第２電極４０との間において、半導体部１０に設けられたトレンチＥＴの内部に配置される。第３電極７０は、絶縁膜７３により半導体部１０から電気的に絶縁される。第３電極７０は、第２電極４０に電気的に接続される。
半導体部１０は、ダイオード領域において、ｎ形半導体層１１と、ｐ形半導体層１３と、ｐ形半導体層１５と、ｎ形半導体層１７と、を含む。ｐ形半導体層１３、ｐ形半導体層１５およびｎ形半導体層１７は、図１に示す半導体装置１と同じように配置される。
半導体部１０は、ＩＧＢＴ領域において、ｐ形半導体層３１と、ｐ形半導体層４３と、ｎ形半導体層４５と、ｐ形半導体層４７と、をさらに含む。
ｐ形半導体層３１は、ｎ形半導体層１１と第２電極４０との間に設けられる。ｐ形半導体層３１は、例えば、ｐ形コレクタ層であり、第１電極３０に電気的に接続される。
ｐ形半導体層４３は、ｎ形半導体層１１と第２電極４０との間に設けられる。ｐ形半導体層４３は、例えば、ｐ形ベース層である。
ｎ形半導体層４５は、ｐ形半導体層４３と第２電極４０との間に選択的に設けられる。ｎ形半導体層４５は、絶縁膜６３に接する位置に設けられる。ｎ形半導体層４５は、ｎ形半導体層１１のｎ形不純物の濃度よりも高濃度のｎ形不純物を含む。
ｐ形半導体層４７は、ｐ形半導体層４３と第２電極４０との間に選択的に設けられる。ｐ形半導体層４７は、ｐ形半導体層４３のｐ形不純物の濃度よりも高濃度のｐ形不純物を含む。
第２電極４０は、例えば、ｎ形半導体層４５およびｐ形半導体層４７に接し、且つ、電気的に接続される。
半導体部１０は、ｐ形半導体層７１をさらに備える。ｐ形半導体層７１は、ダイオード領域とＩＧＢＴ領域との間の中間領域に設けられる。ｐ半導体層７１は、ｎ形半導体層１１と第２電極４０との間に設けられる。ｐ形半導体層７１は、ダイオード領域の端に位置する制御電極２０と、ＩＧＢＴ領域の端に位置する第３電極７０との間に位置する。
図４（ｂ）に示す半導体装置２ｂは、ｎ形半導体層３３をさらに含む。ｎ形半導体層３３は、ｎ形半導体層１１とｐ形半導体層３１との間、および、ｎ形半導体層１１とｎ形半導体層１７との間に設けられる。ｎ形半導体層３３は、例えば、ｎ形バッファ層であり、ｎ形半導体層１１のｎ形不純物の濃度よりも高濃度のｎ形不純物を含む。また、ｎ形半導体層３３は、例えば、ｎ形半導体層１７のｎ形不純物よりも低濃度のｎ形不純物を含む。
半導体装置２ａおよび２ｂは、第１電極３０が第２電極４０の電位よりも高い電位にバイアスされた状態で、ＩＧＢＴとして動作する。一方、第１電極３０が第２電極４０の電位よりも低い電位にバイアスされた状態では、所謂、還流ダイオードとして動作する。
半導体装置２ａおよび２ｂでは、第２電極４０に接したｐ形半導体層１３およびｐ形半導体層１５を有することにより、ダイオードモードからＩＧＢＴモードへのリカバリ過程におけるスイッチング損失（すなわち、リカバリ損失）を低減することができる。また、制御電極２０を適宜制御することにより、リカバリ損失をさらに低減すると共に、リカバリ過程における破壊耐量を向上させることができる。
図５（ａ）および（ｂ）は、実施形態の別の変形例に係る半導体装置３を示す模式図である。図５（ａ）は、半導体装置３を示す斜視図である。図５（ｂ）は、半導体装置３のＸ−Ｚ平面に平行な断面を示す模式図である。
図５（ａ）に示すように、半導体装置３においても、ｐ形半導体層１３およびｐ形半導体層１５が、隣り合う制御電極２０の間に設けられる。また、ｐ形半導体層１３およびｐ形半導体層１５は、ｎ形半導体層１１上に設けられる。ｐ形半導体層１３は、複数のコンタクト部１３ｃを含む。また、ｐ形半導体層１５は、コンタクト部１５ｃを含む。
ｐ形半導体層１３のコンタクト部１３ｃは、制御電極２０の延在方向（例えば、Ｙ方向）に並ぶ。ｐ形半導体層１５のコンタクト部１５ｃは、隣り合うコンタクト部１３ｃの間に設けられる。
図５（ａ）中に示す破線で囲まれたコンタクト領域ＣＲでは、第２電極４０がｐ形半導体層１３およびｐ形半導体層１５に接する。すなわち、第２電極４０は、複数のコンタクト部１３ｃを介してｐ形半導体層１３に接続され、コンタクト部１５ｃを介してｐ形半導体層１５に接続される。
図５（ａ）に示すように、半導体部１０の表面からｐ形半導体層１３とコンタクト部１５ｃの境界までのＺ方向の深さは、半導体部１０の表面からｎ形半導体層１１とｐ形半導体層１３との境界までのＺ方向の深さよりも浅い。
図５（ｂ）に示すように、第２電極４０は、絶縁膜２５に設けられたコンタクトホール中に延在する接続部４０ｃを介して、ｐ形半導体層１３およびｐ形半導体層１５に接続される。
例えば、ｐ形半導体層１５のＸ方向の幅が狭い場合、接続部４０ｃをｐ形半導体層１５に接続することは難しくなる。この例では、ｐ形半導体層１５にコンタクト部１５ｃを設け、接続部４０ｃをコンタクト部１５ｃに接続することにより、ｐ形半導体層１５と第２電極４０との間の電気的な接続が容易になる。
なお、実施形態は、図５に示すコンタクト領域ＣＲに限定される訳ではなく、例えば、ｐ形半導体層１５のコンタクト部１３ｃと絶縁膜２３との間に位置する部分にも第２電極４０が接するように、コンタクト領域ＣＲのＸ方向の幅を広げても良い。
（第２実施形態）
図６は、第２実施形態に係る半導体装置４を模式的に示す斜視図である。
図６に示すように、隣り合う制御電極２０の間において、ｐ形半導体層１３は、ｎ形半導体層１１上に設けられる。
ｐ形半導体層１５は、絶縁膜２３に沿って延在し、制御電極２０の側面および底面に対向するように設けられる。ｐ形半導体層１５は、ｐ形半導体層１３と絶縁膜２３との間に延在する部分と、ｎ形半導体層１１と絶縁膜２３との間に延在する部分を含む。
ｐ形半導体層１５は、ｐ形半導体層１３のｐ形不純物の濃度よりも高濃度のｐ形不純物を含む。第２電極４０は、例えば、ｐ形半導体層１５にオーミック接続される（図２（ａ）参照）。また、第２電極４０は、例えば、ｐ形半導体層１３にショットキ接続される。
この例でも、第２電極４０からｐ形半導体層１３への正孔注入を抑制することにより、オン状態におけるｎ形半導体層１１中のキャリア密度を下げ、リカバリ時間を短縮することができる。また、オン状態からオフ状態へのリカバリ過程において、ｐ形半導体層１５は、ｎ形半導体層１１から第２電極４０への正孔の排出経路となる。これにより、リカバリ時間をさらに短縮し、スイッチング損失を低減することができる。
この例では、制御電極２０にマイナスの制御電圧を印加して、ｐ形反転層ＰＩＶ（図３（ｂ）参照）を誘起する必要はなく、制御電極２０に制御電圧を供給する回路（図示しない）の構成を簡略化できる。また、制御電極２０を第２電極４０に電気的に接続し、両者を同電位にしても良い。
図７（ａ）および（ｂ）は、第２実施形態の変形例に係る半導体装置５を示す模式図である。図７（ａ）は、半導体装置５を示す斜視図である。図７（ｂ）は、半導体装置５のＹ−Ｚ平面に平行な断面を示す模式図である。
図７（ａ）に示すように、隣り合う制御電極２０の間において、ｐ形半導体層１３およびｐ形半導体層１５は、ｎ形半導体層１１上に設けられる。制御電極２０は、絶縁膜２３により半導体部１０（図２（ａ）参照）から電気的に絶縁され、ｐ形半導体層１５は、ｐ形半導体層１３と絶縁膜２３との間に設けられる。
半導体部１０は、ｐ形半導体層１９をさらに含む。制御電極２０は、絶縁膜２３により半導体部１０から電気的に絶縁される。ｐ形半導体層１９は、絶縁膜２３を介して、制御電極２０の下端と対向するように設けられる。ｐ形半導体層１９は、ｐ形半導体層１３およびｐ形半導体層１５から離れた位置に設けられる。
図７（ｂ）に示すように、制御電極２０は、Ｙ方向に延在し、その端において、ゲート配線５０に電気的に接続される。ｐ形半導体層１９もＹ方向に延在し、絶縁膜２３を介して、制御電極２０に対向する。また、制御電極２０は、この例に限定される訳ではなく、例えば、ゲート配線５０を設けないで、第２電極４０（アノード電極）に電気的に接続される形態でも良い。
ｐ形半導体層１９は、制御電極２０の端に沿って、Ｚ方向に延在し、配線８０に電気的に接続される。配線８０は、絶縁膜２５に設けられたコンタクトホール内に延在し、ｐ形半導体層１９に接するコンタクト部８０ｃを有する。ｐ形半導体層１９は、浮遊電位であっても良いが、配線８０および抵抗Ｒｃを介して第２電極４０に電気的に接続されても良い。
この例では、リカバリ過程において、制御電極２０と第２電極４０との間にマイナスの制御電圧が印加される。ｎ形半導体層１１と絶縁膜２３との界面には、ｐ形反転層（図３（ｂ）参照）が誘起され、ｐ形半導体層１５とｐ形半導体層１９とがつながる。これにより、ｎ形半導体層１１から第２電極４０への正孔の排出経路が形成され、リカバリ時間を短縮し、スイッチング損失（リカバリ損失）を低減することができる。また、制御電極２０の下端における電界集中に起因したアバランシェ現象により生じる正孔は、第２電極４０にスムーズに排出され、リカバリ過程における破壊耐量を向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４、５…半導体装置、 １０…半導体部、 １０Ｆ…表面、 １１、１７、３３、４５…ｎ形半導体層、 １３、１５、１９、３１、４３、４７、７１…ｐ形半導体層、 １３ｃ、１５ｃ…コンタクト部、 ２０、６０…制御電極、 ２３、２５、６３、６５、７３…絶縁膜、 ３０…第１電極、 ４０…第２電極、 ４０ｃ、５０ｃ…接続部、 ５０…ゲート配線、 ７０…第３電極、 ８０…配線、 ８０ｃ…コンタクト部、 ＣＲ…コンタクト領域、 ＥＴ…トレンチ、 ＧＴ、ＧＴ１、ＧＴ２…ゲートトレンチ、 ＰＩＶ…ｐ形反転層、 Ｒｃ…抵抗

Claims (11)

  1. 半導体部と、
    前記半導体部の裏面上に設けられた第１電極と、
    前記半導体部の表面上に設けられた第２電極と、
    前記半導体部と前記第２電極との間において、前記半導体部に設けられたトレンチの内部に配置され、前記半導体部から第１絶縁膜により電気的に絶縁され、前記第２電極から第２絶縁膜により電気的に絶縁された制御電極と、
    を備え、
    前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第２導電形の第３半導体層と、を含み、
    前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記制御電極は、前記半導体部の前記表面側から前記第１半導体層中に延在し、
    前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第２電極に接続され、
    前記第３半導体層は、前記第１半導体層と前記第２電極との間に設けられ、前記第２半導体層と前記第１絶縁膜とに接し、前記第２電極に電気的に接続され、前記第２半導体層の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む半導体装置。
  2. 前記第２半導体層は、前記半導体部の前記表面に沿った前記制御電極の延在方向に並び、前記第２電極に接した複数のコンタクト部を有し、
    前記第３半導体層は、前記第２電極に接するコンタクト部をさらに含み、
    前記第３半導体層のコンタクト部は、前記第２半導体層の複数のコンタクト部のうちの前記延在方向において隣り合う２つのコンタクト部の間に位置する請求項１記載の半導体装置。
  3. 前記第２半導体層は、前記半導体部の前記表面に沿った前記制御電極の延在方向に並ぶ複数のコンタクト部を有し、
    前記第３半導体層は、前記第２半導体層の複数のコンタクト部のうちの前記延在方向において隣り合う２つのコンタクト部の間に位置する部分をさらに含み、
    前記第２電極は、前記第２半導体層の前記複数のコンタクト部、前記第３半導体層の前記第２半導体層と前記第１絶縁膜との間に位置する部分および前記複数のコンタクト部の間に位置する部分に接する請求項１記載の半導体装置。
  4. 前記第２半導体層は、前記第１電極から前記第２電極に向かう第１方向における第１厚を有し、
    前記第３半導体層のコンタクト部は、前記第１方向における第２厚を有し、前記第１厚は、前記第２厚よりも厚い請求項２または３に記載の半導体装置。
  5. 前記第３半導体層は、前記第１絶縁膜に沿って延在し、前記第１半導体層と前記第１絶縁膜との間に位置する部分を含む請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第３半導体層は、前記第２半導体層から前記制御電極に向かう方向における第１層厚を有し、
    前記第２半導体層は、前記方向における第２層厚を有し、前記第１層厚は、前記第２層厚よりも薄い請求項１記載の半導体装置。
  7. 前記第３半導体層は、前記第１電極から前記第２電極に向かう方向において、前記第１絶縁膜に沿った第１長を有し、
    前記第１長は、前記第１層厚よりも長い請求項６記載の半導体装置。
  8. 前記半導体部は、前記第１半導体層と前記第１絶縁膜との間に設けられ、前記トレンチの底部に沿って延在し、前記制御電極の端を覆う前記第２導電形の第５半導体層をさらに含む請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記第５半導体層は、前記第２電極に抵抗を介して接続される請求項８記載の半導体装置。
  10. 前記半導体部は、前記第１半導体層と前記第１電極との間に設けられ、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物をさらに含む請求項１〜９のいずれか１つに記載の半導体装置。
  11. 請求項１〜１０に記載の半導体装置の制御方法であって、
    前記第２電極の電位が前記第１電極の電位よりも高くなるように、前記第１電極と前記第２電極との間に電圧を印加した状態から、前記第２電極の電位が前記第１電極の電位よりも低くなるように、前記第１電極と前記第２電極との間に印加される電圧を反転させる過程において、前記第２電極と前記制御電極との間に負電圧を印加する制御方法。
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