JP7387501B2 - 半導体装置およびその制御方法 - Google Patents

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    • H03K17/168—Modifications for eliminating interference voltages or currents in composite switches

Description

実施形態は、半導体装置およびその制御方法に関する。
電力用半導体装置には、スイッチング損失を低減することが望まれる。
特開２０１２－１０９５８０号公報
実施形態は、ターンオフ損失を低減できる半導体装置およびその制御方法を提供する。
実施形態に係る半導体装置は、半導体部と、前記半導体部の裏面側に設けられた第１電極と、前記半導体部の表面側に設けられた第２電極と、前記半導体部と前記第２電極との間に設けられた第１および第２制御電極と、前記第１および第２制御電極と前記第１電極との間にそれぞれ設けられた複数の第３制御電極と、前記第１制御電極に電気的に接続された第１配線と、前記第２制御電極に電気的に接続された第２配線と、前記複数の第３制御電極に接続された第３配線と、を備える。前記第１制御電極は、前記半導体部中に位置し、前記半導体部から第１絶縁部により電気的に絶縁され、前記半導体部から第１層間絶縁膜により電気的に絶縁される。前記第２制御電極は、前記半導体部と前記第２電極との間において、前記半導体部の前記表面に沿った第１方向に前記第１制御電極と並べて配置され、前記半導体部中に位置し、前記半導体部から第２絶縁部により電気的に絶縁され、前記半導体部から第２層間絶縁膜により電気的に絶縁され、前記第１制御電極から電気的に分離される。前記複数の第３制御電極は、前記半導体部中に位置し、前記半導体部から第３絶縁部によりそれぞれ電気的に絶縁され、前記第１および第２制御電極から第４絶縁部によりそれぞれ電気的に絶縁される。前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、前記第１導電形の第３層と、前記第２導電形の第４層と、を含む。前記第１層は、前記第１電極と前記第２電極との間に延在し、前記複数の第３制御電極は、前記第１層中に位置する。前記第２層は、前記第１層と前記第２電極との間に設けられ、前記第１絶縁部を介して前記第１制御電極に向き合い、前記第２絶縁部を介して前記第２制御電極に向き合う。前記第３層は、前記第２層と前記第２電極との間に選択的に設けられ、前記第１絶縁部に接し、前記第２電極に電気的に接続される。前記第４層は、前記第１層と前記第１電極との間に設けられ、前記第１電極に電気的に接続される。
第１実施形態に係る半導体装置を例示する模式断面図である。 第１実施形態に係る半導体装置の別の断面を例示する模式図である。 第１実施形態に係る半導体装置の制御方法を例示するタイムチャートである。 第１実施形態の第１変形例に係る半導体装置を例示する模式断面図である。 第１実施形態の第２変形例に係る半導体装置を例示する模式断面図である。 第１実施形態の第３変形例に係る半導体装置を例示する模式断面図である。 第１実施形態の第４変形例に係る半導体装置を例示する模式断面図である。 第２実施形態に係る半導体装置を例示する模式断面図である。 第２実施形態の変形例に係る半導体装置を例示する模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１を例示する模式断面図である。半導体装置１は、例えば、独立して制御される複数のゲート電極を有するＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
図１に示すように、半導体装置１は、半導体部１０と、第１電極（以下、コレクタ電極２０）と、第２電極（以下、エミッタ電極３０）と、第１制御電極（以下、ゲート電極４０）と、第２制御電極（以下、ゲート電極５０）と、第３制御電極（以下、ゲート電極６０）と、を備える。
半導体部１０は、例えば、シリコンである。半導体部１０は、コレクタ電極２０とエミッタ電極３０との間に延在する。コレクタ電極２０は、半導体部１０の裏面側に設けられる。エミッタ電極３０は、半導体部１０の裏面側に設けられる。コレクタ電極２０およびエミッタ電極３０は、例えば、アルミニウムを含む金属層である。
ゲート電極４０および５０は、半導体部１０とエミッタ電極３０との間に設けられる。半導体部１０は、その表面側に設けられたゲートトレンチＧＴ１およびＧＴ２を有する。ゲート電極４０および５０は、ゲートトレンチＧＴ１およびＧＴ２の内部にそれぞれ設けられる。
ゲート電極６０は、複数設けられ、ゲートトレンチＧＴ１およびＧＴ２の内部にそれぞれ配置される。ゲート電極６０は、コレクタ電極２０とゲート電極４０との間、および、コレクタ電極２０とゲート電極５０との間にそれぞれ位置する。
ゲートトレンチＧＴ１は、ゲート電極４０およびゲート電極６０を半導体部１０から電気的に絶縁する絶縁膜を含む。ゲートトレンチＧＴ２は、ゲート電極５０およびゲート電極６０を半導体部１０から電気的に絶縁する別の絶縁膜を含む。
ゲート電極４０は、第１絶縁部（以下、ゲート絶縁膜４３）により半導体部１０から電気的に絶縁される。また、エミッタ電極３０とゲート電極４０との間には、層間絶縁膜４５が設けられる。層間絶縁膜４５は、エミッタ電極３０からゲート電極４０を電気的に絶縁する。
ゲート電極５０は、第２絶縁部（以下、ゲート絶縁膜５３）により半導体部１０から電気的に絶縁される。また、エミッタ電極３０とゲート電極４０との間には、層間絶縁膜５５が設けられ、エミッタ電極３０からゲート電極５０を電気的に絶縁する。
ゲート電極６０は、第３絶縁部（以下、ゲート絶縁膜６３）により半導体部１０から電気的に絶縁される。ゲート電極６０とゲート電極４０との間、および、ゲート電極６０とゲート電極５０との間には、第４絶縁部（以下、絶縁膜６５）がそれぞれ設けられる。絶縁膜６５は、ゲート電極４０および５０からゲート電極６０を電気的に絶縁する。
ゲート電極４０、５０および６０は、例えば、導電性を有するポリシリコンである。ゲート絶縁膜４３、５３、６３、層間絶縁膜４５、５５および絶縁膜６５は、例えば、シリコン酸化膜である。
半導体部１０は、例えば、第１層～第５層を含む。
第１層（以下、ｎ形ベース層１１）は、コレクタ電極２０とエミッタ電極３０との間に延在する。ゲートトレンチＧＴ１およびＧＴ２は、半導体部１０の表面からｎ形ベース層１１中に延在するように設けられる。ゲート電極６０は、ｎ形ベース層１１中に位置する。
第２層（以下、ｐ形ベース層１３）は、ｎ形ベース層１１とエミッタ電極３０との間に設けられる。ｐ形ベース層１３は、ゲート絶縁膜４３を介して、ゲート電極４０に向き合い、ゲート絶縁膜５３を介して、ゲート電極５０に向き合うように設けられる。
第３層（以下、ｎ形エミッタ層１５）は、ｐ形ベース層１３とエミッタ電極３０との間に設けられる。ｎ形エミッタ層１５は、例えば、ゲート絶縁膜４３および５３に接するように設けられる。ｎ形エミッタ層１５は、エミッタ電極３０に電気的に接続される。
第４層（以下、ｐ形コレクタ層２１）は、ｎ形ベース層１１とコレクタ電極２０との間に設けられる。ｐ形コレクタ層２１は、コレクタ電極２０に電気的に接続される。
第５層（以下、ｎ形バッファ層２３）は、ｎ形ベース層１１とｐ形コレクタ層２１との間に設けられる。ｎ形バッファ層２３は、ｎ形ベース層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
半導体部１０は、ｎ形バリア層２５をさらに含む。ｎ形バリア層２５は、ｎ形ベース層１１とｐ形ベース層１３との間に設けられる。ｎ形バリア層２５は、ｎ形ベース層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
ｎ形バリア層２５は、ｎ形ベース層１１からｐ形ベース層１３へ移動する正孔に対するポテンシャルバリアを高くして、正孔の移動を抑制する。ｎ形バリア層２５は、オン状態において、ｎ形ベース層１１中の電子および正孔の密度を高くするために設けられる。
図２（ａ）～（ｃ）は、第１実施形態に係る半導体装置１の別の断面を例示する模式図である。図２（ａ）は、図１中に示すＡ－Ａ線に沿った断面図である。図２（ｂ）は、図１中に示すＢ－Ｂ線に沿った断面図である。図２（ｃ）は、図１中に示すＣ－Ｃ線に沿った断面図である。
図２（ａ）に示すように、半導体装置１は、第１配線（以下、ゲート配線３３）と、第２配線（以下、ゲート配線３５）と、第３配線（以下、ゲート配線３７）と、を含む。ゲート配線３３、３５および３７は、例えば、層間絶縁膜４５および絶縁膜４７により半導体部１０から電気的に絶縁される。絶縁膜４７は、例えば、シリコン酸化膜である。
半導体部１０は、ｐ形コンタクト層１７をさらに含む。ｐ形コンタクト層１７は、ｐ形ベース層１３とエミッタ電極３０との間に選択的に設けられる。エミッタ電極３０は、ｐ形コンタクト層１７に電気的に接続される。ｎ形エミッタ層１５およびｐ形コンタクト層１７は、それぞれ、複数設けられ、半導体部１０の表面に沿った方向（例えば、Ｙ方向）に交互に配置される。
図２（ｂ）に示すように、ゲート配線３３は、例えば、コンタクト部３３ｃを介して、ゲート電極４０に電気的に接続される。コンタクト部３３ｃは、層間絶縁膜４５を貫いて、ゲート電極４０に接する。さらに、ゲート配線３７は、例えば、コンタクト部３７ｃを介して、ゲート電極６０に電気的に接続される。コンタクト部３７ｃは、層間絶縁膜４５を貫いて、ゲート電極６０に接する。
ゲート電極６０は、例えば、ゲートトレンチＧＴ１の端部に設けられた接続部６０ｃを有する。接続部６０ｃは、ゲート電極４０の上端と同じレベルに位置する上端を有し、コンタクト部３７ｃは、接続部６０ｃに接する。
図２（ｃ）に示すように、ゲート配線３５は、例えば、コンタクト部３５ｃを介して、ゲート電極５０に電気的に接続される。コンタクト部３５ｃは、層間絶縁膜５５を貫いて、ゲート電極５０に接する。さらに、ゲート配線３７は、例えば、コンタクト部３７ｄを介して、ゲート電極６０に電気的に接続される。コンタクト部３７ｄは、層間絶縁膜５５を貫いて、ゲート電極６０に接する。
ゲート電極６０は、例えば、ゲートトレンチＧＴ２の端部に設けられた接続部６０ｄを有する。接続部６０ｄの上端は、ゲート電極５０の上端と同じレベルに位置する。コンタクト部３７ｄは、接続部６０ｄに接する。
このように、半導体装置１は、独立して制御されるゲート電極４０、５０および６０を備える。ゲート電極４０、５０および６０は、ゲート配線３３、３５および３７を介して、相互に独立してバイアスされる。ゲート配線３３、３５および３７は、それぞれ、図示しないゲート端子、例えば、ゲートパッドに接続される。
図３は、第１実施形態に係る半導体装置１の制御方法を例示するタイムチャートである。図３は、各ゲート電極４０、５０および６０に印加されるゲート電圧の時間変化と、それに伴うコレクタ電流ＩＣおよびコレクタ・エミッタ間電圧ＶＣＥの変化を示している。
例えば、コレクタ電極２０とエミッタ電極３０との間において、コレクタ電極２０は、エミッタ電極３０の電位よりも高電位となるようにバイアスされる。
エミッタ電極３０とゲート電極４０との間には、ゲート配線３３を介して、ゲート電圧ＶＧ１が印加される。
エミッタ電極３０とゲート電極５０との間には、ゲート配線３５を介して、ゲート電圧ＶＧ２が印加される。
エミッタ電極３０とゲート電極６０との間には、ゲート配線３７を介して、ゲート電圧ＶＧ３が印加される。
以下、図１および図３を参照して、半導体装置１の制御方法を説明する。
図３に示すように、第１時点ｔ１において、ゲート電圧ＶＧ１を、ゲート電極４０の閾値電圧よりも低いレベル（例えば、マイナス１５Ｖ）から、閾値電圧よりも高いレベル（例えば、プラス１５Ｖ）に変化させる。
また、第１時点ｔ１において、ゲート電圧ＶＧ２を、ゲート電極５０の閾値電圧よりも低いレベル（マイナス１５Ｖ）から、閾値電圧よりも高いレベル（プラス１５Ｖ）に上昇させる。
これにより、ｐ形ベース層１３とゲート絶縁膜４３との界面、および、ｐ形ベース層１３とゲート絶縁膜５３との界面にｎ形反転層が誘起される。これに伴い、コレクタ電流ＩＣが増加し、コレクタ・エミッタ間電圧ＶＣＥが低下する。すなわち、半導体装置１は、オフ状態からオン状態に移行される。
さらに、第１時点ｔ１において、ゲート電圧ＶＧ３を、例えば、マイナス１５Ｖからプラス１５Ｖに上昇させ、ｎ形ベース層１１とゲート絶縁膜６３との界面に、例えば、ｎ形蓄積層を誘起する。これにより、電子電流は、エミッタ電極３０からｎ形反転層およびｎ形蓄積層を介してコレクタ電極２０へ流れる。すなわち、電子電流は、ゲートトレンチＧＴ１およびＧＴ２の近傍を流れるようになる。一方、コレクタ電極２０からエミッタ電極３０へ流れる正孔電流は、隣合うゲートトレンチＧＴ１とゲートトレンチＧＴ２との間の中央を流れる。この結果、ｎ形ベース層１１中の電子および正孔の流れがスムーズになり、オン抵抗を低減することができる。
続いて、第１時点ｔ１よりも後の第２時点ｔ２において、ゲート電圧ＶＧ２を、ゲート電極５０の閾値電圧よりも高いレベルから、閾値電圧よりも低いレベルに変化させる。また、第２時点ｔ２において、ゲート電圧ＶＧ３を、例えば、プラス１５Ｖからマイナス１５Ｖに降下させる。
これにより、ｐ形ベース層１３とゲート絶縁膜５３との界面に誘起されたｎ形反転層が消え、エミッタ電極３０からｎ形反転層を介したｎ形ベース層１１への電子注入が減少する。このため、ｎ形ベース層１１中の電子および正孔の密度が下がる。
さらに、ゲート電極６０へ印加されたマイナスのゲート電圧ＶＧ３により、ｎ形ベース層１１とゲート絶縁膜６３との間に、ｐ形反転層が誘起される。これにより、コレクタ電極２０からエミッタ電極３０へ流れる正孔電流は、ゲートトレンチＧＴ１およびＧＴ２の近傍を流れるようになる。一方、エミッタ電極３０からｎ形反転層を介してコレクタ電極２０からへ流れる電子電流は、隣合うゲートトレンチＧＴ１とゲートトレンチＧＴ２との間の中央を流れる。これにより、ｎ形ベース層１１中の電子および正孔の流れがスムーズになり、オン抵抗を低減することができる。
さらに、第２時点ｔ２よりも後の第３時点ｔ３において、ゲート電圧ＶＧ１を、ゲート電極４０の閾値電圧よりも高いレベル（例えば、プラス１５Ｖ）から、閾値電圧よりも低いレベル（例えば、マイナス１５Ｖ）に降下させる。
これにより、ｐ形ベース層１３とゲート絶縁膜４３との界面に誘起されたｎ形反転層が消え、コレクタ電流ＩＣが減少すると共に、コレクタ・エミッタ間電圧ＶＣＥが上昇する。この結果、半導体装置１は、オン状態からオフ状態に移行する。
本実施形態では、第２時点ｔ２から第３時点ｔ３の間に、ｎ形ベース層１１の電子および正孔の密度を予め低減しておくことにより、第３時点ｔ３の後、ｎ形ベース層１１中の電子がコレクタ電極２０に排出され、正孔がエミッタ電極３０に排出される時間を短縮することができる。すなわち、半導体装置１のターンオフ過程において、ｎ形ベース層１１の空乏化に要する時間を短縮することにより、ターンオフ損失を低減することができる。さらに、ゲート電極６０にマイナス電圧を印加することにより、ｎ形ベース層１１中の空乏層の広がりを助長し、ターンオフ損失をさらに低減することができる。
また、ｎ形ベース層１１中の空乏層の広がりを助長するためには、例えば、ゲート電極６０を、ｎ形ベース層１１の中央に配置することが好ましい。このため、ゲート電極４０とゲート電極６０との間隔、および、ゲート電極５０とゲート電極６０との間隔が広くなっても良い。図１に示すように、ゲート電極４０および５０とゲート電極６０との間隔は、例えば、ゲート電極６０のＺ方向の幅よりも広い。言い換えれば、ゲート電極４０および５０とゲート電極６０との間にそれぞれ設けられる絶縁膜６５は、ゲート電極６０のＺ方向の幅Ｔ１よりも広いＺ方向の幅Ｔ２を有する（図１参照）。
図４（ａ）および（ｂ）は、第１実施形態の第１変形例に係る半導体装置２および３を例示する模式断面図である。
図４（ａ）に示す半導体装置２では、半導体部１０は、ｎ形ベース層１１中に設けられたｐ形半導体領域２７をさらに含む。ｐ形半導体領域２７は、ゲート絶縁膜６３に沿って、ゲート電極６０を囲むように設けられる。
ｐ形半導体領域２７は、例えば、エミッタ電極３０とゲート電極６０との間に印加されるゲート電圧ＶＧ３により、ｎ形領域に反転することが望ましい。例えば、ゲート電圧ＶＧ３（図３参照）をプラス１５Ｖとした時、ｐ形半導体領域２７とゲート絶縁膜６３との界面に引き寄せられる電子によりｐ形半導体領域２７がｎ形に反転するように、ｐ形半導体領域２７のｐ形不純物濃度を設定することが望ましい。また、ｐ形半導体領域２７を設ける場合、ゲート電圧ＶＧ３は、例えば、０Ｖからプラス１５Ｖに上昇させ、プラス１５Ｖから０Ｖに降下するように制御される。
さらに、ｐ形半導体領域２７に代えて、ｎ形半導体領域を配置しても良い。この例では、ｐ形半導体領域２７は、トレンチゲートＧＴ１およびＧＴ２の両方の下端に設けられているが、いずれか一方の下端に配置しても良い。
図４（ｂ）に示す半導体装置３では、ゲート電極４０および５０は、それぞれ、ゲート電極６０の近傍まで延在する。例えば、ゲート電極４０および５０のそれぞれとゲート電極６０との間に設けられる絶縁膜６５のＺ方向の幅は、ゲート電極６０のＺ方向の幅よりも狭い。
半導体装置３では、ゲート電極４０、５０および６０のそれぞれにマイナスのゲート電圧を印加すると、ｎ形ベース層１１とゲート絶縁膜４３との界面、ｎ形ベース層１１とゲート絶縁膜５３との界面、および、ｎ形ベース層１１とゲート絶縁膜６３との界面にそれぞれｐ形反転層が誘起される。このため、ｐ形半導体領域２７とｐ形ベース層１３が電気的に接続され、ｎ形ベース層１１からエミッタ電極３０への正孔の排出経路が形成される。これにより、エミッタ電極３０への正孔の移動がスムーズになり、オン抵抗をより低減することができる。
図５（ａ）および（ｂ）は、第１実施形態の第２変形例に係る半導体装置４および５をそれぞれ例示する模式断面図である。半導体装置４および５では、ゲート電極４０とゲート電極５０との間に、エミッタプレート７０が配置される。エミッタプレート７０は、エミッタ電極３０に電気的に接続される。エミッタプレート７０は、例えば、導電性を有するポリシリコンである。
図５（ａ）に示すように、エミッタプレート７０は、半導体部１０とエミッタ電極３０との間に位置する。エミッタプレート７０は、半導体部１０に設けられたゲートトレンチＧＴ３の内部に配置される。
ゲートトレンチＧＴ３は、例えば、半導体部１０の表面からｎ形ベース層１１中に延在する。エミッタプレート７０もｎ形ベース層１１中に延在する。エミッタプレート７０は、例えば、絶縁膜７３により半導体部１０から電気的に絶縁される。ｐ形ベース層１３は、絶縁膜７３を介して、エミッタプレート７０の向き合う。絶縁膜７３は、例えば、シリコン酸化膜である。
図５（ｂ）に示すように、ゲートトレンチＧＴ３の内部において、ゲート電極６０を、コレクタ電極２０とエミッタプレート７０との間に位置するように配置しても良い。ゲート電極６０は、例えば、絶縁膜６５により、エミッタプレート７０から電気的に絶縁される。
この例では、エミッタプレート７０を配置することにより、ゲート電極４０とゲート電極５０によるコレクタ電流制御が相互に干渉することを回避できる。すなわち、ｎ形ベース層１１からｐ形ベース層１３への正孔の移動、および、ｎ形反転層を介したエミッタ電極３０からｎ形ベース層１１への電子注入がよりスムーズになり、オン抵抗を低減できる。
図６は、第１実施形態の第３変形例に係る半導体装置６を例示する模式断面図である。
図６は、図２（ｂ）に示す断面に対応する断面図である。
図６に示すように、ゲート電極４０は、ゲート絶縁膜４３を介して、ｎ形エミッタ層１５に向き合う領域４０ａを含む（図１参照）。例えば、オン状態において、エミッタ電極３０からｎ形ベース層１１に注入される電子は、ｎ形エミッタ層１５とゲート絶縁膜４３との間に誘起されたｎ形反転層を介して流れる。すなわち、電子は、領域４０ａからｎ形ベース層１１に向かう方向に流れる。
図６に示すゲート電極６０は、第１部分６０ａと、第２部分６０ｂと、を含む。第１部分６０ａおよび第２部分６０ｂは、コレクタ電極２０とゲート電極４０との間に設けられる。第１部分６０ａは、ゲート電極４０の領域４０ａとコレクタ電極２０との間に位置する。第１部分６０ａのＺ方向の厚さは、第２部分６０ｂのＺ方向の厚さよりも厚い。
例えば、オン状態において、ゲート電極６０に、プラス１５Ｖのゲート電圧ＶＧ３を印加し、ｎ形ベース層１１とゲート絶縁膜６３との間にｎ形蓄積層を誘起する（図３参照）。これにより、エミッタ電極３０からｎ形反転層を介して注入される電子は、ｎ形蓄積層を介して流れるように制御される。この時、ゲート電極４０の領域４０ａとコレクタ電極２０との間に第１部分６０ａを配置することにより、電子の流れを領域４０ａから第１部分６０ａに向かう方向に集中させることができる。一方、正孔は、第２部分６０ｂからゲート電極４０の領域４０ａ以外の部分に向かって移動する。この結果、ｎ形ベース層１１中における電子および正孔の流れを分離して、オン抵抗をさらに低減することが可能となる。
なお、図６では、ゲート電極４０と共にゲートトレンチＧＴ１の内部に配置されるゲート電極６０を例示しているが、これに限定される訳ではない。例えば、ゲート電極５０と共にゲートトレンチＧＴ２の内部に配置されるゲート電極６０に、第１部分６０ａおよび第２部分６０を設けても良い。
図７（ａ）および（ｂ）は、第１実施形態の第４変形例に係る半導体装置のゲート電極６０を例示する模式断面図である。ゲート電極６０の断面形状は、上記の例に限定されず、所望の電流容量および電界効果を実現できる形状であれば良い。
図７（ａ）に示すように、ゲート電極６０は、ゲートトレンチＧＴ１の底部において、一方の側壁の近傍に位置するように設けられても良い。例えば、オン電流が流れる領域に面するように配置することにより、正孔と電子の流れを分離し、電流容量を大きくすることができる。
また、図７（ｂ）に示すように、ゲート電極６０は、ゲートトレンチＧＴ１の底部において、一方の側壁および底面に沿って設けられても良い。
（第２実施形態）
図８は、第２実施形態に係る半導体装置７を例示する模式断面図である。この例では、ゲート電極４０、５０および６０は、１つのゲートトレンチＧＴ１の内部に設けられる。
ゲート電極４０は、コレクタ電極２０とエミッタ電極３０との間において、ゲート絶縁膜４３を介して、ｐ形ベース層１３に向き合うように設けられる。
ゲート電極５０は、コレクタ電極２０とゲート電極４０との間において、ゲート絶縁膜５３を介して、ｎ形ベース層１１に向き合うように設けられる。
ゲート電極６０は、コレクタ電極２０とゲート電極５０との間において、ゲート絶縁膜６３を介して、ｎ形ベース層１１に向き合うように設けられる。
ゲート電極４０とゲート電極５０との間は、絶縁膜５７により電気的に絶縁される。また、ゲート電極５０とゲート電極６０との間は、絶縁膜６５により電気的に絶縁される。絶縁膜５７は、例えば、シリコン酸化膜である。
例えば、ゲート電極５０にマイナスのゲート電圧ＶＧ２（図３参照）を印加することにより、ｎ形ベース層１１とゲート絶縁膜５３との界面にｐ形反転層を形成する。また、ゲート電極６０にマイナスのゲート電圧ＶＧ３（図３参照）を印加することにより、ｎ形ベース層１１とゲート絶縁膜６３との界面にｐ形反転層を形成する。これにより、ｎ形ベース層１１からｐ形ベース層１３に至る正孔の排出経路を構成し、ｎ形ベース層１１中の正孔の排出を促進することができる。さらに、ｎ形ベース層１１の空乏化を促進することができる。
また、ゲート電極５０にプラスのゲート電圧ＶＧ２（図３参照）を印加することにより、ｎ形ベース層１１とゲート絶縁膜５３との界面にｎ形蓄積層を形成する。また、ゲート電極６０にプラスのゲート電圧ＶＧ３（図３参照）を印加することにより、ｎ形ベース層１１とゲート絶縁膜６３との界面にｎ形蓄積層を形成する。これにより、ｐ形ベース層１３とゲート絶縁膜４３との界面に誘起されるｎ形反転層に至る電子電流の経路を構成し、オン抵抗を低減することができる。
図９（ａ）および（ｂ）は、第２実施形態の変形例に係る半導体装置８および９を例示する模式断面図である。半導体装置８および９では、ゲート電極４０、５０および６０は、１つのゲートトレンチＧＴ１の内部に設けられる。さらに、隣り合う２つのゲート電極４０の間に、エミッタプレート７０が設けられる。
図９（ａ）および（ｂ）に示すように、エミッタプレート７０は、ゲートトレンチＧＴ３の内部に設けられ、エミッタ電極３０に電気的に接続される。エミッタプレート７０は、絶縁膜７３により、半導体部１０から電気的に絶縁される。
図９（ａ）に示す半導体装置８では、コレクタ電極２０とエミッタプレート７０との間に、ゲート電極５０が設けられる。ゲート電極５０は、ゲートトレンチＧＴ３内に設けられ、ゲート絶縁膜５３により半導体部１０から電気的に絶縁される。ゲート電極５０とエミッタプレート３０との間は、絶縁膜７５により電気的に絶縁される。絶縁膜７５は、例えば、シリコン酸化膜である。
ゲート電極５０は、例えば、ｎ形ベース層１１中に位置し、ｎ形ベース層１１とゲート絶縁膜５３との界面にｐ形反転層を誘起するように制御される。これにより、ｎ形ベース層１１中の正孔の排出を促進する。
図９（ｂ）に示す半導体装置９では、コレクタ電極２０とエミッタプレート７０との間に、ゲート電極５０が設けられる。さらに、コレクタ電極２０とゲート電極５０との間に、ゲート電極６０が設けられる。ゲート電極５０および６０は、ゲートトレンチＧＴ３内に設けられる。ゲート電極５０および６０は、例えば、ｎ形ベース層１１中に位置する。
ゲート電極５０は、ゲート絶縁膜５３により半導体部１０から電気的に絶縁され、ゲート電極６０は、ゲート絶縁膜６３により半導体部１０から電気的に絶縁される。
ゲート電極５０は、例えば、ｎ形ベース層１１とゲート絶縁膜５３との界面にｐ形反転層を誘起するように制御される。これにより、ｎ形ベース層１１中の正孔の排出を促進する。
ゲート電極６０は、例えば、ｎ形ベース層１１とゲート絶縁膜５３との界面にｐ形反転層を誘起するように制御される。これにより、ｎ形ベース層１１中の正孔の排出を促進する。さらに、ゲート電極６０は、ｎ形ベース層１１の空乏化を促進する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１～９…半導体装置、 １０…半導体部、 １１…ｎ形ベース層、 １３…ｐ形ベース層、 １５…ｎ形エミッタ層、 １７…ｐ形コンタクト層、 ２０…コレクタ電極、 ２１…ｐ形コレクタ層、 ２３…ｎ形バッファ層、 ２５…ｎ形バリア層、 ２７…ｐ形半導体領域、 ３０…エミッタ電極、 ３３、３５、３７…ゲート配線、 ３３ｃ、３５ｃ、３７ｃ、３７ｄ…コンタクト部、 ４０、５０、６０…ゲート電極、 ４３、５３、６３…ゲート絶縁膜、 ４５、５５、６５…層間絶縁膜、 ４７、５７、７３、７５…絶縁膜、 ６０ａ…第１部分、 ６０ｂ…第２部分、 ６０ｃ、６０ｄ…接続部、 ７０…エミッタプレート、 ＧＴ１、ＧＴ２、ＧＴ３…ゲートトレンチ、 ＩＣ…コレクタ電流、 ＶＣＥ…コレクタ・エミッタ間電圧、 ＶＧ１、ＶＧ２、ＶＧ３…ゲート電圧

Claims (6)

  1. 半導体部と、
    前記半導体部の裏面側に設けられた第１電極と、
    前記半導体部の表面側に設けられた第２電極と、
    前記半導体部と前記第２電極との間に設けられ、前記半導体部中に位置し、前記半導体部から第１絶縁部により電気的に絶縁され、前記半導体部から第１層間絶縁膜により電気的に絶縁された第１制御電極と、
    前記半導体部と前記第２電極との間において、前記半導体部の前記表面に沿った第１方向に前記第１制御電極と並べて配置され、前記半導体部中に位置し、前記半導体部から第２絶縁部により電気的に絶縁され、前記半導体部から第２層間絶縁膜により電気的に絶縁され、前記第１制御電極から電気的に分離された第２制御電極と、
    前記第１制御電極と前記第１電極との間、および、前記第２制御電極と前記第１電極との間のそれぞれ設けられ、前記半導体部中に位置し、前記半導体部から第３絶縁部により電気的に絶縁され、前記第１および第２制御電極から第４絶縁部によりそれぞれ電気的に絶縁された複数の第３制御電極と、
    前記第１制御電極に電気的に接続された第１配線と、
    前記第２制御電極に電気的に接続された第２配線と、
    前記複数の第３制御電極に接続された第３配線と、
    を備え、
    前記半導体部は、第１導電形の第１層と、第２導電形の第２層と、前記第１導電形の第３層と、前記第２導電形の第４層と、を含み、
    前記第１層は、前記第１電極と前記第２電極との間に延在し、前記複数の第３制御電極は、前記第１層中に位置し、
    前記第２層は、前記第１層と前記第２電極との間に設けられ、前記第１絶縁部を介して前記第１制御電極に向き合い、前記第２絶縁部を介して前記第２制御電極に向き合い、
    前記第３層は、前記第２層と前記第２電極との間に選択的に設けられ、前記第１絶縁部に接し、前記第２電極に電気的に接続され、
    前記第４層は、前記第１層と前記第１電極との間に設けられ、前記第１電極に電気的に接続される半導体装置。
  2. 前記半導体部は、前記第２層と前記第２電極との間に選択的に設けられ、前記第２電極に電気的に接続された第２導電形の第５層をさらに含み、
    前記第５層は、前記第２層の第２導電形不純物よりも高濃度の第２導電形不純物を含む請求項１記載の半導体装置。
  3. 前記複数の第３制御電極のうちの１つは、前記第１制御電極の前記第３層と前記第１層間絶縁膜を介して向き合う部分と前記第１電極との間に位置する第１部分と、前記第１制御電極のそれ以外の部分と前記第１電極との間に位置する第２部分と、を含み、
    前記第１部分は、前記半導体部の前記表面に直交する方向に第１厚さを有し、前記第２部分は、前記半導体部の前記表面に直交する方向に前記第１厚さよりも薄い第２厚さを有する請求項１または２に記載の半導体装置。
  4. 前記第１電極と前記第２電極との間において、前記半導体部中を前記半導体部の前記表面に直交する方向に延在し、前記半導体部から絶縁膜により電気的に絶縁され、前記第２電極に電気的に接続された第３電極をさらに含み、
    前記第３電極は、前記第１制御電極と前記第２制御電極との間に設けられる請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記複数の第３制御電極は、前記第１電極と前記第３電極との間に設けられた別の１つを含む請求項４記載の半導体装置。
  6. 請求項１～請求項５のいずれか１つに記載の半導体装置の制御方法であって、
    前記第２電極を前記第１電極の第１電位より低い第２電位にバイアスし、
    第１時点において、前記第２電極と前記第１制御電極との間に印加される第１制御電圧を、前記第１制御電極の第１閾値電圧よりも低いレベルから、前記第１閾値電圧よりも高いレベルに変化させ、
    前記第１時点において、前記第２電極と前記第２制御電極との間に印加される第２制御電圧を、前記第２制御電極の第２閾値電圧よりも低いレベルから、前記第２閾値電圧よりも高いレベルに変化させ、
    前記第１時点において、前記第３制御電極の電位が、前記第２電位よりも低いレベルから前記第２電位よりも高いレベルになるように、前記第２電極と前記第３制御電極との間に印加される第３制御電圧を上昇させ、
    前記第１時点よりも後の第２時点において、前記第２制御電圧を、前記第２閾値電圧よりも高いレベルから、前記第２閾値電圧よりも低いレベルに変化させ、
    前記第２時点において、前記第３制御電極の電位が、前記第２電位よりも高いレベルから前記第２電位よりも低いレベルになるように、前記第３制御電圧を降下させ、
    前記第２時点よりも後の第３時点において、前記第１制御電圧を、前記第１閾値電圧よりも高いレベルから、前記第１閾値電圧よりも低いレベルに変化させる制御方法。
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