JP2022140291A - 半導体装置およびその駆動方法 - Google Patents

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Abstract

【課題】損失を低減できる半導体装置およびその駆動方法を提供する。【解決手段】半導体装置は、第１電極と、ダイオード領域において前記第１電極上に設けられた第１半導体層と、ＩＧＢＴ領域において前記第１電極上に設けられた第２半導体層と、前記ダイオード領域、境界領域、前記ＩＧＢＴ領域に亘って設けられ、前記第１半導体層及び前記第２半導体層上に位置する第３半導体層と、前記境界領域及び前記ＩＧＢＴ領域において、前記第３半導体層上に設けられた第４半導体層と、前記第３半導体層及び前記第４半導体層上に設けられた第５半導体層と、前記ダイオード領域に設けられた第２電極と、前記ＩＧＢＴ領域に設けられた第３電極と、前記境界領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第３電極に対して電気的に絶縁された第４電極と、を備える。【選択図】図２

Description

実施形態は、半導体装置およびその駆動方法に関する。
従来から、ダイオード領域及びＩＧＢＴ（Insulated Gate Bipolar Transistor）領域が設定されたＲＣ－ＩＧＢＴ（Reverse Conducting-IGBT）が知られている。ＲＣ－ＩＧＢＴでは、ＩＧＢＴ領域のエミッタ側からコレクタ側に向かう還流電流を、ダイオード領域に流すことができる。
ＲＣ－ＩＧＢＴのダイオード領域に還流電流が流れている状態、すなわちダイオード領域がオンの状態では、ベース層への電子やホール等のキャリアの注入量が多いほど、ダイオード領域のオン電圧が低くなる。ダイオード領域のオン電圧が低くなるほど、ダイオード領域の定常損失が小さくなる。一方、ベース層内のキャリアが多いほど、ダイオード領域がリカバリする際のリカバリ損失が大きくなる。このように、ダイオード領域の定常損失とリカバリ損失は、トレードオフの関係にある。
特開２０１５－１４１９３５号公報
実施形態は、損失を低減できる半導体装置およびその駆動方法を提供することを目的とする。
実施形態に係る半導体装置は、ダイオード領域と、ＩＧＢＴ領域と、前記ダイオード領域と前記ＩＧＢＴ領域との間に位置する境界領域と、が設定された半導体装置である。前記半導体装置は、前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられた第１電極と、前記ダイオード領域において前記第１電極上に設けられた第１導電形の第１半導体層と、前記ＩＧＢＴ領域において前記第１電極上に設けられた第２導電形の第２半導体層と、前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられ、前記ダイオード領域では前記第１半導体層上に位置し、前記ＩＧＢＴ領域では前記第２半導体層上に位置し、不純物濃度が前記第１半導体層の不純物濃度よりも低い第１導電形の第３半導体層と、前記境界領域及び前記ＩＧＢＴ領域において、前記第３半導体層上に設けられ、不純物濃度が前記第３半導体層の上層部の不純物濃度よりも高い第１導電形の第４半導体層と、前記ダイオード領域において前記第３半導体層上に設けられ、前記境界領域及び前記ＩＧＢＴ領域において前記第４半導体層上に設けられた第２導電形の第５半導体層と、前記ＩＧＢＴ領域において前記第５半導体層の上層部に設けられた第１導電形の第６半導体層と、前記ダイオード領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層及び前記第３半導体層と、前記ダイオード領域から前記ＩＧＢＴ領域に向かう第１方向において隣り合う第２電極と、前記ＩＧＢＴ領域において、前記第６半導体層の上面から前記第３半導体層に向かって延びており、前記第６半導体層、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合う第３電極と、前記境界領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合い、前記第３電極に対して電気的に絶縁された第４電極と、前記第５半導体層上に設けられた第５電極と、前記第２電極と前記第５半導体層との間、及び前記第２電極と前記第３半導体層との間に設けられた第１絶縁膜と、前記第３電極と前記第５電極との間、前記第３電極と前記第６半導体層との間、前記第３電極と前記第５半導体層との間、前記第３電極と前記第４半導体層との間、及び前記第３電極と前記第３半導体層との間に設けられた第２絶縁膜と、前記第４電極と前記第５電極との間、前記第４電極と前記第５半導体層との間、前記第４電極と前記第４半導体層との間、及び前記第４電極と前記第３半導体層との間に設けられた第３絶縁膜と、を備える。
実施形態に係る駆動方法は、上記の半導体装置の駆動方法である。前記第１導電形は、ｎ形であり、前記第２導電形はｐ形である。前記ダイオード領域の導通状態において、前記境界領域内の前記第４電極に、前記第２電極に対して負電圧を印加する。前記ダイオード領域のリカバリ前に、前記第４電極に、前記第２電極に対して正電圧を印加する。前記ダイオード領域に逆回復電流が流れている間は、前記第４電極に、前記第２電極に対して負電圧を印加する。
実施形態に係る駆動方法は、上記の半導体装置の駆動方法である。前記第１導電形は、ｐ形であり、前記第２導電形はｎ形である。前記ダイオード領域の導通状態において、前記境界領域内の前記第４電極に、前記第２電極に対して正電圧を印加する。前記ダイオード領域のリカバリ前に、前記第４電極に、前記第２電極に対して負電圧を印加する。前記ダイオード領域に逆回復電流が流れている間は、前記第４電極に、前記第２電極に対して正電圧を印加する。
第１の実施形態に係る半導体装置を示す断面図である。 第１の実施形態に係る半導体装置を組み込んだハーフブリッジ回路を示す回路図である。 図３（ａ）は、横軸に時間をとり、縦軸に電圧をとり、図２に示す第１半導体装置のＩＧＢＴ領域のゲート電極とエミッタ電極との間の電圧の時間変化を示すグラフであり、図３（ｂ）は、横軸に時間をとり、縦軸に電圧をとり、第１半導体装置の境界領域のゲート電極とエミッタ電極との間の電圧の時間変化を示すグラフであり、図３（ｃ）は、横軸に時間をとり、縦軸に電圧をとり、図２に示す第２半導体装置のＩＧＢＴ領域のゲート電極とエミッタ電極との間の電圧の時間変化を示すグラフであり、図３（ｄ）は、横軸に時間をとり、縦軸に電圧をとり、第２半導体装置の境界領域のゲート電極とエミッタ電極との間の電圧の時間変化を示すグラフであり、図３（ｅ）は、横軸に時間をとり、縦軸に電圧及び電流をとり、第１半導体装置のコレクタ電極とエミッタ電極との間の電圧の時間変化、及びコレクタ電流の時間変化を示すグラフであり、図３（ｆ）は、横軸に時間をとり、縦軸に電圧及び電流をとり、第２半導体装置のコレクタ電極とエミッタ電極との間の電圧の時間変化、及びコレクタ電流の時間変化を示すグラフである。 図４（ａ）～図４（ｃ）は、境界領域の動作を示す模式図である。 図５（ａ）は、横軸に時間をとり、縦軸に電流及び電圧をとり、ダイオード領域及び境界領域を流れる電流の時間変化と、境界領域のゲート電極とエミッタ電極との間の電圧の時間変化と、の関係を示すグラフであり、図５（ｂ）は、横軸に時間をとり、縦軸に電流をとり、図５（ａ）の破線Ａで囲んだ部分を拡大し、第１の実施形態におけるダイオード領域及び境界領域を流れる電流の時間変化と、参考例におけるダイオード領域及び境界領域を流れる電流の時間変化と、を示すグラフである。 第１実施形態に係る半導体装置の第１の変形例を示す断面図である。 第１実施形態に係る半導体装置の第２の変形例を示す断面図である。 第２の実施形態に係る半導体装置を示す断面図である。 第２の実施形態に係る半導体装置の第１の変形例を示す断面図である。 第２の実施形態に係る半導体装置の第１の変形例を示す上面図である。 第２の実施形態に係る半導体装置の第２の変形例を示す断面図である。 第３の実施形態に係る半導体装置を示す断面図である。 第４の実施形態に係る半導体装置を示す断面図である。 第５の実施形態に係る半導体装置を示す断面図である。
以下に、各実施形態について図面を参照しつつ説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。更に、本明細書と各図において、既出の図に関して説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、以下では、説明をわかりやすくするために、ＸＹＺ直交座標系を用いて、各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交している。またＸ軸が延びる方向を「Ｘ方向」とし、Ｙ軸が延びる方向を「Ｙ方向」とし、Ｚ軸が延びる方向を「Ｚ方向」とする。また、説明をわかりやすくするために、Ｚ方向のうち矢印の方向を上方、その逆方向を下方とするが、これらの方向は、重力方向とは無関係である。
また、以下において、＋、－の表記は、各導電形における不純物濃度の相対的な高低を表す。具体的には、「＋」が付されている表記は、「－」が付されている表記よりも不純物濃度が相対的に高い。また、「＋」及び「－」が付されていない表記は、「＋」が付されている表記よりも不純物濃度が相対的に高く、かつ、「－」が付されている表記よりも不純物濃度が相対的に低い。ここで、「不純物濃度」とは、それぞれの領域にドナーとなる不純物とアクセプターとなる不純物の両方が含まれている場合には、それらの不純物が相殺した後の正味の不純物濃度を表す。
＜第１の実施形態＞
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す断面図である。
本実施形態に係る半導体装置１００は、ＲＣ－ＩＧＢＴである。半導体装置１００には、ダイオード領域Ｓ１と、ＩＧＢＴ領域Ｓ３と、ダイオード領域Ｓ１とＩＧＢＴ領域Ｓ３との間に位置する境界領域Ｓ２と、が設定されている。
半導体装置１００は、本実施形態では、下部電極１１０と、ｎ＋形のカソード層１１１と、ｐ＋形のコレクタ層１１２と、ｎ形層１１３と、ｎ形のバリア層１１５と、ｐ形層１１６と、ｎ＋形のエミッタ層１１７と、内部電極１２２と、ゲート電極１３１と、内部電極１３２と、ゲート電極１４１と、上部電極１５０と、複数の絶縁膜１６１、１６２、１６３、１６４と、を備える。以下、半導体装置１００の各部について詳述する。
下部電極１１０は、金属材料等の導電材料からなる。下部電極１１０は、半導体装置１００の下面の略全域に設けられている。すなわち、下部電極１１０は、ダイオード領域Ｓ１、境界領域Ｓ２、及びＩＧＢＴ領域Ｓ３に亘って設けられている。下部電極１１０は、ダイオード領域Ｓ１では、カソード電極として機能し、ＩＧＢＴ領域Ｓ３では、コレクタ電極として機能する。
ｎ＋形のカソード層１１１は、本実施形態では、下部電極１１０において、ダイオード領域Ｓ１及び境界領域Ｓ２に位置する部分上に配置されている。
ｐ＋形のコレクタ層１１２は、本実施形態では、下部電極１１０において、ＩＧＢＴ領域Ｓ３に位置する部分上に配置されており、ダイオード領域Ｓ１及び境界領域Ｓ２には設けられていない。換言すれば、本実施形態では、ｎ＋形のカソード層１１１とｐ＋形のコレクタ層１１２との境界から、ダイオード領域Ｓ１に向かって一定の領域が、境界領域Ｓ２となる。
境界領域Ｓ２の、ダイオード領域Ｓ１からＩＧＢＴ領域Ｓ３に向かう方向、すなわちＸ方向における長さＤ１は、特に限定されないが、上部電極１５０と下部電極１１０との距離Ｄ２より短いことが好ましい。
ｎ形層１１３は、ダイオード領域Ｓ１、境界領域Ｓ２、及びＩＧＢＴ領域Ｓ３に亘って設けられている。そして、ｎ形層１１３は、本実施形態では、ダイオード領域Ｓ１で及び境界領域Ｓ２では、ｎ＋形のカソード層１１１上に配置され、ＩＧＢＴ領域では、ｐ＋形のコレクタ層１１２上に配置されている。
ｎ形層１１３は、ｎ形のバッファ領域１１４ａと、ｎ－形のベース領域１１４ｂと、を有する。
ｎ形のバッファ領域１１４ａは、ダイオード領域Ｓ１、境界領域Ｓ２、及びＩＧＢＴ領域Ｓ３に亘って設けられている。そして、ｎ形のバッファ領域１１４ａは、本実施形態では、ダイオード領域Ｓ１で及び境界領域Ｓ２では、ｎ＋形のカソード層１１１上に配置され、ＩＧＢＴ領域では、ｐ＋形のコレクタ層１１２上に配置されている。ｎ形のバッファ領域１１４ａの不純物濃度は、ｎ＋形のカソード層１１１の不純物濃度よりも低い。ただし、半導体装置にｎ形のバッファ領域は設けられていなくてもよい。
ｎ－形のベース領域１１４ｂは、ダイオード領域Ｓ１、境界領域Ｓ２、及びＩＧＢＴ領域Ｓ３において、ｎ形のバッファ領域１１４ａ上に配置されている。ｎ－形のベース領域１１４ｂの不純物濃度は、ｎ形のバッファ領域１１４ａの不純物濃度よりも低い。
ｎ形のバリア層１１５は、境界領域Ｓ２及びＩＧＢＴ領域Ｓ３において、ｎ－形のベース領域１１４ｂの上層部に配置されている。ｎ形のバリア層１１５は、本実施形態では、ダイオード領域Ｓ１に設けられていない。ｎ形のバリア層１１５の不純物濃度は、ｎ－形のベース領域１１４ｂの不純物濃度よりも高い。すなわち、ｎ形のバリア層１１５の不純物濃度は、ｎ形層１１３の上層部の不純物濃度よりも高い。
ｐ形層１１６は、ダイオード領域Ｓ１、境界領域Ｓ２、及びＩＧＢＴ領域Ｓ３に設けられている。ｐ形層１１６は、ダイオード領域Ｓ１では、ｎ－形のベース領域１１４ｂ上に配置されており、ｎ－形のベース領域１１４ｂに接している。また、ｐ形層１１６は、境界領域Ｓ２及びＩＧＢＴ領域Ｓ３では、ｎ形のバリア層１１５上に配置されており、ｎ形のバリア層１１５に接している。
ｐ形層１１６は、ｐ形の領域１１６ａと、複数のｐ＋形の領域１１６ｂと、を有する。ｐ形の領域１１６ａは、ダイオード領域Ｓ１では、ｎ－形のベース領域１１４ｂ上に配置されており、ｎ－形のベース領域１１４ｂに接している。また、ｐ形の領域１１６ａは、境界領域Ｓ２及びＩＧＢＴ領域Ｓ３では、ｎ形のバリア層１１５上に配置されており、ｎ形のバリア層１１５に接している。ｐ形の領域１１６ａは、ダイオード領域Ｓ１ではｐ形のアノード層として機能し、ＩＧＢＴ領域Ｓ３ではｐ形のベース層として機能する。
各ｐ＋形の領域１１６ｂは、ｐ形の領域１１６ａの上層部に設けられている。複数のｐ＋形の領域１１６ｂは、Ｘ方向において相互に離隔している。ｐ＋形の領域１１６ｂは、ダイオード領域Ｓ１ではｐ＋形のアノード層として機能し、ＩＧＢＴ領域Ｓ３ではｐ＋形のコンタクト層として機能する。
本実施形態では、境界領域Ｓ２に設けられた各ｐ＋形の領域１１６ｂのＸ方向における長さＬ１は、ダイオード領域Ｓ１に設けられた各ｐ＋形の領域１１６ｂのＸ方向における長さＬ２と、概ね等しい。また、本実施形態では、境界領域Ｓ２に設けられた各ｐ＋形の領域１１６ｂのＹ方向における長さは、ダイオード領域Ｓ１に設けられた各ｐ＋形の領域１１６ｂのＹ方向における長さと、概ね等しい。したがって、上方から見て、すなわち、上部電極１５０から下部電極１１０に向かう方向にみて、境界領域Ｓ２に設けられた各ｐ＋形の領域１１６ｂの面積は、ダイオード領域Ｓ１に設けられた各ｐ＋形の領域１１６ｂの面積と、概ね等しい。ただし、境界領域に設けられた各ｐ＋形の領域のＸ方向における長さと、ダイオード領域に設けられた各ｐ＋形の領域のＸ方向における長さとの関係、及び、境界領域に設けられた各ｐ＋形の領域のＹ方向における長さと、ダイオード領域に設けられた各ｐ＋形の領域のＹ方向における長さとの関係は、上記に限定されない。
ｎ＋形のエミッタ層１１７は、ＩＧＢＴ領域Ｓ３において、ｐ形層１１６の上層部に配置されており、ダイオード領域Ｓ１及び境界領域Ｓ２には設けられていない。
ｐ＋形のコレクタ層１１２、ｎ形のバッファ領域１１４ａ、ｎ－形のベース領域１１４ｂ、ｎ形のバリア層１１５、ｐ形層１１６、及びｎ＋形のエミッタ層１１７は、シリコン等の半導体材料を含む。
ダイオード領域Ｓ１には、複数のトレンチＴ１が設けられている。複数のトレンチＴ１は、Ｘ方向に配列されている。各トレンチＴ１は、ｐ形層１１６の上面、より具体的には各ｐ＋形の領域１１６ｂの上面から、ｎ－形のベース領域１１４ｂに延びている。各トレンチＴ１の下端は、ｎ－形のベース領域１１４ｂの下面よりも上方に位置する。
各トレンチＴ１内には、内部電極１２２が配置されている。各内部電極１２２は、金属材料等の導電材料から成る。各内部電極１２２は、ｐ形層１１６の上面、より具体的には各ｐ＋形の領域１１６ｂの上面から、ｎ－形のベース領域１１４ｂに延びている。各内部電極１２２の下端は、ｎ－形のベース領域１１４ｂの下面よりも上方に位置する。各内部電極１２２は、ｐ形層１１６及びｎ－形のベース領域１１４ｂと、Ｘ方向において隣り合っている。
ＩＧＢＴ領域Ｓ３には、複数のトレンチＴ２ａが設けられている。なお、図１では、複数のトレンチＴ２ａのうちの一つが図示されている。複数のトレンチＴ２ａは、Ｘ方向に配列されている。各トレンチＴ２ａは、ｎ＋形のエミッタ層１１７の上面から、ｎ－形のベース領域１１４ｂに延びている。各トレンチＴ２ａの下端は、ｎ－形のベース領域１１４ｂの下面よりも上方に位置する。
各トレンチＴ２ａ内には、ゲート電極１３１が配置されている。各ゲート電極１３１は、金属材料等の導電材料から成る。各ゲート電極１３１は、ｎ＋形のエミッタ層１１７の上面から、ｎ－形のベース領域１１４ｂに延びている。各ゲート電極１３１の下端は、ｎ－形のベース領域１１４ｂの下面よりも上方に位置する。各ゲート電極１３１は、ｎ＋形のエミッタ層１１７、ｐ形層１１６、ｎ形のバリア層１１５、及びｎ－形のベース領域１１４ｂと、Ｘ方向において隣り合っている。
また、ＩＧＢＴ領域Ｓ３には、トレンチＴ２ｂが設けられている。トレンチＴ２ｂは、複数のトレンチＴ２よりも境界領域Ｓ２側に設けられている。トレンチＴ２ｂは、ｐ形層１１６の上面から、ｎ－形のベース領域１１４ｂに延びている。トレンチＴ２ｂの下端は、ｎ－形のベース領域１１４ｂの下面よりも上方に位置する。
トレンチＴ２ｂ内には、内部電極１３２が配置されている。内部電極１３２は、金属材料等の導電材料から成る。内部電極１３２は、ｐ形層１１６の上面、より具体的にはｐ＋形の領域１１６ｂの上面から、ｎ－形のベース領域１１４ｂに延びている。内部電極１３２の下端は、ｎ－形のベース領域１１４ｂの下面よりも上方に位置する。内部電極１３２は、ｐ形層１１６、ｎ形のバリア層１１５、及びｎ－形のベース領域１１４ｂと、Ｘ方向において隣り合っている。
境界領域Ｓ２には、複数のトレンチＴ３が設けられている。複数のトレンチＴ３は、Ｘ方向に配列されている。各トレンチＴ３は、ｐ形層１１６の上面、より具体的には各ｐ＋形の領域１１６ｂの上面から、ｎ－形のベース領域１１４ｂに延びている。各トレンチＴ３の下端は、ｎ－形のベース領域１１４ｂの下面よりも上方に位置する。
各トレンチＴ３内には、ゲート電極１４１が配置されている。各ゲート電極１４１は、金属材料等の導電材料から成る。各ゲート電極１４１は、ｐ形層１１６の上面から、ｎ－形のベース領域１１４ｂに延びている。各ゲート電極１４１の下端は、ｎ－形のベース領域１１４ｂの下面よりも上方に位置する。各ゲート電極１４１は、ｐ形層１１６、ｎ形のバリア層１１５、及びｎ－形のベース領域１１４ｂと、Ｘ方向において隣り合っている。したがって、本実施形態では、半導体装置１００のうち、ゲート電極１４１と隣り合うｎ形のバリア層１１５が設けられている領域が、境界領域Ｓ２に相当する。
なお、図１では、境界領域Ｓ２に設けられているゲート電極１４１の数が、２個である例を示しているが、境界領域Ｓ２に設けられるゲート電極１４１の数は、２個に限定されない。
上部電極１５０は、金属材料等の導電材料から成る。上部電極１５０は、ダイオード領域Ｓ１、境界領域Ｓ２、及びＩＧＢＴ領域Ｓ３において、ｐ形層１１６上に配置されている。また、上部電極１５０は、ダイオード領域Ｓ１において内部電極１２２上に配置され、境界領域Ｓ２においてゲート電極１４１上に配置され、ＩＧＢＴ領域Ｓ３においてゲート電極１３１及び内部電極１３２上に配置されている。上部電極１５０は、ダイオード領域Ｓ１では、アノード電極として機能し、ＩＧＢＴ領域Ｓ３では、エミッタ電極として機能する。
各絶縁膜１６１は、ダイオード領域Ｓ１において、各内部電極１２２と上部電極１５０との間、各内部電極１２２とｐ形層１１６との間、及び各内部電極１２２とｎ－形のベース領域１１４ｂとの間に配置されている。
各絶縁膜１６２は、ＩＧＢＴ領域Ｓ３において、各ゲート電極１３１と上部電極１５０との間、各ゲート電極１３１とｎ＋形のエミッタ層１１７との間、各ゲート電極１３１とｐ形層１１６との間、各ゲート電極１３１とｎ形のバリア層１１５との間、及び各ゲート電極１３１とｎ－形のベース領域１１４ｂとの間に配置されている。
絶縁膜１６３は、ＩＧＢＴ領域Ｓ３において、内部電極１３２と上部電極１５０との間、内部電極１３２とｐ形層１１６との間、及び内部電極１３２とｎ－形のベース領域１１４ｂとの間に配置されている。
各絶縁膜１６４は、境界領域Ｓ２において、各ゲート電極１４１と上部電極１５０との間、各ゲート電極１４１とｐ形層１１６との間、各ゲート電極１４１とｎ形のバリア層１１５との間、及び各ゲート電極１４１とｎ－形のベース領域１１４ｂとの間に配置されている。各絶縁膜１６４は、本実施形態では、ｎ形のバリア層１１５と接している。
各絶縁膜１６１、１６２、１６３、１６４は、シリコン酸化物等又はシリコン窒化物等の絶縁材料から成る。
本実施形態では、トレンチＴ１、Ｔ２ａ、Ｔ２ｂ、Ｔ３は、Ｘ方向に概ね一定の間隔で配列している。したがって、境界領域Ｓ２において、隣り合う２つのゲート電極１４１のＸ方向の距離Ｌ３は、本実施形態では、ダイオード領域Ｓ１において、隣り合う２つの内部電極１２２のＸ方向の距離Ｌ４と、概ね等しい。ただし、距離Ｌ３と距離Ｌ４との関係は、上記に限定されない。
内部電極１２２、１３２は、半導体装置１００内で、上部電極１５０に電気的に接続されている。ゲート電極１３１は、半導体装置１００内で、内部電極１２２、１３２及び上部電極１５０に電気的に接続されていない。すなわち、ゲート電極１３１は、内部電極１２２、１３２及び上部電極１５０に対して電気的に絶縁されている。ゲート電極１４１は、半導体装置１００内で内部電極１２２、１３２、上部電極１５０、及びゲート電極１３１に電気的に接続されていない。すなわち、ゲート電極１４１は、内部電極１２２、１３２、上部電極１５０、及びゲート電極１３１に対して電気的に絶縁されている。ただし、全ての内部電極１２２は、上部電極１５０及びゲート電極１３１に対して電気的に絶縁され、ゲート電極１４１に対して電気的に接続されていてもよい。また、複数の内部電極１２２のうちのいくつかは、上部電極１５０及びゲート電極１３１に対して電気的に絶縁され、ゲート電極１４１に対して電気的に接続されていてもよい。
次に、本実施形態に係る半導体装置１００の使用例を説明する。
図２は、本実施形態に係る半導体装置を組み込んだハーフブリッジ回路を示す回路図である。
２つの半導体装置１００は、ハーフブリッジ回路Ｃに組み込むことができる。以下、ハーフブリッジ回路Ｃに組み込まれた２つの半導体装置１００のうちの一方を、「第１半導体装置１００Ａ」といい、他方を「第２半導体装置１００Ｂ」ともいう。
第１半導体装置１００Ａの下部電極１１０、すなわちコレクタ電極は、第２半導体装置１００Ｂの上部電極１５０、すなわちエミッタ電極に電気的に接続されている。モータ等の負荷Ｌの一の端子が、第１半導体装置１００Ａの下部電極１１０と、第２半導体装置１００Ｂの上部電極１５０との接続点ＣＰに電気的に接続されている。
また、第１半導体装置１００ＡのＩＧＢＴ領域Ｓ３のゲート電極１３１は、抵抗Ｒ１等を介して第１信号源ＳＧ１に電気的に接続されている。第１半導体装置１００Ａの境界領域Ｓ２のゲート電極１４１は、抵抗Ｒ２等を介して第１信号源ＳＧ１とは別の第２信号源ＳＧ２に電気的に接続されている。第２半導体装置１００ＢのＩＧＢＴ領域Ｓ３のゲート電極１３１は、抵抗Ｒ３等を介して第３信号源ＳＧ３に電気的に接続されている。第２半導体装置１００Ｂの境界領域Ｓ２のゲート電極１４１は、抵抗Ｒ４等を介して第３信号源ＳＧ３とは別の第４信号源ＳＧ４に電気的に接続されている。
図３（ａ）は、横軸に時間をとり、縦軸に電圧をとり、図２に示す第１半導体装置のＩＧＢＴ領域のゲート電極とエミッタ電極との間の電圧の時間変化を示すグラフである。
図３（ｂ）は、横軸に時間をとり、縦軸に電圧をとり、第１半導体装置の境界領域のゲート電極とエミッタ電極との間の電圧の時間変化を示すグラフである。
図３（ｃ）は、横軸に時間をとり、縦軸に電圧をとり、図２に示す第２半導体装置のＩＧＢＴ領域のゲート電極とエミッタ電極との間の電圧の時間変化を示すグラフである。
図３（ｄ）は、横軸に時間をとり、縦軸に電圧をとり、第２半導体装置の境界領域のゲート電極とエミッタ電極の間の電圧の時間変化を示すグラフである。
図３（ｅ）は、横軸に時間をとり、縦軸に電圧及び電流をとり、第１半導体装置のコレクタ電極とエミッタ電極との間の電圧の時間変化、及びコレクタ電流の時間変化を示すグラフである。
図３（ｆ）は、横軸に時間をとり、縦軸に電圧及び電流をとり、第２半導体装置のコレクタ電極とエミッタ電極との間の電圧の時間変化、及びコレクタ電流の時間変化を示すグラフである。
図４（ａ）～図４（ｃ）は、境界領域の動作を示す模式図である。
なお、図４（ａ）～図４（ｃ）では、ホールを、「ｈ」を円で囲んだ図で示し、電子を、「ｅ」を円で囲んだ図で示している。また、ホール及び電子の移動方向を矢印で示している。また、以下では、エミッタ電極またはアノード電極として機能する上部電極１５０の電位よりもゲート電極１３１、１４１の電位が高くなるようにゲート電極１３１、１４１と上部電極１５０との間に電圧を印加することを、「ゲート電極１３１、１４１に正電圧を印加する」ともいう。同様に、上部電極１５０の電位よりもゲート電極１３１、１４１の電位が低くなるようにゲート電極１３１、１４１と上部電極１５０との間に電圧を印加することを、「ゲート電極１３１、１４１に負電圧を印加する」ともいう。
先ず、時刻ｔ１より前の状態を説明する。
図３（ａ）に示すように、第１信号源ＳＧ１は、時刻ｔ１より前に、第１半導体装置１００ＡのＩＧＢＴ領域Ｓ３のゲート電極１３１に、電圧Ｖ１１を印加している。ここで、電圧Ｖ１１は、ＩＧＢＴ領域Ｓ３のｐ形層１１６にｎ形のチャネルが形成されるような閾値より低い電圧であって、例えば、負電圧である。そのため、時刻ｔ１より前では、第１半導体装置１００ＡのＩＧＢＴ領域Ｓ３は、図３（ｅ）に示すように、オフ状態である。
また、図３（ｂ）に示すように、第２信号源ＳＧ２は、時刻ｔ１より前に、第１半導体装置１００Ａの境界領域Ｓ２のゲート電極１４１に、電圧Ｖ２１を印加している。ここで、電圧Ｖ２１は、境界領域Ｓ２のｎ形のバリア層１１５に、ｐ形の反転層が形成されるような閾値より低い電圧であって、例えば、負電圧である。したがって、ｎ形のバリア層１１５においてゲート電極１４１の近傍に位置する部分には、ｐ形の反転層が形成されている。
また、図３（ｃ）に示すように、第３信号源ＳＧ３は、時刻ｔ１より前に、第２半導体装置１００ＢのＩＧＢＴ領域Ｓ３のゲート電極１３１に、電圧Ｖ１２を印加している。ここで、電圧Ｖ１２は、ＩＧＢＴ領域Ｓ３のｐ形層１１６にｎ形のチャネルが形成されるような閾値より高い電圧であって、例えば、正電圧である。そのため、時刻ｔ１より前では、第２半導体装置１００ＢのＩＧＢＴ領域Ｓ３は、図３（ｆ）に示すように、オン状態である。
また、図３（ｄ）に示すように、第４信号源ＳＧ４は、時刻ｔ１より前に、第２半導体装置１００Ｂの境界領域Ｓ２のゲート電極１４１に、電圧Ｖ２１を印加している。したがって、ｎ形のバリア層１１５においてゲート電極１４１の近傍に位置する部分には、ｐ形の反転層が形成されている。
次に、図３（ｃ）に示すように、第３信号源ＳＧ３は、時刻ｔ１で、第２半導体装置１００ＢのＩＧＢＴ領域Ｓ３のゲート電極１３１に印加する電圧を、電圧Ｖ１２から電圧Ｖ１１に切り替える。これにより、図３（ｆ）に示すように、第２半導体装置１００ＢのＩＧＢＴ領域Ｓ３は、オン状態からオフ状態に切り替わる。そして、第１半導体装置１００Ａのダイオード領域Ｓ１及び境界領域Ｓ２に、還流電流が流れ始める。すなわち、第１半導体装置１００Ａのダイオード領域Ｓ１及び境界領域Ｓ２がオンとなる。
この際、第２信号源ＳＧ２は、図３（ｂ）に示すように、第１半導体装置１００Ａの境界領域Ｓ２のゲート電極１４１に電圧Ｖ２１を引き続き印加している。そのため、図４（ａ）に示すように、ｎ形のバリア層１１５においてゲート電極１４１の近傍に位置する部分に、ｐ形の反転層が引き続き形成されている。したがって、境界領域Ｓ２のｐ形層１１６、ｎ形のバリア層１１５、及びｎ形層１１３においてゲート電極１４１の周囲に位置する部分には、この反転層を含むｐ形のチャネルｃｈ１が形成されている。ｐ形のチャネルｃｈ１を介して、ｐ形層１１６から、特にｐ＋形の領域１１６ｂからｎ－ベース層１１４にホールが注入され易い。そのため、ｎ－ベース層１１４中のキャリアの量が増加する。これにより、第１半導体装置１００Ａのダイオード領域Ｓ１及び境界領域Ｓ２のオン抵抗を低減できる。その結果、第１半導体装置１００Ａのダイオード領域Ｓ１及び境界領域Ｓ２の定常損失を低減できる。
次に、図３（ｄ）に示すように、第４信号源ＳＧ４は、第２半導体装置１００Ｂのダイオード領域Ｓ１及び境界領域Ｓ２のリカバリが開始する前の時刻ｔ２で、第２半導体装置１００Ｂの境界領域Ｓ２のゲート電極１４１に印加する電圧を、電圧Ｖ２１から電圧Ｖ２２に切り替える。ここで、電圧Ｖ２２は、ｎ形のバリア層１１５に、ｐ形のチャネルが形成される閾値より高い電圧であって、例えば正電圧である。そのため、図４（ｂ）に示すように、境界領域Ｓ２のｎ形のバリア層１１５、及びｎ形層１１３においてゲート電極１４１の周囲位置する部分に、ｎ形のチャネルｃｈ２が形成される。特に、ｎ形のバリア層１１５においてゲート電極１４１の近辺に位置する部分は、ｎ形の蓄積層として機能する。その結果、ｐ形層１１６、特にｐ＋形の領域１１６ｂからｎ－形のベース層１１４にホールが注入され難くなる。また、電圧Ｖ２２は、ｐ形層１１６にｎ形のチャネルが形成される閾値よりも高い電圧であってもよい。この場合、ｐ形層１１６にもｎ形のチャネルが形成され、ｎ－形のベース層１１４に更にホールが注入され難くなる。これにより、第２半導体装置１００Ｂのダイオード領域Ｓ１及び境界領域Ｓ２でリカバリが開始する前に、ｎ－形のベース領域１１４ｂ内のキャリアの量が増加することを抑制できる。その結果、第２半導体装置１００Ｂのリカバリ損失を低減できる。
次に、図３（ａ）に示すように、第１信号源ＳＧ１は、時刻ｔ３で、第１半導体装置１００ＡのＩＧＢＴ領域Ｓ３のゲート電極１３１に印加する電圧を、電圧Ｖ１１から電圧Ｖ１２に切り替える。これにより、図３（ｅ）に示すように、第１半導体装置１００ＡのＩＧＢＴ領域Ｓ３が、オフ状態からオン状態に切り替わる。
図５（ａ）は、横軸に時間をとり、縦軸に電流及び電圧をとり、ダイオード領域及び境界領域を流れる電流の時間変化と、境界領域のゲート電極とエミッタ電極との間の電圧の時間変化と、の関係を示すグラフであり、図５（ｂ）は、横軸に時間をとり、縦軸に電流をとり、図５（ａ）の破線Ａで囲んだ部分を拡大し、本実施形態におけるダイオード領域及び境界領域を流れる電流の時間変化と、参考例におけるダイオード領域及び境界領域を流れる電流の時間変化と、を示すグラフである。
図５（ａ）に示すように、時刻ｔ３で、第１半導体装置１００ＡのＩＧＢＴ領域Ｓ３がオフ状態からオン状態に切り替わることにより、第２半導体装置１００Ｂのダイオード領域Ｓ１及び境界領域Ｓ２において、リカバリが始まる。第２半導体装置１００Ｂのダイオード領域Ｓ１及び境界領域Ｓ２を流れる電流は、時刻ｔ３以降、徐々に減少し、時刻ｔ４以降で、下部電極１１０から上部電極１５０に向かう逆回復電流が流れ始める。逆回復電流が流れる時刻ｔ４までは、第４信号源ＳＧ４は、第２半導体装置１００Ｂの境界領域Ｓ２のゲート電極１４１に、電圧Ｖ２２を印加している。そのため、時刻ｔ４までは、境界領域Ｓ２のｐ形層１１６、ｎ形のバリア層１１５、及びｎ形層１１３においてゲート電極１４１の周囲に位置する部分に、ｎ形のチャネルｃｈ２が形成されている。そのため、時刻ｔ４までは、ホールの注入が抑制される。その結果、逆回復電流のピーク値Ｉｒを小さくできる。その結果、第１半導体装置１００Ａのダイオード領域Ｓ１及び境界領域Ｓ２のリカバリ損失を低減できる。
図５（ｂ）に示す参考例では、時刻ｔ２で、第２半導体装置１００Ｂの境界領域Ｓ２のゲート電極１４１に印加する電圧を電圧Ｖ２１から電圧Ｖ２２に切り替えない。すなわち、第４信号源ＳＧ４は、ゲート電極１４１に、引き続き電圧Ｖ２１を印加している。このような場合は、本実施形態の逆回復電流のピーク値が、参考例の逆回復電流のピーク値Ｉｒよりも高くなる。
次に、図３（ｄ）及び図５（ａ）に示すように、第４信号源ＳＧ４は、時刻ｔ４で、第２半導体装置１００Ｂの境界領域Ｓ２のゲート電極１４１に印加する電圧を、電圧Ｖ２２から電圧Ｖ２１に切り替える。これにより、図４（ｃ）に示すように、境界領域Ｓ２のｐ形層１１６、ｎ形のバリア層１１５、及びｎ形層１１３に再びｐ形のチャネルｃｈ１が形成される。ｐ形のチャネルｃｈ１を介して、ｎ－ベース層１１４からｐ形層１１６にホールの排出が促進される。その結果、第２半導体装置１００Ｂのダイオード領域Ｓ１及び境界領域Ｓ２のリカバリ損失を低減できる。
次に、図３（ａ）に示すように、第１信号源ＳＧ１は、時刻ｔ５で、第１半導体装置１００ＡのＩＧＢＴ領域Ｓ３のゲート電極１３１に印加する電圧を、電圧Ｖ１２から電圧Ｖ１１に切り替える。その結果、図３（ｅ）に示すように、第１半導体装置１００ＡのＩＧＢＴ領域Ｓ３が、オン状態からオフ状態に切り替わる。そして、第２半導体装置１００Ｂのダイオード領域Ｓ１及び境界領域Ｓ２に、還流電流が流れ始める。すなわち、第２半導体装置１００Ｂのダイオード領域Ｓ１及び境界領域Ｓ２がオンとなる。
この際、第４信号源ＳＧ４は、図３（ｄ）に示すように、第２半導体装置１００Ｂの境界領域Ｓ２のゲート電極１４１に、電圧Ｖ２１を引き続き印加している。そのため、図４（ａ）に示すように、境界領域Ｓ２のｐ形層１１６、ｎ形のバリア層１１５、及びｎ形層１１３においてゲート電極１４１の周囲に位置する部分には、ｐ形のチャネルｃｈ１が形成されている。ｐ形のチャネルｃｈ１を介して、ｐ形層１１６から、特にｐ＋形の領域１１６ｂからｎ－ベース層１１４にホールが注入され易い。そのため、第２半導体装置１００Ｂのダイオード領域Ｓ１及び境界領域Ｓ２のオン抵抗を低減できる。その結果、第２半導体装置１００Ｂのダイオード領域Ｓ１及び境界領域Ｓ２の定常損失を低減できる。
次に、図３（ｂ）に示すように、第２信号源ＳＧ２は、第１半導体装置１００Ａのダイオード領域Ｓ１及び境界領域Ｓ２のリカバリが開始する前の時刻ｔ６で、第１半導体装置１００Ａの境界領域Ｓ２のゲート電極１４１の電圧を、電圧Ｖ２１から電圧Ｖ２２に切り替える。そのため、図４（ｂ）に示すように、境界領域Ｓ２のｎ形のバリア層１１５、及びｎ形層１１３においてゲート電極１４１の周囲に位置する部分に、ｎ形のチャネルｃｈ２が形成される。これにより、ｐ形層１１６、特にｐ＋形の領域１１６ｂからｎ－形のベース層１１４にホールが注入され難くなる。また、電圧Ｖ２２は、ｐ形層１１６にｎ形のチャネルが形成される閾値よりも高い電圧であってもよい。この場合、ｐ形層１１６にもｎ形のチャネルが形成され、ｎ－形のベース層１１４に更にホールが注入され難くなる。その結果、第１半導体装置１００Ａのダイオード領域Ｓ１及び境界領域Ｓ２のリカバリ損失を低減できる。
次に、図３（ｃ）に示すように、第３信号源ＳＧ３は、時刻ｔ７で、第２半導体装置１００ＢのＩＧＢＴ領域Ｓ３のゲート電極１３１に印加する電圧を、電圧Ｖ１１から電圧Ｖ１２に切り替える。これにより、図３（ｆ）に示すように、第２半導体装置１００ＢのＩＧＢＴ領域Ｓ３がオフ状態からオン状態に切り替わる。これにより、第１半導体装置１００Ａのダイオード領域Ｓ１及び境界領域Ｓ２のリカバリが開始する。
次に、図３（ｂ）に示すように、第２信号源ＳＧ２は、第１半導体装置１００Ａのダイオード領域Ｓ１及び境界領域Ｓ２に逆回復電流が流れ始める時刻ｔ８で、第１半導体装置１００Ａの境界領域Ｓ２のゲート電極１４１に印加する電圧を、電圧Ｖ２２から電圧Ｖ２１に切り替える。これにより、図４（ｃ）に示すように、境界領域Ｓ２のｐ形層１１６、ｎ形のバリア層１１５、及びｎ形層１１３においてゲート電極１４１の周囲に位置する部分に再びｐ形のチャネルｃｈ１が形成される。ｐ形のチャネルｃｈ１を介して、ｎ－ベース層１１４からｐ形層１１６にホールが排出され易い。その結果、第１半導体装置１００Ａのダイオード領域Ｓ１及び境界領域Ｓ２のリカバリ損失を低減できる。
上部電極１５０は、内部電極１２２に電気的に接続される。したがって、ダイオード領域Ｓ１の導通状態において、境界領域Ｓ２内のゲート電極１４１に、内部電極１２２対して負電圧を印加する。ダイオード領域Ｓ１のリカバリ前に、ゲート電極１４１に、内部電極１２２に対して正電圧を印加する。ダイオード領域Ｓ１に逆回復電流が流れている間は、ゲート電極１４１に、内部電極１２２に対して負電圧を印加する。
以上より、第１半導体装置１００Ａ及び第２半導体装置１００Ｂのダイオード領域Ｓ１及び境界領域Ｓ２の、定常損失とリカバリ損失とのトレードオフの関係を改善できる。なお、上記の半導体装置１００の駆動方法は、一例であり、半導体装置１００の駆動方法は、上記の方法に特に限定されない。例えば、第４信号源ＳＧ４が、第２半導体装置１００Ｂの境界領域Ｓ２のゲート電極１４１に印加する電圧を、電圧Ｖ２２から電圧Ｖ２１に切り替える時刻は、逆回復電流が流れ始める時刻ｔ４に限定されない。同様に、第２信号源ＳＧ２が、第１半導体装置１００Ａの境界領域Ｓ２のゲート電極１４１に印加する電圧を、電圧Ｖ２２から電圧Ｖ２１に切り替える時刻は、逆回復電流が流れ始める時刻ｔ８に限定されない。
次に、本実施形態の効果を説明する。
本実施形態に係る半導体装置１００には、境界領域Ｓ２に、ｎ形のバリア層１１５と、ｎ形のバリア層１１５と隣り合い、ＩＧＢＴ領域Ｓ３のゲート電極１３１に対して電気的に絶縁されたゲート電極１４１と、が設けられている。そのため、境界領域Ｓ２のゲート電極１４１に印加する電圧を、ＩＧＢＴ領域Ｓ３のゲート電極１３１とは別に調整することで、半導体装置１００のダイオード領域Ｓ１及び境界領域Ｓ２の定常損失とリカバリ損失のトレードオフの関係を改善できる。その結果、半導体装置１００のダイオード領域Ｓ１及び境界領域Ｓ２の損失を低減できる。
また、境界領域Ｓ２は、ダイオード領域Ｓ１よりもリカバリ時に電流が集中し易く、リカバリ時に破壊され易い。これに対して、本実施形態では、境界領域Ｓ２に、ｎ形のバリア層１１５及びゲート電極１４１が設けられている。そのため、リカバリが始まる前に、ゲート電極１４１に印加する電圧を調整して、ｎ形のバリア層１１５をｎ形の蓄積層として機能させることができる。これにより、リカバリが始める前に、境界領域Ｓ２のｎ－形のベース領域１１４ｂ内のキャリアの量が増加することを抑制できる。その結果、リカバリ時に半導体装置１００の境界領域Ｓ２が破壊されることを抑制できる。
また、本実施形態では、ダイオード領域Ｓ１には、ｎ形のバリア層１１５及びゲート電極１４１が設けられていない。そのため、ダイオード領域Ｓ１において、キャリアの量が、境界領域Ｓ２のキャリアの量よりも減少することを抑制できる。これにより、ダイオード領域Ｓ１の順方向電圧が増加することを抑制できる。
＜第１の実施形態の第１の変形例＞
次に、第１の実施形態の変形例について説明する。
図６は、第１実施形態に係る半導体装置の第１変形例を示す断面図である。
なお、以下の説明においては、原則として、第１の実施形態との相違点のみを説明する。以下に説明する事項以外は、第１の実施形態と同様である。以下に説明する他の変形例及び実施形態についても同様である。
第１の実施形態では、境界領域Ｓ２において下部電極１１０上には、ｎ＋形のカソード層１１１が設けられている例を説明した。しかし、図６に示すように、境界領域Ｓ２には、ｎ＋形のカソード層１１１が設けられていなくてもよい。そして、ｐ＋形のコレクタ層１１２が、境界領域Ｓ２に更に設けられており、境界領域Ｓ２において下部電極１１０とｎ形層１１３との間には、ｐ＋形のコレクタ層１１２が配置されていてもよい。この場合、ｎ＋形のカソード層１１１とｐ＋形のコレクタ層１１２との境界から、ＩＧＢＴ領域Ｓ３側に向かって一定の領域が、境界領域Ｓ２となる。
このような構成においても、ダイオード領域Ｓ１及び境界領域Ｓ２の定常損失とリカバリ損失とのトレードオフの関係を改善できる。また、このような構成においても、リカバリ時に境界領域Ｓ２が破壊されることを抑制できる。また、このような構成においても、ダイオード領域Ｓ１のキャリアの量が低下することを抑制できる。
＜第１の実施形態の第２の変形例＞
次に、第１の実施形態の第２の変形例について説明する。
図７は、第１実施形態に係る半導体装置の第２変形例を示す断面図である。
ｎ＋形のカソード層１１１及びｐ＋形のコレクタ層１１２の両方が、境界領域Ｓ２に設けられており、境界領域Ｓ２において、下部電極１１０とｎ形層１１３との間には、ｎ＋形のカソード層１１１及びｐ＋形のコレクタ層１１２の両方が配置されていてもよい。
このような構成においても、ダイオード領域Ｓ１及び境界領域Ｓ２の定常損失とリカバリ損失とのトレードオフの関係を改善できる。また、このような構成においても、リカバリ時に境界領域Ｓ２が破壊されることを抑制できる。また、このような構成においても、ダイオード領域Ｓ１おいて、境界領域Ｓ２よりもキャリアの量が低下することを抑制できる。
＜第２の実施形態＞
次に、第２の実施形態について説明する。
図８は、本実施形態に係る半導体装置を示す断面図である。
本実施形態に係る半導体装置２００では、ｎ形のバリア層２１５が、ダイオード領域Ｓ１にも設けられている。また、本実施形態では、各ゲート電極１４１は、ダイオード領域Ｓ１の各内部電極１２２及びＩＧＢＴ領域Ｓ３の各ゲート電極１３１及び内部電極１３２に対して、電気的に絶縁されている。
このように、ゲート電極１４１が内部電極１２２に対して電気的に絶縁されており、ｎ形のバリア層２１５は、ダイオード領域Ｓ１にも設けられていてもよい。このような構成においても、ダイオード領域Ｓ１及び境界領域Ｓ２の定常損失とリカバリ損失とのトレードオフの関係を改善できる。また、このような構成においても、リカバリ時に境界領域Ｓ２が破壊されることを抑制できる。
また、本実施形態では、ダイオード領域Ｓ１においてｎ形のバリア層２１５と隣り合う内部電極１２２は、ゲート電極１４１に対して電気的に絶縁されている。そのため、ダイオード領域Ｓ１において、キャリアの量が境界領域Ｓ２のキャリアの量よりもが減少することを抑制できる。
＜第２の実施形態の第１の変形例＞
次に、第２の実施形態の第１の変形例について説明する。
図９Ａは、第２の実施形態に係る半導体装置の第１の変形例を示す断面図である。
図９Ｂは、第２の実施形態に係る半導体装置の第１の変形例を示す上面図である。
なお、以下の説明においては、原則として、第２の実施形態との相違点のみを説明する。以下に説明する事項以外は、第２の実施形態と同様である。以下に説明する他の変形例及び実施形態についても同様である。また、図９Ｂでは、上部電極１５０及び絶縁膜１６１、１６３、１６４の上層部を省略している。
第１の実施形態及び第２の実施形態では、境界領域Ｓ２に設けられた各ｐ＋形の領域１１６ｂのＸ方向の長さＬ１が、ダイオード領域Ｓ１に設けられた各ｐ＋形の領域１１６ｂのＸ方向の長さＬ２と概ね等しい。しかしながら、図９Ａに示すように、境界領域Ｓ２に設けられた各ｐ＋形の領域２１６ｂのＸ方向の長さＬ２１ｘが、ダイオード領域Ｓ１に設けられた各ｐ＋形の領域２１６ｂのＸ方向の長さＬ２２ｘよりも長くてもよい。また、図９Ｂに示すように、本実施形態では、境界領域Ｓ２に設けられた各ｐ＋形の領域２１６ｂのＹ方向における長さＬ２１ｙは、ダイオード領域Ｓ１に設けられた各ｐ＋形の領域２１６ｂのＹ方向における長さＬ２２ｙと、概ね等しい。したがって、上方から見て、すなわち、上部電極１５０から下部電極１１０に向かう方向にみて、境界領域Ｓ２に設けられた各ｐ＋形の領域２１６ｂの面積は、ダイオード領域Ｓ１に設けられた各ｐ＋形の領域２１６ｂの面積よりも大きい。
このように構成することで、ダイオード領域Ｓ１及び境界領域Ｓ２がオンの状態で、境界領域Ｓ２のｐ＋形の領域２１６ｂからｎ－形のベース領域１１４ｂにホールが注入され易くなる。また、このように構成することで、ダイオード領域Ｓ１及び境界領域Ｓ２がリカバリしている状態で、境界領域Ｓ２のｎ－形のベース領域１１４ｂからｐ＋形の領域２１６ｂにホールが排出され易くなる。これにより、境界領域Ｓ２がリカバリ時に破壊されることを抑制できる。
ただし、境界領域に設けられた各ｐ＋形の領域の面積を、ダイオード領域に設けられた各ｐ＋形の領域の面積よりも大きくする方法は、上記に限定されない。例えば、境界領域に設けられた各ｐ＋形の領域のＸ方向の長さが、ダイオード領域に設けられた各ｐ＋形の領域のＸ方向の長さと概ね等しく、境界領域に設けられた各ｐ＋形の領域のＹ方向における長さが、ダイオード領域に設けられた各ｐ＋形の領域のＹ方向における長さよりも長くてもよい。また、境界領域に設けられた各ｐ＋形の領域のＸ方向の長さが、ダイオード領域に設けられた各ｐ＋形の領域のＸ方向の長さよりも長く、境界領域に設けられた各ｐ＋形の領域のＹ方向における長さが、ダイオード領域に設けられた各ｐ＋形の領域のＹ方向における長さよりも長くてもよい。
＜第２の実施形態の第２の変形例＞
次に、第２の実施形態の第２の変形例について説明する。
図１０は、第２の実施形態に係る半導体装置の第２の変形例を示す断面図である。
第１の実施形態及び第２の実施形態では、境界領域Ｓ２の隣り合う２つのゲート電極１４１のＸ方向の距離Ｌ３は、ダイオード領域Ｓ１の隣り合う２つの内部電極１２２のＸ方向の距離Ｌ４と概ね等しい。しかしながら、図１０に示すように、境界領域Ｓ２の隣り合う２つのゲート電極１４１のＸ方向の距離Ｌ２３は、ダイオード領域Ｓ１の隣り合う２つの内部電極１２２のＸ方向の距離Ｌ２４よりも短くてもよい。
このように構成することで、境界領域Ｓ２におけるｐ形のチャネルｃｈ１の密度を増加させることができる。そのため、ダイオード領域Ｓ１及び境界領域Ｓ２がリカバリしている際に、ｐ形のチャネルｃｈ１を介して、ｎ－ベース層１１４からｐ形層１１６にホールが排出され易い。これにより、境界領域Ｓ２がリカバリ時に破壊されることを抑制できる。
＜第３の実施形態＞
次に、第３の実施形態について説明する。
図１１は、本実施形態に係る半導体装置を示す断面図である。
第２の実施形態に係る半導体装置２００では、ｎ形のバリア層２１５が、ダイオード領域Ｓ１にも設けられており、境界領域Ｓ２の各ゲート電極１４１は、ダイオード領域Ｓ１の各内部電極１２２に対して電気的に絶縁されている。これに対して、本実施形態に係る半導体装置３００では、ｎ形のバリア層２１５が、ダイオード領域Ｓ１にも設けられているものの、ダイオード領域Ｓ１の各トレンチＴ１内には、境界領域Ｓ２のゲート電極１４１に対して電気的に接続され、ゲート電極１３１及び上部電極１５０に対して電気的に絶縁されたゲート電極３２１が配置されている。このように、ダイオード領域Ｓ１にゲート電極３２１が設けられていてもよい。
また、本実施形態に係る半導体装置３００には、ｎ形層１１３の代わりに、ｎ－形のベース層３１４ａが、設けられている。境界領域Ｓ２には、ｎ＋形のカソード層１１１及びｐ＋形のコレクタ層１１２が設けられておらず、ｎ－形のベース層３１４ａが、下部電極１１０上に配置されており、下部電極１１０に接している。すなわち、ｎ＋形のカソード層１１１とｐ＋形のコレクタ層１１２との間には、不純物濃度がｎ＋形のカソード層１１１よりも低いｎ－形のベース層３１４ａが介在している。したがって、本実施形態では、半導体装置３００のうち、ゲート電極１４１と隣り合うｎ形のバリア層１１５が設けられており、かつ、ｎ－形のベース層３１４ａが下部電極１１０と接している領域が、境界領域Ｓ２に相当する。
このように、ダイオード領域Ｓ１に、ｎ形のバリア層２１５及び、境界領域Ｓ２の各ゲート電極１４１に電気的に接続されたゲート電極３２１が設けられていてもよい。そして、ｎ＋形のカソード層１１１とｐ＋形のコレクタ層１１２との間には、不純物濃度がｎ＋形のカソード層１１１の不純物濃度よりも低いｎ－形のベース層３１４ａが介在していてもよい。このような構成においては、境界領域Ｓ２にキャリアが集中することを抑制できる。これにより、境界領域Ｓ２がリカバリ時に破壊されることを抑制できる。
＜第４の実施形態＞
次に、第４の実施形態について説明する。
図１２は、本実施形態に係る半導体装置を示す断面図である。
第２の実施形態に係る半導体装置２００では、ｎ形のバリア層２１５が、ダイオード領域Ｓ１にも設けられており、境界領域Ｓ２の各ゲート電極１４１は、ダイオード領域Ｓ１の各内部電極１２２に対して電気的に絶縁されている。これに対して、本実施形態に係る半導体装置４００では、ｎ形のバリア層２１５が、ダイオード領域Ｓ１にも設けられているものの、ダイオード領域Ｓ１の複数のトレンチＴ１のうちのいくつかのトレンチＴ１には、境界領域Ｓ２のゲート電極１４１に対して電気的に接続されたゲート電極３２１が配置されており、ダイオード領域Ｓ１の複数のトレンチＴ１のうちの残りのトレンチＴ１には、境界領域Ｓ２のゲート電極１４１に対して電気的に絶縁された内部電極１２２が配置されている。
具体的には、本実施形態では、ダイオード領域Ｓ１では、ゲート電極３２１と内部電極１２２とがＸ方向に交互に配置されている。これに対して、境界領域Ｓ２では、全てのトレンチＴ３内にゲート電極１４１が配置されている。したがって、境界領域Ｓ２においてＸ方向の単位長さΔＬあたりに設けられるゲート電極１４１の平均数は、ダイオード領域Ｓ１においてＸ方向の単位長さΔＬあたりに設けられるゲート電極３２１の平均数よりも多い。ある領域のＸ方向の単位長さΔＬあたりに設けられるゲート電極の平均数は、例えば、その領域のゲート電極の総数を、その領域のＸ方向の長さで除算することにより、算出できる。このように、本実施形態では、半導体装置４００のゲート電極と隣り合うｎ形のバリア層１１５が設けられた領域のうち、単位長さΔＬあたりに設けられるゲート電極の平均数が少ない方の領域が、境界領域Ｓ２に相当する。
このように、ｎ形のバリア層２１５及びゲート電極３２１は、ダイオード領域Ｓ１にも設けられていており、境界領域Ｓ２においてＸ方向の単位長さΔＬあたりに設けられるゲート電極１４１の平均数は、ダイオード領域Ｓ１においてＸ方向の単位長さΔＬあたりに設けられるゲート電極３２１の平均数よりも多くてもよい。このような構成においても、ダイオード領域Ｓ１及び境界領域Ｓ２の定常損失とリカバリ損失とのトレードオフの関係を改善できる。また、このような構成においても、リカバリ時に境界領域Ｓ２が破壊されることを抑制できる。また、このような構成においても、ダイオード領域Ｓ１において、キャリアの量が、境界領域Ｓ２のキャリアの量よりも減少することを抑制できる。
なお、本実施形態では、境界領域Ｓ２に、上部電極１５０に電気的に接続された内部電極が設けられていない。ただし、境界領域Ｓ２においてＸ方向の単位長さΔＬあたりに設けられるゲート電極１４１の平均数を、ダイオード領域Ｓ１においてＸ方向の単位長さΔＬあたりに設けられるゲート電極３２１の平均数よりも多くできれば、境界領域Ｓ２に、上部電極１５０に電気的に接続された内部電極が設けられていてもよい。
＜第５の実施形態＞
次に、第５の実施形態について説明する。
図１３は、本実施形態に係る半導体装置を示す断面図である。
第１～第４の実施形態では、ｎ形のバリア層１１５が絶縁膜１６４に接している。これに対して、本実施形態に係る半導体装置５００では、ｎ形のバリア層５１５が、絶縁膜１６４に接していない。
ｎ形のバリア層５１５は、ｐ形層１１６、より具体的には、ｐ形の領域１１６ａ中に設けられている。そして、ｎ形のバリア層５１５の上面５１５ａ、下面５１５ｂ、及び両側面５１５ｃは、ｐ形の領域１１６ａに覆われている。ｐ形層１１６において、ｎ形のバリア層５１５と絶縁膜１６４との間に位置する部分のＸ方向における長さΔＴは、ゲート電極１４１に、正の電圧Ｖ２２を印加した際に、ｐ形層１１６に形成されたｎ形の反転層が、ｎ形のバリア層５１５と接するような長さに設定されている。
このように、ｎ形のバリア層５１５は、ｐ形層１１６中に設けられており、ｎ形のバリア層５１５の側面５１５ｃは、ｐ形層１１６に覆われていてもよい。このような構成においても、ダイオード領域Ｓ１及び境界領域Ｓ２の定常損失とリカバリ損失とのトレードオフの関係を改善できる。また、このような構成においても、リカバリ時に境界領域Ｓ２が破壊されることを抑制できる。なお、このような構成では、電圧Ｖ２１を負電圧ではなく、０Ｖとすることができる。すなわち、ゲート電極１４１に負電圧を印加するような信号源ＳＧ２、ＳＧ４が必要ではなくなる。
以上、複数の実施形態及び変形例について説明したが、これらは、相互に組み合わせることができる。例えば、第１の実施形態に係る半導体装置１００、第３の実施形態に係る半導体装置３００、第４の実施形態に係る半導体装置４００、及び第５の実施形態に係る半導体装置５００に、第２の実施形態の第１の変形例におけるｐ＋形の領域２１６ｂの面積に関する構成を適用してもよい。また、例えば、第１の実施形態に係る半導体装置１００、第３の実施形態に係る半導体装置３００、第４の実施形態に係る半導体装置４００、及び第５の実施形態に係る半導体装置５００に、第２の実施形態の第２の変形例における隣り合う電極同士の距離Ｌ２３、Ｌ２４に関する構成を適用してもよい。また、例えば、第２の実施形態に係る半導体装置２００、第４の実施形態に係る半導体装置４００、及び第５の実施形態に係る半導体装置５００に、第１の実施形態の第１の変形例又は第２の変形例の構成を適用してもよい。また、例えば、第２の実施形態に係る半導体装置２００、第３の実施形態に係る半導体装置３００、及び第４の実施形態に係る半導体装置４００に、第５の実施形態の構成を適用してもよい。
また、上記の各実施形態では、半導体装置がｎチャネル型のＲＣ－ＩＧＢＴである例を説明したが、半導体装置はｐチャネル型のＲＣ－ＩＧＢＴであってもよい。この場合、上記の実施形態における各層のｐ形はｎ形に入れ替わり、上記の実施形態における各層のｎ形はｐ形に入れ替わる。また、この場合、上記の実施形態における正電圧は、負電圧に入れ替わり、正電圧は負電圧に入れ替わる。すなわち、ダイオード領域の導通状態において、境界領域内のゲート電極に、内部電極に対して正電圧を印加し、ダイオード領域のリカバリ前に、境界領域内のゲート電極に、内部電極に対して負電圧を印加し、ダイオード領域に逆回復電流が流れている間は、境界領域内のゲート電極に、内部電極に対して正電圧を印加すればよい。
実施形態は、以下の態様を含む。
（付記１）
ダイオード領域と、ＩＧＢＴ領域と、前記ダイオード領域と前記ＩＧＢＴ領域との間に位置する境界領域と、が設定された半導体装置であって、
前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられた第１電極と、
前記ダイオード領域において前記第１電極上に設けられた第１導電形の第１半導体層と、
前記ＩＧＢＴ領域において前記第１電極上に設けられた第２導電形の第２半導体層と、
前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられ、前記ダイオード領域では前記第１半導体層上に位置し、前記ＩＧＢＴ領域では前記第２半導体層上に位置し、不純物濃度が前記第１半導体層の不純物濃度よりも低い第１導電形の第３半導体層と、
前記境界領域及び前記ＩＧＢＴ領域において、前記第３半導体層上に設けられ、不純物濃度が前記第３半導体層の上層部の不純物濃度よりも高い第１導電形の第４半導体層と、
前記ダイオード領域において前記第３半導体層上に設けられ、前記境界領域及び前記ＩＧＢＴ領域において前記第４半導体層上に設けられた第２導電形の第５半導体層と、
前記ＩＧＢＴ領域において前記第５半導体層の上層部に設けられた第１導電形の第６半導体層と、
前記ダイオード領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層及び前記第３半導体層と、前記ダイオード領域から前記ＩＧＢＴ領域に向かう第１方向において隣り合う第２電極と、
前記ＩＧＢＴ領域において、前記第６半導体層の上面から前記第３半導体層に向かって延びており、前記第６半導体層、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合う第３電極と、
前記境界領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合い、前記第３電極に対して電気的に絶縁された第４電極と、
前記第５半導体層上に設けられた第５電極と、
前記第２電極と前記第５半導体層との間、及び前記第２電極と前記第３半導体層との間に設けられた第１絶縁膜と、
前記第３電極と前記第５電極との間、前記第３電極と前記第６半導体層との間、前記第３電極と前記第５半導体層との間、前記第３電極と前記第４半導体層との間、及び前記第３電極と前記第３半導体層との間に設けられた第２絶縁膜と、
前記第４電極と前記第５電極との間、前記第４電極と前記第５半導体層との間、前記第４電極と前記第４半導体層との間、及び前記第４電極と前記第３半導体層との間に設けられた第３絶縁膜と、
を備える半導体装置。
（付記２）
ダイオード領域と、ＩＧＢＴ領域と、前記ダイオード領域と前記ＩＧＢＴ領域との間に位置する境界領域と、が設定された半導体装置であって、
前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられた第１電極と、
前記ダイオード領域において前記第１電極上に設けられた第１導電形の第１半導体層と、
前記ＩＧＢＴ領域において前記第１電極上に設けられた第２導電形の第２半導体層と、
前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられ、前記ダイオード領域では前記第１半導体層上に位置し、前記ＩＧＢＴ領域では前記第２半導体層上に位置し、不純物濃度が前記第１半導体層の不純物濃度よりも低い第１導電形の第３半導体層と、
前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域において、前記第３半導体層上に設けられ、不純物濃度が前記第３半導体層の上層部の不純物濃度よりも高い第１導電形の第４半導体層と、
前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域において、前記第４半導体層上に設けられた第２導電形の第５半導体層と、
前記ＩＧＢＴ領域において前記第５半導体層の上層部に設けられた第１導電形の第６半導体層と、
前記ダイオード領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記ダイオード領域から前記ＩＧＢＴ領域に向かう第１方向において隣り合う第２電極と、
前記ＩＧＢＴ領域において、前記第６半導体層の上面から前記第３半導体層に向かって延びており、前記第６半導体層、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合う第３電極と、
前記境界領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合い、前記第２電極及び前記第３電極に対して電気的に絶縁された第４電極と、
前記第５半導体層上に設けられた第５電極と、
前記第２電極と前記第５半導体層との間、前記第２電極と前記第４半導体層との間、及び前記第２電極と前記第３半導体層との間に設けられた第１絶縁膜と、
前記第３電極と前記第５電極との間、前記第３電極と前記第６半導体層との間、前記第３電極と前記第５半導体層との間、前記第３電極と前記第４半導体層との間、及び前記第３電極と前記第３半導体層との間に設けられた第２絶縁膜と、
前記第４電極と前記第５電極との間、前記第４電極と前記第５半導体層との間、前記第４電極と前記第４半導体層との間、及び前記第４電極と前記第３半導体層との間に設けられた第３絶縁膜と、
を備える半導体装置。
（付記３）
ダイオード領域と、ＩＧＢＴ領域と、前記ダイオード領域と前記ＩＧＢＴ領域との間に位置する境界領域と、が設定された半導体装置であって、
前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられた第１電極と、
前記ダイオード領域において前記第１電極上に設けられた第１導電形の第１半導体層と、
前記ＩＧＢＴ領域において前記第１電極上に設けられた第２導電形の第２半導体層と、
前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられ、前記ダイオード領域では前記第１半導体層上に位置し、前記ＩＧＢＴ領域では前記第２半導体層上に位置し、不純物濃度が前記第１半導体層の不純物濃度よりも低い第１導電形の第３半導体層と、
前記ＩＧＢＴ領域において、前記第３半導体層上に設けられ、不純物濃度が前記第３半導体層の上層部の不純物濃度よりも高い第１導電形の第４半導体層と、
前記ダイオード領域及び前記境界領域において前記第３半導体層上に設けられ、前記ＩＧＢＴ領域において前記第４半導体層上に設けられた第２導電形の第５半導体層と、
前記ＩＧＢＴ領域において前記第５半導体層の上層部に設けられた第１導電形の第６半導体層と、
前記ダイオード領域において前記第５半導体層中に設けられ、側面が前記第５半導体層に覆われた第１導電形の第７半導体層と、
前記ダイオード領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層及び前記第３半導体層と、前記ダイオード領域から前記ＩＧＢＴ領域に向かう第１方向において隣り合う第２電極と、
前記ＩＧＢＴ領域において、前記第６半導体層の上面から前記第３半導体層に向かって延びており、前記第６半導体層、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合う第３電極と、
前記境界領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層及び前記第３半導体層と、前記第１方向において隣り合い、前記第３電極に対して電気的に絶縁された第４電極と、
前記第５半導体層上に設けられた第５電極と、
前記第２電極と前記第５半導体層との間、及び前記第２電極と前記第３半導体層との間に設けられた第１絶縁膜と、
前記第３電極と前記第５電極との間、前記第３電極と前記第６半導体層との間、前記第３電極と前記第５半導体層との間、前記第３電極と前記第４半導体層との間、及び前記第３電極と前記第３半導体層との間に設けられた第２絶縁膜と、
前記第４電極と前記第５電極との間、前記第４電極と前記第５半導体層との間、及び前記第４電極と前記第３半導体層との間に設けられた第３絶縁膜と、
を備える半導体装置。
（付記４）
前記ダイオード領域において、前記第５半導体層の上面から前記第３半導体層に向かって延び、前記第１方向において前記第５半導体層を挟んで前記第２電極と隣り合う他の第２電極と、
前記境界領域において、前記第５半導体層の上面から前記第３半導体層に向かって延び、前記第１方向において前記第５半導体層を挟んで前記第４電極と隣り合う他の第４電極と、
をさらに備え、
前記第４電極と前記他の第４電極との前記第１方向における距離は、前記第２電極と前記他の第２電極との前記第１方向における距離よりも短い付記１～３のいずれか１つに記載の半導体装置。
（付記５）
ダイオード領域と、ＩＧＢＴ領域と、前記ダイオード領域と前記ＩＧＢＴ領域との間に位置する境界領域と、が設定された半導体装置であって、
前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられた第１電極と、
前記ダイオード領域において前記第１電極上に設けられた第１導電形の第１半導体層と、
前記ＩＧＢＴ領域において前記第１電極上に設けられた第２導電形の第２半導体層と、
前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられ、前記ダイオード領域では前記第１半導体層上に位置し、前記ＩＧＢＴ領域では前記第２半導体層上に位置し、不純物濃度が前記第１半導体層の不純物濃度よりも低い第１導電形の第３半導体層と、
前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域において、前記第３半導体層上に設けられ、不純物濃度が前記第３半導体層の上層部の不純物濃度よりも高い第１導電形の第４半導体層と、
前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域において、前記第４半導体層上に設けられた第２導電形の第５半導体層と、
前記ＩＧＢＴ領域において前記第５半導体層の上層部に設けられた第１導電形の第６半導体層と、
前記ダイオード領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記ダイオード領域から前記ＩＧＢＴ領域に向かう第１方向において隣り合う第２電極と、
前記ＩＧＢＴ領域において、前記第６半導体層の上面から前記第３半導体層に向かって延びており、前記第６半導体層、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合う第３電極と、
前記ダイオード領域及び前記境界領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合い、前記第２電極及び前記第３電極に対して絶縁され、前記境界領域において前記第１方向の単位長さあたりに設けられる平均数が、前記ダイオード領域において前記第１方向の単位長さあたりに設けられる平均数よりも多い、複数の第４電極と、
前記第５半導体層上に設けられた第５電極と、
前記第２電極と前記第５半導体層との間、前記第２電極と前記第４半導体層との間、及び前記第２電極と前記第３半導体層との間に設けられた第１絶縁膜と、
前記第３電極と前記第５電極との間、前記第３電極と前記第６半導体層との間、前記第３電極と前記第５半導体層との間、前記第３電極と前記第４半導体層との間、及び前記第３電極と前記第３半導体層との間に設けられた第２絶縁膜と、
各前記第４電極と前記第５電極との間、各前記第４電極と前記第５半導体層との間、各前記第４電極と前記第４半導体層との間、各前記第４電極と前記第３半導体層との間に設けられた複数の第３絶縁膜と、
を備える半導体装置。
（付記６）
前記境界領域において、前記第３半導体層の一部は、前記第１電極上であって、前記第１方向において、前記第１半導体層と前記第２半導体層との間に位置する、付記１～５のいずれか１つに記載の半導体装置。
（付記７）
前記第１半導体層及び前記第２半導体層は、前記境界領域にも設けられており、前記境界領域において前記第１電極と前記第３半導体層との間に位置する付記１～５のいずれか１つに記載の半導体装置。
（付記８）
前記第２半導体層は、前記境界領域にも設けられており、前記境界領域において前記第１電極と前記第３半導体層との間に位置する付記１～５のいずれか１つに記載の半導体装置。
（付記９）
前記第１半導体層は、前記境界領域にも設けられており、前記境界領域において前記第１電極と前記第３半導体層との間に位置する付記１～５のいずれか１つに記載の半導体装置。
（付記１０）
ダイオード領域と、ＩＧＢＴ領域と、前記ダイオード領域と前記ＩＧＢＴ領域との間に位置する境界領域と、が設定された半導体装置であって、
前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられた第１電極と、
前記ダイオード領域において前記第１電極上に設けられた第１導電形の第１半導体層と、
前記ＩＧＢＴ領域において前記第１電極上に設けられた第２導電形の第２半導体層と、
前記ダイオード領域では前記第１半導体層上に位置し、前記境界領域では前記第１電極上に位置し、前記ＩＧＢＴ領域では前記第２半導体層上に位置し、不純物濃度が前記第１半導体層の不純物濃度よりも低い第１導電形の第３半導体層と、
前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域において、前記第３半導体層上に設けられ、不純物濃度が前記第３半導体層の上層部の不純物濃度よりも高い第１導電形の第４半導体層と、
前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域において、前記第４半導体層上に設けられた第２導電形の第５半導体層と、
前記ＩＧＢＴ領域において前記第５半導体層の上層部に設けられた第１導電形の第６半導体層と、
前記ダイオード領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記ダイオード領域から前記ＩＧＢＴ領域に向かう第１方向において隣り合う第２電極と、
前記ＩＧＢＴ領域において、前記第６半導体層の上面から前記第３半導体層に向かって延びており、前記第６半導体層、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合う第３電極と、
前記境界領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合い、前記第３電極に対して電気的に絶縁された第４電極と、
前記第５半導体層上に設けられた第５電極と、
前記第２電極と前記第５半導体層との間、前記第２電極と前記第４半導体層との間、及び前記第２電極と前記第３半導体層との間に設けられた第１絶縁膜と、
前記第３電極と前記第５電極との間、前記第３電極と前記第６半導体層との間、前記第３電極と前記第５半導体層との間、前記第３電極と前記第４半導体層との間、及び前記第３電極と前記第３半導体層との間に設けられた第２絶縁膜と、
前記第４電極と前記第５電極との間、前記第４電極と前記第５半導体層との間、前記第４電極と前記第４半導体層との間、及び前記第４電極と前記第３半導体層との間に設けられた第３絶縁膜と、
を備える半導体装置。
（付記１１）
前記第５半導体層は、
前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられた第１半導体領域と、
前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域において、前記第１半導体領域の上層部に設けられ、不純物濃度が前記第１半導体領域の不純物濃度よりも高く、前記第１方向において相互に離隔する複数の第２半導体領域と、を有し、
前記第５電極から前記第１電極に向かう第２方向からみて、前記境界領域における前記第２半導体領域の面積は、前記ダイオード領域における前記第２半導体領域の面積よりも大きい付記１～１０のいずれか１つに記載の半導体装置。
（付記１２）
前記境界領域の前記第１方向の長さは、前記ダイオード領域の前記第１半導体層の下面と前記第５半導体層の上面との距離よりも短い付記１～１１のいずれか１つに記載の半導体装置。
（付記１３）
前記第１導電形は、ｎ形であり、前記第２導電形はｐ形であり、
前記ダイオード領域の導通状態において、前記境界領域内の前記第４電極に、前記第２電極に対して負電圧を印加し、
前記ダイオード領域のリカバリ前に、前記第４電極に、前記第２電極に対して正電圧を印加し、
前記ダイオード領域に逆回復電流が流れている間は、前記第４電極に、前記第２電極に対して負電圧を印加する、付記１～９、１１、および１２のいずれか１つに記載の半導体装置の駆動方法。
（付記１４）
前記第１導電形は、ｐ形であり、前記第２導電形はｎ形であり、
前記ダイオード領域の導通状態において、前記境界領域内の前記第４電極に、前記第２電極に対して正電圧を印加し、
前記ダイオード領域のリカバリ前に、前記第４電極に、前記第２電極に対して負電圧を印加し、
前記ダイオード領域に逆回復電流が流れている間は、前記第４電極に、前記第２電極に対して正電圧を印加する、付記１～９、１１、および１２のいずれか１つに記載の半導体装置の駆動方法。
以上、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１００、１００Ａ、１００Ｂ、２００、３００、４００、５００：半導体装置
１１０ ：下部電極
１１１ ：ｎ＋形のカソード層
１１２ ：ｐ＋形のコレクタ層
１１３ ：ｎ形層
１１４ａ ：ｎ形のバッファ領域
１１４ｂ ：ｎ－形のベース領域
３１４ａ ：ｎ－形のベース層
１１５、２１５、５１５：ｎ形のバリア層
１１６ ：ｐ形層
１１６ａ ：ｐ形の領域
１１６ｂ、２１６ｂ：ｐ＋形の領域
１１７ ：ｎ＋形のエミッタ層
１２２ ：内部電極
１３１ ：ゲート電極
１３２ ：内部電極
１４１ ：ゲート電極
１５０ ：上部電極
１６１、１６２、１６３、１６４：絶縁膜
３２１ ：ゲート電極
５１５ａ ：上面
５１５ｂ ：下面
５１５ｃ ：側面
Ｃ ：ハーフブリッジ回路
Ｄ１ ：境界領域のＸ方向における長さ
Ｄ２ ：距離
Ｌ ：負荷
Ｌ１、Ｌ２、Ｌ２１ｘ、Ｌ２１ｙ、Ｌ２２ｘ、Ｌ２２ｙ：長さ
Ｌ３、Ｌ４、Ｌ２３、Ｌ２４：距離
Ｒ１、Ｒ２、Ｒ３、Ｒ４：抵抗
Ｓ１ ：ダイオード領域
Ｓ２ ：境界領域
Ｓ３ ：ＩＧＢＴ領域
ＳＧ１、ＳＧ２、ＳＧ３、ＳＧ４：信号源
Ｔ１、Ｔ２、Ｔ２ａ、Ｔ２ｂ、Ｔ３：トレンチ
Ｖ１１、Ｖ１２、Ｖ２１、Ｖ２２：電圧
ｃｈ１ ：ｐ形のチャネル
ｃｈ２ ：ｎ形のチャネル

Claims (14)

  1. ダイオード領域と、ＩＧＢＴ領域と、前記ダイオード領域と前記ＩＧＢＴ領域との間に位置する境界領域と、が設定された半導体装置であって、
    前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられた第１電極と、
    前記ダイオード領域において前記第１電極上に設けられた第１導電形の第１半導体層と、
    前記ＩＧＢＴ領域において前記第１電極上に設けられた第２導電形の第２半導体層と、
    前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられ、前記ダイオード領域では前記第１半導体層上に位置し、前記ＩＧＢＴ領域では前記第２半導体層上に位置し、不純物濃度が前記第１半導体層の不純物濃度よりも低い第１導電形の第３半導体層と、
    前記境界領域及び前記ＩＧＢＴ領域において、前記第３半導体層上に設けられ、不純物濃度が前記第３半導体層の上層部の不純物濃度よりも高い第１導電形の第４半導体層と、
    前記ダイオード領域において前記第３半導体層上に設けられ、前記境界領域及び前記ＩＧＢＴ領域において前記第４半導体層上に設けられた第２導電形の第５半導体層と、
    前記ＩＧＢＴ領域において前記第５半導体層の上層部に設けられた第１導電形の第６半導体層と、
    前記ダイオード領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層及び前記第３半導体層と、前記ダイオード領域から前記ＩＧＢＴ領域に向かう第１方向において隣り合う第２電極と、
    前記ＩＧＢＴ領域において、前記第６半導体層の上面から前記第３半導体層に向かって延びており、前記第６半導体層、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合う第３電極と、
    前記境界領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合い、前記第３電極に対して電気的に絶縁された第４電極と、
    前記第５半導体層上に設けられた第５電極と、
    前記第２電極と前記第５半導体層との間、及び前記第２電極と前記第３半導体層との間に設けられた第１絶縁膜と、
    前記第３電極と前記第５電極との間、前記第３電極と前記第６半導体層との間、前記第３電極と前記第５半導体層との間、前記第３電極と前記第４半導体層との間、及び前記第３電極と前記第３半導体層との間に設けられた第２絶縁膜と、
    前記第４電極と前記第５電極との間、前記第４電極と前記第５半導体層との間、前記第４電極と前記第４半導体層との間、及び前記第４電極と前記第３半導体層との間に設けられた第３絶縁膜と、
    を備える半導体装置。
  2. ダイオード領域と、ＩＧＢＴ領域と、前記ダイオード領域と前記ＩＧＢＴ領域との間に位置する境界領域と、が設定された半導体装置であって、
    前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられた第１電極と、
    前記ダイオード領域において前記第１電極上に設けられた第１導電形の第１半導体層と、
    前記ＩＧＢＴ領域において前記第１電極上に設けられた第２導電形の第２半導体層と、
    前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられ、前記ダイオード領域では前記第１半導体層上に位置し、前記ＩＧＢＴ領域では前記第２半導体層上に位置し、不純物濃度が前記第１半導体層の不純物濃度よりも低い第１導電形の第３半導体層と、
    前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域において、前記第３半導体層上に設けられ、不純物濃度が前記第３半導体層の上層部の不純物濃度よりも高い第１導電形の第４半導体層と、
    前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域において、前記第４半導体層上に設けられた第２導電形の第５半導体層と、
    前記ＩＧＢＴ領域において前記第５半導体層の上層部に設けられた第１導電形の第６半導体層と、
    前記ダイオード領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記ダイオード領域から前記ＩＧＢＴ領域に向かう第１方向において隣り合う第２電極と、
    前記ＩＧＢＴ領域において、前記第６半導体層の上面から前記第３半導体層に向かって延びており、前記第６半導体層、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合う第３電極と、
    前記境界領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合い、前記第２電極及び前記第３電極に対して電気的に絶縁された第４電極と、
    前記第５半導体層上に設けられた第５電極と、
    前記第２電極と前記第５半導体層との間、前記第２電極と前記第４半導体層との間、及び前記第２電極と前記第３半導体層との間に設けられた第１絶縁膜と、
    前記第３電極と前記第５電極との間、前記第３電極と前記第６半導体層との間、前記第３電極と前記第５半導体層との間、前記第３電極と前記第４半導体層との間、及び前記第３電極と前記第３半導体層との間に設けられた第２絶縁膜と、
    前記第４電極と前記第５電極との間、前記第４電極と前記第５半導体層との間、前記第４電極と前記第４半導体層との間、及び前記第４電極と前記第３半導体層との間に設けられた第３絶縁膜と、
    を備える半導体装置。
  3. ダイオード領域と、ＩＧＢＴ領域と、前記ダイオード領域と前記ＩＧＢＴ領域との間に位置する境界領域と、が設定された半導体装置であって、
    前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられた第１電極と、
    前記ダイオード領域において前記第１電極上に設けられた第１導電形の第１半導体層と、
    前記ＩＧＢＴ領域において前記第１電極上に設けられた第２導電形の第２半導体層と、
    前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられ、前記ダイオード領域では前記第１半導体層上に位置し、前記ＩＧＢＴ領域では前記第２半導体層上に位置し、不純物濃度が前記第１半導体層の不純物濃度よりも低い第１導電形の第３半導体層と、
    前記ＩＧＢＴ領域において、前記第３半導体層上に設けられ、不純物濃度が前記第３半導体層の上層部の不純物濃度よりも高い第１導電形の第４半導体層と、
    前記ダイオード領域及び前記境界領域において前記第３半導体層上に設けられ、前記ＩＧＢＴ領域において前記第４半導体層上に設けられた第２導電形の第５半導体層と、
    前記ＩＧＢＴ領域において前記第５半導体層の上層部に設けられた第１導電形の第６半導体層と、
    前記ダイオード領域において前記第５半導体層中に設けられ、側面が前記第５半導体層に覆われた第１導電形の第７半導体層と、
    前記ダイオード領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層及び前記第３半導体層と、前記ダイオード領域から前記ＩＧＢＴ領域に向かう第１方向において隣り合う第２電極と、
    前記ＩＧＢＴ領域において、前記第６半導体層の上面から前記第３半導体層に向かって延びており、前記第６半導体層、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合う第３電極と、
    前記境界領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層及び前記第３半導体層と、前記第１方向において隣り合い、前記第３電極に対して電気的に絶縁された第４電極と、
    前記第５半導体層上に設けられた第５電極と、
    前記第２電極と前記第５半導体層との間、及び前記第２電極と前記第３半導体層との間に設けられた第１絶縁膜と、
    前記第３電極と前記第５電極との間、前記第３電極と前記第６半導体層との間、前記第３電極と前記第５半導体層との間、前記第３電極と前記第４半導体層との間、及び前記第３電極と前記第３半導体層との間に設けられた第２絶縁膜と、
    前記第４電極と前記第５電極との間、前記第４電極と前記第５半導体層との間、及び前記第４電極と前記第３半導体層との間に設けられた第３絶縁膜と、
    を備える半導体装置。
  4. 前記ダイオード領域において、前記第５半導体層の上面から前記第３半導体層に向かって延び、前記第１方向において前記第５半導体層を挟んで前記第２電極と隣り合う他の第２電極と、
    前記境界領域において、前記第５半導体層の上面から前記第３半導体層に向かって延び、前記第１方向において前記第５半導体層を挟んで前記第４電極と隣り合う他の第４電極と、
    をさらに備え、
    前記第４電極と前記他の第４電極との前記第１方向における距離は、前記第２電極と前記他の第２電極との前記第１方向における距離よりも短い請求項１～３のいずれか１つに記載の半導体装置。
  5. ダイオード領域と、ＩＧＢＴ領域と、前記ダイオード領域と前記ＩＧＢＴ領域との間に位置する境界領域と、が設定された半導体装置であって、
    前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられた第１電極と、
    前記ダイオード領域において前記第１電極上に設けられた第１導電形の第１半導体層と、
    前記ＩＧＢＴ領域において前記第１電極上に設けられた第２導電形の第２半導体層と、
    前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられ、前記ダイオード領域では前記第１半導体層上に位置し、前記ＩＧＢＴ領域では前記第２半導体層上に位置し、不純物濃度が前記第１半導体層の不純物濃度よりも低い第１導電形の第３半導体層と、
    前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域において、前記第３半導体層上に設けられ、不純物濃度が前記第３半導体層の上層部の不純物濃度よりも高い第１導電形の第４半導体層と、
    前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域において、前記第４半導体層上に設けられた第２導電形の第５半導体層と、
    前記ＩＧＢＴ領域において前記第５半導体層の上層部に設けられた第１導電形の第６半導体層と、
    前記ダイオード領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記ダイオード領域から前記ＩＧＢＴ領域に向かう第１方向において隣り合う第２電極と、
    前記ＩＧＢＴ領域において、前記第６半導体層の上面から前記第３半導体層に向かって延びており、前記第６半導体層、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合う第３電極と、
    前記ダイオード領域及び前記境界領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合い、前記第２電極及び前記第３電極に対して絶縁され、前記境界領域において前記第１方向の単位長さあたりに設けられる平均数が、前記ダイオード領域において前記第１方向の単位長さあたりに設けられる平均数よりも多い、複数の第４電極と、
    前記第５半導体層上に設けられた第５電極と、
    前記第２電極と前記第５半導体層との間、前記第２電極と前記第４半導体層との間、及び前記第２電極と前記第３半導体層との間に設けられた第１絶縁膜と、
    前記第３電極と前記第５電極との間、前記第３電極と前記第６半導体層との間、前記第３電極と前記第５半導体層との間、前記第３電極と前記第４半導体層との間、及び前記第３電極と前記第３半導体層との間に設けられた第２絶縁膜と、
    各前記第４電極と前記第５電極との間、各前記第４電極と前記第５半導体層との間、各前記第４電極と前記第４半導体層との間、各前記第４電極と前記第３半導体層との間に設けられた複数の第３絶縁膜と、
    を備える半導体装置。
  6. 前記境界領域において、前記第３半導体層の一部は、前記第１電極上であって、前記第１方向において、前記第１半導体層と前記第２半導体層との間に位置する、請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記第１半導体層及び前記第２半導体層は、前記境界領域にも設けられており、前記境界領域において前記第１電極と前記第３半導体層との間に位置する請求項１～５のいずれか１つに記載の半導体装置。
  8. 前記第２半導体層は、前記境界領域にも設けられており、前記境界領域において前記第１電極と前記第３半導体層との間に位置する請求項１～５のいずれか１つに記載の半導体装置。
  9. 前記第１半導体層は、前記境界領域にも設けられており、前記境界領域において前記第１電極と前記第３半導体層との間に位置する請求項１～５のいずれか１つに記載の半導体装置。
  10. ダイオード領域と、ＩＧＢＴ領域と、前記ダイオード領域と前記ＩＧＢＴ領域との間に位置する境界領域と、が設定された半導体装置であって、
    前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられた第１電極と、
    前記ダイオード領域において前記第１電極上に設けられた第１導電形の第１半導体層と、
    前記ＩＧＢＴ領域において前記第１電極上に設けられた第２導電形の第２半導体層と、
    前記ダイオード領域では前記第１半導体層上に位置し、前記境界領域では前記第１電極上に位置し、前記ＩＧＢＴ領域では前記第２半導体層上に位置し、不純物濃度が前記第１半導体層の不純物濃度よりも低い第１導電形の第３半導体層と、
    前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域において、前記第３半導体層上に設けられ、不純物濃度が前記第３半導体層の上層部の不純物濃度よりも高い第１導電形の第４半導体層と、
    前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域において、前記第４半導体層上に設けられた第２導電形の第５半導体層と、
    前記ＩＧＢＴ領域において前記第５半導体層の上層部に設けられた第１導電形の第６半導体層と、
    前記ダイオード領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記ダイオード領域から前記ＩＧＢＴ領域に向かう第１方向において隣り合う第２電極と、
    前記ＩＧＢＴ領域において、前記第６半導体層の上面から前記第３半導体層に向かって延びており、前記第６半導体層、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合う第３電極と、
    前記境界領域において、前記第５半導体層の上面から前記第３半導体層に向かって延びており、前記第５半導体層、前記第４半導体層、及び前記第３半導体層と、前記第１方向において隣り合い、前記第３電極に対して電気的に絶縁された第４電極と、
    前記第５半導体層上に設けられた第５電極と、
    前記第２電極と前記第５半導体層との間、前記第２電極と前記第４半導体層との間、及び前記第２電極と前記第３半導体層との間に設けられた第１絶縁膜と、
    前記第３電極と前記第５電極との間、前記第３電極と前記第６半導体層との間、前記第３電極と前記第５半導体層との間、前記第３電極と前記第４半導体層との間、及び前記第３電極と前記第３半導体層との間に設けられた第２絶縁膜と、
    前記第４電極と前記第５電極との間、前記第４電極と前記第５半導体層との間、前記第４電極と前記第４半導体層との間、及び前記第４電極と前記第３半導体層との間に設けられた第３絶縁膜と、
    を備える半導体装置。
  11. 前記第５半導体層は、
    前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域に亘って設けられた第１半導体領域と、
    前記ダイオード領域、前記境界領域、及び前記ＩＧＢＴ領域において、前記第１半導体領域の上層部に設けられ、不純物濃度が前記第１半導体領域の不純物濃度よりも高く、前記第１方向において相互に離隔する複数の第２半導体領域と、を有し、
    前記第５電極から前記第１電極に向かう第２方向からみて、前記境界領域における前記第２半導体領域の面積は、前記ダイオード領域における前記第２半導体領域の面積よりも大きい請求項１～１０のいずれか１つに記載の半導体装置。
  12. 前記境界領域の前記第１方向の長さは、前記ダイオード領域の前記第１半導体層の下面と前記第５半導体層の上面との距離よりも短い請求項１～１１のいずれか１つに記載の半導体装置。
  13. 前記第１導電形は、ｎ形であり、前記第２導電形はｐ形であり、
    前記ダイオード領域の導通状態において、前記境界領域内の前記第４電極に、前記第２電極に対して負電圧を印加し、
    前記ダイオード領域のリカバリ前に、前記第４電極に、前記第２電極に対して正電圧を印加し、
    前記ダイオード領域に逆回復電流が流れている間は、前記第４電極に、前記第２電極に対して負電圧を印加する、請求項１～９、１１、および１２のいずれか１つに記載の半導体装置の駆動方法。
  14. 前記第１導電形は、ｐ形であり、前記第２導電形はｎ形であり、
    前記ダイオード領域の導通状態において、前記境界領域内の前記第４電極に、前記第２電極に対して正電圧を印加し、
    前記ダイオード領域のリカバリ前に、前記第４電極に、前記第２電極に対して負電圧を印加し、
    前記ダイオード領域に逆回復電流が流れている間は、前記第４電極に、前記第２電極に対して正電圧を印加する、請求項１～９、１１、および１２のいずれか１つに記載の半導体装置の駆動方法。
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