JP2012099696A - 半導体装置 - Google Patents

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憲一 松下
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Abstract

【課題】特性をさらに向上させた半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第1主電極上のコレクタ層と、コレクタ層上の第2導電形ベース層と、第2導電形ベース層上の拡散層および第1導電形ベース層と、第1導電形ベース層の表面に選択的に設けられたエミッタ層と、それぞれの第1導電形ベース層と、それぞれの拡散層と、のあいだに設けられ、第1導電形ベース層および拡散層の表面から第2導電形ベース層に到達する第1トレンチ内に、第1絶縁膜を介して設けられた導電体層と、エミッタ層の表面から第1導電形ベース層を貫通し、第2導電形ベース層に到達する複数の第2トレンチ内に第2絶縁膜を介して設けられた制御電極と、エミッタ層および第1導電形ベース層に接続された第2主電極と、を備える。複数の第2トレンチのそれぞれが互いに対向する方向の断面において、エミッタ層数は、第2トレンチによって分割された第1導電形ベース層数よりも多い。
【選択図】図1

Description

本発明の実施形態は、半導体装置に関する。
電力用の半導体装置のひとつの例として、IGBT(Insulated Gate Bipolar Transistor)がある。IGBTにおいては、コレクタ電極上に、p形コレクタ層、n形ベース層がこの順に積層され、その上に複数本のトレンチゲート電極が設けられている。トレンチゲート電極間の領域にはp形ベース層が設けられている。このp形ベース層の上層部分の一部に、エミッタ電極に接続されたn形エミッタ層が設けられている。
IGBTにおいては、トレンチゲート電極に正電位が印加されることにより、p形ベース層にMOSチャネル(以下、単に「チャネル」とも称す。)が形成し、n形エミッタ層から電子が導入されると共にp形コレクタ層から正孔が導入される。これにより、コレクタ電極とエミッタ電極との間に電流が流れる。
IGBTのオン状態でのコレクタ電極とエミッタ電極との間のオン抵抗を下げるために、素子表面近傍の正孔の排出を抑制する方法がある。この方法では、n形ベース層からエミッタ電極に排出される正孔の経路を、トレンチゲートで狭めることによって、素子表面近傍の蓄積キャリアの排出を抑制している。しかし、このような構造では、トレンチゲートで分離されたp形拡散層の電位が浮遊しているために、素子のスイッチング時にその電位が変動しゲート電位を変動させてしまう。これにより、ゲート電位がオーバーシュートしたり、アンダーシュートしたりする。
これに対し、トレンチゲート電極の両側にエミッタ電極に接続させたゲートを設け、p形ベース層の電位変動をゲートによりシールドする方法がある。このような方法によれば、ゲート電位の変動が抑制されて、スイッチング動作が安定する。しかし、ゲートを設けたことにより、正孔の排出されるp形ベース層の面積が増加してしまい、正孔の排出抵抗が小さくなり、オン抵抗が低減しないという問題があった。
特開2002−016252号公報 特開2008−227251号公報
本発明の実施形態は、特性をさらに向上させた半導体装置を提供する。
実施形態の半導体装置は、第1主電極と、前記第1主電極の上に設けられた第1導電形のコレクタ層と、前記第1導電形のコレクタ層の上に設けられた第2導電形のベース層と、前記第2導電形のベース層の上に設けられ、交互に配列された第1導電形の拡散層および第1導電形のベース層と、を備える。半導体装置は、前記第1導電形のベース層の表面に選択的に設けられた第2導電形のエミッタ層と、それぞれの前記第1導電形のベース層と、それぞれの前記第1導電形の拡散層と、のあいだに設けられ、前記第1導電形のベース層および前記第1導電形の拡散層の表面から前記第2導電形のベース層に到達する第1トレンチ内に、第1絶縁膜を介して設けられた導電体層と、を備える。半導体装置は、前記第2導電形のエミッタ層の表面から前記第1導電形のベース層を貫通し、前記第2導電形のベース層に到達する複数の第2トレンチ内に第2絶縁膜を介して設けられた制御電極と、前記第2導電形のエミッタ層および前記第1導電形のベース層に接続された第2主電極と、を備える。半導体装置では、前記複数の第2トレンチのそれぞれが互いに対向する方向の断面において、前記第2導電形のエミッタ層の数は、前記第2トレンチによって分割された前記第1導電形のベース層の数よりも多い。
第1の実施形態に係る半導体装置の要部断面模式図である。 第1の実施形態に係る半導体装置の要部平面模式図である。 第1の比較例に係る半導体装置の図であり、(a)は、要部断面模式図、(b)は、ターンオフ波形を説明する図である。 第2の比較例に係る半導体装置の要部断面模式図であり、(a)は、要部断面模式図、(b)は、ターンオフ波形を説明する図である。 第1の実施形態に係る半導体装置の作用効果を説明する図である。 第2の実施の形態に係る半導体装置の要部断面模式図である。
以下、図面を参照しつつ、本実施形態について説明する。以下の説明では、同一の部材には、同一の符号を付す。
(第1の実施形態)
図1は、第1の実施形態に係る半導体装置の要部断面模式図である。
図2は、第1の実施形態に係る半導体装置の要部平面模式図である。
図1には、図2のX−X’断面が示されている。図2には、図1に例示するエミッタ電極81、絶縁層70が表示されていない。X−X’断面とは、例えば、複数のトレンチ30、33のそれぞれが互いに対向する方向の切断面である。
図1、2に示す半導体装置1は、電力用の半導体装置(例えば、IEGT(Injection Enhanced Gate Transistor))である。半導体装置1は、第1の主電極であるコレクタ電極(第1の主電極)80と、p形コレクタ層11と、n形ベース層13と、p形拡散層15と、p形ベース層16と、n形エミッタ層17と、トレンチ20、23、30、33と、第2の主電極であるエミッタ電極(第2の主電極)81と、を備える。ここで、「コレクタ」については、「ドレイン」と称してもよく、「エミッタ」については、「ソース」と称してもよい。また、不純物の導電形については、p形を第1導電形とし、n形を第2導電形とする。
半導体装置1においては、コレクタ電極80の上に、p形コレクタ層11が設けられている。p形コレクタ層11の上には、n形ベース層13が設けられている。n形ベース層13の不純物濃度は、n形エミッタ層17の不純物濃度よりも低い。n形ベース層13は、ドリフト層として機能する。
形ベース層13の上には、p形拡散層15と、p形ベース層16と、が交互に配列している。p形ベース層16の表面には、選択的にn形エミッタ層17が設けられている。それぞれのp形ベース層16と、それぞれのp形拡散層15と、のあいだには、第1トレンチが設けられている。例えば、p形拡散層15およびp形ベース層16の表面からコレクタ電極80側に向かい、トレンチ20と、トレンチ23と、が設けられている。トレンチ20、23は、p形拡散層15およびp形ベース層16を貫通している。トレンチ20、23の下端は、n形ベース層13にまで到達している。トレンチ20内には、絶縁膜21を介して、例えば、導電体層22が設けられている。トレンチ23内には、絶縁膜24を介して、例えば、導電体層25が設けられている。
また、半導体装置1においては、トレンチ20と、トレンチ23と、のあいだに、n形エミッタ層17の表面からp形ベース層16を貫通し、n形ベース層13に到達する複数の第2トレンチが設けられている。
例えば、トレンチ30、33は、n形エミッタ層17、p形ベース層16を貫通している。トレンチ30、33の下端は、n形ベース層13にまで到達している。トレンチ30内には、絶縁膜31を介して、例えば、導電体層32が設けられている。トレンチ33内には、絶縁膜34を介して、例えば、導電体層35が設けられている。
導電体層32、35は、MOSチャネルを制御する制御電極ある。すなわち、導電体層32、35は、トレンチゲート電極であり、図示しないゲート配線に電気的に接続されている。導電体層32の両側に絶縁膜31を介してn形エミッタ層17が接している。導電体層35の両側に絶縁膜34を介してn形エミッタ層17が接している。すなわち、導電体層32、35は、n形エミッタ層17と、n形ベース層13と、のあいだの通電を制御する制御電極である。
p形ベース層16およびn形エミッタ層17は、エミッタ電極81に電気的に接続されている。さらに、トレンチ20内の導電体層22と、トレンチ23内の導電体層25とは、図示しない配線を通じて、エミッタ電極81に電気的に接続されている。それぞれのトレンチ20、23、30、33の深さは、略同じである。
p形拡散層15、p形ベース層16の一部、n形エミッタ層17の一部およびトレンチ20、23、30、33の上には、絶縁層70が設けられている。絶縁層70の上には、エミッタ電極81が設けられている。p形ベース層16の一部およびn形エミッタ層17の一部の上の絶縁層70は開口され、p形ベース層16およびn形エミッタ層17と、エミッタ電極81と、が電気的に接続されている。p形拡散層15は、エミッタ電極81に電気的に接続されていない。
また、n形ベース層13の主面に対し、垂直な方向からみて、それぞれのトレンチ20、23、30、33、n形エミッタ層17、p形ベース層16は、ストライプ状に延在している(図2参照)。それぞれのトレンチ20、23、30、33は、略平行である。
半導体装置1においては、トレンチ20、23のそれぞれが互いに対向する方向の断面において、n形エミッタ層17の数は、トレンチ30、33によって分割されたp形ベース層16の数よりも多い。例えば、n形エミッタ層17は、トレンチ30の両側に設けられ、トレンチ30の側面に接している。また、n形エミッタ層17は、トレンチ33の両側に設けられ、トレンチ33の側面に接している。すなわち、半導体装置1において、MOSチャネルの数は、4個である。p形ベース層16は、トレンチ30に対向するトレンチ20の側面、またはトレンチ33に対向するトレンチ23の側面に接している。また、トレンチ30と、トレンチ33と、が互いに対向する側面には、p形ベース層16が接している。すなわち、p形ベース層16の数は、3個である。
また、実施形態において、「幅」は、トレンチ20等が延在する方向に対し略垂直、且つn形ベース層13の主面と略平行な方向の幅で定義される。
複数のトレンチ30、33のそれぞれが互いに対向する方向において、p形拡散層15の幅は、p形ベース層16の幅よりも広くしてもよい。例えば、コレクタ電極80上でp形ベース層16が占める領域をメインセル90とし、コレクタ電極80の上でp形拡散層15が占める領域をサブセル91とした場合、サブセル91の幅は、メインセル90の幅の1〜5倍程度に調整されている。
メインセル90およびサブセル91は、トレンチ20等が延在する方向に延在する。メインセル90およびサブセル91は、トレンチ20等が延在する方向に対し略垂直に交互に配置されている。メインセル90におけるp形ベース層16およびn形エミッタ層17の不純物濃度および面積は、MOSFETに要求される性能に応じて決定される。
なお、p形コレクタ層11、n形ベース層13、p形拡散層15、p形ベース層16、n形エミッタ層17の主成分は、例えば、ケイ素(Si)である。コレクタ電極80、エミッタ電極81の材質は、金属である。絶縁膜21、24、31、34の材質は、例えば、酸化ケイ素(SiO)である。導電体層22、25、32、35の材質は、例えば、ポリシリコンである。
次に、半導体装置1の作用効果について説明する。半導体装置1の作用効果を説明する前に、比較例に係る半導体装置100、200について説明する。
図3は、第1の比較例に係る半導体装置の図であり、(a)は、要部断面模式図、(b)は、ターンオフ波形を説明する図である。
図3(a)に示す半導体装置100においては、上述したトレンチ20、23が設けられていない。また、n形エミッタ層17は、トレンチ30の片側、およびトレンチ33の片側に設けられている。すなわち、半導体装置100において、MOSチャネルの数は、2個である。半導体装置100の他の構成については、半導体装置1と同じである。
半導体装置100のエミッタ電極81の電位を、例えば、接地電位とし、コレクタ電極80に接地電位よりも高い電位を印加した状態で、導電体層32、35に閾値以上の電位を印加する。すると、絶縁膜31、34に接するp形ベース層16にチャネルが形成される。これにより、メインセル90に形成されたMOSFETがオン状態となり、n形エミッタ層17からチャネルを介してn形ベース層13に電子が流れる(図中の矢印e参照)。一方、p形コレクタ層11からn形ベース層13に正孔が流れる(図中の矢印h参照)。この結果、コレクタ電極80と、エミッタ電極81と、のあいだで、電流が流れる。
ここで、エミッタ電極81は、メインセル90のみに電気的に接続されており、サブセル91には電気的に接続されていない。従って、正孔は、p形ベース層16を通じて、メインセル90を介してのみエミッタ電極81に排出される。半導体装置100においては、メインセル90の両側に、導電に寄与しないサブセル91が設けられているため、正孔に対する障壁が形成される。正孔に対する障壁は、メインセル90の幅がより狭くなるほど高くなる。
これにより、p形ベース層16からエミッタ電極81へ流れる正孔電流が少なくなる。その結果、相対的にn形エミッタ層17を介した電子の注入量が多くなり、p形ベース層16の下側のn形ベース層13においてキャリア濃度が高くなる。このため、半導体装置100のオン抵抗は低くなる。
しかし、半導体装置100においては、上述したトレンチ20、23が設けられていない。その結果、導電体層32、35は、p形拡散層15の電位変動の影響を受け易くなる。すなわち、半導体装置100では、ゲートミラー容量を低減させることができない。半導体装置100では、導電体層32、35を0〜15Vの範囲で駆動する場合、導電体層32、35の電位が0Vより低くなるアンダーシューティングが生じる可能性がある。
図3(b)に、半導体装置100のスイッチング動作に係るターンオフ波形を示す。横軸は、時間であり、縦軸は、電圧または電流値である。横軸および縦軸は、規格値である。 図3(b)には、ゲート電極である導電体層32、35とエミッタ電極81とのあいだの電圧Vgeと、コレクタ電極80とエミッタ電極81とのあいだの電圧Vceと、コレクタ電極80とエミッタ電極81とのあいだに流れる電流値Icが示されている。
矢印Aで示す時に、導電体層32、35にオフ信号(すなわち、0(V))が入力されると、B−D間のミラー期間を経て、矢印Dで示す時に導電体層32、35の電圧が0(V)に向かう。期間B−Cでは、コレクタ電圧Vceおよび電流Icはほとんど変化しないが、期間C−Dでは、電圧Vceは急激に上昇し、導電体層32、35の電圧Vgeが0(V)に向かうのと略同時に、電流値Icは急激に減少する。
すなわち、図3(b)には半導体装置100は、オン状態からオフ状態に切り替わる様子が示されている。ただし、半導体装置100では、導電体層32、35の電圧が0(V)よりも小さくなるアンダーシューティングが生じる(付号150で示す部分)。これは、導電体層32、35と、p形拡散層15と、のあいだに絶縁膜31、34が形成されているものの、導電体層32、35の電位が容量結合によってサブセル91のp形拡散層15の電位変動の影響を受けるためである。従って、半導体装置100では、IEGTである半導体装置100と外部に設けられる制御ICとの間に結合回路が必要となり、高コストになる。
また、エミッタ電極81へ流れる正孔の通路がWpしかなく狭いため、チャネル電流が遮断される時間Dにおいて、高い正孔電流がp形ベース層16に流れる。これにより、n形エミッタ層17とp形ベース層16とn形ベース層13とで構成される寄生バイポーラ素子(npnトランジスタ)がオンしやすく(所謂、ラッチアップ現象の発生)、素子が破壊し易いという問題がある。
図4は、第2の比較例に係る半導体装置の要部断面模式図であり、(a)は、要部断面模式図、(b)は、ターンオフ波形を説明する図である。
図4(a)に示す半導体装置200においては、トレンチ20、23が設けられている。トレンチ20内の導電体層22と、トレンチ23内の導電体層25とは、図示しない配線を通じて、エミッタ電極81に電気的に接続されている。但し、トレンチ20と、トレンチ23と、のあいだには、トレンチ30のみが設けられている。すなわち、トレンチ20と、トレンチ23と、のあいだに、ゲート電極である導電体層32のみが設けられている。n形エミッタ層17は、トレンチ30の両側に設けられている。半導体装置200において、MOSチャネルの数は、2個である。半導体装置200の他の構成については、半導体装置1と同じである。
半導体装置200のオン状態では、正孔は、p形ベース層16を通じて、メインセル90を介してのみエミッタ電極81に排出される。これにより、p形ベース層16からエミッタ電極81へ流れる正孔電流が少なくなる。その結果、相対的にn形エミッタ層17を介した電子の注入量が多くなり、p形ベース層16の下側のn形ベース層13においてキャリア濃度が高くなる。
また、半導体装置200においては、スイッチング時において、サブセル91のp形拡散層15の電位変動は、導電体層22および導電体層25によってシールドされる。すなわち、ゲート電極である導電体層32は、p形拡散層15の電位変動の影響を受け難く、ゲートミラー容量が大きく減少する。
図4(b)に、半導体装置200のスイッチング動作に係るターンオフ波形を示す。横軸は、時間であり、縦軸は、電圧または電流値である。横軸および縦軸は、規格値である。図4(b)には、図3(b)と同様に、半導体装置200のオン状態からオフ状態に切り替わる様子が示されている。
半導体装置200では、導電体層32のアンダーシューティングが生じない。これは、導電体層22および導電体層25によるシールド効果によって、導電体層32の電位がサブセル91のp形拡散層15の電位変動の影響を受け難いためである。従って、半導体装置200では、IEGTである半導体装置200と外部に設けられる制御ICとの間において結合回路を設ける必要ななく、低コストになる。
しかし、半導体装置200の断面において、正孔が排出されるp形ベース層16の数が2個であるのに対し、n形ベース層13に電子を注入するチャネルの数は増えていない。このため、半導体装置200では、正孔が半導体装置100よりも多く排出されることになり、半導体装置200においては、オン抵抗が上昇してしまう問題がある。
半導体装置200では、p形ベース層16の幅が半導体装置100の2倍になっているため、時間Dでp形ベース層16に流れる正孔電流は、半導体装置100よりも低くなり、寄生パイポーラ素子が作動し難くなる。
これに対し、半導体装置1では、破壊耐量を更に向上させ、且つオン抵抗も低くすることができる。
図5は、第1の実施形態に係る半導体装置の作用効果を説明する図である。
半導体装置1のエミッタ電極81の電位を、例えば、接地電位とし、コレクタ電極80に接地電位よりも高い電位を印加した状態で、導電体層32、35に閾値以上の電位を印加する。すると、p形ベース層16における絶縁膜31、34に接する領域にチャネルが形成される。これにより、メインセル90のMOSFETがオン状態となり、n形エミッタ層17からチャネルを介してn形ベース層13に電子が流れる(図中の矢印e参照)。一方、p形コレクタ層11からn形ベース層13に正孔が流れる(矢印h参照)。この結果、コレクタ電極80と、エミッタ電極81と、のあいだで、電流が流れる。
このとき、エミッタ電極81は、メインセル90のみに接続されており、サブセル91には接続されていない。n形ベース層13内の正孔は、上述したp形ベース層16を介してのみエミッタ電極81に排出される。半導体装置1においては、導電に寄与しないサブセル91が設けられているため、正孔に対する障壁が形成される。その結果、相対的にn形エミッタ層17を介した電子の注入量が多くなり、p形ベース層16の下側のn形ベース層13のキャリア濃度が高くなる。
さらに、半導体装置1の断面において、正孔が排出されるp形ベース層16の幅を半導体装置200に比べ1.5倍に増加させて寄生バイポーラ素子の動作をより抑制していることに加え、n形ベース層13に電子を注入するチャネルを半導体装置200の2倍に増加させている。
すなわち、半導体装置1の断面では、p形ベース層16より排出される正孔電流よりも、n形ベース層13に電子を注入するためのチャネル電流をより多く増やしている。これにより、半導体装置1は、より破壊し難く且つオン抵抗が低くなる。
ここで、複数のトレンチ30、33のそれぞれが互いに対向する方向に略垂直な方向のチャネルの幅をWn、複数のトレンチ30、33のそれぞれが互いに対向する方向のp形ベース層16の幅をWpとする。すると、半導体装置200では、メインセル90の単位面積あたりのチャネル長(以下、単に「割合」と記す。)は、1/Wp(=Wn/(Wn×Wp))になる。
半導体装置のオン抵抗をより低減させるには、その割合がより高くなることが望ましい。その理由は、その割合がより高くなるほど、n形ベース層13に注入される電子の量が増えるか、あるいはp形ベース層16から排出される正孔の量が抑えられるからである。
特に、MOSチャネルは、複数のトレンチ30、33のそれぞれが互いに対向する方向に略垂直な方向にストライプ状に形成されるため、1つでも多くのチャネル数を増加させたほうがn形ベース層13に注入される電子の量が顕著に増加する。
半導体装置1では、その割合は、4/3Wpになる。すなわち、半導体装置1の割合は、半導体装置200の割合の(4/3)倍になる。このため、半導体装置1においては、オン抵抗が半導体装置200に比べより低くなる。半導体装置1においては、正孔の排出分を上回る電子の注入分を形成して、オン抵抗をさらに低減させている。
また、半導体装置1においては、導電体層32および導電体層35の両側に設けられた導電体層22、25がエミッタ電極81に接続されている。このため、スイッチング時において、p形拡散層15の電位は、導電体層22、25によってシールドされる。すなわち、半導体装置1の導電体層32、35は、p形拡散層15の電位変動の影響を受け難く、ゲートミラー容量が大きく減少する。このため、半導体装置1のスイッチング動作では、導電体層32、35のアンダーシューティングが抑制される。これにより、半導体装置1においては、IEGTである半導体装置1と外部に設けられる制御ICの間に結合回路を設ける必要がなく、低コストになる。
このように、半導体装置1においては、低コストで破壊に強く、且つオン抵抗がより低くなる。
(第2の実施形態)
図6は、第2の実施の形態に係る半導体装置の要部断面模式図である。
図6に示す半導体装置2は、逆導通型の電力用半導体装置(例えば、RC(Reverse Conducting)−IEGT)である。半導体装置2では、コレクタ電極80の上に、p形コレクタ層11が選択的に設けられている。例えば、メインセル90においては、コレクタ電極80の上に、p形コレクタ層11が選択的に開口され、この開口においてn形バッファ層12と、コレクタ電極80と、が接続している。すなわち、p形コレクタ層11の一部が取り除かれ、第1の主電極であるコレクタ電極80がp形コレクタ層11を介さず、n形ベース層13に接続された部分がある。
半導体装置2においても、複数のトレンチ30、33のそれぞれが互いに対向する方向の断面において、MOSチャネルの数は、4個であり、p形ベース層16の数は、3個である。
このような半導体装置2においても、半導体装置1と同様の作用効果を有する。すなわち、半導体装置1と同様に、半導体装置2においては、導電に寄与しないサブセル91が設けられているため、正孔に対する障壁が形成される。その結果、相対的にn形エミッタ層17を介した電子の注入量が多くなり、p形ベース層16の下側のn形ベース層13のキャリア濃度が高くなる。
さらに、半導体装置2の断面において、正孔が排出されるp形ベース層16の幅を半導体装置200に比べ1.5倍に増加させて寄生バイポーラ素子の動作をより抑制していることに加え、n形ベース層13に電子を注入するチャネルを半導体装置200の2倍に増加させている。
すなわち、半導体装置2の断面では、p形ベース層16より排出される正孔電流よりも、n形ベース層13に電子を注入するためのチャネル電流をより多く増やしている。これにより、半導体装置2は、より破壊し難く且つオン抵抗が低くなる。
また、半導体装置2においては、導電体層32および導電体層35の両側に設けられた導電体層22、25がエミッタ電極81に接続されている。このため、スイッチング時において、p形拡散層15の電位は、導電体層22、25によってシールドされる。すなわち、半導体装置2の導電体層32、35は、p形拡散層15の電位変動の影響を受け難く、ゲートミラー容量が大きく減少する。このため、半導体装置2のスイッチング動作では、導電体層32、35のアンダーシューティングが抑制される。これにより、半導体装置2においては、IEGTである半導体装置1と外部に設けられる制御ICの間に結合回路を設ける必要がなく、低コストになる。
それに加えて半導体装置2においては、n形ベース層13がコレクタ電極80に接続されているために、コレクタ電極80の電位を、例えば、接地電位とし、エミッタ電極81に接地電位よりも高い電位を印加した場合(順バイアス)、エミッタ電極81から、p形ベース層16、n形ベース層13、コレクタ電極80を通じて電流を流すことができる。
すなわち、半導体装置2のメインセル90においては、MOSFETのほか、ダイオードが内蔵されている。例えば、メインセル90には、コレクタ電極80の上に、n形ベース層13が設けられ、n形ベース層13の上にp形ベース層16が設けられている。p形ベース層16には、エミッタ電極81が接続されている。すなわち、エミッタ電極81をアノード、コレクタ電極80をカソードとした場合、アノード・カソード間にpnダイオードが形成されている。
内蔵ダイオードにおいては、メインセル90の幅をサブセル91の幅より小さくすることにより、その面積をより小さくすることができる。このような構造によれば、アノード側からの正孔注入がより抑制され、順バイアスから逆バイアスに切り換えても、逆回復電流が減少し、ダイオードの応答性(レスポンス)が向上する。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
また、本実施の形態では、p形を第1導電形とし、n形を第2導電形とした場合について説明したが、n形を第1導電形とし、p形を第2導電形とする構造についても実施の形態に含まれ、同様の効果を得る。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1、2,100、200 半導体装置
11 p形コレクタ層
13 n形ベース層
15 p形拡散層
16 p形ベース層
17 n形エミッタ層
20、23 トレンチ(第1トレンチ)
21、24 絶縁膜
22、25 導電体層
30、33 トレンチ(第2トレンチ)
31、34 絶縁膜
32、35 導電体層
70 絶縁層
80 コレクタ電極(第1主電極)
81 エミッタ電極(第2主電極)
90 メインセル
91 サブセル

Claims (5)

  1. 第1主電極と、
    前記第1主電極の上に設けられた第1導電形のコレクタ層と、
    前記第1導電形のコレクタ層の上に設けられた第2導電形のベース層と、
    前記第2導電形のベース層の上に設けられ、交互に配列された第1導電形の拡散層および第1導電形のベース層と、
    前記第1導電形のベース層の表面に選択的に設けられた第2導電形のエミッタ層と、
    それぞれの前記第1導電形のベース層と、それぞれの前記第1導電形の拡散層と、のあいだに設けられ、前記第1導電形のベース層および前記第1導電形の拡散層の表面から前記第2導電形のベース層に到達する第1トレンチ内に、第1絶縁膜を介して設けられた導電体層と、
    前記第2導電形のエミッタ層の表面から前記第1導電形のベース層を貫通し、前記第2導電形のベース層に到達する複数の第2トレンチ内に第2絶縁膜を介して設けられた制御電極と、
    前記第2導電形のエミッタ層および前記第1導電形のベース層に接続された第2主電極と、
    を備え、
    前記複数の第2トレンチのそれぞれが互いに対向する方向の断面において、前記第2導電形のエミッタ層の数は、前記第2トレンチによって分割された前記第1導電形のベース層の数よりも多いことを特徴とする半導体装置。
  2. 前記導電体層は、前記第2の主電極に電気的に接続されていることを特徴とする請求項1記載の半導体装置。
  3. 前記制御電極の両側に前記第2絶縁膜を介して前記第2導電形のエミッタ層が接していることを特徴とする請求項1または2に記載の半導体装置。
  4. 前記第1導電形のコレクタ層は選択的に開口され、
    前記開口において、前記第1の主電極と、前記第2導電形のベース層と、が接続されていることを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
  5. 前記対向する方向において、前記第1導電形の拡散層の幅は、前記第1導電形のベース層の幅よりも広いことを特徴とする請求項1〜4のいずれか1つに記載の半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013180186A1 (ja) * 2012-05-30 2013-12-05 国立大学法人九州工業大学 高電圧絶縁ゲート型電力用半導体装置およびその製造方法
JP2016082097A (ja) * 2014-10-17 2016-05-16 トヨタ自動車株式会社 半導体装置
JP2021089988A (ja) * 2019-12-04 2021-06-10 株式会社デンソー 半導体装置の駆動方法
US11282949B2 (en) 2020-03-19 2022-03-22 Kabushiki Kaisha Toshiba Semiconductor device and semiconductor circuit

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013180186A1 (ja) * 2012-05-30 2013-12-05 国立大学法人九州工業大学 高電圧絶縁ゲート型電力用半導体装置およびその製造方法
JP2016082097A (ja) * 2014-10-17 2016-05-16 トヨタ自動車株式会社 半導体装置
JP2021089988A (ja) * 2019-12-04 2021-06-10 株式会社デンソー 半導体装置の駆動方法
JP7363429B2 (ja) 2019-12-04 2023-10-18 株式会社デンソー 半導体装置の駆動方法
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