JP7363429B2

JP7363429B2 - 半導体装置の駆動方法

Info

Publication number: JP7363429B2
Application number: JP2019219890A
Authority: JP
Inventors: 浩一村上
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2019-12-04
Filing date: 2019-12-04
Publication date: 2023-10-18
Anticipated expiration: 2039-12-04
Also published as: JP2021089988A

Description

本明細書が開示する技術は、半導体装置の駆動方法に関する。

縦型のＩＧＢＴ（Insulated Gate Bipolar Transistor）と称される種類の半導体装置の開発が進められている。この種の半導体装置の半導体基板は、下面に露出する位置に設けられているｐ型のコレクタ領域と、上面に露出する位置に設けられているｐ型のボディ領域と、コレクタ領域とボディ領域の間に設けられているｎ型のドリフト領域と、を有している。半導体基板の下面を被覆するようにコレクタ電極が設けられており、半導体基板の上面を被覆するようにエミッタ電極が設けられている。半導体基板の上面には、複数のトレンチゲート部が設けられている。

特許文献１は、この種の半導体装置において、ボディ領域をコンタクト範囲とキャリア蓄積範囲に区画する技術を開示する。コンタクト範囲のボディ領域は、隣り合うトレンチゲート部の間に位置するとともにエミッタ電極に接している。キャリア蓄積範囲のボディ領域は、隣り合うトレンチゲート部の間に位置するとともに層間絶縁膜によってエミッタ電極から隔てられている。換言すると、この半導体装置では、エミッタ電極に電気的に接続されるコンタクト範囲が間引かれ、エミッタ電極から絶縁されたキャリア蓄積範囲が設けられている。このようなキャリア蓄積範囲が設けられていると、半導体装置がオンしたときに、コレクタ領域から注入された正孔キャリアのエミッタ電極への排出が抑制される。このため、ドリフト領域内の正孔キャリア濃度が増加し、半導体装置のオン電圧が低下する。

特開２０１２－９９６９６号公報

正孔キャリア濃度の増加によってオン電圧が低下するものの、半導体装置がターンオフしたときには、蓄積した正孔キャリアによってラッチアップが起きやすいという問題がある。本願明細書は、コンタクト範囲とキャリア蓄積範囲に区画されたボディ領域を有する半導体装置において、蓄積した正孔キャリアによってラッチアップが発生するのを抑制する技術を提供することを目的としている。

本明細書が開示する駆動方法は、一方の主面に露出する位置に設けられているｐ型のコレクタ領域と、他方の主面に露出する位置に設けられているｐ型のボディ領域と、前記コレクタ領域と前記ボディ領域の間に設けられているｎ型のドリフト領域と、を有する半導体基板と、前記半導体基板の前記一方の主面を被覆するように設けられているコレクタ電極と、前記半導体基板の前記他方の主面を被覆するように設けられているエミッタ電極と、前記半導体基板の前記他方の主面に設けられている複数の第１トレンチゲート部と、前記半導体基板の前記他方の主面に設けられている第２トレンチゲート部と、を備えており、前記ボディ領域は、隣り合う第１トレンチゲート部の間に位置するとともに前記エミッタ電極に接するコンタクト範囲と、隣り合う第１トレンチゲート部の間に位置するとともに層間絶縁膜によって前記エミッタ電極から隔てられているキャリア蓄積範囲と、に区画されており、前記第２トレンチゲート部が、前記コンタクト範囲に配置されている、半導体装置に適用することができる。この駆動方法では、前記半導体装置をオフするときに、前記エミッタ電極に印加する電位よりも低い電位を前記第２トレンチゲート部に印加する。

上記駆動方法によると、前記半導体装置がターンオフしたときに、前記第２トレンチゲート部の側面に形成されるｐチャネルを介して正孔キャリアをエミッタ電極に素早く排出することができる。これにより、ラッチアップの発生が抑えられる。

本実施形態の半導体装置の要部断面図を模式的に示す。本実施形態の半導体装置のスイッチング動作時において、第１トレンチゲート部と第２トレンチゲート部に印加される駆動電圧の変化を示す。本実施形態の半導体装置の変形例の要部断面図を模式的に示す。本実施形態の半導体装置の変形例のスイッチング動作時において、第１トレンチゲート部と第２トレンチゲート部に印加される駆動電圧の変化を示す。

図１に、半導体装置１の要部断面図を模式的に示す。半導体装置１は、縦型のＩＧＢＴ（Insulated Gate Bipolar Transistor）と称される種類の半導体装置であり、シリコン基板である半導体基板１０、半導体基板１０の下面を覆うように設けられているコレクタ電極２２、半導体基板１０の上面を覆うように設けられているエミッタ電極２４、半導体基板１０の上面に設けられている複数の第１トレンチゲート部３２、半導体基板１０の上面に設けられている複数の第２トレンチゲート部４２、及び、第１トレンチゲート部３２と第２トレンチゲート部４２の各々をエミッタ電極２４から絶縁している層間絶縁膜５０を備えている。

半導体基板１０は、ｐ⁺型のコレクタ領域１１、ｎ型のドリフト領域１２、ｐ型の下側ボディ領域１３、ｎ型のバリア領域１４、ｐ型の上側ボディ領域１５、及び、ｎ⁺型のエミッタ領域１６を有している。

コレクタ領域１１は、半導体基板１０の裏層部に配置されており、半導体基板１０の下面に露出する位置に設けられている。コレクタ領域１１は、半導体基板１０の下面を被覆するコレクタ電極２２にオーミック接触している。コレクタ領域１１は、イオン注入技術を利用して、半導体基板１０の下面に向けてボロンをイオン注入し、半導体基板１０の裏層部に形成される。

ドリフト領域１２は、コレクタ領域１１の表面上に設けられており、コレクタ領域１１と下側ボディ領域１３の間に配置されている。ドリフト領域１２は、半導体基板１０内に他の半導体領域を形成した残部である。なお、コレクタ領域１１とドリフト領域１２の間に、ドリフト領域１２よりも不純物濃度が濃いｎ型のバッファ領域が設けられていてもよい。このようなバッファ領域は、イオン注入技術を利用して、半導体基板１０の下面に向けてリンをイオン注入して形成される。

下側ボディ領域１３は、ドリフト領域１２の表面上に設けられており、ドリフト領域１２とバリア領域１４の間に配置されており、半導体基板１０の表層部に配置されている。下側ボディ領域１３は、イオン注入技術を利用して、半導体基板１０の上面に向けてボロンをイオン注入し、半導体基板１０の表層部に形成される。

バリア領域１４は、下側ボディ領域１３の表面上に設けられており、下側ボディ領域１３と上側ボディ領域１５の間に配置されており、半導体基板１０の表層部に配置されている。バリア領域１４は、半導体基板１０の面方向に広がるように形成されており、半導体基板１０の厚み方向において下側ボディ領域１３と上側ボディ領域１５を隔てるように配置されている。なお、バリア領域１４は、下側ボディ領域１３の全体の下方、即ち、ドリフト領域１２の表面上に配置されていてもよい。あるいは、バリア領域１４が設けられていなくてもよい。これらの例では、下側ボディ領域１３と上側ボディ領域１５が１つのボディ領域として構成される。バリア領域１４は、半導体基板１０の上面に向けてリンをイオン注入し、半導体基板１０の表層部に形成される。

上側ボディ領域１５は、バリア領域１４の表面上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の上面に露出する位置に配置されている。上側ボディ領域１５は、イオン注入技術を利用して、半導体基板１０の上面に向けてボロンをイオン注入し、半導体基板１０の表層部に形成される。

上述したように、半導体装置１では、下側ボディ領域１３とバリア領域１４と上側ボディ領域１５の３層構造が半導体基板１０の表層部に設けられている。図１に示されるように、この３層構造は、コンタクト範囲１０Ａとキャリア蓄積範囲に１０Ｂ区画されている。コンタクト範囲１０Ａは、隣り合う第１トレンチゲート部３２の間に位置するとともに、上側ボディ領域１５がエミッタ電極２４に接している範囲である。コンタクト範囲１０Ａでは、上側ボディ領域１５がエミッタ電極２４にオーミック接触している。キャリア蓄積範囲１０Ｂは、隣り合う第１トレンチゲート部３２の間に位置するとともに、上側ボディ領域１５が層間絶縁膜５０によってエミッタ電極２４にから隔てられている範囲である。キャリア蓄積範囲１０Ｂでは、上側ボディ領域１５の電位がフローティングとなっている。

エミッタ領域１６は、上側ボディ領域１５の表面上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の上面に露出する位置に配置されている。エミッタ領域１６は、第１トレンチゲート部３２及び第２トレンチゲート部４２の各々の側面に接しており、コンタクト範囲１０Ａにおいてエミッタ電極２４にオーミック接触している。エミッタ領域１６は、イオン注入技術を利用して、半導体基板１０の上面に向けてリンをイオン注入し、半導体基板１０の表層部に形成される。なお、この例に代えて、エミッタ領域１６がキャリア蓄積範囲１０Ｂに設けられていなくてもよい。また、エミッタ領域１６が第２トレンチゲート部４２の側面に接するように設けられていなくてもよい。

複数の第１トレンチゲート部３２の各々は、半導体基板１０の上面に形成されたトレンチ内に設けられており、第１ゲート電極３４及び第１ゲート絶縁膜３６を有している。第１ゲート電極３４は、第１ゲート絶縁膜３６によって半導体基板１０から絶縁されており、層間絶縁膜５０によってエミッタ電極２４から絶縁されている。第１トレンチゲート部３２は、半導体基板１０の上面から３層構造を貫通してドリフト領域１２に達している。この例では、第１トレンチゲート部３２は、半導体基板１０の上面に直交する方向から見たときに（以下、「平面視したときに」という）、一方向に沿って伸びている。したがって、この例では、複数の第１トレンチゲート部３２は、平面視したときに、ストライプ状のレイアウトを有している。なお、複数の第１トレンチゲート部３２のレイアウトは特に限定されるものではない。

複数の第２トレンチゲート部４２の各々は、半導体基板１０の上面に形成されたトレンチ内に設けられており、第２ゲート電極４４及び第２ゲート絶縁膜４６を有している。第２ゲート電極４４は、第２ゲート絶縁膜４６によって半導体基板１０から絶縁されており、層間絶縁膜５０によってエミッタ電極２４から絶縁されている。第２トレンチゲート部４２は、半導体基板１０の上面から３層構造を貫通してドリフト領域１２に達している。第２トレンチゲート部４２は、コンタクト範囲１０Ａに選択的に配置されている。この例では、第２トレンチゲート部４２は、平面視したときに、第１トレンチゲート部３２と平行となるように一方向に沿って伸びている。なお、第２トレンチゲート部４２のレイアウトは特に限定されるものではない。また、この例では、１つのコンタクト範囲１０Ａに１つの第２トレンチゲート部４２が設けられているが、この例に代えて、１つのコンタクト範囲１０Ａに複数の第２トレンチゲート部４２が設けられていてもよい。

図２に、第１トレンチゲート部３２の第１ゲート電極３４と第２トレンチゲート部４２の第２ゲート電極４４の各々に印加されるゲート電圧を示す。実線が第１ゲート電極３４に印加されるゲート電圧を示しており、破線が第２ゲート電極４４に印加されるゲート電圧を示す。

半導体装置１は、第１ゲート電極３４及び第２ゲート電極４４に印加するゲート電圧に基づいて、コレクタ電極２２からエミッタ電極２４に向けて流れる電流のオンとオフを制御することができる。半導体装置１では、コレクタ電極２２の電位がエミッタ電極２４の電位よりも高くなるように、コレクタ電極２２とエミッタ電極２４の間に電圧が印加されて用いられる。具体的には、コレクタ電極２２に正バイアスが印加され、エミッタ電極２４にはＧＮＤ電位が印加される。

半導体装置１がオンのとき、第１ゲート電極３４と第２ゲート電極４４の各々に正バイアス（エミッタ電極２４よりも高い電位）が印加される。これにより、第１トレンチゲート部３２と第２トレンチゲート部４２の各々の側面にｎチャネルが形成され、そのｎチャネルを介してエミッタ領域１６からドリフト領域１２に電子キャリアが注入され、半導体装置１がオンとなる。このとき、コレクタ領域１１から正孔キャリアがドリフト領域１２に注入される。このように、ドリフト領域１２の抵抗が電子キャリアと正孔キャリアの伝導度変調によって低下し、半導体装置１のオン電圧が低下する。さらに、半導体装置１では、キャリア蓄積範囲１０Ｂが設けられているので、コレクタ領域１１から注入された正孔キャリアのエミッタ電極２４への排出が抑制される。また、半導体装置１では、バリア領域１４が設けられているので、コレクタ領域１１から注入された正孔キャリアのエミッタ電極２４への排出が抑制される。このため、半導体装置１では、ドリフト領域１２内の正孔キャリア濃度が高く、半導体装置１のオン電圧が大きく低下する。

半導体装置１がオフのとき、第１ゲート電極３４にはＧＮＤ電位（エミッタ電極２４と同電位）が印加され、第２ゲート電極４４には負バイアス（エミッタ電極２４よりも低い電位）が印加される。これにより、第１トレンチゲート部３２と第２トレンチゲート部４２の各々の側面のｎチャネルが消失し、半導体装置１がオフとなる。さらに、半導体装置１では、第２ゲート電極４４に負バイアスが印加されているので、第２トレンチゲート部４２の側面にｐチャネルが形成される。これにより、ドリフト領域１２に蓄積していた正孔キャリアがこのｐチャネルを介してエミッタ電極２４に素早く排出される。このように、半導体装置１では、ターンオフのときにドリフト領域１２内の正孔キャリア濃度を短時間で減少させることができる。

仮に、第２トレンチゲート部４２に負バイアスを印加しないと、半導体装置１がターンオフしたときに、ドリフト領域１２内の正孔キャリアの濃度が高く維持されることから、ドリフト領域１２とボディ領域１３、１５とエミッタ領域１６で構成されるｎｐｎトランジスタが動作し、ゲート制御が不能となるラッチアップ現象の発生が懸念される。特に、半導体装置１のように、キャリア蓄積範囲１０Ｂ及びバリア領域１４が設けられている半導体装置では、オンのときにドリフト領域１２に多量の正孔キャリアが注入されるので、正孔キャリアの濃度が高く維持される傾向にある。

上記したように、半導体装置１では、オフのときに第２ゲート電極４４に負バイアスが印加されることにより、第２トレンチゲート部４２の側面のｐチャネルを介して正孔キャリアをエミッタ電極２４に素早く排出することができる。即ち、第２トレンチゲート部４２に負バイアスを印加する駆動方法は、キャリア蓄積範囲１０Ｂ及びバリア領域１４が設けられている半導体装置において特に有用な技術である。

図３に、変形例の半導体装置２を示す。半導体装置２では、第２トレンチゲート部４２がドリフト領域１２に達しておらず、第２トレンチゲート部４２の底面が下側ボディ領域１３内に位置していることを特徴としている。また、エミッタ領域１６が第２トレンチゲート部４２の側面に接するように設けられていない。なお、エミッタ領域１６が第２トレンチゲート部４２の側面に接するように設けられていてもよい。

半導体装置２でも、ターンオフしたときに、第２トレンチゲート部４２の側面に形成されるｐチャネルを介して正孔キャリアをエミッタ電極２４に素早く排出することができる。さらに、第２トレンチゲート部４２がドリフト領域１２に達していないので、第２ゲート電極４４に負バイアスを印加したときに、第２トレンチゲート部４２の底面の電界集中による第２ゲート絶縁膜４６の絶縁破壊が抑制される。なお、半導体装置２では、オンのときに第２トレンチゲート部４２がチャネルとして機能できないので、図４に示すように、オンのときに第２ゲート電極４４にＧＮＤ電位が印加されてもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：半導体装置
１０：半導体基板
１０Ａ：コンタクト範囲
１０Ｂ：キャリア蓄積範囲
１１：コレクタ領域
１２：ドリフト領域
１３：下側ボディ領域
１４：バリア領域
１５：上側ボディ領域
１６：エミッタ領域
２２：コレクタ電極
２４：エミッタ電極
３２：第１トレンチゲート部
３４：第１ゲート電極
３６：第１ゲート絶縁膜
４２：第２トレンチゲート部
４４：第２ゲート電極
４６：第２ゲート絶縁膜
５０：層間絶縁膜

Claims

一方の主面に露出する位置に設けられているｐ型のコレクタ領域と、他方の主面に露出する位置に設けられているｐ型のボディ領域と、前記コレクタ領域と前記ボディ領域の間に設けられているｎ型のドリフト領域と、他方の主面に露出する位置に設けられているｎ型のエミッタ領域と、を有する半導体基板と、
前記半導体基板の前記一方の主面を被覆するように設けられているコレクタ電極と、
前記半導体基板の前記他方の主面を被覆するように設けられているエミッタ電極と、
前記半導体基板の前記他方の主面に設けられている複数の第１トレンチゲート部であって、各々の側面に前記エミッタ領域が接している、複数の第１トレンチゲート部と、
前記半導体基板の前記他方の主面に設けられている第２トレンチゲート部と、を備えており、
前記ボディ領域は、隣り合う第１トレンチゲート部の間に位置するとともに前記エミッタ電極に接するコンタクト範囲と、隣り合う第１トレンチゲート部の間に位置するとともに層間絶縁膜によって前記エミッタ電極から隔てられているキャリア蓄積範囲と、に区画されており、
前記第２トレンチゲート部が、前記コンタクト範囲に配置されている、半導体装置を駆動する方法であって、
前記半導体装置をオンするときに、前記エミッタ電極に印加する電位よりも高い電位を前記第１トレンチゲート部に印加し、
前記半導体装置をオフするときに、前記エミッタ電極に印加する電位と同電位を前記第１トレンチゲート部に印加し、前記エミッタ電極に印加する電位よりも低い電位を前記第２トレンチゲート部に印加する、半導体装置の駆動方法。