JP2004103980A - 半導体装置 - Google Patents

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Abstract

【課題】オン電圧を上昇させることなく、負荷短絡耐量を改善することができる半導体装置を提供することを目的とする。
【解決手段】第１の主電極（９）と、第２の主電極（１０）と、第１導電型の第１の半導体ベース領域（１）と、前記第１の半導体ベース領域に隣接して設けられた第２導電型の第２の半導体ベース領域（７）と、前記第２の半導体ベース領域内に設けられ、前記第１の主電極に接続された第１導電型の第１の半導体領域（８）と、前記第１の半導体領域、前記第２の半導体ベース領域及び前記第１の半導体ベース領域のそれぞれに絶縁膜（５）を介して隣接して設けられたゲート電極（６）と、前記第１の半導体ベース領域内であって、前記絶縁膜を介して前記ゲート電極と隣接して設けられた第２導電型の第２の半導体領域（１２）と、を備えたことを特徴とする半導体装置を提供する。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、絶縁ゲートを有するパワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置に関する。
【０００２】
【従来の技術】
近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化などの要求を受けて、これらに用いられる電力用半導体装置についても、高耐圧化、大電流化と共に、低損失化、高破壊耐量化、高速化に対する性能改善が必要とされている。特に、高耐圧化、高電流化という観点から、３００ボルト程度以上の耐圧を有する電力用半導体装置としてＩＧＢＴが用いられている。
【０００３】
このような耐圧を改善するための構造は、例えば、特許文献１及び２に開示されている。
【０００４】
【特許文献１】
特開２００１−２５０９４７号公報
【特許文献２】
特開２００２−１１０９８０号公報
【０００５】
図８は、本発明者が本発明に至る過程で検討したＩＧＢＴを表す模式断面図である。すなわち、このＩＧＢＴは、「トレンチ構造」を有し、高濃度のｐ型コレクタ層１０３の上に、ｎ型バッファ層１０２を介して高抵抗のｎ型ベース層１０１、ｐ型ベース層１０７が積層された構造を有する。ここで、ｎ型バッファ層１０２は、必要とされる耐圧を素子に与えるための一つの手段であり、他の手段によって必要とされる耐圧を満たすことができる場合は、ｎ型バッファ層１０２は必要ではない。
【０００６】
そして、複数の溝（トレンチ）１０４が、ｐ型ベース層１０７を貫通してｎ型ベース層１０１に至るように形成されている。これらの溝１０４の内部には、ゲート絶縁膜１０５を介して絶縁ゲート電極１０６が埋め込み形成されている。そして、それぞれの溝１０４の上部に接するようにｎ型エミッタ層１０８が選択的に形成されている。
【０００７】
このような構造とすることにより、ｎ型ベース層１０１、ｐ型ベース層１０７、ｎ型エミッタ層１０８、絶縁ゲート電極１０６とによって、ゲート絶縁膜１０５に隣接した部分をチャネル領域ＣＨとする電子注入用ＭＯＳＦＥＴが構成されている。
【０００８】
さらに、ｐ型コレクタ層１０３の裏面にはコレクタ電極１１０が設けられ、ｎ型エミッタ層１０８とｐ型ベース層１０７の上には、これら両方に接するようにエミッタ電極１０９が設けられている。
【０００９】
次に、図８に表したＩＧＢＴの動作について説明する。なお、同図は、トレンチ構造のＩＧＢＴを表すが、いわゆる「プレーナ構造」のＩＧＢＴの場合にも、動作原理は同様である。
【００１０】
まず、コレクタ電極１１０に正電圧、エミッタ電極１０９に負電圧が印加されているとき、エミッタ電極１０９よりも正となる正電圧をゲート電極１０６に印加すると、ｐ型ベース層１０７のうちでゲート絶縁膜１０５に接した表面部分がｎ型に反転して反転層を形成する。そして、電子がｎ型エミッタ層１０８から反転層を介してｎ型ベース層１０１に注入されてｐ型コレクタ層１０３に達する。これによってｎ型バッファ層１０２を介してｎ型ベース層１０１とｐ型コレクタ層１０３が順バイアスされ、正孔がｐ型コレクタ層１０３からｎ型ベース層１０１に注入される。このように、ｎ型ベース層１０１に電子と正孔の両方が注入され、電導率変調が起こってオン電圧が低減される。すなわち、素子が導通状態になる。
【００１１】
一方、ターンオフするには、エミッタ電極１０９に対して負の電圧をゲート電極１０６に印加する。これにより、ゲート絶縁膜１０５に接したｐ型ベース層１０７の表面に形成されていた反転層が消失して、電子注入が停止する。一方、ｎ型ベース層１０１内に蓄積されていた正孔は、その一部がｐ型ベース層１０７を介してエミッタ電極１０９に排出され、残りの正孔が電子と再結合して消滅し、素子はターンオフする。
【００１２】
【発明が解決しようとする課題】
ところで、このようなＩＧＢＴを例えば、電源装置のインバータに用いた場合、ＩＧＢＴに供給される動作パルスのタイミングなどによっては、ＩＧＢＴ素子が「負荷短絡状態」におかれることがある。ＩＧＢＴ素子が負荷短絡状態になると、ＩＧＢＴ素子が導通状態のままで、コレクタ電極１１０に、例えば３００ボルトにも及ぶ電源電圧が印加される場合がある。これによって素子には大きな短絡ピーク電流（Ｉｃｐ）が流れ、ある一定時間（ｔｓｃ）で素子は破壊する。ここで、負荷が短絡してから素子破壊に至るまでの時間ｔｓｃを「負荷短絡耐量」と称する。
【００１３】
一方、ＩＧＢＴなどの半導体装置の場合、導電損失を減らすためには、オン電圧を下げる必要がある。従来のＩＧＢＴの場合、チャネル密度を大きくするとオン電圧を低下させることができたが、一方でチャネル密度を大きくすると電流が流れ易くなるため、短絡ピーク電流Ｉｃｐを大きくし、負荷短絡耐量ｔｓｃが小さくなるという問題があった。
【００１４】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、オン電圧の上昇などを抑制しつつ、負荷短絡耐量を低下させることができる絶縁ゲート型の半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の半導体装置は、第１の主電極と、第２の主電極と、第１導電型の第１の半導体ベース領域と、前記第１の半導体ベース領域に隣接して設けられた第２導電型の第２の半導体ベース領域と、前記第２の半導体ベース領域内に設けられ、前記第１の主電極に接続された第１導電型の第１の半導体領域と、前記第１の半導体領域、前記第２の半導体ベース領域及び前記第１の半導体ベース領域のそれぞれに絶縁膜を介して隣接して設けられたゲート電極と、前記第１の半導体ベース領域内であって、前記絶縁膜を介して前記ゲート電極と隣接して設けられた第２導電型の第２の半導体領域と、を備えたことを特徴とする。
【００１６】
また、本発明の第２の半導体装置は、第１の主電極と、第２の主電極と、第１導電型の第１の半導体ベース領域と、前記第１の半導体ベース領域の上に設けられた第２導電型の第２の半導体ベース領域と、前記第２の半導体ベース領域内に設けられ、前記第１の主電極に接続された第１導電型の第１の半導体領域と、前記第２の半導体ベース領域を貫通して前記第１の半導体ベース領域に至るトレンチ内に絶縁膜を介して設けられたゲート電極と、前記第１の半導体ベース領域内において前記絶縁膜に接して設けられた第２導電型の第２の半導体領域と、を備えたことを特徴とする。
【００１７】
上記第２の半導体装置においては、前記第１の半導体ベース領域の下に半導体層が設けられ、前記半導体層の下面に前記第２の主電極が接続されているものとすることができる。
【００１８】
また、前記第２の半導体領域は、前記トレンチの底部を覆っているものとすることもできる。
【００１９】
また、上記いずれの半導体装置においても、前記第１導電型は、ｎ型であり、前記第２導電型は、ｐ型であるものとすることができる。
【００２０】
また、前記第２導電型の半導体領域のキャリア濃度は、前記第２の半導体ベース領域のキャリア濃度よりも高いものとすることができる。
【００２１】
また、前記第２導電型の半導体領域のキャリア濃度は、１×１０１８ｃｍ−３以上であるものとすることができる。
【００２２】
また、前記第２導電型の半導体領域の少なくとも一部は、前記第２の半導体ベース領域に接続され同電位とすることができる。
【００２３】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００２４】
図１は、本発明の実施の形態にかかる半導体装置の要部断面構造を例示する模式図である。すなわち、同図に例示したものは、トレンチ構造のＩＧＢＴである。なお、以下、各図に表す構造は一例に過ぎず、例えば「ｎ型」の代わりに「ｐ型」の如く、各層の導電型を反転させた構造としてもよい
図１に表したＩＧＢＴは、トレンチゲートの側面に、ｐ型領域１２が設けられた点にひとつの特徴を有する。このようなｐ型領域１２を設けることにより、短絡ピーク電流を抑えることによってＩＧＢＴの負荷短絡耐量（ｔｓｃ）を改善することができる。
【００２５】
この構造について説明すると、まず、高濃度のｐ型コレクタ層３の上に、ｎ型バッファ層２を介して高抵抗のｎ型ベース層１、ｐ型ベース層７が積層されている。ここで、ｎ型バッファ層２は、図８に関して説明したように、必要とされる耐圧を素子に与えるための一つの手段であり、他の手段によって必要とされる耐圧を満たすことができる場合は、必要ではない。
【００２６】
そして、複数の溝（トレンチ）４が、ｐ型ベース層７を貫通してｎ型ベース層１に至るように形成されている。これらの溝４の内部には、ゲート絶縁膜５を介して絶縁ゲート電極６が埋め込み形成されている。そして、それぞれの溝４の上部に接するようにｎ型エミッタ層８が選択的に形成されている。
【００２７】
ｐ型コレクタ層３の裏面にはコレクタ（Ｃ）電極１０が設けられている。また、ｎ型エミッタ層８とｐ型ベース層７の上には、これら両方に接し、且つゲート電極６とは接しないように、例えばアルミなどからなるエミッタ（Ｅ）電極９が設けられている。本具体例の場合、ｐ型ベース層７とゲート電極６の上には層間絶縁膜１１が堆積されており、この層間絶縁膜１１に開口されたソース・ベース引出し用のコンタクトホールを通じてｎ型エミッタ層８の一部およびｐ型ベース層７の一部に共通にコンタクトするようにエミッタ電極９が設けられている。
【００２８】
なお、各トレンチゲート電極６は、例えばゲートコンタクトパッド（図示せず）まで引き出されており、このゲートコンタクトパッドにコンタクトするようにゲート（Ｇ）電極が設けられている。
【００２９】
ｎ型ベース層１、ｐ型ベース層７、ｎ型エミッタ層８、ゲート絶縁膜５およびゲート電極６は、ｐ型ベース層７のトレンチ４に接する表面部分に形成されるチャネル領域ＣＨを通じてｎ型エミッタ層８からｎ型ベース層１に電子を注入するＭＯＳＦＥＴを構成している。
【００３０】
次に、本具体例のＩＧＢＴ動作について説明する。
【００３１】
素子をターンオンさせる時には、コレクタ電極１０とエミッタ電極９との間にコレクタ電圧Ｖｃｅが印加された状態で、ゲート電極６とエミッタ電極９との間に所定の正のゲート電圧Ｖｇｅを印加する。これにより、チャネル領域ＣＨがｎ型に反転して反転層（ｎ型チャネル）が形成されるので、エミッタ電極９から電子が反転層およびｐ型ベース層７とｐ型層１２の間を通りｎ型ベース層１に注入され、ｎ型バッファ層２を介してｐ型コレクタ層３に達する。この際、ｐ型コレクタ層３とｎ型ベース層１との間がｎ型バッファ層２を介して順バイアスされ、ｐ型コレクタ層３より正孔がｎ型バッファ層２を経由してｎ型ベース層１に注入される。このように、ｎ型ベース層１領域で伝導度変調が起こり、ｎ型ベース層１の抵抗が大幅に低減し、素子が通電（ターンオン）する。
【００３２】
一方、素子をターンオフする時には、エミッタ電極９に対して負の電圧をゲート電極６に印加することによって、チャネル領域ＣＨに形成されていた反転層を消失させ、電子注入を停止させる。すると、ｎ型ベース層１内に蓄積されていた正孔は、その一部がｐ型ベース層７を介してエミッタ電極９に排出され、残りの正孔は電子と再結合して消滅し、素子がターンオフする。
【００３３】
ここで、素子が負荷短絡状態になった場合、素子は導通状態でコレクタ電極１０に電源電圧が印加され、これによって素子には短絡ピーク電流Ｉｃｐが流れ、ある一定時間ｔｓｃで素子が破壊する。ここで、ＩＧＢＴの短絡ピーク電流Ｉｃｐが大きくなると、負荷短絡耐量ｔｓｃは小さくなる。この理由は、短絡ピーク電流による熱破壊が助長されるからである。
【００３４】
これに対して、本具体例のＩＧＢＴによれば、短絡ピーク電流とほぼ同じ静特性での電流の飽和値を小さくすることによって、負荷短絡耐量を大きくすることができる。以下、このように負荷短絡耐量が向上する理由について説明する。
【００３５】
図２は、本具体例のＩＧＢＴがオン状態にある場合を表す模式図である。
【００３６】
ＩＧＢＴがオン状態にある時に、コレクタ電圧Ｖｃｅを上昇させると、図２（ａ）に表したように、ｎ型ベース層１とｐ型ベース層７との接合面から空乏化（ピンチオフ）領域ＤＰがｎ型ベース層１の内部に向けて矢印Ａの方向に拡張する。なお、図２において、破線は空乏化領域ＤＰの先端を表す。
【００３７】
コレクタ電圧Ｖｃｅがさらに上昇すると、図２（ｂ）に表したように、空乏化領域ＤＰの先端はｐ型領域１２に達する。つまり、ｐ型ベース層７とｐ型領域１２との間のｎ型ベース層１が空乏化（ピンチオフ）する。すると、コレクタ電圧Ｖｃｅがこれよりも増大しても、その電圧は全てこの空乏化領域ＤＰに印加されチャネル領域ＣＨにかかる電圧は変化しない。したがって、チャネル領域ＣＨを流れる電流値は一定になり、ＩＧＢＴのコレクタ電流は飽和する。
【００３８】
次に、本実施形態のＩＧＢＴの電流の飽和値が従来のトレンチＩＧＢＴの電流の飽和値よりも小さくなる点について説明する。
【００３９】
本実施形態では、ｐ型領域１２とｐ型ベース層７との間でのピンチオフする電圧を、ｐ型領域１２とｐ型ベース層７との間の距離と、ｐ型領域１２のキャリア濃度とによって調節することができる。そこで、これらパラメータを適宜調節することによって、チャネル部分のｐ型領域１２とｐ型ベース層７との間でピンチオフする電圧を、従来のＩＧＢＴのチャネル部分でピンチオフする電圧よりも小さくすることが可能となる。したがって、コレクタ電圧を従来のＩＧＢＴよりも低くすることができる。ＩＧＢＴのコレクタ電流の飽和値は、コレクタ電圧Ｖｃｅの２乗で変化するので、本実施形態のＩＧＢＴの方が従来のＩＧＢＴよりも飽和コレクタ電流を小さくすることができる。
【００４０】
図３は、本実施形態のＩＧＢＴの電流電圧特性を表すグラフ図である。すなわち、同図の横軸は、コレクタ電圧Ｖｃｅ、縦軸はコレクタ電流（Ｉｃｅ）の電流密度をそれぞれ表す。また、図３には、図８に例示した従来のＩＧＢＴの特性（▲１▼）も併せて表した。さらに、本実施形態において、ｐ型ベース層７とｐ型ベース領域１２との距離を０．５μｍとした場合（▲２▼）と、０．２μｍとした場合（▲３▼）の特性もそれぞれ表した。
【００４１】
図３から、上述の説明のように本実施形態のＩＧＢＴのコレクタ電流（Ｉｃｅ）の飽和値は、従来のものより小さくなっていることが分かる。このようにコレクタ電流の飽和値が低下すると、短絡ピーク電流Ｉｃｐも低下するので、負荷短絡耐量（ｔｓｃ）が大きくなる。
【００４２】
また、ｐ型ベース層７とｐ型ベース領域１２との距離について見ると、距離が小さくなるほうがコレクタ電流の飽和値が小さくなることが分かる。
【００４３】
本発明者が調べた結果、短絡ピーク電流Ｉｃｐと負荷短絡耐量ｔｓｃとの関係は、例えば、以下の如くであった。
【００４４】
短絡ピーク電流Ｉｃｐ　　負荷短絡耐量ｔｓｃ
（Ａ／ｃｍ２）　　　（マイクロ秒）
２５００　　　　　　　　１以下
２３００　　　　　　　　１以下
１４００　　　　　　　１２
１３００　　　　　　　１５
１１００　　　　　　　１７
【００４５】
また、本実施形態のＩＧＢＴにおけるｐ型領域１２のキャリア濃度は、ｐ型ベース層７のキャリア濃度よりも高いことが望ましく、さらに、１×１０１８／ｃｍ３以上であることがより望ましい。この理由は、ｐ型領域１２のキャリア濃度がｐ型ベース層７よりも低いと、ｐ型領域１２のうちで、ゲート絶縁膜５に接している部分が、ゲート電圧の印加により反転して電流チャネルが形成されやすくなるからである。つまり、電子電流はｐ型領域１２によって遮断されず、ｐ型領域１２に形成されるチャネルを通って流れてしまうからである。
【００４６】
そしてさらに、通常の絶縁ゲート構造の半導体装置において印加されるゲート電圧を勘案すると、ｐ型領域１２のキャリア濃度を１×１０１８／ｃｍ３以上とすることにより、反転チャネルの形成を確実に防ぐことができる。
【００４７】
一方、本発明のＩＧＢＴの場合、ｐ型ベース層７からｐ型領域１２までの距離が短くなると、ＩＧＢＴのオン電圧が増大する傾向がある。従って、ｐ型ベース層７からｐ型領域１２までの距離は、許容されるオン電圧の上限に応じて適宜決定する必要がある。
【００４８】
次に、本発明の変型例について説明する。
【００４９】
図４は、本発明の半導体装置の第１の変型例を表す模式図である。同図については、図１乃至図３に関して前述したものと同様の要素には、同一の符号を付して詳細な説明は省略する。
【００５０】
本変型例の場合、ｐ型領域１２は、トレンチ４の底部を取り囲むように設けられている。このようにｐ型領域１２を形成すると、ｐ型ベース層７とｐ型ベース領域１２との間のベース層１がピンチオフした時に、より確実にチャネル電流を遮断することができる。
【００５１】
図５は、本発明の半導体装置の第２の変型例を表す模式図である。すなわち、同図は、ＩＧＢＴのトレンチ４の周辺を取り出して表した一部断面斜視図である。同図についても、図１乃至図４に関して前述したものと同様の要素には、同一の符号を付して詳細な説明は省略する。
【００５２】
本変型例の場合、図示した部分の端部においては、ｐ型領域１２はトレンチ４の側面に形成されているが、その奥行き方向に見ると、ｐ型ベース層７に接する部分１２Ｃが設けられている。つまり、ｐ型領域１２は、ｐ型ベース層７と同電位とされている。このようにすると、ｎ型ベース層１を空乏化しやすくなるという効果が得られる。すなわち、ｐ型領域１２をｐ型ベース層７と同電位にすると、コレクタ電圧を印加した時に、ｐ型領域１２とその周囲のｎ型ベース層１との間のｐｎ接合についても逆方向バイアスが印加される。その結果として、ｐ型領域１２との接合部からｎ型ベース層１に向かって空乏化領域が伸びる。このようにして、ｎ型ベース層１のピンチオフを促進し、コレクタ飽和電流をより低下させて負荷短絡耐量を改善できる。
【００５３】
図６は、本発明の半導体装置の第３の変型例を表す模式図である。同図についても、図１乃至図５に関して前述したものと同様の要素には、同一の符号を付して詳細な説明は省略する。
【００５４】
本変型例は、本発明をＭＯＳＦＥＴに適用した具体例である。すなわち、ｎ型バッファ層２の裏面にコレクタ電極１０が設けられている。そしてねゲート電極Ｇに印加するバイアスに応じてｐ型ベース層７に反転チャネルＣＨが形成され、コレクタ・エミッタ間のスイッチングが可能とされている。
【００５５】
本変型例の場合も、コレクタ電圧の印加に応じて、ｎ型ベース層１のうちで、ｐ型ベース層７とｐ型ベース領域１２との間の領域がピンチオフし、電流が遮断されることによって、負荷短絡耐量を改善することができる。
【００５６】
図７は、本発明の半導体装置の第４の変型例を表す模式図である。同図についても、図１乃至図６に関して前述したものと同様の要素には、同一の符号を付して詳細な説明は省略する。
【００５７】
本変型例は、絶縁ゲートが素子の主面に対して略平行な方向に延在して設けられた、いわゆる「プレーナ構造」の半導体装置である。本変型例においても、ｎ型ベース層１の中において、ゲート絶縁膜５に隣接してｐ型領域１２が設けられている。このようなｐ型領域１２を設けることにより、コレクタ電圧の印加によりｎ型領域１のうち、ｐ型ベース層７とｐ型ベース領域１２との間を空乏化させ、ｐ型領域１２によって電流を遮断して、飽和電流を低下させることができる。゜その結果として、負荷短絡耐量を改善することができる。
【００５８】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００５９】
例えば、図１乃至図６においては、一方の主電極が素子の上面側に設けられ、他方の主電極が素子の裏面側に設けられた、いわゆる「縦型」のトレンチゲート構造を例示したが、本発明はこれには限定されず、いずれの主電極も素子の同一面側に設けられた、いわゆる「横型」のトレンチゲート構造の半導体装置についても同様に適用して同様の作用効果を得ることができる。
【００６０】
また、半導体装置を構成する各半導体要素の導電型を反転したものも、本発明の範囲に包含される。
【００６１】
さらに、本発明の半導体装置の構造、およびこれを構成する各要素の材料、不純物、導電型、厚み、サイズ、形状などの具体的な構成については、当業者が公知の範囲から適宜選択したものも、本発明の要旨を含む限り本発明の範囲に包含される。
【００６２】
【発明の効果】
以上詳述したように、本発明によれば、オン電圧の上昇などを抑制しつつ、負荷短絡耐量を低下させることができる絶縁ゲート型の半導体装置を提供することができ、産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体装置の要部断面構造を例示する模式図である。
【図２】本発明の具体例のＩＧＢＴがオン状態にある場合を表す模式図である。
【図３】本実施形態のＩＧＢＴの電流電圧特性を表すグラフ図である。
【図４】本発明の半導体装置の第１の変型例を表す模式図である。
【図５】本発明の半導体装置の第２の変型例を表す模式図である。
【図６】本発明の半導体装置の第３の変型例を表す模式図である。
【図７】本発明の半導体装置の第４の変型例を表す模式図である。
【図８】本発明者が本発明に至る過程で検討したＩＧＢＴを表す模式断面図である。
【符号の説明】
１　ｎ型ベース層
２　ｎ型バッファ層
２　特許文献
３　ｐ型コレクタ層
４　トレンチ
５　ゲート絶縁膜
６　ゲート電極
７　ｐ型ベース層
８　ｎ型エミッタ層
９　エミッタ電極
１０　コレクタ電極
１１　層間絶縁膜
１２　ｐ型ベース領域
１２Ｃ　接続部分
１０１　ｎ型ベース層
１０２　ｎ型バッファ層
１０３　ｐ型コレクタ層
１０４　溝（トレンチ）
１０５　ゲート絶縁膜
１０６　ゲート電極
１０６　絶縁ゲート電極
１０７　ｐ型ベース層
１０８　ｎ型エミッタ層
１０９　エミッタ電極
１１０　コレクタ電極
ＣＨ　チャネル領域
ＤＰ　空乏化領域

Claims (8)

  1. 第１の主電極と、
    第２の主電極と、
    第１導電型の第１の半導体ベース領域と、
    前記第１の半導体ベース領域に隣接して設けられた第２導電型の第２の半導体ベース領域と、
    前記第２の半導体ベース領域内に設けられ、前記第１の主電極に接続された第１導電型の第１の半導体領域と、
    前記第１の半導体領域、前記第２の半導体ベース領域及び前記第１の半導体ベース領域のそれぞれに絶縁膜を介して隣接して設けられたゲート電極と、
    前記第１の半導体ベース領域内であって、前記絶縁膜を介して前記ゲート電極と隣接して設けられた第２導電型の第２の半導体領域と、
    を備えたことを特徴とする半導体装置。
  2. 第１の主電極と、
    第２の主電極と、
    第１導電型の第１の半導体ベース領域と、
    前記第１の半導体ベース領域の上に設けられた第２導電型の第２の半導体ベース領域と、
    前記第２の半導体ベース領域内に設けられ、前記第１の主電極に接続された第１導電型の第１の半導体領域と、
    前記第２の半導体ベース領域を貫通して前記第１の半導体ベース領域に至るトレンチ内に絶縁膜を介して設けられたゲート電極と、
    前記第１の半導体ベース領域内において前記絶縁膜に接して設けられた第２導電型の第２の半導体領域と、
    を備えたことを特徴とする半導体装置。
  3. 前記第１の半導体ベース領域の下に半導体層が設けられ、前記半導体層の下面に前記第２の主電極が接続されていることを特徴とする請求項２記載の半導体装置。
  4. 前記第２の半導体領域は、前記トレンチの底部を覆っていることを特徴とする請求項２または３に記載の半導体装置。
  5. 前記第１導電型は、ｎ型であり、
    前記第２導電型は、ｐ型であることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第２導電型の半導体領域のキャリア濃度は、前記第２の半導体ベース領域のキャリア濃度よりも高いことを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第２導電型の半導体領域のキャリア濃度は、１×１０１８ｃｍ−３以上であることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第２導電型の半導体領域の少なくとも一部は、前記第２の半導体ベース領域に接続され同電位とされていることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置。
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