JP2019054273A

JP2019054273A - 半導体装置

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Publication number: JP2019054273A
Application number: JP2018219288A
Authority: JP
Inventors: 研也小林; Kiyonari Kobayashi; 雅俊新井; Masatoshi Arai
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2018-11-22
Filing date: 2018-11-22
Publication date: 2019-04-04
Anticipated expiration: 2036-03-08
Also published as: JP6710741B2

Abstract

【課題】縦型トランジスタの出力容量及び出力電荷量を低減する半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１及び第２の面を有する半導体層、第１導電型の第１の半導体領域、第１の半導体領域と第１の面との間の第２導電型の第２の半導体領域、第２の半導体領域と第１の面との間の第１導電型の第３の半導体領域、第１及び第２のゲート電極、第２の面と第１のゲート電極との間の第１のフィールドプレート電極と、第２の面と第２のゲート電極の間の第２のフィールドプレート電極と、第１のフィールドプレート電極と第１の半導体領域との間の第１の絶縁膜、第２のフィールドプレート電極と第１の半導体領域との間の第２の絶縁膜、第１の絶縁膜と第２の絶縁膜との間の第１の半導体領域内に設けられた第２導電型の第４、第５、及び、第６の半導体領域と、を備え、第４、第５、及び、第６の半導体領域は第１の絶縁膜、又は、第２の絶縁膜に接する。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

トランジスタの小型化又は高性能化のために、トレンチ内にゲート電極を埋め込んだ縦型トランジスタが用いられる。縦型トランジスタでは、ドレイン・ソース間耐圧（以下、単に「耐圧」とも表記）とオン抵抗とがトレードオフの関係にある。すなわち、オン抵抗を低減させるためにドリフト層の不純物濃度を増加させると耐圧が低下する。逆に、耐圧を向上させるためにドリフト層の不純物濃度を低下させると、オン抵抗が増大する。

耐圧とオン抵抗のトレードオフを改善する方法として、トレンチ内のゲート電極の下方にフィールドプレート電極を設ける構造がある。フィールドプレート電極によりドリフト層中の電界分布を変化させることで、ドリフト層の不純物濃度を維持したままで、縦型トランジスタの耐圧が向上する。

また、オン抵抗と耐圧の向上に加えて、寄生容量の低減が要求される。例えば、トランジスタのスイッチング効率を改善する観点から、出力容量（Ｃｏｓｓ）や、出力容量を充放電する際の出力電荷量（Ｑｏｓｓ）の低減が望まれる。また、トランジスタのスイッチングノイズを抑制する観点から、ドレイン・ソース間電圧（Ｖｄｓ）の変化に伴う出力容量（Ｃｏｓｓ）の変化（以下、Ｃｏｓｓ−Ｖｄｓカーブとも称する）の最適化が望まれる。

特開２００８−１２４３４６号公報

本発明が解決しようとする課題は、縦型トランジスタの寄生容量の低減を可能とする半導体装置を提供することにある。

実施形態の半導体装置は、第１の面と第２の面とを有する半導体層と、前記半導体層内に設けられた第１導電型の第１の半導体領域と、前記第１の半導体領域と前記第１の面との間の前記半導体層内に設けられた第２導電型の第２の半導体領域と、前記第２の半導体領域と前記第１の面との間の前記半導体層に設けられた第１導電型の第３の半導体領域と、第１のゲート電極と、前記第１のゲート電極との間に前記第２の半導体領域を挟んで設けられた第２のゲート電極と、前記第２の面と前記第１のゲート電極との間に設けられた第１のフィールドプレート電極と、前記第２の面と前記第２のゲート電極との間に設けられた第２のフィールドプレート電極と、少なくとも一部が前記第１のフィールドプレート電極と前記第１の半導体領域との間に設けられた第１の絶縁膜と、少なくとも一部が前記第２のフィールドプレート電極と前記第１の半導体領域との間に設けられた第２の絶縁膜と、前記第１の絶縁膜と前記第２の絶縁膜との間に位置する前記第１の半導体領域内に設けられ、前記第２の半導体領域との間に前記第１の半導体領域が位置するように設けられた第２導電型の第４の半導体領域と、前記第１の絶縁膜と前記第２の絶縁膜との間に位置する前記第１の半導体領域内の前記第４の半導体領域と前記第２の面との間に設けられ、前記第４の半導体領域との間に前記第１の半導体領域が位置するように設けられた第２導電型の第５の半導体領域と、前記第１の絶縁膜と前記第２の絶縁膜との間に位置する前記第１の半導体領域内の前記第５の半導体領域と前記第２の面との間に設けられ、前記第５の半導体領域との間に前記第１の半導体領域が位置するように設けられた第２導電型の第６の半導体領域と、を備え、前記第４の半導体領域、前記第５の半導体領域、及び、前記第６の半導体領域は、前記第１の絶縁膜及び前記第２の絶縁膜の少なくともいずれか一方に接する。

第１の実施形態の半導体装置の模式断面図。第１の実施形態の半導体装置の作用及び効果の説明図。第１の実施形態の半導体装置の作用及び効果の説明図。第１の実施形態の半導体装置の作用及び効果の説明図。第１の実施形態の半導体装置の作用及び効果の説明図。第２の実施形態の半導体装置の模式断面図。

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。

また、以下の説明において、ｎ^＋、ｎ、ｎ⁻及び、ｐ^＋、ｐの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ^＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ⁻はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ型の不純物濃度が相対的に高いことを示す。なお、ｎ^＋型、ｎ⁻型を単にｎ型、ｐ^＋型を単にｐ型と記載する場合もある。

不純物濃度は、例えば、ＳＩＭＳ（ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（ＳｃａｎｎｉｎｇＣａｐａｃｉｔａｎｃｅＭｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ方向の位置は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ方向の位置は、例えば、ＳＣＭ像とＡＦＭ（ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｙ）像との合成画像から求めることが可能である。

（第１の実施形態）
本実施形態の半導体装置は、第１の面と第２の面とを有する半導体層と、半導体層内に設けられた第１導電型の第１の半導体領域と、第１の半導体領域と第１の面との間の半導体層内に設けられた第２導電型の第２の半導体領域と、第２の半導体領域と第１の面との間の半導体層に設けられた第１導電型の第３の半導体領域と、第１のゲート電極と、第１のゲート電極との間に第２の半導体領域を挟んで設けられた第２のゲート電極と、第１のゲート電極と第２の半導体領域との間に設けられた第１のゲート絶縁膜と、第２のゲート電極と第２の半導体領域との間に設けられた第２のゲート絶縁膜と、第２の面と第１のゲート電極との間に設けられた第１のフィールドプレート電極と、第２の面と第２のゲート電極との間に設けられた第２のフィールドプレート電極と、少なくとも一部が第１のフィールドプレート電極と第１の半導体領域との間に設けられた第１の絶縁膜と、少なくとも一部が第２のフィールドプレート電極と第１の半導体領域との間に設けられた第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜との間に挟まれた第１の半導体領域内に設けられ、第２の半導体領域との間に第１の半導体領域を挟む第２導電型の第４の半導体領域と、を備える。

図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置１００は、トレンチ内にゲート電極を備える縦型パワーＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）である。以下、第１導電型がｎ型、第２導電型がｐ型である場合、すなわち、ｎチャネル型のＭＯＳＦＥＴの場合を例に説明する。

本実施形態のＭＯＳＦＥＴ１００は、シリコン層（半導体層）１０を備える。シリコン層１０は、ｎ^＋型のドレイン領域１２、ｎ⁻型のドリフト領域（第１の半導体領域）１４、ｐ型のボディ領域（第２の半導体領域）１６、ｎ^＋型のソース領域（第３の半導体領域）１８、ｐ^＋型のボディコンタクト領域２０を備える。ドリフト領域１４内に、ｐ型の第１の中間領域（第４の半導体領域）２１ａ、ｐ型の第２の中間領域（第５の半導体領域）２１ｂ、ｐ型の第３の中間領域（第６の半導体領域）２１ｃを備える。

また、ＭＯＳＦＥＴ１００は、第１のゲート電極２２、第２のゲート電極２３、第１のゲート絶縁膜２４、第２のゲート絶縁膜２５、第１のフィールドプレート電極２６、第２のフィールドプレート電極２７、第１のフィールドプレート絶縁膜（第１の絶縁膜）２８、第２のフィールドプレート絶縁膜（第２の絶縁膜）２９、層間絶縁膜３２、ソース電極３４、ドレイン電極３６を備える。また、ＭＯＳＦＥＴ１００は、第１のトレンチ４０、第２のトレンチ４１を備える。

シリコン層１０は、第１の面（図１中Ｐ１）と第２の面（図１中Ｐ２）を備える。以下、第１の面を表面、第２の面を裏面とも称する。

シリコン層１０は、単結晶のシリコン（Ｓｉ）である。シリコン層１０の表面は、例えば（１００）面に対し、０度以上８度以下傾斜した面である。

ｎ^＋型のドレイン領域１２は、シリコン層１０内に設けられる。ドレイン領域１２は、ｎ型不純物を含有する。ｎ型不純物は、例えばリン（Ｐ）又はヒ素（Ａｓ）である。ｎ型不純物の濃度は、例えば、１×１０^１８ｃｍ^−３以上１×１０^２１ｃｍ^−３以下である。

ｎ⁻型のドリフト領域１４は、シリコン層１０内に設けられる。ドリフト領域１４は、ドレイン領域１２上に設けられる。ドリフト領域１４は、ｎ型不純物を含有する。ｎ型不純物は、例えばリン（Ｐ）又はヒ素（Ａｓ）である。ｎ型不純物の濃度は、例えば、１×１０^１４ｃｍ^−３以上１×１０^１７ｃｍ^−３以下である。ドリフト領域１４は、例えば、ｎ^＋型のドレイン領域１２上にエピタキシャル成長により形成されたエピタキシャル成長層である。

ドリフト領域１４は、ｐ型の第１の中間領域２１ａ、ｐ型の第２の中間領域２１ｂ、及び、ｐ型の第３の中間領域２１ｃを備える。第１の中間領域２１ａ、第２の中間領域２１ｂ、及び、第３の中間領域２１ｃは、第１のフィールドプレート絶縁膜２８と第２のフィールドプレート絶縁膜２９との間に挟まれたドリフト領域１４内に設けられる。

第１の中間領域２１ａとボディ領域１６との間には、ドリフト領域１４が挟まれる。第１の中間領域２１ａと第１のフィールドプレート絶縁膜２８との間には、ドリフト領域１４が挟まれる。第１の中間領域２１ａと第２のフィールドプレート絶縁膜２９との間には、ドリフト領域１４が挟まれる。

第２の中間領域２１ｂは、第１の中間領域２１ａと第２の面との間に設けられる。第２の中間領域２１ｂと第１の中間領域２１ａとの間には、ドリフト領域１４が挟まれる。第２の中間領域２１ｂと第１のフィールドプレート絶縁膜２８との間には、ドリフト領域１４が挟まれる。第２の中間領域２１ｂと第２のフィールドプレート絶縁膜２９との間には、ドリフト領域１４が挟まれる。

第３の中間領域２１ｃは、第２の中間領域２１ｂと第２の面との間に設けられる。第３の中間領域２１ｃと第２の中間領域２１ｂとの間には、ドリフト領域１４が挟まれる。第３の中間領域２１ｃと第１のフィールドプレート絶縁膜２８との間には、ドリフト領域１４が挟まれる。第３の中間領域２１ｃと第２のフィールドプレート絶縁膜２９との間には、ドリフト領域１４が挟まれる。

第１の中間領域２１ａ、第２の中間領域２１ｂ、及び、第３の中間領域２１ｃは、第１のトレンチ４０と第２のトレンチ４１との間に設けられる。第１の中間領域２１ａ、第２の中間領域２１ｂ、及び、第３の中間領域２１ｃの少なくとも一部は、第１のフィールドプレート電極２６と第２のフィールドプレート電極２７との間に設けられる。

第１の中間領域２１ａ、第２の中間領域２１ｂ、及び、第３の中間領域２１ｃには、特定の電位が印加されない。第１の中間領域２１ａ、第２の中間領域２１ｂ、及び、第３の中間領域２１ｃは、フローティング領域である。

第１の中間領域２１ａ、第２の中間領域２１ｂ、及び、第３の中間領域２１ｃは、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型不純物の濃度は、ｎ⁻型のドリフト領域１４のｎ型不純物の濃度より高い。ｐ型不純物の濃度は、例えば、１×１０^１６ｃｍ^−３以上１×１０^１８ｃｍ^−３以下である。

第１の中間領域２１ａ、第２の中間領域２１ｂ、及び、第３の中間領域２１ｃは、例えば、ドリフト領域１４に、ｐ型不純物をイオン注入することにより形成される。第１の中間領域２１ａ、第２の中間領域２１ｂ、及び、第３の中間領域２１ｃは、例えば、ドリフト領域１４をエピタキシャル成長で形成する際に、同時形成することも可能である。

なお、ここではｐ型の中間領域の数が３個である場合を例に説明しているが、ｐ型の中間領域の数は、１個又は２個でも構わない。また、ｐ型の中間領域の数は、４個以上であっても構わない。

ｐ型のボディ領域１６は、ドリフト領域１４とシリコン層１０の表面との間のシリコン層１０内に設けられる。ＭＯＳＦＥＴ１００のオン動作時には、第１のゲート絶縁膜２４及び第２のゲート絶縁膜２５と接する領域にチャネルが形成される。

ボディ領域１６は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型不純物の濃度は、例えば、１×１０^１６ｃｍ^−３以上１×１０^１８ｃｍ^−３以下である。

ｎ^＋型のソース領域１８は、ボディ領域１６とシリコン層１０の表面との間のシリコン層１０内に設けられる。ソース領域１８は、ｎ型不純物を含有する。ｎ型不純物は、例えばリン（Ｐ）又はヒ素（Ａｓ）である。ｎ型不純物の濃度は、例えば、１×１０^１９ｃｍ^−３以上１×１０^２１ｃｍ^−３以下である。

ｐ^＋型のボディコンタクト領域２０は、ボディ領域１６と表面との間のシリコン層１０内に設けられる。ボディコンタクト領域２０は、２つのソース領域１８に挟まれて設けられる。

ボディコンタクト領域２０は、ｐ型不純物を含有する。ｐ型不純物は、例えば、ボロン（Ｂ）である。ｐ型不純物の濃度は、例えば、１×１０^１９ｃｍ^−３以上１×１０^２１ｃｍ^−３以下である。

第１のゲート電極２２は、第１のトレンチ４０内に設けられる。第１のゲート電極２２は、例えば、ｎ型不純物又はｐ型不純物を含有する多結晶シリコンである。

第２のゲート電極２３は、第２のトレンチ４１内に設けられる。第２のゲート電極２３は、第１のゲート電極２２との間に、ボディ領域１６を挟んで設けられる。第２のゲート電極２３は、例えば、ｎ型不純物又はｐ型不純物を含有する多結晶シリコンである。

第１のゲート絶縁膜２４は、第１のゲート電極２２とボディ領域１６との間に設けられる。第１のゲート絶縁膜２４は、例えば、シリコン酸化膜である。

第２のゲート絶縁膜２５は、第２のゲート電極２３とボディ領域１６との間に設けられる。第２のゲート絶縁膜２５は、例えば、シリコン酸化膜である。

第１のフィールドプレート電極２６は、第１のトレンチ４０内に設けられる。第１のフィールドプレート電極２６は、第１のゲート電極２２とシリコン層１０の裏面との間に設けられる。

第１のフィールドプレート電極２６は、ＭＯＳＦＥＴ１００のオフ動作時に、ドリフト領域１４内の電界分布を変化させ、ＭＯＳＦＥＴ１００の耐圧を向上させる機能を備える。第１のフィールドプレート電極２６は、例えば、ｎ型不純物又はｐ型不純物を含有する多結晶シリコンである。

第２のフィールドプレート電極２７は、第２のトレンチ４１内に設けられる。第２のフィールドプレート電極２７は、第２のゲート電極２３とシリコン層１０の裏面との間に設けられる。

第２のフィールドプレート電極２７は、ＭＯＳＦＥＴ１００のオフ動作時に、ドリフト領域１４内の電界分布を変化させ、ＭＯＳＦＥＴ１００の耐圧を向上させる機能を備える。第２のフィールドプレート電極２７は、例えば、ｎ型不純物又はｐ型不純物を含有する多結晶シリコンである。

第１のフィールドプレート絶縁膜２８は、第１のフィールドプレート電極２６とドリフト領域１４との間に設けられる。また、第１のフィールドプレート絶縁膜２８は、第１のフィールドプレート電極２６と第１のゲート電極２２との間に挟まれる。第１のフィールドプレート絶縁膜２８は、例えば、シリコン酸化膜である。

第１のフィールドプレート絶縁膜２８は、第１のゲート電極２２と第１のフィールドプレート電極２６とを電気的に分離する。第１のフィールドプレート電極２６は、例えば、グラウンド電位に固定される。

第２のフィールドプレート絶縁膜２９は、第２のフィールドプレート電極２７とドリフト領域１４との間に設けられる。また、第２のフィールドプレート絶縁膜２９は、第２のフィールドプレート電極２７と第２のゲート電極２３との間に挟まれる。第２のフィールドプレート絶縁膜２９は、例えば、シリコン酸化膜である。

第２のフィールドプレート絶縁膜２９は、第２のゲート電極２３と第２のフィールドプレート電極２７とを電気的に分離する。第２のフィールドプレート電極２７は、例えば、グラウンド電位に固定される。

層間絶縁膜３２は、第１のゲート電極２２とソース電極３４との間に設けられる。また、層間絶縁膜３２は、第２のゲート電極２３とソース電極３４との間に設けられる。層間絶縁膜３２は、第１のゲート電極２２とソース電極３４、第２のゲート電極２３とソース電極３４を電気的に分離する機能を備える。層間絶縁膜３２は、例えば、シリコン酸化膜である。

ソース電極３４は、第１の面に設けられる。ソース電極３４は、ソース領域１８とボディコンタクト領域２０とに電気的に接続される。ソース電極３４は、ソース領域１８とボディコンタクト領域２０とに接する。ソース電極３４は、金属電極である。ソース電極３４は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。

ドレイン電極３６は、第２の面に設けられる。ドレイン電極３６は、ドリフト領域１４とドレイン領域１２とに電気的に接続される。ドレイン電極３６は、ドレイン領域１２に接する。ドレイン電極３６は、金属電極である。ドレイン電極３６は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）等による積層膜である。

以下、本実施形態の半導体装置の作用及び効果について説明する。図２、図３、図４、図５は、本実施形態の半導体装置の作用及び効果の説明図である。

パワーＭＯＳＦＥＴのスイッチング効率を改善する観点から、出力容量（Ｃｏｓｓ）や出力電荷量（Ｑｏｓｓ）の低減が望まれる。また、パワーＭＯＳＦＥＴのスイッチングノイズを抑制する観点から、ドレイン・ソース間電圧（Ｖｄｓ）の変化に伴う出力容量（Ｃｏｓｓ）の変化（Ｃｏｓｓ−Ｖｄｓカーブ）の最適化が望まれる。

出力容量（Ｃｏｓｓ）は、ドレイン・ソース間の静電容量（Ｃｄｓ）とゲート・ドレイン間の静電容量（Ｃｇｄ）との和である。また、出力電荷量（Ｑｏｓｓ）は、出力容量（Ｃｏｓｓ）とドレイン・ソース間電圧（Ｖｄｓ）の積、或いは、出力容量（Ｃｏｓｓ）をドレイン・ソース間電圧（Ｖｄｓ）で積分した値である。したがって、出力容量（Ｃｏｓｓ）を低減することで、出力電荷量（Ｑｏｓｓ）も低減される。

図２は、ＭＯＳＦＥＴの出力電荷量（Ｑｏｓｓ）のシミュレーション結果を示す図である。ｐ型の中間領域の有無、及び個数を変えた場合の出力電荷量（Ｑｏｓｓ）を示す。ドリフト領域１４のｎ型不純物の濃度が２．０×１０^１６ｃｍ^−３、２．５×１０^１６ｃｍ^−３、３．０×１０^１６ｃｍ^−３の場合を示す。

ｐ型の中間領域を設けない場合と比較して、ｐ型の中間領域を設けることにより、出力電荷量（Ｑｏｓｓ）が低減することが明らかである。ドリフト領域１４のｎ型不純物の濃度がいずれの濃度であっても、出力電荷量（Ｑｏｓｓ）が低減する。ｐ型の中間領域を設けることにより、ドレイン・ソース間に電圧が印加される際の、ドリフト領域１４の空乏化が促進され、出力容量（Ｃｏｓｓ）が低減し、その結果、出力電荷量（Ｑｏｓｓ）が低減すると考えられる。

図３は、ＭＯＳＦＥＴのドレイン・ソース間電圧（Ｖｄｓ）の変化に伴う出力容量（Ｃｏｓｓ）の変化（Ｃｏｓｓ−Ｖｄｓカーブ）のシミュレーション結果を示す図である。ｐ型の中間領域の有無、及び個数を変えた場合のＣｏｓｓ−Ｖｄｓカーブを示す。横軸はドレイン・ソース間電圧（Ｖｄｓ）、縦軸は出力容量（Ｃｏｓｓ）である。

ｐ型の中間領域を設けない場合と比較して、ｐ型の中間領域を設けることにより、Ｃｏｓｓ−Ｖｄｓカーブの形状が変化していることが明らかである。特に、ドレイン・ソース間電圧（Ｖｄｓ）が３Ｖ以上６０Ｖ以下の範囲で、出力容量（Ｃｏｓｓ）が低減している。

ドレイン・ソース間電圧（Ｖｄｓ）が上昇に伴い、ｎ⁻型のドリフト領域１４に空乏層が広がって行く。この過程で、ｐ型の中間領域に空乏層が達すると、一気にｐ型の中間領域の幅に相当する分の空乏化が進むと考えられる。この急激な空乏化が、図３において、Ｃｏｓｓ−Ｖｄｓカーブの急峻な変化に現れる。図３において、ｐ型の中間領域が１個の場合は急峻な変化が１回、２個の場合は２回、３個の場合は３回の急峻な変化が確認される。

図４は、ＭＯＳＦＥＴのドレイン・ソース間耐圧のシミュレーション結果を示す図である。ｐ型の中間領域の有無、及び個数を変えた場合のドレイン・ソース間耐圧を示す。ドリフト領域１４のｎ型不純物の濃度が２．０×１０^１６ｃｍ^−３、２．５×１０^１６ｃｍ^−３、３．０×１０^１６ｃｍ^−３の場合を示す。

ｐ型の中間領域を設けない場合と比較して、ｐ型の中間領域を設けることによるドレイン・ソース間耐圧の明らかな劣化は見られない。ドリフト領域１４のｎ型不純物の濃度が３．０×１０^１６ｃｍ^−３の場合には、ｐ型の中間領域を設けることにより、ドレイン・ソース間耐圧が向上している。

図５は、ＭＯＳＦＥＴの出力電荷量（Ｑｏｓｓ）とオン抵抗（Ｒｏｎ）との関係のシミュレーション結果を示す図である。横軸は出力電荷量（Ｑｏｓｓ）、縦軸はオン抵抗（Ｒｏｎ）である。ドリフト領域１４のｎ型不純物の濃度が２．０×１０^１６ｃｍ^−３、２．５×１０^１６ｃｍ^−３、３．０×１０^１６ｃｍ^−３の場合を示す。図５中、白印がｐ型の中間領域を設けない場合、黒印がｐ型の中間領域を設けた場合である。ｐ型の中間領域の個数は、１個から３個の間で変化させている。

ｐ型の中間領域を設けた場合でも、ｐ型の中間領域を設けない場合と同様、出力電荷量（Ｑｏｓｓ）とオン抵抗（Ｒｏｎ）との間のトレードオフ関係は存在する。しかしながら、ｐ型の中間領域を設けることにより、ＭＯＳＦＥＴが所望の出力電荷量（Ｑｏｓｓ）とオン抵抗（Ｒｏｎ）との関係を有するように制御することが可能である。例えば、オン抵抗（Ｒｏｎ）を犠牲にして、出力電荷量（Ｑｏｓｓ）を低減させることが可能である。

図２〜図５から明らかなように、本実施形態のＭＯＳＦＥＴ１００は、ｐ型の第１の中間領域２１ａ、ｐ型の第２の中間領域２１ｂ、及び、ｐ型の第３の中間領域２１ｃを備えることにより、出力容量（Ｃｏｓｓ）及び出力電荷量（Ｑｏｓｓ）を低減することが可能である。したがって、スイッチング効率が向上したＭＯＳＦＥＴが実現できる。

また、例えば、ｐ型の第１の中間領域２１ａ、ｐ型の第２の中間領域２１ｂ、及び、ｐ型の第３の中間領域２１ｃの間の距離を変化させることにより、Ｃｏｓｓ−Ｖｄｓカーブの形状を所望の形状に制御することが可能となる。したがって、アプリケーションに適したＣｏｓｓ−Ｖｄｓカーブを備えるＭＯＳＦＥＴが実現できる。例えば、スイッチングノイズを抑制可能なＭＯＳＦＥＴが実現できる。

Ｃｏｓｓ−Ｖｄｓカーブの形状は、例えば、ｐ型の中間領域の個数、不純物濃度、横幅、縦幅等を変化させることによっても制御することも可能である。

なお、ＭＯＳＦＥＴ１００のオン状態でのキャリアの経路を確保する観点から、第１の中間領域２１ａ、第２の中間領域２１ｂ、及び、第３の中間領域２１ｃと第１のフィールドプレート絶縁膜２８との間には、ドリフト領域１４が挟まれる。同様に、第１の中間領域２１ａ、第２の中間領域２１ｂ、及び、第３の中間領域２１ｃと第２のフィールドプレート絶縁膜２９との間には、ドリフト領域１４が挟まれる。

また、ｐ型の第１の中間領域２１ａの第１の面に垂直な方向の幅が、ｐ型の第１の中間領域２１ａとｐ型のボディ領域１６との距離よりも小さいことが望ましい。ｐ型の第１の中間領域２１ａとｐ型のボディ領域１６の距離が近すぎると、ドリフト領域１４の電界分布が急激に変化し、ＭＯＳＦＥＴ１００の耐圧が変動する恐れがある。また、第１の中間領域２１ａの幅が大きいと、ドリフト領域１４中のｎ型領域が減少し、オン抵抗が高くなる恐れがある。

また、ｐ型の第２の中間領域２１ｂの第１の面に垂直な方向の幅が、ｐ型の第２の中間領域２１ｂとｐ型の第１の中間領域２１ａとの距離よりも小さいことが望ましい。ｐ型の第２の中間領域２１ｂとｐ型の第１の中間領域２１ａとの距離が近すぎると、ドリフト領域１４の電界分布が急激に変化し、ＭＯＳＦＥＴ１００の耐圧が変動する恐れがある。また、第２の中間領域２１ｂの幅が大きいと、ドリフト領域１４中のｎ型領域が減少し、オン抵抗が高くなる恐れがある。

また、ｐ型の第３の中間領域２１ｃの第１の面に垂直な方向の幅が、ｐ型の第３の中間領域２１ｃとｐ型の第２の中間領域２１ｂとの距離よりも小さいことが望ましい。ｐ型の第３の中間領域２１ｃとｐ型の第２の中間領域２１ｂとの距離が近すぎると、ドリフト領域１４の電界分布が急激に変化し、ＭＯＳＦＥＴ１００の耐圧が変動する恐れがある。また、第３の中間領域２１ｃの幅が大きいと、ドリフト領域１４中のｎ型領域が減少し、オン抵抗が高くなる恐れがある。

以上、本実施形態のＭＯＳＦＥＴ１００によれば、ＭＯＳＦＥＴ１００の寄生容量である出力容量（Ｃｏｓｓ）を低減することが可能となる。その結果、ＭＯＳＦＥＴ１００の出力電荷量（Ｑｏｓｓ）を低減することが可能となる。また、Ｃｏｓｓ−Ｖｄｓカーブの形状を所望の形状に制御することが可能となる。したがって、特性に優れたＭＯＳＦＥＴ１００が実現される。

（第２の実施形態）
本実施形態の半導体装置は、第１のゲート電極と第１のフィールドプレート電極、第２のゲート電極と第２のフィールドプレート電極とが接すること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。

図６は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置２００は、トレンチ内にゲート電極を備える縦型パワーＭＯＳＦＥＴである。

ＭＯＳＦＥＴ２００は、第１のゲート電極２２と第１のフィールドプレート電極２６が、電気的及び物理的に接続される。また、第２のゲート電極２３と第２のフィールドプレート電極２７が、電気的及び物理的に接続される。

したがって、第１のフィールドプレート電極２６と第２のフィールドプレート電極２７には、ゲート電圧が印加される。

本実施形態のＭＯＳＦＥＴ２００によれば、第１の実施形態と同様の作用により、ＭＯＳＦＥＴ２００の寄生容量である出力容量（Ｃｏｓｓ）を低減することが可能となる。その結果、ＭＯＳＦＥＴ２００の出力電荷量（Ｑｏｓｓ）を低減することが可能となる。また、Ｃｏｓｓ−Ｖｄｓカーブの形状を所望の形状に制御することが可能となる。したがって、特性に優れたＭＯＳＦＥＴ２００が実現される。

なお、本実施形態のＭＯＳＦＥＴ２００では、ＭＯＳＦＥＴ２００のオン状態で、第１のトレンチ４０及び第２のトレンチ４１の側面の半導体領域には、ゲート電圧が印加される。したがって、適切なｐ型不純物濃度を選択すれば、第１の中間領域２１ａ、第２の中間領域２１ｂ、又は、第３の中間領域２１ｃと、第１のフィールドプレート絶縁膜２８が接する形態とすることも可能である。また、第１の中間領域２１ａ、第２の中間領域２１ｂ、又は、第３の中間領域２１ｃと、第２のフィールドプレート絶縁膜２９が接する形態とすることも可能である。

以上、第１及び第２の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型がｐ型、第２導電型がｎ型の構成とすることも可能である。

また、第１及び第２の実施形態では、半導体材料としてシリコンを例に説明したが、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等、その他の半導体材料を用いることも可能である。

また、第１及び第２の実施形態では、第１のフィールドプレート絶縁膜２８、第２のフィールドプレート絶縁膜２９の膜厚が一定の場合を例に説明したが、例えば、第１のフィールドプレート絶縁膜２８及び第２のフィールドプレート絶縁膜２９の膜厚を多段にしたり、深さ方向に膜厚を連続的に変化させたりすることで、更に、ドレイン・ソース間耐圧を向上させる構成とすることも可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０シリコン層（半導体層）
１４ｎ⁻型のドリフト領域（第１の半導体領域）
１６ｐ型のボディ領域（第２の半導体領域）
１８ｎ^＋型のソース領域（第３の半導体領域）
２１ａｐ型の第１の中間領域（第４の半導体領域）
２１ｂｐ型の第２の中間領域（第５の半導体領域）
２１ｃｐ型の第３の中間領域（第６の半導体領域）
２２第１のゲート電極
２３第２のゲート電極
２６第１のフィールドプレート電極
２７第２のフィールドプレート電極
２８第１のフィールドプレート絶縁膜（第１の絶縁膜）
２９第２のフィールドプレート絶縁膜（第２の絶縁膜）
１００ＭＯＳＦＥＴ
２００ＭＯＳＦＥＴ
Ｐ１第１の面
Ｐ２第２の面

Claims

第１の面と第２の面とを有する半導体層と、
前記半導体層内に設けられた第１導電型の第１の半導体領域と、
前記第１の半導体領域と前記第１の面との間の前記半導体層内に設けられた第２導電型の第２の半導体領域と、
前記第２の半導体領域と前記第１の面との間の前記半導体層に設けられた第１導電型の第３の半導体領域と、
第１のゲート電極と、
前記第１のゲート電極との間に前記第２の半導体領域を挟んで設けられた第２のゲート電極と、
前記第２の面と前記第１のゲート電極との間に設けられた第１のフィールドプレート電極と、
前記第２の面と前記第２のゲート電極との間に設けられた第２のフィールドプレート電極と、
少なくとも一部が前記第１のフィールドプレート電極と前記第１の半導体領域との間に設けられた第１の絶縁膜と、
少なくとも一部が前記第２のフィールドプレート電極と前記第１の半導体領域との間に設けられた第２の絶縁膜と、
前記第１の絶縁膜と前記第２の絶縁膜との間に位置する前記第１の半導体領域内に設けられ、前記第２の半導体領域との間に前記第１の半導体領域が位置するように設けられた第２導電型の第４の半導体領域と、
前記第１の絶縁膜と前記第２の絶縁膜との間に位置する前記第１の半導体領域内の前記第４の半導体領域と前記第２の面との間に設けられ、前記第４の半導体領域との間に前記第１の半導体領域が位置するように設けられた第２導電型の第５の半導体領域と、
前記第１の絶縁膜と前記第２の絶縁膜との間に位置する前記第１の半導体領域内の前記第５の半導体領域と前記第２の面との間に設けられ、前記第５の半導体領域との間に前記第１の半導体領域が位置するように設けられた第２導電型の第６の半導体領域と、
を備え、
前記第４の半導体領域、前記第５の半導体領域、及び、前記第６の半導体領域は、前記第１の絶縁膜及び前記第２の絶縁膜の少なくともいずれか一方に接する半導体装置。
前記第４の半導体領域の前記第１の面に垂直な方向の幅が、前記第４の半導体領域と前記第２の半導体領域との距離よりも小さく、
前記第５の半導体領域の前記第１の面に垂直な方向の幅が、前記第５の半導体領域と前記第４の半導体領域との距離よりも小さく、
前記第６の半導体領域の前記第１の面に垂直な方向の幅が、前記第６の半導体領域と前記第５の半導体領域との距離よりも小さい請求項１記載の半導体装置。
前記第１のフィールドプレート電極と前記第１のゲート電極との間に前記第１の絶縁膜が位置し、前記第２のフィールドプレート電極と前記第２のゲート電極との間に前記第２の絶縁膜が位置するように設けられた請求項１又は請求項２記載の半導体装置。
前記第４の半導体領域、前記第５の半導体領域、及び、前記第６の半導体領域は、前記第１の絶縁膜及び前記第２の絶縁膜の両方に接する請求項１ないし請求項３いずれか一項記載の半導体装置。
前記第４の半導体領域、前記第５の半導体領域、及び、前記第６の半導体領域と前記第１の絶縁膜が接し、前記第４の半導体領域、前記第５の半導体領域、及び、前記第６の半導体領域と前記第２の絶縁膜との間に前記第１の半導体領域が位置する請求項１ないし請求項３いずれか一項記載の半導体装置。
前記第４の半導体領域、前記第５の半導体領域、及び、前記第６の半導体領域と前記第２の絶縁膜が接し、前記第４の半導体領域、前記第５の半導体領域、及び、前記第６の半導体領域と前記第１の絶縁膜との間に前記第１の半導体領域が位置する請求項１ないし請求項３いずれか一項記載の半導体装置。