JP2022053102A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2022053102A
JP2022053102A JP2020159720A JP2020159720A JP2022053102A JP 2022053102 A JP2022053102 A JP 2022053102A JP 2020159720 A JP2020159720 A JP 2020159720A JP 2020159720 A JP2020159720 A JP 2020159720A JP 2022053102 A JP2022053102 A JP 2022053102A
Authority
JP
Japan
Prior art keywords
electrode
field plate
plate electrode
gate
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020159720A
Other languages
English (en)
Inventor
哲也 大野
Tetsuya Ono
啓 吉岡
Akira Yoshioka
亨 杉山
Toru Sugiyama
洪 洪
Hung Hung
康裕 磯部
Yasuhiro Isobe
仁 小林
Hitoshi Kobayashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2020159720A priority Critical patent/JP2022053102A/ja
Priority to CN202110022665.2A priority patent/CN114256344A/zh
Priority to US17/191,554 priority patent/US12002858B2/en
Publication of JP2022053102A publication Critical patent/JP2022053102A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】信頼性に優れた半導体装置を提供する。【解決手段】半導体装置１００は、第１窒化物半導体層３と、第２窒化物半導体層４と、第１窒化物半導体層３に電気的に接続された第１電極５、第２電極７と、ゲート電極６と、ゲートフィールドプレート電極８と第１フィールドプレート電極９と、第２フィールドプレート電極１０と、を備える。第２フィールドプレート電極１０の底面と第１窒化物半導体層３との距離ｄ１は、ゲートフィールドプレート電極８の第２電極７側に最もせり出している部分の底面と第１窒化物半導体層と３の距離ｄ２よりも短く、第２フィールドプレート電極１０の底面と第１窒化物半導体層３との距離ｄ１は、第１フィールドプレート電極９の第１電極５側の端面の底部と第１窒化物半導体層３との距離ｄ３よりも短い。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
スイッチング電源回路やインバータ回路などの回路には、トランジスタやダイオードなどの半導体素子が用いられる。これらの半導体素子には高耐圧及び低オン抵抗が求められる。そして、耐圧とオン抵抗の関係には、素子材料で決まるトレードオフ関係がある。
技術開発の進歩により、半導体素子は、主たる素子材料であるシリコンの限界近くまで低オン抵抗が実現されている。耐圧を更に向上させたり、オン抵抗を更に低減させたりするには、素子材料の変更が必要である。窒化ガリウムや窒化アルミニウムガリウムなどの窒化物半導体を半導体素子の素子材料として用いることで、素子材料で決まるトレードオフ関係を改善できる。このため、半導体素子の飛躍的な高耐圧化や低オン抵抗化が可能である。
窒化物半導体を用いたトランジスタの横方向の電界集中を緩和するためにフィールドプレート電極が用いられる。フィールドプレート電極を用いた場合でも電界が集中することで、層間絶縁膜が破壊される場合がある。
特開２０１５－１７０８２１号公報
本発明が解決しようとする課題は、信頼性の高い半導体装置を提供することにある。
実施形態の半導体装置は、第１窒化物半導体層と、第１窒化物半導体層の上に位置し、第１窒化物半導体層よりもバンドギャップが大きい第２窒化物半導体層と、第２窒化物半導体層の上に位置し、第１窒化物半導体層に電気的に接続された第１電極と、第１窒化物半導体層の上に位置し、第１窒化物半導体層に電気的に接続された第２電極と、第１電極と第２電極との間に位置したゲート電極と、ゲート電極上に位置し、ゲート電極と電気的に接続されたゲートフィールドプレート電極と第２窒化物半導体層上に位置し、ゲートフィールドプレート電極と第２電極の間に位置し、第１電極と電気的に接続された第１フィールドプレート電極と、第１フィールドプレート電極とゲートフィールドプレート電極の間に位置し、第１電極と電気的に接続された第２フィールドプレート電極と、を備える。第２フィールドプレート電極の底面と第１窒化物半導体層との距離は、ゲートフィールドプレート電極の第２電極側に最もせり出している部分の底面と第１窒化物半導体層との距離よりも短く、第２フィールドプレート電極の底面と第１窒化物半導体層との距離は、第１フィールドプレート電極の第１電極側の端面の底部と第１窒化物半導体層との距離よりも短い。
実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材についてはその説明を省略する場合がある。
本明細書中、「窒化物半導体層」は「ＧａＮ系半導体」を含む。「ＧａＮ系半導体」とは、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）及びそれらの中間組成を備える半導体の総称である。
本明細書中、「アンドープ」とは、不純物濃度が２×１０１６ｃｍ－３以下であることを意味する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１実施形態）
第１実施形態の半導体装置は、第１窒化物半導体層と、第１窒化物半導体層の上に位置し、第１窒化物半導体層よりもバンドギャップが大きい第２窒化物半導体層と、第２窒化物半導体層の上に位置し、前記第１窒化物半導体層に電気的に接続された第１電極と、第１窒化物半導体層の上に位置し、第１窒化物半導体層に電気的に接続された第２電極と、第１電極と第２電極との間に位置したゲート電極と、ゲート電極上に位置し、ゲート電極と電気的に接続されたゲートフィールドプレート電極と、第２窒化物半導体層上に位置し、ゲートフィールドプレート電極と第２電極の間に位置し、第１電極と電気的に接続された第１フィールドプレート電極と、第１フィールドプレート電極とゲートフィールドプレート電極の間に位置し、第１電極と電気的に接続された第２フィールドプレート電極と、を備える。
図１は、第１実施形態の半導体装置の模式断面図である。半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）１００である。
ＨＥＭＴ１００は、基板１、バッファ層２、チャネル層３（第１窒化物半導体層）、バリア層４（第２窒化物半導体層）、ソース電極５（第１電極）、ゲート電極６、ドレイン電極７（第２電極）、ゲートフィールドプレート電極８、第１フィールドプレート電極９、第２フィールドプレート電極１０、第３フィールドプレート電極１１、及び、層間絶縁層１２を備える。
基板１は、例えば、シリコン（Ｓｉ）で形成される。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
基板１上に、バッファ層２が設けられる。バッファ層２は、基板１とチャネル層３との間の格子不整合を緩和する機能を備える。バッファ層２は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１－ＷＮ（０＜Ｗ≦１））の多層構造で形成される。
チャネル層３は、バッファ層２上に設けられる。チャネル層３は電子走行層とも称される。チャネル層３は、例えば、アンドープの窒化アルミウムガリウム（ＡｌＸＧａ１－ＸＮ（０≦Ｘ＜１））である。より具体的には、例えば、アンドープの窒化ガリウム（ＧａＮ）である。チャネル層３の厚さは、例えば、０．１μｍ以上１０μｍ以下である。実施形態において厚さは、チャネル層３を含めチャネル層３とバリア層４の積層方向における各部材の長さ（高さ）である。
バリア層４は、チャネル層３上に設けられる。バリア層４は電子供給層とも称される。バリア層４のバンドギャップは、チャネル層３のバンドギャップよりも大きい。バリア層４は、例えば、アンドープの窒化アルミウムガリウム（ＡｌＹＧａ１－ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ））である。より具体的には、例えば、アンドープのＡｌ０．２５Ｇａ０．７５Ｎである。バリア層４の厚さは、例えば、２ｎｍ以上１００ｎｍ以下である。
チャネル層３とバリア層４との間は、ヘテロ接合界面となる。ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されＨＥＭＴ１００のキャリアとなる。
第１電極５は、例えばソース電極である。ソース電極５は、チャネル層３及びバリア層４の上に設けられる。ソース電極５は、チャネル層３及びバリア層４に電気的に接続される。ソース電極５は、例えば、バリア層４に直接的に接する。
ソース電極５は、例えば、金属電極である。ソース電極５は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極５と、バリア層４との間はオーミックコンタクトであることが望ましい。
ゲート電極６は、チャネル層３及びバリア層４の上に設けられる。ゲート電極６は、チャネル層３及びバリア層４に電気的に接続される。ゲート電極６は、例えば、バリア層４に直接的に接する。ゲート電極６は、ソース電極５とドレイン電極７の間に設けられる。
ゲート電極６は、例えば、窒化チタン（ＴｉＮ）である。
ゲート電極６とバリア層の間には、図示しないゲート絶縁膜を設け、半導体装置１００をＭＩＳ（Metal Insulator Semiconductor）型ＨＥＭＴとすることもできる。ゲート絶縁層は、例えば、酸化物又は酸窒化物である。ゲート絶縁層は、例えば、酸化シリコン、酸化アルミニウム、酸窒化シリコン、又は、酸窒化アルミニウムである。
ドレイン電極７は、チャネル層３及びバリア層４の上に設けられる。ドレイン電極７は、チャネル層３及びバリア層４に電気的に接続される。ドレイン電極７は、例えば、バリア層４に接する。
ドレイン電極７は、例えば、金属電極である。ドレイン電極７は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ドレイン電極７と、バリア層４との間はオーミックコンタクトであることが望ましい。
ソース電極５とドレイン電極７との距離は、例えば、５μｍ以上３０μｍ以下である。
なお、ソース電極５及びドレイン電極７は、チャネル層３に直接的に接する構造とすることも可能である。
ゲートフィールドプレート電極８は、ゲート電極６上に位置している。ゲートフィールドプレート電極８は、ゲート電極８と接続している。ゲートフィールドプレート電極８を設けることで、ゲート電極６の横方向の電界集中を緩和することができる。
ゲートフィールドプレート電極８は、平坦な導電膜ではなく、段差を有する。ゲートフィールドプレート電極８は、ゲート電極６から上方に離間している部分を含む。ゲートフィールドプレート電極８の第２フィールドプレート電極１０側（ドレイン電極７側）の側面は、段差のある非平坦面である。
ゲートフィールドプレート電極８は、図２のように２段とすることもできるし、３段以上とすることができる。実施形態では、ゲートフィールドプレート電極８のドレイン電極７側にせり出している部分の底面（チャネル層３側を向く面）は、ゲート電極６の上方に離間している。ゲートフィールドプレート電極８が３段以上である場合は、ゲート電極６と離間したゲートフィールドプレート電極８の底面が２以上となる。
図１の形態では、ゲートフィールドプレート電極８のドレイン電極７側にせり出している部分の側面（ドレイン電極７側を向く面）は、ゲート電極６の第２フィールドプレート電極１０側の側面よりもソース電極５側に位置している。また、図１の形態では、ゲートフィールドプレート電極８のソース電極５側にせり出している部分の側面（ソース電極５側を向く面）は、ゲート電極６のソース電極５側の側面よりもソース電極５側に位置している。
第１フィールドプレート電極９は、バリア層４上に位置している。第１フィールドプレート電極９は、バリア層４と離間していて、第１フィールドプレート電極９の底面は、バリア層４よりも上方、例えば、第３フィールドプレート電極１１側に位置している。
第１フィールドプレート電極９は、ソース電極５と電気的に接続されている。第１フィールドプレート電極９は、横方向の電界を緩和している。図１では、第１フィールドプレート電極９は、バリア層４と直接的に接しているが、バリア層４と第１フィールドプレート電極９の間には、図１には示さない層を介在させてもよい。第１フィールドプレート電極９は、ゲート電極６及びドレイン電極７と物理的に離間している。第１フィールドプレート電極９は、ゲート電極６とドレイン電極７の間で第２フィールドプレート電極１０よりもドレイン電極７側に位置している。
第２フィールドプレート電極１０は、ソース電極５と電気的に接続されている。第２フィールドプレート電極１０は、ゲートフィールドプレート電極８と第１フィールドプレート電極９の間おいて、バリア層４側に延伸した部分を有する。第２フィールドプレート電極１０の底面は、延伸した部分の底面であり、ゲートフィールドプレート電極８と第１フィールドプレート電極９の間に位置する。第２フィールドプレート電極１０の底面は、バリア層４から離間している。
第２フィールドプレート電極１０の底部とチャネル層３との距離をｄ１とし、ゲートフィールドプレート電極８のドレイン電極７側に最もせり出している部分の底面とチャネル層３との距離をｄ２とし、第１フィールドプレート電極９のソース電極５側の端面の底部とチャネル層３との距離をｄ３とする。このとき、ｄ１はｄ２よりも短くｄ１はｄ３よりも短いことが好ましい。
第２フィールドプレート電極１０を設けないと、ゲート電極６の第１フィールドプレート電極９側の端部、ゲートフィールドプレート電極８の第１フィールドプレート電極９側の端部及び第１フィールドプレート電極９のゲート電極６側のいずれにも電界集中が生じやすい。そこで、ゲートフィールドプレート電極８と第１フィールドプレート電極９の間に、ソース電極５と電気的に接続した第２フィールドプレート電極１０を設けるといずれの電界集中も緩和することができる。しかし、ｄ１がｄ２以上、ｄ３以上である場合、ゲート電極６端部の電界集中はあまり緩和しない。そこで、第２フィールドプレート電極１０とバリア層４の間の層間絶縁膜１２の厚さを非常に薄くして、ｄ１はｄ２よりも短くｄ１はｄ３よりも短くすると、ゲート電極６端部の電界集中を効果的に緩和することができる。
第２フィールドプレート電極１０の底面のソース電極５側の端部と第２フィールドプレート電極１０の底面のドレイン電極７側の端部の間にゲート電極６のドレイン電極７側の端部が位置するとき、第２フィールドプレート電極１０を設けることによるデート電極６のドレイン電極７側の端面の電界集中をより効果的に緩和することができる。
第２フィールドプレート電極１０のドレイン電極７側の端面は、第１フィールドプレート電極９のソース電極５側の端面よりもドレイン電極７側に位置していると、第１フィールドプレート電極９のゲート電極６側の電解集中をより効果的に緩和することができる。
第２フィールドプレート電極１０の上端面とチャネル層３との距離は、ゲートフィールドプレート電極８の第２フィールドプレート電極９側の上端面とチャネル層３との距離よりも長いと、ゲートフィールドプレート電極８のドレイン電極７側の上端部の電解集中を効果的に緩和することができる。
第２フィールドプレート電極１０の上端面とチャネル層３との距離は、第１フィールドプレート電極９の上端面とチャネル層３との距離よりも長いと、第１フィールドプレート電極９のソース電極５側の端部の電界集中を効果的に緩和することができる。
第３フィールドプレート電極１１は、ソース電極５と電気的に接続され、ドレイン電極７方向に延伸し、ゲート電極６の上方に位置している。第３フィールドプレート電極１１は、横方向の電界を緩和している。第３フィールドプレート１０は、ソース電極５と同電位となっている。第３フィールドプレート電極１１の延伸部分と第２窒化物半導体層４の間には、ゲート電極５、第１フィールドプレート電極９及び第２フィールドプレート電極１０が位置している。チャネル層３とバリア層４の積層方向において、第１フィールドプレート電極９と第３フィールドプレート電極１１の間に第２フィールドプレート電極１０が位置している。第３フィールドプレート電極１１のドレイン電極７側の端面は、第１フィールドプレート電極８のドレイン電極７側の端面よりもドレイン電極７側に位置している。第３フィールドプレート電極１１のドレイン電極７側の端面は、第２フィールドプレート電極１０のドレイン電極７側の端面よりもドレイン電極７側に位置している。
実施形態の第１乃至第３フィールドプレート電極は、いずれも図１に示す断面では互いに直接的に接続していない。図１に示す断面は、基板１の厚み方向に平行な面（ソース電極５からドレイン電極７に延びる線分が含まれるチャネル層３のバリア層４側の面に垂直な面）であって、ゲート電極６、第１フィールドプレート電極９及び第２フィールドプレート電極９が含まれている面である。ソース電極５は、図示しないソースパッドに接続しており、実施形態において示すフィールドプレート電極は、例えば、ソースパッドに接続している。
層間絶縁膜１２は、例えば、酸化物、窒化物である。層間絶縁膜１２は、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、又は高誘電率（high-k）材料などである。high-k材料としては、酸化ハフニウム（ＨｆＯ２）などが挙げられる。
半導体層、半導体領域の元素の種類、元素濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、ＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定することが可能である。また、元素濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とアトムプローブ像との比較画像からも求めることが可能である。
ゲートフィールドプレート電極８、第１フィールドプレート電極９及び第２フィールドプレート電極９が存在しない比較形態と比べて、ゲート電極６への電界集中が緩和する。
（第２実施形態）
第２実施形態の半導体装置は、第１実施形態の半導体装置の変形例である。図２に第２実施形態の半導体層１０１の模式断面図を示す。第２実施形態の半導体装置１０１は、ゲートフィールドプレート電極８が多段で、第１フィールドプレート電極９が多段で、第２フィールドプレート電極１０のバリア層４側への延伸部分がＵ字状で、第１フィールドプレート電極９よりもドレイン電極７側に延伸していて、第１フィールドプレート電極９とドレイン電極７の間に第４フィールドプレート電極１２上に絶縁膜１２を有すること以外は、第１実施形態の半導体装置１００と共通する。第１実施形態の変形例を含む実施形態においては、変更や付加された構成の一部又は全部を他の実施形態に採用することが出来る。実施形態間で共通する内容についてはその説明を省略する。第２実施形態においても、第１実施形態と同様に横方向の電界集中が緩和していて信頼性に優れた半導体装置１０１を提供することが出来る。
ゲートフィールドプレート電極８を多段にしたり、第１フィールドプレート電極９を多段にしたりすることができる。フィールドプレート電極を多段にすることで、電解集中をより緩和することができる。ゲートフィールドプレート電極８が多段の場合、最上段の底面とチャネル層３との距離がｄ２となる。また、第１フィールドプレート電極９が多段である場合、第１フィールドプレート電極９の最下段の底面とチャネル層３との距離がｄ３となる。
第２フィールドプレート電極１０のバリア層４側への延伸部分がＵ字状であっても、延伸部分がゲート電極６側に非常に深くなっているため、ｄ１＜ｄ２、ｄ１＜ｄ３を満たし、ゲート電極６、ゲートフィールドプレート電極８と第１フィールドプレート電極９の電界集中を緩和することができる。
図３の半導体装置１０１では、第２フィールドプレート電極１０のドレイン電極７側の端部は、第１フィールドプレート電極９のドレイン電極７側の端部よりもドレイン電極７側に位置している。第２フィールドプレート電極１０をドレイン電極７側へ延伸させたり、第１フィールドプレート電極９とドレイン電極７の間に第４フィールドプレート電極１３を設けたりすることで、電界集中を緩和し、ゲート－ドレイン間の容量を減らすことができる。また、かかる構成では、高速動作が安定する。第４フィールドプレート電極１３は、ソース電極５と電気的に接続していて、第２フィールドプレート電極１０とつなげてもよい。
（第３実施形態）
第３実施形態の半導体装置は、第１実施形態の半導体装置又は第２実施形態の半導体装置の変形例である。図３に第３実施形態の半導体層１０２の模式断面図を示す。第３実施形態の半導体装置１０２は、第２フィールドプレート電極１０がソース電極５側に延伸していること以外は、第１実施形態の半導体装置１００又は第２実施形態の半導体装置１０１と共通する。第１実施形態の変形例を含む実施形態においては、変更や付加された構成の一部又は全部を他の実施形態に採用することが出来る。実施形態間で共通する内容についてはその説明を省略する。第３実施形態においても、第１実施形態と同様に横方向の電界集中が緩和していて信頼性に優れた半導体装置１０２を提供することが出来る。
図３の半導体装置１０２では、第２フィールドプレート電極１０のソース電極５側の端部は、ゲートフィールドプレート電極８のソース電極５側の端部よりもソース電極５側に位置している。第２フィールドプレート電極１０がソース電極５側に延伸させると、ゲート－ソース間の容量が増えるが電位が安定する。第２フィールドプレート電極１０をさらに延伸させてソース電極５又は第３フィールドプレート電極１１と接続させてもよい。
（第４実施形態）
第４実施形態の半導体装置は、第１実施形態の半導体装置から第３実施形態の半導体装置の変形例である。図４に第４実施形態の半導体層１０３の模式断面図を示す。第４実施形態の半導体装置１０３は、ゲート電極６の底面がチャネル層３中に位置するトレンチ（リセス）を有し、ゲート絶縁膜１４をゲート電極６とバリア層４の間にさらに具備し、トレンチ内にゲート電極６が位置すること以外は、第１実施形態の半導体装置１００と共通する。トレンチの底面がチャネル層３内に位置することにより、ゲート電極６下の二次元電子ガスが消滅する。この形態とすることで、半導体装置１０３はノーマリオフ動作の実現が可能となる。ゲート電極６の構造が異なる第４実施形態においても、第１実施形態と同様に横方向の電界集中が緩和していて信頼性に優れた半導体装置１０４を提供することが出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００ 半導体装置
１ 基板
２ バッファ層
３ チャネル層（第１窒化物半導体層、窒化物半導体層）
４ バリア層（第２窒化物半導体層、窒化物半導体層）
５ ソース電極（第１電極）
６ ゲート電極
７ ドレイン電極（第２電極）
８ ゲートフィールドプレート電極
９ 第１フィールドプレート電極
１０ 第２フィールドプレート電極
１１ 第３フィールドプレート電極
１２ 層間絶縁膜
１３ 第４フィールドプレート電極
１４ ゲート絶縁膜
１００～１０３ 半導体装置
ゲート電極６とバリア層４の間には、図示しないゲート絶縁膜を設け、半導体装置１００をＭＩＳ（Metal Insulator Semiconductor）型ＨＥＭＴとすることもできる。ゲート絶縁層は、例えば、酸化物又は酸窒化物である。ゲート絶縁層は、例えば、酸化シリコン、酸化アルミニウム、酸窒化シリコン、又は、酸窒化アルミニウムである。
第１フィールドプレート電極９は、ソース電極５と電気的に接続されている。第１フィールドプレート電極９は、横方向の電界を緩和している。図１では、第１フィールドプレート電極９は、バリア層４と接していず、バリア層４と第１フィールドプレート電極９の間には、図１には示さない層を介在させてもよい。第１フィールドプレート電極９は、ゲート電極６及びドレイン電極７と物理的に離間している。第１フィールドプレート電極９は、ゲート電極６とドレイン電極７の間で第２フィールドプレート電極１０よりもドレイン電極７側に位置している。
第２フィールドプレート電極１０の底面のソース電極５側の端部と第２フィールドプレート電極１０の底面のドレイン電極７側の端部の間にゲート電極６のドレイン電極７側の端部が位置するとき、第２フィールドプレート電極１０を設けることによるゲート電極６のドレイン電極７側の端面の電界集中をより効果的に緩和することができる。
第２フィールドプレート電極１０の上端面とチャネル層３との距離は、ゲートフィールドプレート電極８の第２フィールドプレート電極１０側の上端面とチャネル層３との距離よりも長いと、ゲートフィールドプレート電極８のドレイン電極７側の上端部の電解集中を効果的に緩和することができる。
第３フィールドプレート電極１１は、ソース電極５と電気的に接続され、ドレイン電極７方向に延伸し、ゲート電極６の上方に位置している。第３フィールドプレート電極１１は、横方向の電界を緩和している。第３フィールドプレート１１は、ソース電極５と同電位となっている。第３フィールドプレート電極１１の延伸部分と第２窒化物半導体層４の間には、ゲート電極５、第１フィールドプレート電極９及び第２フィールドプレート電極１０が位置している。チャネル層３とバリア層４の積層方向において、第１フィールドプレート電極９と第３フィールドプレート電極１１の間に第２フィールドプレート電極１０が位置している。第３フィールドプレート電極１１のドレイン電極７側の端面は、第１フィールドプレート電極９のドレイン電極７側の端面よりもドレイン電極７側に位置している。第３フィールドプレート電極１１のドレイン電極７側の端面は、第２フィールドプレート電極１０のドレイン電極７側の端面よりもドレイン電極７側に位置している。
実施形態の第１乃至第３フィールドプレート電極は、いずれも図１に示す断面では互いに直接的に接続していない。図１に示す断面は、基板１の厚み方向に平行な面（ソース電極５からドレイン電極７に延びる線分が含まれるチャネル層３のバリア層４側の面に垂直な面）であって、ゲート電極６、第１フィールドプレート電極９及び第２フィールドプレート電極１０が含まれている面である。ソース電極５は、図示しないソースパッドに接続しており、実施形態において示すフィールドプレート電極は、例えば、ソースパッドに接続している。
ゲートフィールドプレート電極８、第１フィールドプレート電極９及び第２フィールドプレート電極１０が存在しない比較形態と比べて、ゲート電極６への電界集中が緩和する。
（第２実施形態）
第２実施形態の半導体装置は、第１実施形態の半導体装置の変形例である。図２に第２実施形態の半導体層１０１の模式断面図を示す。第２実施形態の半導体装置１０１は、ゲートフィールドプレート電極８が多段で、第１フィールドプレート電極９が多段で、第２フィールドプレート電極１０のバリア層４側への延伸部分がＵ字状で、第１フィールドプレート電極９よりもドレイン電極７側に延伸していて、第１フィールドプレート電極９とドレイン電極７の間に第４フィールドプレート電極１３上に絶縁膜１２を有すること以外は、第１実施形態の半導体装置１００と共通する。第１実施形態の変形例を含む実施形態においては、変更や付加された構成の一部又は全部を他の実施形態に採用することが出来る。実施形態間で共通する内容についてはその説明を省略する。第２実施形態においても、第１実施形態と同様に横方向の電界集中が緩和していて信頼性に優れた半導体装置１０１を提供することが出来る。
図２の半導体装置１０１では、第２フィールドプレート電極１０のドレイン電極７側の端部は、第１フィールドプレート電極９のドレイン電極７側の端部よりもドレイン電極７側に位置している。第２フィールドプレート電極１０をドレイン電極７側へ延伸させたり、第１フィールドプレート電極９とドレイン電極７の間に第４フィールドプレート電極１３を設けたりすることで、電界集中を緩和し、ゲート－ドレイン間の容量を減らすことができる。また、かかる構成では、高速動作が安定する。第４フィールドプレート電極１３は、ソース電極５と電気的に接続していて、第２フィールドプレート電極１０とつなげてもよい。

Claims (8)

  1. 第１窒化物半導体層と、
    前記第１窒化物半導体層の上に位置し、前記第１窒化物半導体層よりもバンドギャップが大きい第２窒化物半導体層と、
    前記第２窒化物半導体層の上に位置し、前記第１窒化物半導体層に電気的に接続された第１電極と、
    前記第１窒化物半導体層の上に位置し、前記第１窒化物半導体層に電気的に接続された第２電極と、
    前記第１電極と前記第２電極との間に位置したゲート電極と、
    前記ゲート電極上に位置し、前記ゲート電極と電気的に接続されたゲートフィールドプレート電極と
    前記第２窒化物半導体層上に位置し、前記ゲートフィールドプレート電極と前記第２電極の間に位置し、前記第１電極と電気的に接続された前記第１フィールドプレート電極と、
    前記第１フィールドプレート電極と前記ゲートフィールドプレート電極の間に位置し、前記第１電極と電気的に接続された第２フィールドプレート電極と、
    を備え、
    前記第２フィールドプレート電極の底面と前記第１窒化物半導体層との距離は、前記ゲートフィールドプレート電極の前記第２電極側に最もせり出している部分の底面と前記第１窒化物半導体層との距離よりも短く、
    前記第２フィールドプレート電極の底面と前記第１窒化物半導体層との距離は、前記第１フィールドプレート電極の前記第１電極側の端面の底部と前記第１窒化物半導体層との距離よりも短い半導体装置。
  2. 前記第２フィールドプレート電極の前記第１電極側の端面は、前記ゲートフィールドプレート電極の前記第２電極側の端面よりも前記第１電極側に位置し、
    前記第２フィールドプレート電極の前記第２電極側の端面は、前記第１フィールドプレート電極の前記第１電極側の端面よりも前記第２電極側に位置している請求項１に記載の半導体装置。
  3. 前記第２フィールドプレート電極の上端面と前記第１窒化物半導体層との距離は、前記ゲートフィールドプレート電極の前記第２フィールドプレート電極側の上端面と前記第１窒化物半導体層との距離よりも長く、
    前記第２フィールドプレート電極の上端面と前記第１窒化物半導体層との距離は、前記第１フィールドプレート電極の上端面と前記第１窒化物半導体層との距離よりも長い請求項１又は２に記載の半導体装置。
  4. 前記第２フィールドプレート電極の上に位置し、前記第１電極と接続された第３フィールドプレート電極を有する請求項１ないし３のいずれか１項に記載の半導体装置。
  5. 前記前記第１フィールドプレート電極と前記第２電極の間に位置し、前記第１電極と接続された第４フィールドプレート電極を有する請求項１ないし４のいずれか１項に記載の半導体装置。
  6. 前記第２フィールドプレート電極の前記第２電極側の端部は、前記第１フィールドプレート電極の前記第２電極側の端部よりも第２電極側に位置している請求項１ないし５のいずれか１項に記載の半導体装置。
  7. 前記第２フィールドプレート電極の前記第１電極側の端部は、前記ゲートフィールドプレート電極の前記第１電極側の端部よりも第１電極側に位置している請求項１ないし６のいずれか１項に記載の半導体装置。
  8. 前記第２フィールドプレート電極の底面の前記第１電極側の端部と前記第２フィールドプレート電極の底面の前記第２電極側の端部の間に前記ゲート電極の前記第２電極側の端部が位置する請求項１ないし７のいずれか１項に記載の半導体装置。
JP2020159720A 2020-09-24 2020-09-24 半導体装置 Pending JP2022053102A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2020159720A JP2022053102A (ja) 2020-09-24 2020-09-24 半導体装置
CN202110022665.2A CN114256344A (zh) 2020-09-24 2021-01-08 半导体装置
US17/191,554 US12002858B2 (en) 2020-09-24 2021-03-03 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020159720A JP2022053102A (ja) 2020-09-24 2020-09-24 半導体装置

Publications (1)

Publication Number Publication Date
JP2022053102A true JP2022053102A (ja) 2022-04-05

Family

ID=80740808

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020159720A Pending JP2022053102A (ja) 2020-09-24 2020-09-24 半導体装置

Country Status (3)

Country Link
US (1) US12002858B2 (ja)
JP (1) JP2022053102A (ja)
CN (1) CN114256344A (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007537594A (ja) * 2004-05-11 2007-12-20 クリー　インコーポレイテッド 複数のフィールドプレートを有するワイドバンドギャップトランジスタ
JP2012109492A (ja) * 2010-11-19 2012-06-07 Sanken Electric Co Ltd 化合物半導体装置
JP2015170821A (ja) * 2014-03-10 2015-09-28 古河電気工業株式会社 窒化物半導体装置、電界効果トランジスタおよびカスコード接続回路
JP2019087740A (ja) * 2017-11-02 2019-06-06 ローム株式会社 半導体装置
CN110071173A (zh) * 2019-04-30 2019-07-30 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法
US20190280092A1 (en) * 2018-03-12 2019-09-12 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11791385B2 (en) 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
JP5908692B2 (ja) * 2011-09-29 2016-04-26 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
US11398546B2 (en) * 2019-08-06 2022-07-26 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
US11114532B2 (en) * 2019-11-20 2021-09-07 Vanguard International Semiconductor Corporation Semiconductor structures and methods of forming the same
US11152474B1 (en) * 2020-04-21 2021-10-19 Vanguard International Semiconductor Corporation Semiconductor device and method for forming the same
CN111613665B (zh) * 2020-06-04 2024-03-26 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007537594A (ja) * 2004-05-11 2007-12-20 クリー　インコーポレイテッド 複数のフィールドプレートを有するワイドバンドギャップトランジスタ
JP2012109492A (ja) * 2010-11-19 2012-06-07 Sanken Electric Co Ltd 化合物半導体装置
JP2015170821A (ja) * 2014-03-10 2015-09-28 古河電気工業株式会社 窒化物半導体装置、電界効果トランジスタおよびカスコード接続回路
JP2019087740A (ja) * 2017-11-02 2019-06-06 ローム株式会社 半導体装置
US20190280092A1 (en) * 2018-03-12 2019-09-12 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
CN110071173A (zh) * 2019-04-30 2019-07-30 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法

Also Published As

Publication number Publication date
CN114256344A (zh) 2022-03-29
US20220093747A1 (en) 2022-03-24
US12002858B2 (en) 2024-06-04

Similar Documents

Publication Publication Date Title
US9461122B2 (en) Semiconductor device and manufacturing method for the same
JP7500789B2 (ja) 半導体装置
CN107359196B (zh) 半导体装置
WO2010064362A1 (ja) 電界効果トランジスタ
US10868163B2 (en) Semiconductor device
JP6649208B2 (ja) 半導体装置
TW201633538A (zh) 半導體裝置
JP2015177063A (ja) 半導体装置
JP2021145113A (ja) 半導体装置、電源回路、及び、コンピュータ
US9722067B2 (en) Semiconductor device
JP2022053102A (ja) 半導体装置
US10535744B2 (en) Semiconductor device, power supply circuit, and computer
US20240113175A1 (en) Semiconductor device
JP7387567B2 (ja) 半導体装置
US12027614B2 (en) Semiconductor device
US20190288098A1 (en) Semiconductor device
CN118198006A (zh) 半导体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211007

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220705

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231030

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240401

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20240806