JP2017168668A - 半導体装置 - Google Patents

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Abstract

【課題】コンタクト抵抗の低減を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１及び第２の電極と、第１及び第２の電極との間の炭化珪素層と、炭化珪素層内の第１導電型の第１の炭化珪素領域と、第１の電極と第１の炭化珪素領域との間の第２導電型の第２の炭化珪素領域と、第１及び第２のゲート電極と、第１及び第２のゲート絶縁膜と、第１の電極と第１の接触面で接する第１導電型の第３の炭化珪素領域と、第１の電極と第２の接触面で接し、第２の接触面と第２の電極との距離が第１の接触面と第２の電極との距離よりも短い第２導電型の第４の炭化珪素領域と、第１の電極と第３の接触面で接し、第１及び第２のゲート電極の伸長方向において第４の炭化珪素領域との間に第２の炭化珪素領域が位置し、第３の接触面と第２の電極との距離が第１の接触面と第２の電極との距離よりも短い第２導電型の第５の炭化珪素領域と、を備える。【選択図】図３

Description

本発明の実施形態は、半導体装置に関する。
次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することが出来る。
炭化珪素を用いたｎ型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）では、オン抵抗を低減する観点からｎ型のソース領域と電極のコンタクト抵抗を低減することが望ましい。また、アバランシェ耐量を向上させる観点からｐ型のボディ領域と電極のコンタクト抵抗を低減することが望ましい。
国際公開第２０１１／０４８８００号
本発明が解決しようとする課題は、コンタクト抵抗の低減を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１の電極と、第２の電極と、少なくとも一部が前記第１の電極と前記第２の電極との間に設けられた炭化珪素層と、前記炭化珪素層内に設けられた第１導電型の第１の炭化珪素領域と、前記第１の電極と前記第１の炭化珪素領域との間の前記炭化珪素層内に設けられた第２導電型の第２の炭化珪素領域と、前記第２の電極との間に前記第１の炭化珪素領域が位置するように設けられた第１のゲート電極と、前記第２の電極との間に前記第１の炭化珪素領域が位置するように設けられた第２のゲート電極と、前記第２の炭化珪素領域と前記第１のゲート電極との間に設けられた第１のゲート絶縁膜と、前記第２の炭化珪素領域と前記第２のゲート電極との間に設けられた第２のゲート絶縁膜と、少なくとも一部が前記第１のゲート電極と前記第２のゲート電極との間の前記炭化珪素層内に設けられ、前記第１の電極と前記第２の炭化珪素領域との間に設けられ、前記第１の電極と第１の接触面で接して設けられ、前記第１の炭化珪素領域の第１導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第３の炭化珪素領域と、前記第１のゲート電極と前記第２のゲート電極との間の前記炭化珪素層内に設けられ、前記第１の電極と前記第２の炭化珪素領域との間に設けられ、前記第１の電極と第２の接触面で接して設けられ、前記第２の接触面と前記第２の電極との距離が前記第１の接触面と前記第２の電極との距離よりも短く、前記第２の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が高い第２導電型の第４の炭化珪素領域と、前記第１のゲート電極と前記第２のゲート電極との間の前記炭化珪素層内に設けられ、前記第１の電極と前記第２の炭化珪素領域との間に設けられ、前記第１の電極と第３の接触面で接して設けられ、前記第１のゲート電極及び前記第２のゲート電極の伸長方向において前記第４の炭化珪素領域との間の前記炭化珪素層内に前記第２の炭化珪素領域が位置するように設けられ、前記第３の接触面と前記第２の電極との距離が前記第１の接触面と前記第２の電極との距離よりも短く、前記第２の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が高い第２導電型の第５の炭化珪素領域と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式上面図。 第２の実施形態の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ等の距離は、例えば、ＳＣＭ像とＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）像との合成画像から求めることが可能である。
（第１の実施形態）
本実施形態の半導体装置は、第１の電極と、第２の電極と、少なくとも一部が第１の電極と第２の電極との間に設けられた炭化珪素層と、炭化珪素層内に設けられた第１導電型の第１の炭化珪素領域と、第１の電極と第１の炭化珪素領域との間の炭化珪素層内に設けられた第２導電型の第２の炭化珪素領域と、第２の電極との間に第１の炭化珪素領域が位置するように設けられた第１のゲート電極と、第２の電極との間に第１の炭化珪素領域が位置するように設けられた第２のゲート電極と、第２の炭化珪素領域と第１のゲート電極との間に設けられた第１のゲート絶縁膜と、第２の炭化珪素領域と第２のゲート電極との間に設けられた第２のゲート絶縁膜と、第１のゲート電極と第２のゲート電極との間の炭化珪素層内に、第１の電極と第２の炭化珪素領域との間に、第１の電極と第１の接触面で接して設けられ、第１の炭化珪素領域の第１導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第３の炭化珪素領域と、第１のゲート電極と第２のゲート電極との間の炭化珪素層内に、第１の電極と第２の炭化珪素領域との間に、第１の電極と第２の接触面で接して設けられ、第２の接触面と第２の電極との距離が第１の接触面と第２の電極との距離よりも短く、第２の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が高い第２導電型の第４の炭化珪素領域と、第１のゲート電極と第２のゲート電極との間の炭化珪素層内に、第１の電極と第２の炭化珪素領域との間に、第１の電極と第３の接触面で接して、第１のゲート電極及び第２のゲート電極の伸長方向において第４の炭化珪素領域との間の炭化珪素層内に第２の炭化珪素領域が位置するように設けられ、第３の接触面と第２の電極との距離が第１の接触面と第２の電極との距離よりも短く、第２の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が高い第２導電型の第５の炭化珪素領域と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。図２は、本実施形態の半導体装置の模式上面図である。図３は、本実施形態の半導体装置の模式断面図である。図１は、図２のＡＡ’断面図である。図３は、図２のＢＢ’断面図である。
本実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ１００である。以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２、ドレイン電極１４、第１のゲート絶縁膜１６ａ、第２のゲート絶縁膜１６ｂ、第１のゲート電極１８ａ、第２のゲート電極１８ｂ、第１の層間絶縁膜２０ａ、第２の層間絶縁膜２０ｂ、第１のコンタクトトレンチ２２ａ、及び、第２のコンタクトトレンチ２２ｂを備える。ソース電極１２は、シリサイド領域１２ａを備える。
炭化珪素層１０内には、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域（第１の炭化珪素領域）２６、ｐ型のボディ領域（第２の炭化珪素領域）２８、ｎ＋型のソース領域（第３の炭化珪素領域）３０、ｐ＋型の第１のボディコンタクト領域（第４の炭化珪素領域）３２ａ、及び、ｐ＋型の第２のボディコンタクト領域（第５の炭化珪素領域）３２ｂを備える。
炭化珪素層１０の少なくとも一部は、ソース電極１２とドレイン電極１４との間に設けられる。炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。
炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面を表面、第２の面を裏面とも称する。なお、以下、「深さ」とは、第１の面を基準とする深さを意味する。
第１の面は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
ｎ＋型のドレイン領域２４は、炭化珪素層１０の裏面側に設けられる。ドレイン領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２４のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｎ−型のドリフト領域２６は、ドレイン領域２４上に設けられる。ドリフト領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２６のｎ型不純物の不純物濃度は、ドレイン領域２４のｎ型不純物の不純物濃度よりも低い。ドリフト領域２６のｎ型不純物の不純物濃度は、例えば、４×１０１４ｃｍ−３以上６×１０１６ｃｍ−３以下である。ドリフト領域２６の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ｐ型のボディ領域２８は、ソース電極１２とドリフト領域２６との間に設けられる。ボディ領域２８は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ボディ領域２８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２８のｐ型不純物の不純物濃度は、例えば、１×１０１７ｃｍ−３以上５×１０１７ｃｍ−３以下である。
ボディ領域２８の深さは、例えば、０．３μｍ以上０．８μｍ以下である。
第１のゲート電極１８ａと第２のゲート電極１８ｂとの間の炭化珪素層１０内に第１のコンタクトトレンチ２２ａと第２のコンタクトトレンチ２２ｂとが形成されている。第１のコンタクトトレンチ２２ａと第２のコンタクトトレンチ２２ｂは、例えば、炭化珪素層１０を、表面からＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いてエッチングすることで形成される。
第１のコンタクトトレンチ２２ａと第２のコンタクトトレンチ２２ｂは、第１のゲート電極１８ａ及び第２のゲート電極１８ｂの伸長方向（図２、図３中の白矢印で示される方向）において、分離している。
第１のコンタクトトレンチ２２ａ及び第２のコンタクトトレンチ２２ｂの深さは、例えば、０．２μｍ以上０．５μｍ以下である。
ｎ＋型のソース領域３０は、ソース電極１２とボディ領域２８との間に設けられる。ソース領域３０は、第１のゲート電極１８ａと第２のゲート電極１８ｂとの間の炭化珪素層１０内に設けられる。ソース領域３０は、ソース電極１２と第１の接触面（図１、図３中の“ＣＰ１”）で接する。
第１の接触面ＣＰ１は、第１の領域ＣＰ１ａと第２の領域ＣＰ１ｂとを備える。第２の領域ＣＰ１ｂは、第１の領域ＣＰ１ａに対して傾斜している。第２の領域ＣＰ１ｂは、第１の領域ＣＰ１ａに対して、例えば、略垂直な面である
第１の領域ＣＰ１ａは、炭化珪素層１０の表面に位置する。一方、第２の領域ＣＰ１ｂは、第１のコンタクトトレンチ２２ａ又は第２のコンタクトトレンチ２２ｂの側面に位置する。
ソース領域３０は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域３０のｎ型不純物の不純物濃度は、ドリフト領域２６のｎ型不純物の不純物濃度よりも高い。
ソース領域３０のｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。ソース領域３０の深さはボディ領域２８の深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。
ｐ＋型の第１のボディコンタクト領域３２ａは、ソース電極１２とボディ領域２８との間に設けられる。第１のボディコンタクト領域３２ａは、第１のゲート電極１８ａと第２のゲート電極１８ｂとの間の炭化珪素層１０内に設けられる。第１のボディコンタクト領域３２ａは、第１のコンタクトトレンチ２２ａの底部に設けられる。
第１のボディコンタクト領域３２ａは、ソース電極１２と第２の接触面（図１、図３中の“ＣＰ２”）で接する。第２の接触面ＣＰ２とドレイン電極１４との距離は、第１の接触面ＣＰ１とドレイン電極１４との距離よりも短い。言い換えれば、第２の接触面ＣＰ２は、第１の接触面ＣＰ１よりも深い位置にある。第１のボディコンタクト領域３２ａのｐ型不純物の不純物濃度は、ボディ領域２８のｐ型不純物の不純物濃度よりも高い。
第１のボディコンタクト領域３２ａは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２８のｐ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
第１のボディコンタクト領域３２ａの深さは、例えば、０．３μｍ以上０．６μｍ以下である。
第１のボディコンタクト領域３２ａは、例えば、以下の方法により形成することが出来る。炭化珪素層１０にｎ型不純物のイオン注入によりソース領域３０を形成する。その後、ソース領域３０を貫通する第１のコンタクトトレンチ２２ａをＲＩＥ法により形成する。その後、ｐ型不純物のイオン注入により第１のボディコンタクト領域３２ａを第１のコンタクトトレンチ２２ａの底部に形成する。
ｐ＋型の第２のボディコンタクト領域３２ｂは、ソース電極１２とボディ領域２８との間に設けられる。第２のボディコンタクト領域３２ｂは、第１のゲート電極１８ａと第２のゲート電極１８ｂとの間の炭化珪素層１０内に設けられる。第２のボディコンタクト領域３２ｂは、第２のコンタクトトレンチ２２ｂの底部に設けられる。
第２のボディコンタクト領域３２ｂは、ソース電極１２と第３の接触面（図３中の“ＣＰ３”）で接する。第３の接触面ＣＰ３とドレイン電極１４との距離は、第１の接触面ＣＰ１とドレイン電極１４との距離よりも短い。言い換えれば、第３の接触面ＣＰ３は、第１の接触面ＣＰ１よりも深い位置にある。第２のボディコンタクト領域３２ｂのｐ型不純物の不純物濃度は、ボディ領域２８のｐ型不純物の不純物濃度よりも高い。
第２のボディコンタクト領域３２ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２８のｐ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
第２のボディコンタクト領域３２ｂの深さは、例えば、０．３μｍ以上０．６μｍ以下である。
第２のボディコンタクト領域３２ｂも、第１のボディコンタクト領域３２ａと同様の方法により形成することが可能である。
第１のゲート電極１８ａ及び第２のゲート電極１８ｂの伸長方向（図２、図３中の白矢印で示される方向）において、第１のボディコンタクト領域３２ａと第２のボディコンタクト領域３２ｂとの間の炭化珪素層１０内には、ソース領域３０及びボディ領域２８が位置する。第１のゲート電極１８ａ及び第２のゲート電極１８ｂの伸長方向において、第１のコンタクトトレンチ２２ａと第２のコンタクトトレンチ２２ｂの間に、ソース領域３０及びボディ領域２８が位置する。
第１のボディコンタクト領域３２ａと第２のボディコンタクト領域３２ｂは、第１のゲート電極１８ａ及び第２のゲート電極１８ｂの伸長方向において、互いに分離された島状のパターンを備える。
第１のゲート電極１８ａ及び第２のゲート電極１８ｂの伸長方向において、第１のボディコンタクト領域３２ａ及び第２のボディコンタクト領域３２ｂの幅（図２中“ｗ”）は、例えば、第１のボディコンタクト領域３２ａと第２のボディコンタクト領域３２ｂとの間隔（図２中“ｓ”）よりも大きい。第１のゲート電極１８ａ及び第２のゲート電極１８ｂの伸長方向において、第１のコンタクトトレンチ２２ａ及び第２のコンタクトトレンチ２２ｂの幅は、例えば、第１のコンタクトトレンチ２２ａ及び第２のコンタクトトレンチ２２ｂとの間隔よりも大きい。
第１のボディコンタクト領域３２ａと第２のボディコンタクト領域３２ｂとの間隔ｓは、例えば、１μｍ以上１０μｍ以下である。
第１のゲート電極１８ａは、ドレイン電極１４との間にドリフト領域２６が位置するよう設けられる。第１のゲート電極１８ａは、ソース電極１２とドレイン電極１４との間に設けられる。第１のゲート電極１８ａは、第１のゲート絶縁膜１６ａ上に設けられる。
第１のゲート電極１８ａは、導電層である。第１のゲート電極１８ａは、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
第２のゲート電極１８ｂは、ドレイン電極１４との間にドリフト領域２６が位置するよう設けられる。第２のゲート電極１８ｂは、ソース電極１２とドレイン電極１４との間に設けられる。第２のゲート電極１８ｂは、第２のゲート絶縁膜１６ｂ上に設けられる。
第２のゲート電極１８ｂは、導電層である。第２のゲート電極１８ｂは、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
第１のゲート絶縁膜１６ａは、第１のゲート電極１８ａとボディ領域２８との間に設けられる。第１のゲート絶縁膜１６ａは、例えば、シリコン酸化膜である。第１のゲート絶縁膜１６ａには、例えば、Ｈｉｇｈ−ｋ絶縁膜（高誘電率絶縁膜）が適用可能である。
第２のゲート絶縁膜１６ｂは、第２のゲート電極１８ｂとボディ領域２８との間に設けられる。第２のゲート絶縁膜１６ｂは、例えば、シリコン酸化膜である。第１のゲート絶縁膜１６ａには、例えば、Ｈｉｇｈ−ｋ絶縁膜（高誘電率絶縁膜）が適用可能である。
第１の層間絶縁膜２０ａは、第１のゲート電極１８ａ上に設けられる。第１の層間絶縁膜２０ａは、例えば、シリコン酸化膜である。
第２の層間絶縁膜２０ｂは、第２のゲート電極１８ｂ上に設けられる。第２の層間絶縁膜２０ｂは、例えば、シリコン酸化膜である。
ソース電極１２は、ソース領域３０、第１のボディコンタクト領域３２ａ、及び、第２のボディコンタクト領域３２ｂに接する。ソース電極１２のソース領域３０、第１のボディコンタクト領域３２ａ、及び、第２のボディコンタクト領域３２ｂと接する部分に、シリサイドを含むシリサイド領域１２ａが設けられる。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。シリサイド領域１２ａは、金属シリサイドである。シリサイド領域１２ａは、例えば、チタンシリサイド又はニッケルシリサイドである。
ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域２４に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
以下、実施形態の半導体装置の作用及び効果について説明する。
炭化珪素を用いたｎ型のＭＯＳＦＥＴでは、オン抵抗を低減する観点からｎ型のソース領域と電極のコンタクト抵抗を低減することが望ましい。また、アバランシェ耐量を向上させる観点からｐ型のボディ領域と電極のコンタクト抵抗を低減することが望ましい。
ソース領域の寄生抵抗を低くする観点から、ソース領域と電極のコンタクトはチャネル領域の近くに設けられることが望ましい。また、アバランシェ破壊が生じた際のホール引き抜き効率を向上させる観点から、ｐ型のボディ領域と電極のコンタクトは、ｐ型のボディ領域中に高密度で設けられることが望ましい。このため、ソース領域と電極のコンタクト、及び、ｐ型のボディ領域と電極のコンタクトは、隣り合うゲート電極とゲート電極との間の炭化珪素層内に、近接して形成されることが望ましい。
コンタクト面積を広げるために、隣り合うゲート電極とゲート電極との間隔を広げると、コンタクト面積のチップ面積占める割合が大きくなる。したがって、オン抵抗が増加する。また、限られたコンタクト面積では、ｎ型のソース領域と電極のコンタクト抵抗の低減と、ｐ型のボディ領域と電極のコンタクト抵抗の低減は、トレードオフの関係となる。
本実施形態のＭＯＳＦＥＴ１００では、第１のゲート電極１８ａ及び第２のゲート電極１８ｂの伸長方向（図２、図３中の白矢印で示される方向）において分離した第１のコンタクトトレンチ２２ａ及び第２のコンタクトトレンチ２２ｂが設けられる。そして、第１のコンタクトトレンチ２２ａ及び第２のコンタクトトレンチ２２ｂの底部に、それぞれ、第１のボディコンタクト領域３２ａ及び第２のボディコンタクト領域３２ｂが形成される。
第１のコンタクトトレンチ２２ａ及び第２のコンタクトトレンチ２２ｂを設けない場合に比較して、第１のコンタクトトレンチ２２ａ及び第２のコンタクトトレンチ２２ｂの側面が、電極とのコントクトを取る領域として利用出来る。したがって、隣り合うゲート電極とゲート電極との間隔を広げることなく、ソース電極１２のコンタクト面積を広げることが可能となる。したがって、コンタクト抵抗の低減を可能とするＭＯＳＦＥＴ１００が実現出来る。
特に、第１のコンタクトトレンチ２２ａ及び第２のコンタクトトレンチ２２ｂは、ゲート電極の伸長方向に分離している。このため、ゲート電極の伸長方向のトレンチ側面もソース電極１２とのコントクトを取る領域として利用出来る。
ソース領域３０は、ソース電極１２と第１の接触面ＣＰ１で接する。第１の接触面ＣＰ１は、第１の領域ＣＰ１ａと第２の領域ＣＰ１ｂとを備える。第２の領域ＣＰ１ｂは、第１のコンタクトトレンチ２２ａ及び第２のコンタクトトレンチ２２ｂの側面に位置する。第２の領域ＣＰ１ｂの面積分、ソース電極１２とソース領域３０とのコンタクト面積が増加し、ソース電極１２とソース領域３０とのコンタクト抵抗が低減する。
第１のゲート電極１８ａ及び第２のゲート電極１８ｂの伸長方向において、第１のボディコンタクト領域３２ａ及び第２のボディコンタクト領域３２ｂの幅（図２中“ｗ”）は、第１のボディコンタクト領域３２ａと第２のボディコンタクト領域３２ｂとの間隔（図２中“ｓ”）よりも大きいことが望ましい。上記構成により、ソース電極１２とボディ領域２８とのコンタクト面積が大きくなりアバランシェ耐量が向上する。
第１のボディコンタクト領域３２ａと第２のボディコンタクト領域３２ｂとの間隔ｓは、例えば、１μｍ以上１０μｍ以下であることが望ましい。上記範囲を下回ると、第１のコンタクトトレンチ２２ａ及び第２のコンタクトトレンチ２２ｂの加工が困難となる恐れがある。また、上記範囲を上回ると、ソース電極１２とボディ領域２８とのコンタクト面積が小さくなりアバランシェ耐量が低下する恐れがある。
また、ＭＯＳＦＥＴ１００は、ソース電極１２のソース領域３０、第１のボディコンタクト領域３２ａ、及び、第２のボディコンタクト領域３２ｂと接する部分に、シリサイド領域１２ａを備える。シリサイド領域１２ａを備えることにより、ソース電極１２とソース領域３０とのコンタクト抵抗、及び、ソース電極１２とボディ領域２８とのコンタクト抵抗が低減される。
以上、本実施形態によれば、コンタクト抵抗の低減を可能とするＭＯＳＦＥＴ１００が実現される。
（第２の実施形態）
本実施形態の半導体装置は、第３の炭化珪素領域と第４の炭化珪素領域との間の炭化珪素層内に、第１の電極と第４の接触面で接して設けられ、第１の炭化珪素領域の第１導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第６の炭化珪素領域と、第３の炭化珪素領域と第５の炭化珪素領域との間の炭化珪素層内に、第１の電極と第５の接触面で接して設けられ、第１の炭化珪素領域の第１導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第７の炭化珪素領域と、を更に備える点で第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、記述を省略する。
図４は、本実施形態の半導体装置の模式断面図である。図５は、本実施形態の半導体装置の模式上面図である。図６は、本実施形態の半導体装置の模式断面図である。図４は、図５のＡＡ’断面図である。図６は、図５のＢＢ’断面図である。
本実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ２００である。以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
ＭＯＳＦＥＴ２００は、ｎ＋型の第１のソースコンタクト領域（第６の炭化珪素領域）３４ａ、ｎ＋型の第２のソースコンタクト領域（第７の炭化珪素領域）３４ｂを備える。
ｎ＋型の第１のソースコンタクト領域３４ａは、炭化珪素層１０内に、ソース領域３０と第１のボディコンタクト領域３２ａとの間に設けられる。第１のソースコンタクト領域３４ａは、ソース電極１２の周囲に設けられる。
第１のソースコンタクト領域３４ａは、ソース電極１２と第４の接触面（図４、図６中の“ＣＰ４”）で接する。第４の接触面ＣＰ４は、第１のコンタクトトレンチ２２ａの側面に位置する。
第１のソースコンタクト領域３４ａは、例えば、リン（Ｐ）をｎ型不純物として含む。第１のソースコンタクト領域３４ａのｎ型不純物の不純物濃度は、ドリフト領域２６のｎ型不純物の不純物濃度よりも高い。
第１のソースコンタクト領域３４ａのｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。第１のソースコンタクト領域３４ａの深さはボディ領域２８の深さよりも浅く、例えば、０．１５μｍ以上０．４μｍ以下である。
第１のソースコンタクト領域３４ａは、例えば、以下の方法により形成することが出来る。炭化珪素層１０にｎ型不純物のイオン注入によりソース領域３０を形成する。その後、ソース領域３０を貫通する第１のコンタクトトレンチ２２ａをＲＩＥ法により形成する。そして、ｎ型不純物の斜めイオン注入により第１のソースコンタクト領域３４ａをトレンチ側面に形成する。その後、第１のソースコンタクト領域３４ａの底部のｎ型不純物領域を除去するため、トレンチのエッチングを追加する。そして、ｐ型不純物のイオン注入により第１のボディコンタクト領域３２ａを第１のコンタクトトレンチ２２ａの底部に形成する。
ｎ＋型の第２のソースコンタクト領域３４ｂは、炭化珪素層１０内に、ソース領域３０と第２のボディコンタクト領域３２ｂとの間に設けられる。第２のソースコンタクト領域３４ｂは、ソース電極１２の周囲に設けられる。
第２のソースコンタクト領域３４ｂは、ソース電極１２と第５の接触面（図６中の“ＣＰ５”）で接する。第５の接触面ＣＰ５は、第２のコンタクトトレンチ２２ｂの側面に位置する。
第２のソースコンタクト領域３４ｂは、例えば、リン（Ｐ）をｎ型不純物として含む。第２のソースコンタクト領域３４ｂのｎ型不純物の不純物濃度は、ドリフト領域２６のｎ型不純物の不純物濃度よりも高い。
第２のソースコンタクト領域３４ｂのｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。第２のソースコンタクト領域３４ｂの深さはボディ領域２８の深さよりも浅く、例えば、０．１５μｍ以上０．４μｍ以下である。
第２のソースコンタクト領域３４ｂも、第１のソースコンタクト領域３４ａと同様の方法により形成することが可能である。
なお、第１のゲート電極１８ａ及び第２のゲート電極１８ｂの伸長方向に垂直な方向（図４、図５中の黒矢印で示される方向）の、第１のソースコンタクト領域３４ａ及び第２のソースコンタクト領域３４ｂの幅が、ソース領域３０の幅よりも小さいことが望ましい。第１のソースコンタクト領域３４ａ及び第２のソースコンタクト領域３４ｂが、ＭＯＳＦＥＴ２００のショートチャネル効果に与える影響を抑制することが出来る。
本実施形態のＭＯＳＤＦＥＴ２００では、第４の接触面ＣＰ４及び第５の接触面ＣＰ５の面積分だけ、ソース電極１２とソース領域３０とのコンタクト抵抗を低減することが可能となる。
以上、本実施形態によれば、第１の実施形態よりも、更に、コンタクト抵抗の低減を可能とするＭＯＳＦＥＴ２００が実現される。
第１及び第２の実施形態では、ＭＯＳＦＥＴを例に説明したが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）にも、本発明の適用が可能である。ＩＧＢＴの場合は、ｎ＋型のドレイン領域２４にかえて、ｐ＋型のコレクタ領域が設けられる。また、ソース領域３０は、エミッタ領域と称される。更に、第１の電極がエミッタ電極、第２の電極がコレクタ電極となる。
第１及び第２の実施形態では、プレーナゲート型のＭＯＳＦＥＴを例に説明したが、本発明は、ゲート電極がトレンチ内に設けられるトレンチゲート型のＭＯＳＦＥＴにも適用することが可能である。
第１及び第２の実施形態では、ＳｉＣの結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、炭化珪素層１０の表面に（０００１）面以外の面を適用することも可能である。
第１及び第２の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
第１及び第２の実施形態では、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ型不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１２ａ シリサイド領域
１４ ドレイン電極（第２の電極）
１６ａ 第１のゲート絶縁膜
１６ｂ 第２のゲート絶縁膜
１８ａ 第１のゲート電極
１８ｂ 第２のゲート電極
２６ ｎ−型のドリフト領域（第１の炭化珪素領域）
２８ ｐ型のボディ領域（第２の炭化珪素領域）
３０ ｎ＋型のソース領域（第３の炭化珪素領域）
３２ａ ｐ＋型の第１のボディコンタクト領域（第４の炭化珪素領域）
３２ｂ ｐ＋型の第２のボディコンタクト領域（第５の炭化珪素領域）
３４ａ ｎ＋型の第１のソースコンタクト領域（第６の炭化珪素領域）
３４ｂ ｎ＋型の第２のソースコンタクト領域（第７の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
ＣＰ１ 第１の接触面
ＣＰ１ａ 第１の領域
ＣＰ１ｂ 第２の領域
ＣＰ２ 第２の接触面
ＣＰ３ 第３の接触面
ＣＰ４ 第４の接触面
ＣＰ５ 第５の接触面

Claims (6)

  1. 第１の電極と、
    第２の電極と、
    少なくとも一部が前記第１の電極と前記第２の電極との間に設けられた炭化珪素層と、
    前記炭化珪素層内に設けられた第１導電型の第１の炭化珪素領域と、
    前記第１の電極と前記第１の炭化珪素領域との間の前記炭化珪素層内に設けられた第２導電型の第２の炭化珪素領域と、
    前記第２の電極との間に前記第１の炭化珪素領域が位置するように設けられた第１のゲート電極と、
    前記第２の電極との間に前記第１の炭化珪素領域が位置するように設けられた第２のゲート電極と、
    前記第２の炭化珪素領域と前記第１のゲート電極との間に設けられた第１のゲート絶縁膜と、
    前記第２の炭化珪素領域と前記第２のゲート電極との間に設けられた第２のゲート絶縁膜と、
    少なくとも一部が前記第１のゲート電極と前記第２のゲート電極との間の前記炭化珪素層内に設けられ、前記第１の電極と前記第２の炭化珪素領域との間に設けられ、前記第１の電極と第１の接触面で接して設けられ、前記第１の炭化珪素領域の第１導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第３の炭化珪素領域と、
    前記第１のゲート電極と前記第２のゲート電極との間の前記炭化珪素層内に設けられ、前記第１の電極と前記第２の炭化珪素領域との間に設けられ、前記第１の電極と第２の接触面で接して設けられ、前記第２の接触面と前記第２の電極との距離が前記第１の接触面と前記第２の電極との距離よりも短く、前記第２の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が高い第２導電型の第４の炭化珪素領域と、
    前記第１のゲート電極と前記第２のゲート電極との間の前記炭化珪素層内に設けられ、前記第１の電極と前記第２の炭化珪素領域との間に設けられ、前記第１の電極と第３の接触面で接して設けられ、前記第１のゲート電極及び前記第２のゲート電極の伸長方向において前記第４の炭化珪素領域との間の前記炭化珪素層内に前記第２の炭化珪素領域が位置するように設けられ、前記第３の接触面と前記第２の電極との距離が前記第１の接触面と前記第２の電極との距離よりも短く、前記第２の炭化珪素領域の第２導電型の不純物濃度よりも第２導電型の不純物濃度が高い第２導電型の第５の炭化珪素領域と、
    を備える半導体装置。
  2. 前記第３の炭化珪素領域と前記第４の炭化珪素領域との間の前記炭化珪素層内に設けられ、前記第１の電極と第４の接触面で接して設けられ、前記第１の炭化珪素領域の第１導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第６の炭化珪素領域と、
    前記第３の炭化珪素領域と前記第５の炭化珪素領域との間の前記炭化珪素層内に設けられ、前記第１の電極と第５の接触面で接して設けられ、前記第１の炭化珪素領域の第１導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の第７の炭化珪素領域とを、
    更に備える請求項１記載の半導体装置。
  3. 前記第１のゲート電極及び前記第２のゲート電極の伸長方向において前記第４の炭化珪素領域の幅及び前記第５の炭化珪素領域の幅が、前記第４の炭化珪素領域と前記第５の炭化珪素領域との間隔よりも大きい請求項１又は請求項２記載の半導体装置。
  4. 前記第４の炭化珪素領域と前記第５の炭化珪素領域との間隔が１０μｍ以下である請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記第１の接触面が、第１の領域と前記第１の領域に対して傾斜する第２の領域を備える請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記第１の電極の前記第３の炭化珪素領域、前記第４の炭化珪素領域、及び、前記第５の炭化珪素領域と接する部分がシリサイドを含む請求項１乃至請求項５いずれか一項記載の半導体装置。
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