JP2023045864A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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洋志 河野
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Abstract

【課題】コンタクト抵抗の低減が可能な半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１導電形の第１の炭化珪素領域と、第１の炭化珪素領域の上の第２導電形の第２の炭化珪素領域と、第２の炭化珪素領域の上の第２導電形の第３の炭化珪素領域と、第３の炭化珪素領域の上の第１導電形の第４の炭化珪素領域及び第５の炭化珪素領域と、第１の方向において第４の炭化珪素領域と第５の炭化珪素領域との間に位置する第１の部分を含む第１の電極と、第１の部分と第３の炭化珪素領域との間に設けられ、第３の炭化珪素領域に接し、第１の方向において第１の部分と第４の炭化珪素領域との間に設けられ、第４の炭化珪素領域に接し、第１の方向において第１の部分と第５の炭化珪素領域との間に設けられ、第５の炭化珪素領域に接する金属シリサイド層と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置及び半導体装置の製造方法に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコン（Ｓｉ）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば高耐圧、低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
炭化珪素を用いたＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）では、コンタクト抵抗を低減することが望まれる。コンタクト抵抗を低減することで、例えば、ＭＯＳＦＥＴの定常損失やスイッチング損失が低減される。
特開２０１７－５９６００号公報
本発明が解決しようとする課題は、コンタクト抵抗の低減が可能な半導体装置を提供することにある。
実施形態の半導体装置は、前記第１の面に接する第１の領域を含む第１導電形の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第１の面に接する第２の領域を含む第２導電形の第２の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に設けられ、前記第２の炭化珪素領域の第２導電形不純物濃度よりも第２導電形不純物濃度の高い、第２導電形の第３の炭化珪素領域と、前記第３の炭化珪素領域と前記第１の面との間に設けられ、前記第１の面に接する第１導電形の第４の炭化珪素領域と、前記第３の炭化珪素領域と前記第１の面との間に設けられ、前記第１の面に接し、前記第４の炭化珪素領域に対し、前記第１の面に平行な第１の方向に設けられた第１導電形の第５の炭化珪素領域と、を含む炭化珪素層と、前記炭化珪素層の前記第１の面の側に設けられ、前記第１の領域及び前記第２の領域と対向するゲート電極と、前記第１の領域と前記ゲート電極との間、及び、前記第２の領域と前記ゲート電極との間に設けられたゲート絶縁層と、前記炭化珪素層の前記第１の面の側に設けられ、前記第１の方向において、前記第４の炭化珪素領域と前記第５の炭化珪素領域との間に位置する第１の部分を含む第１の電極と、前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、前記第１の部分と前記第３の炭化珪素領域との間に設けられ、前記第２の方向において前記第３の炭化珪素領域に接し、前記第１の方向において前記第１の部分と前記第４の炭化珪素領域との間に設けられ、前記第４の炭化珪素領域に接し、前記第１の方向において前記第１の部分と前記第５の炭化珪素領域との間に設けられ、前記第５の炭化珪素領域に接する金属シリサイド層と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の拡大模式断面図。 第１の実施形態の半導体装置の不純物濃度分布を示す図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の比較例の模式断面図。 第１の実施形態の半導体装置の比較例の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の比較例の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の変形例の拡大模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の拡大模式断面図。 第２の実施形態の半導体装置の変形例の拡大模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記がある場合は、各導電形における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ形不純物濃度が相対的に高く、ｎ－はｎよりもｎ形不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形不純物濃度が相対的に高く、ｐ－はｐよりもｐ形不純物濃度が相対的に低いことを示す。なお、ｎ＋形、ｎ－形を単にｎ形、ｐ＋形、ｐ－形を単にｐ形と記載する場合もある。
不純物濃度は、例えば、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭの画像やＳｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＳＥＭ）の画像から求めることが可能である。また、絶縁層の厚さ等は、例えば、ＳＩＭＳ、ＳＥＭ、又はＴｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上で計測することが可能である。
なお、本明細書中でｐ形の炭化珪素領域の「ｐ形不純物濃度」とは、当該領域のｐ形不純物濃度から当該領域のｎ形不純物濃度を引いた正味（ｎｅｔ）のｐ形不純物濃度を意味する。また、ｎ形の炭化珪素領域の「ｎ形不純物濃度」とは、当該領域のｎ形不純物濃度から当該領域のｐ形不純物濃度を引いた正味（ｎｅｔ）のｎ形不純物濃度を意味する。
また、明細書中に別段の記述がない限り特定の領域の不純物濃度とは、当該領域の最大不純物濃度を意味するものとする。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面に接する第１の領域を含む第１導電形の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、第１の面に接する第２の領域を含む第２導電形の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に設けられ、第２の炭化珪素領域の第２導電形不純物濃度よりも第２導電形不純物濃度の高い、第２導電形の第３の炭化珪素領域と、第３の炭化珪素領域と第１の面との間に設けられ、第１の面に接する第１導電形の第４の炭化珪素領域と、第３の炭化珪素領域と第１の面との間に設けられ、第１の面に接し、第４の炭化珪素領域に対し、第１の面に平行な第１の方向に設けられた第１導電形の第５の炭化珪素領域と、を含む炭化珪素層と、炭化珪素層の第１の面の側に設けられ、第１の領域及び第２の領域と対向するゲート電極と、第１の領域とゲート電極との間、及び、第２の領域とゲート電極との間に設けられたゲート絶縁層と、炭化珪素層の第１の面の側に設けられ、第１の方向において、第４の炭化珪素領域と第５の炭化珪素領域との間に位置する第１の部分を含む第１の電極と、炭化珪素層の第２の面の側に設けられた第２の電極と、第１の部分と第３の炭化珪素領域との間に設けられ、第２の方向において第３の炭化珪素領域に接し、第１の方向において第１の部分と第４の炭化珪素領域との間に設けられ、第４の炭化珪素領域に接し、第１の方向において第１の部分と第５の炭化珪素領域との間に設けられ、第５の炭化珪素領域に接する金属シリサイド層と、を備える。
第１の実施形態の半導体装置は、ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、ボディ領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル形のＭＯＳＦＥＴである。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
図１は、第１の実施形態の半導体装置の模式断面図である。図２は、第１の実施形態の半導体装置の拡大模式断面図である。図２は、図１の一部を拡大した断面図である。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０（絶縁層）、金属シリサイド層２２を備える。ソース電極１２は第１の部分１２ａを含む。
炭化珪素層１０は、ｎ＋形のドレイン領域２４、ｎ－形のドリフト領域２６（第１の炭化珪素領域）、ｐ形のボディ領域２８（第２の炭化珪素領域）、ｐ＋形のコンタクト領域３０（第３の炭化珪素領域）、ｎ＋形の第１のソース領域３２ａ（第４の炭化珪素領域）、及びｎ＋形の第２のソース領域３２ｂ（第５の炭化珪素領域）を含む。ドリフト領域２６は、第１の領域２６ａを含む。ボディ領域２８は、第２の領域２８ａを含む。
ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。層間絶縁層２０は、絶縁層の一例である。ドリフト領域２６は、第１の炭化珪素領域の一例である。ボディ領域２８は、第２の炭化珪素領域の一例である。コンタクト領域３０は、第３の炭化珪素領域の一例である。第１のソース領域３２ａは、第４の炭化珪素領域の一例である。第２のソース領域３２ｂは、第５の炭化珪素領域の一例である。
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に設けられる。炭化珪素層１０は、第１の面（図１、図２中“Ｆ１”）と第２の面（図１、図２中“Ｆ２”）とを備える。
第２の面Ｆ２は、第１の面Ｆ１に対向する。第２の面Ｆ２は、第１の面Ｆ１に対して平行である。
第１の方向は第１の面Ｆ１に対して平行な方向である。また、第２の方向は第１の面Ｆ１から第２の面Ｆ２に向かう方向である。第２の方向は、第１の面Ｆ１の法線方向である。
以下、「深さ」とは、第１の面Ｆ１を基準とする深さを意味する。「深さ」とは、第１の面Ｆ１を基準とする第２の方向の距離である。第２の方向は炭化珪素層１０の深さ方向である。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。炭化珪素層１０の第１の面Ｆ１は、例えば、シリコン面に対し０度以上８度以下傾斜した面である。シリコン面は、（０００１）面である。炭化珪素層１０の第２の方向の厚さは、例えば、３μｍ以上５００μｍ以下である。
ソース電極１２は、炭化珪素層１０の第１の面Ｆ１側に設けられる。ソース電極１２は、炭化珪素層１０の第１の面Ｆ１の上に設けられる。
ソース電極１２は、第１の部分１２ａを有する。第１の部分１２ａは、第１の方向において、第１のソース領域３２ａと第２のソース領域３２ｂとの間に設けられる。第１の部分１２ａは、金属シリサイド層２２に接する。
ソース電極１２は、第１のソース領域３２ａ及び第２のソース領域３２ｂに電気的に接続される。ソース電極１２は、コンタクト領域３０に電気的に接続される。
ソース電極１２は、金属を含む。ソース電極１２は、例えば、バリアメタル層と金属層との積層構造を備える。
バリアメタル層は、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、又は、タンタル（Ｔａ）を含む。バリアメタル層は、例えば、チタン層、窒化チタン層、窒化タングステン層、又は、窒化タンタル層である。
金属層は、例えば、アルミニウム（Ａｌ）を含む。金属層は、例えば、アルミニウム層である。
ドレイン電極１４は、炭化珪素層１０の第２の面Ｆ２側に設けられる。ドレイン電極１４は、炭化珪素層１０の第２の面Ｆ２上に設けられる。ドレイン電極１４は、第２の面Ｆ２に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物を含む。ドレイン電極１４は、例えば、ニッケルシリサイド層、チタン層、ニッケル層、銀層、又は金層を含む。
ドレイン電極１４は、ドレイン領域２４に電気的に接続される。ドレイン電極１４は、例えば、ドレイン領域２４に接する。
ゲート電極１６は、炭化珪素層１０の第１の面Ｆ１側に設けられる。ゲート電極１６は、第１の方向に繰り返し配置される。ゲート電極１６は、例えば、第１の面Ｆ１に平行で、第１の方向に垂直な方向に延びる。
ゲート電極１６は、第１の面Ｆ１に対向する。ゲート電極１６は、ドリフト領域２６の第１の領域２６ａに対向する。ゲート電極１６は、ボディ領域２８の第２の領域２８ａに対向する。
ゲート電極１６は、導電層である。ゲート電極１６は、例えば、ｐ形不純物又はｎ形不純物を含む多結晶質シリコンを含む。ゲート電極１６は、例えば、多結晶シリコン層である。
ゲート絶縁層１８は、ゲート電極１６と炭化珪素層１０との間に設けられる。ゲート絶縁層１８は、ドリフト領域２６の第１の領域２６ａとゲート電極１６との間、ボディ領域２８の第２の領域２８ａとゲート電極１６との間に設けられる。
ゲート絶縁層１８は、例えば、酸化シリコンを含む。ゲート絶縁層１８は、例えば、酸化シリコン層を含む。ゲート絶縁層１８には、例えば、高誘電率絶縁材料を適用することも可能である。また、ゲート絶縁層１８には、例えば、酸化シリコン層と高誘電率絶縁層との積層構造を適用することも可能である。
ゲート絶縁層１８の第２の方向の厚さは、例えば、３０ｎｍ以上１００ｎｍ以下である。
層間絶縁層２０は、ゲート電極１６上に設けられる。層間絶縁層２０は、ゲート電極１６とソース電極１２との間に設けられる。層間絶縁層２０は、第１の方向において、ゲート電極１６とソース電極１２との間に設けられる。
層間絶縁層２０は、ゲート電極１６とソース電極１２を電気的に分離する。層間絶縁層２０は、例えば、酸化シリコンを含む。層間絶縁層２０は、例えば、酸化シリコン層である。
ｎ＋形のドレイン領域２４は、炭化珪素層１０の第２の面Ｆ２側に設けられる。ドレイン領域２４は、例えば、窒素（Ｎ）をｎ形不純物として含む。ドレイン領域２４のｎ形不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ－形のドリフト領域２６は、ドレイン領域２４上に設けられる。ドリフト領域２６は、ドレイン領域２４と第１の面Ｆ１との間に設けられる。
ドリフト領域２６の一部は、第１の面Ｆ１に接する。ドリフト領域２６の第１の領域２６ａは、第１の面Ｆ１に接する。第１の領域２６ａは、ゲート絶縁層１８に接する。
ドリフト領域２６は、例えば、窒素（Ｎ）をｎ形不純物として含む。ドリフト領域２６のｎ形不純物濃度は、ドレイン領域２４のｎ形不純物濃度よりも低い。ドリフト領域２６のｎ形不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下である。
ドリフト領域２６は、例えば、ドレイン領域２４の上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。ドリフト領域２６の第２の方向の厚さは、例えば、３μｍ以上５００μｍ以下である。
ｐ形のボディ領域２８は、ドリフト領域２６と第１の面Ｆ１との間に設けられる。ボディ領域２８の一部は、第１の面Ｆ１に接する。ボディ領域２８の第２の領域２８ａは、第１の面Ｆ１に接する。第２の領域２８ａは、ゲート絶縁層１８と接する。
ボディ領域２８の第２の領域２８ａは、ＭＯＳＦＥＴ１００のチャネル形成領域として機能する。例えば、ＭＯＳＦＥＴ１００のオン動作時に、第２の領域２８ａに電子が流れるチャネルが形成される。第２の領域２８ａが、チャネル形成領域となる。
ボディ領域２８は、例えば、アルミニウム（Ａｌ）をｐ形不純物として含む。ボディ領域２８のｐ形不純物濃度は、例えば、５×１０１６ｃｍ－３以上５×１０１９ｃｍ－３以下である。
ボディ領域２８の深さは、例えば、５００ｎｍ以上９００ｎｍ以下である。第１の面Ｆ１からボディ領域２８とドリフト領域２６の界面までの第２の方向の距離は、例えば、５００ｎｍ以上９００ｎｍ以下である。
ｐ＋形のコンタクト領域３０は、ボディ領域２８と第１の面Ｆ１との間に設けられる。コンタクト領域３０は、ボディ領域２８と第１のソース領域３２ａとの間に設けられる。コンタクト領域３０は、ボディ領域２８と第２のソース領域３２ｂとの間に設けられる。コンタクト領域３０は、ボディ領域２８と金属シリサイド層２２との間に設けられる。
コンタクト領域３０は、例えば、アルミニウム（Ａｌ）をｐ形不純物として含む。コンタクト領域３０のｐ形不純物濃度は、ボディ領域２８のｐ形不純物濃度よりも高い。コンタクト領域３０のｐ形不純物濃度は、例えば、１×１０１９ｃｍ－３以上５×１０２１ｃｍ－３以下である。
コンタクト領域３０の深さは、例えば、２００ｎｍ以上５００ｎｍ以下である。第１の面Ｆ１からコンタクト領域３０とボディ領域２８の界面までの第２の方向の距離は、例えば、２００ｎｍ以上５００ｎｍ以下である。
ｎ＋形の第１のソース領域３２ａは、コンタクト領域３０と第１の面Ｆ１との間に設けられる。第１のソース領域３２ａは、第１の面Ｆ１に接する。第１のソース領域３２ａは、第１の方向において金属シリサイド層２２に接する。
第１のソース領域３２ａは、例えば、窒素（Ｎ）又はリン（Ｐ）をｎ形不純物として含む。第１のソース領域３２ａのｎ形不純物濃度は、ドリフト領域２６のｎ形不純物濃度よりも高い。第１のソース領域３２ａのｎ形不純物濃度は、例えば、１×１０１９ｃｍ－３以上５×１０２１ｃｍ－３以下である。
第１のソース領域３２ａの深さは、コンタクト領域３０の深さよりも浅い。第１の面Ｆ１から第１のソース領域３２ａとコンタクト領域３０の界面までの第２の方向の距離は、例えば、８０ｎｍ以上２００ｎｍ以下である。
ｎ＋形の第２のソース領域３２ｂは、コンタクト領域３０と第１の面Ｆ１との間に設けられる。第２のソース領域３２ｂは、第１のソース領域３２ａに対して第１の方向に設けられる。第２のソース領域３２ｂは、第１の面Ｆ１に接する。第２のソース領域３２ｂは、第１の方向において金属シリサイド層２２に接する。
第２のソース領域３２ｂは、例えば、窒素（Ｎ）又はリン（Ｐ）をｎ形不純物として含む。第２のソース領域３２ｂのｎ形不純物濃度は、ドリフト領域２６のｎ形不純物濃度よりも高い。第２のソース領域３２ｂのｎ形不純物濃度は、例えば、１×１０１９ｃｍ－３以上５×１０２１ｃｍ－３以下である。
第２のソース領域３２ｂの深さは、コンタクト領域３０の深さよりも浅い。第１の面Ｆ１から第２のソース領域３２ｂとコンタクト領域３０の界面までの第２の方向の距離は、例えば、８０ｎｍ以上２００ｎｍ以下である。
ソース電極１２の第１の部分１２ａは、第１の方向において、第１のソース領域３２ａと第２のソース領域３２ｂとの間に設けられる。
金属シリサイド層２２は、ソース電極１２の第１の部分１２ａとコンタクト領域３０との間に設けられる。金属シリサイド層２２は、第２の方向において、コンタクト領域３０と接する。金属シリサイド層２２は、例えば、第１の方向において、コンタクト領域３０と接する。
金属シリサイド層２２は、第１の方向において、ソース電極１２の第１の部分１２ａと第１のソース領域３２ａとの間に設けられる。金属シリサイド層２２は、第１の方向において、第１のソース領域３２ａに接する。
金属シリサイド層２２は、第１の方向において、ソース電極１２の第１の部分１２ａと第２のソース領域３２ｂとの間に設けられる。金属シリサイド層２２は、第１の方向において、第２のソース領域３２ｂに接する。
金属シリサイド層２２の深さは、例えば、１００ｎｍ以上３００ｎｍ以下である。第１の面Ｆ１から金属シリサイド層２２とコンタクト領域の界面までの第２の方向の第３の距離（図２中のｄ３）は、例えば、１００ｎｍ以上３００ｎｍ以下である。
金属シリサイド層２２の深さは、第１のソース領域３２ａの深さよりも深い。第１の面Ｆ１から金属シリサイド層２２とコンタクト領域３０の界面までの第２の方向の第３の距離ｄ３は、第１の面Ｆ１から第１のソース領域３２ａとコンタクト領域３０の界面までの第２の方向の第２の距離（図２中のｄ２）よりも長い。
第１のソース領域３２ａの深さは、例えば、金属シリサイド層２２の深さの２分の１以上である。第２の距離ｄ２の長さは、例えば、第３の距離ｄ３の２分の１以上である。
ソース電極１２の第１の部分１２ａは、第１の方向において、金属シリサイド層２２の間に挟まれる。第１の部分１２ａと金属シリサイド層２２の第２の方向の界面の位置は、第２の方向において、第１の面Ｆ１よりもドレイン電極１４の側にある。言い換えれば、ソース電極１２と金属シリサイド層２２の第２の方向の界面の位置は、第２の方向において、第１の面Ｆ１よりもドレイン電極１４の側にある。
金属シリサイド層２２は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、又はコバルト（Ｃｏ）を含む。金属シリサイド層２２は、例えば、ニッケルシリサイド層、チタンシリサイド層、又は、コバルトシリサイド層である。
金属シリサイド層２２の、第１の部分１２ａとコンタクト領域３０との間の第２の方向の厚さ（図２中のｔ１）は、例えば、３０ｎｍ以上９０ｎｍ以下である。金属シリサイド層２２の、第１の部分１２ａと第１のソース領域３２ａとの間の第１の方向の厚さ（図２中のｔ２）は、例えば、３０ｎｍ以上１２０ｎｍ以下である。金属シリサイド層２２の、第１の部分１２ａと第１のソース領域３２ａとの間の第１の方向の厚さｔ２は、例えば、５０ｎｍ以上１００ｎｍ以下である。金属シリサイド層２２の、第１の部分１２ａと第２のソース領域３２ｂとの間の第１の方向の厚さは、例えば、３０ｎｍ以上１２０ｎｍ以下である。金属シリサイド層２２の、第１の部分１２ａと第２のソース領域３２ｂとの間の第１の方向の厚さは、例えば、５０ｎｍ以上１００ｎｍ以下である。
金属シリサイド層２２の、第１の部分１２ａとコンタクト領域３０との間の第２の方向の厚さｔ１は、例えば、金属シリサイド層２２の、金属シリサイド層２２の、第１の部分１２ａと第１のソース領域３２ａとの間の第１の方向の厚さｔ２よりも厚い。
図３（ａ）、図３（ｂ）は、第１の実施形態の半導体装置の不純物濃度分布を示す図である。図３は、コンタクト領域３０のｐ形不純物濃度の深さ方向のｐ形不純物濃度を示す図である。
図３は、ｐ形不純物がアルミニウム、金属シリサイド層２２がニッケルシリサイド層である場合を示す。図３（ａ）は第１の例、図３（ｂ）は第２の例である。
ＭＯＳＦＥＴ１００では、図３（ａ）、図３（ｂ）に示すように、ニッケルシリサイド層の深さ方向において、コンタクト領域３０のアルミニウム濃度が最大となる位置と、ニッケルシリサイド層とコンタクト領域３０の界面との間の深さ方向の距離（図３（ａ）中のｄ）は、５０ｎｍ以下である。第２の例は、コンタクト領域３０のアルミニウム濃度が最大となる位置と、ニッケルシリサイド層とコンタクト領域３０の界面の位置とが一致する場合の例である。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
第１の実施形態の半導体装置の製造方法は、第１導電形の炭化珪素層に、第２導電形不純物をイオン注入する第１のイオン注入を行い、第１の第２導電形領域を形成し、第１の第２導電形領域に、第２導電形不純物をイオン注入する第２のイオン注入を行い、第１の第２導電形領域よりも浅く、第１の第２導電形領域よりも第２導電形不純物濃度の高い、第２の第２導電形領域を形成し、第２の第２導電形領域に、第１導電形不純物をイオン注入する第３のイオン注入を行い、第２の第２導電形領域よりも浅い、第１導電形領域を形成し、第１導電形領域に、第２の第２導電形不純物領域と第１の第２導電形不純物領域との界面よりも浅いトレンチを形成し、トレンチの中に金属膜を形成し、熱処理を行い、第２の第２導電形領域及び第１導電形領域に接する金属シリサイド層を形成する。
図４，図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、及び図１４は、第１の実施形態の半導体装置の製造方法の一例を示す模式断面図である。図４ないし図１４は、図１に相当する断面図である。
以下、第１導電形がｎ形、第２の導電形がｐ形、第１導電形不純物がリン（Ｐ）、第２導電形不純物がアルミニウム（Ａｌ）、金属膜がニッケル膜、金属シリサイド層がニッケルシリサイド層である場合を例に説明する。
最初に、ｎ＋形のドレイン領域２４、及び、ドレイン領域２４の上にエピタキシャル成長により形成されたｎ－形のドリフト領域２６を有する炭化珪素層１０を準備する（図４）。
炭化珪素層１０は、第１の面（図４中“Ｆ１”）と第２の面（図４中“Ｆ２”）とを備える。以下、第１の面Ｆ１を表面、第２の面Ｆ２を裏面とも称する。
次に、炭化珪素層１０の表面に、マスク材５０を形成する。マスク材５０は、例えば、酸化シリコン膜である。
次に、マスク材５０をマスクに第１のイオン注入を行う（図５）。第１のイオン注入では、炭化珪素層１０にアルミニウム（Ａｌ）をイオン注入する。第１のイオン注入によりｐ形のボディ領域２８が形成される。ｐ形のボディ領域２８は、第１の第２導電形領域の一例である。
次に、マスク材５０を剥離し、炭化珪素層１０の表面に、新たにマスク材５２を形成する。マスク材５２は、例えば、酸化シリコン膜である。
次に、マスク材５２をマスクに第２のイオン注入を行う（図６）。第２のイオン注入では、炭化珪素層１０のボディ領域２８にアルミニウム（Ａｌ）をイオン注入する。第２のイオン注入により、ボディ領域２８より浅いｐ＋形のコンタクト領域３０が形成される。ｐ＋形のコンタクト領域３０は、第２の第２導電形領域の一例である。
次に、マスク材５２をマスクに第３のイオン注入を行う（図７）。第３のイオン注入では、炭化珪素層１０のコンタクト領域３０にリン（Ｐ）をイオン注入する。第３のイオン注入により、コンタクト領域３０より浅いｎ＋形のソース領域３２が形成される。ｎ＋形のソース領域３２は、第１導電形領域の一例である。ソース領域３２の一部が、最終的に第１のソース領域３２ａ及び第２のソース領域３２ｂとなる。
次に、マスク材５２を剥離する（図８）。次に、ｐ形不純物であるアルミニウム（Ａｌ）及びｎ形不純物であるリン（Ｐ）の活性化アニールを行う。活性化アニールは、例えば、図示しないカーボン膜を炭化珪素層１０の表面に形成した後に、アルゴン雰囲気中で、１５００℃以上１８００℃以下の温度で行う。
次に、炭化珪素層１０の表面に、公知のプロセス技術を用いて、ゲート絶縁層１８、ゲート電極１６、及び層間絶縁層２０を形成する（図９）。ゲート絶縁層１８は、例えば、酸化シリコン層である。ゲート電極１６は、例えば、多結晶シリコン層である。層間絶縁層２０は、例えば、酸化シリコン層である。
次に、層間絶縁層２０の表面にマスク材５６を形成する。マスク材５６は、例えば、フォトレジストである。次に、マスク材５６をマスクに、層間絶縁層２０に開口部５８を形成する（図１０）。開口部５８は、例えば、反応性イオンエッチング法（ＲＩＥ法）により層間絶縁層２０をエッチングして形成する。
次に、マスク材５６をマスクに、開口部５８の下にトレンチ６０を形成する（図１１）。トレンチ６０は、例えば、ＲＩＥ法によりソース領域３２をエッチングして形成する。
トレンチ６０の深さは、コンタクト領域３０とボディ領域２８の界面の深さよりも浅い。トレンチ６０の深さは、例えば、１００ｎｍ以上１４０ｎｍ以下である。例えば、トレンチ６０の底面に、コンタクト領域３０が露出する。
トレンチ６０により、ソース領域３２が、第１のソース領域３２ａと第２のソース領域３２ｂとに分離される。
次に、マスク材５６を剥離する。次に、ニッケル膜６２を形成する（図１２）。ニッケル膜６２は、例えば、スパッタ法により形成する。ニッケル膜６２はトレンチ６０の中に形成される。ニッケル膜６２の膜厚は、例えば、３０ｎｍ以上１２０ｎｍ以下である。ニッケル膜６２の膜厚は、例えば、５０ｎｍ以上１００ｎｍ以下である。ニッケル膜６２は金属膜の一例である。
次に、熱処理を行い、ニッケルシリサイド層６４を形成する（図１３）。ニッケルシリサイド層６４は、ニッケル膜６２とトレンチ６０の内面に露出した炭化珪素層１０とが反応することにより形成される。ニッケルシリサイド層６４は金属シリサイド層の一例である。
次に、未反応のニッケル膜６２を除去する（図１４）。ニッケル膜６２は、例えば、ウェットエッチングにより除去する。
その後、公知のプロセス技術を用いて、炭化珪素層１０の表面側にソース電極１２、炭化珪素層１０の裏面側にドレイン電極１４を形成する。
以上の製造方法により、図１及び図２に示すＭＯＳＦＥＴ１００が形成される。
次に、第１の実施形態の半導体装置、及び、半導体装置の製造方法の作用及び効果について説明する。
炭化珪素を用いたＭＯＳＦＥＴでは、ソース電極のコンタクト抵抗を低減することが望まれる。ｎチャネル形のＭＯＳＦＥＴでは、例えば、ソース電極とｎ形ソース領域との間のコンタクト抵抗を低減することで、オン抵抗が低減され定常損失が低減される。また、ｎチャネル形のＭＯＳＦＥＴでは、例えば、ソース電極とｐ形ボディ領域とのコンタクト抵抗を低減することで、ｐ形ボディ領域へのキャリアの注入や、ｐ形ボディ領域からのキャリアの排出が促進されスイッチング損失が低減される。
図１５は、第１の実施形態の半導体装置の比較例の模式断面図である。図１５は、第１の実施形態の半導体装置の図１に対応する。
第１の実施形態の半導体装置の比較例は、ＭＯＳＦＥＴ９００である。ＭＯＳＦＥＴ９００は、ソース電極１２が、第１の方向において、第１のソース領域３２ａと第２のソース領域３２ｂとの間に設けられた第１の部分１２ａを備えない点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。
ＭＯＳＦＥＴ９００は、第１の方向において、第１のソース領域３２ａと第２のソース領域３２ｂとの間には、金属シリサイド層２２のみが存在する。ＭＯＳＦＥＴ９００の金属シリサイド層２２の第２の方向の厚さは、第１の実施形態のＭＯＳＦＥＴ１００の金属シリサイド層２２の第２の方向の厚さよりも厚い。ＭＯＳＦＥＴ９００のソース電極１２と金属シリサイド層２２の第２の方向の界面の位置は、第２の方向において、第１の面Ｆ１よりも上側にある。
ＭＯＳＦＥＴ９００は、ソース電極１２とｎ＋形の第１のソース領域３２ａとの間に金属シリサイド層２２を備えることで、ソース電極１２とｎ＋形の第１のソース領域３２ａとの間のコンタクト抵抗が低減する。また、ソース電極１２とｎ＋形の第２のソース領域３２ｂとの間に金属シリサイド層２２を備えることで、ソース電極１２とｎ＋形の第２のソース領域３２ｂとの間のコンタクト抵抗が低減する。また、ＭＯＳＦＥＴ９００は、ソース電極１２とｐ＋形のコンタクト領域３０との間に、金属シリサイド層２２を備えることで、ソース電極１２とコンタクト領域３０との間のコンタクト抵抗が低減する。
次に、第１の実施形態の半導体装置の比較例の製造方法の一例について説明する。
図１６、図１７は、第１の実施形態の半導体装置の比較例の製造方法の一例を示す模式断面図である。図１６、図１７は、図１５に相当する断面図である。以下、第１の実施形態の半導体装置の製造方法と重複する内容については、一部記述を省略する。
層間絶縁層２０に開口部５８を形成するまでは、第１の実施形態の半導体装置の製造方法と同様である。
次に、開口部５８の下にトレンチ６０は形成せず、ニッケル膜６２を形成する（図１６）。ニッケル膜６２の膜厚は、第１の実施形態の製造方法のニッケル膜６２の膜厚よりも厚い。ニッケル膜６２の膜厚は、例えば、１５０ｎｍ以上である。
次に、熱処理を行い、ニッケルシリサイド層６４を形成する（図１７）。ニッケルシリサイド層６４は、ソース電極１２とコンタクト領域３０とを電気的に接続させるため、コンタクト領域３０に接する厚さとなるように形成される。ニッケルシリサイド層６４の第２の方向の厚さは、第１の実施形態の製造方法で製造されるニッケルシリサイド層６４の第２の方向の厚さよりも厚い。
その後、第１の実施形態の製造方法と同様の製造方法で、図１５に示すＭＯＳＦＥＴ９００が形成される。
ＭＯＳＦＥＴ９００を製造する際、厚いニッケルシリサイド層６４の形成で生じる応力が、炭化珪素層１０や層間絶縁層２０に加わる。このため、例えば、層間絶縁層２０にクラックが生じるおそれがある。層間絶縁層２０にクラックが生じると、例えば、ソース電極１２とゲート電極１６との間が電気的にショートし問題となる。
比較例の製造方法において、例えば、応力を低減させるためニッケル膜６２の膜厚を薄くすると、例えば、ニッケルシリサイド層６４の底面がコンタクト領域３０に届かず、ソース電極１２とコンタクト領域３０との電気的接続が得られない。また、仮に、ニッケルシリサイド層６４の底面がコンタクト領域３０に届いた場合でも、ニッケルシリサイド層６４の底面がコンタクト領域３０の中のアルミニウム濃度が高い領域までは届かず、ソース電極１２とコンタクト領域３０との間のコンタクト抵抗が高くなり問題となる。
また、比較例の製造方法において、ソース領域３２の第２の方向の深さを浅くして、ニッケル膜６２の膜厚が薄い場合でも、ニッケルシリサイド層６４の底面が、コンタクト領域３０に届くようにすることが考えられる。しかし、この場合は、ニッケルシリサイド層６４の側面と第１のソース領域３２ａ及び第２のソース領域３２ｂとの接触面積が小さくなり、ソース電極１２と第１のソース領域３２ａ及び第２のソース領域３２ｂと間のコンタクト抵抗が高くなり問題となる。
第１の実施形態のＭＯＳＦＥＴ１００は、金属シリサイド層２２の厚さが、比較例のＭＯＳＦＥＴ９００に比べて薄い。したがって、金属シリサイド層２２の形成に伴って発生する応力を低減できる。よって、層間絶縁層２０のクラックが抑制され、かつ、コンタクト抵抗の低減されたＭＯＳＦＥＴ１００が実現できる。また、第１のソース領域３２ａ及び第２のソース領域３２ｂの深さを深くすることが可能となり、第１のソース領域３２ａ及び第２のソース領域３２ｂの拡散抵抗も低減できる。よって、オン抵抗の低減されたＭＯＳＦＥＴ１００が実現できる。
金属シリサイド層２２の薄いＭＯＳＦＥＴ１００は、金属膜の形成の前に、炭化珪素層１０にトレンチ６０を形成する製造方法を適用することで、実現できる。
第１の部分１２ａとコンタクト領域３０との間の金属シリサイド層２２の第２の方向の厚さ（図２中のｔ１）は、３０ｎｍ以上９０ｎｍ以下であることが好ましく、４０ｎｍ以上８０ｎｍ以上であることがより好ましい。上記下限値を上回ることで、ソース電極１２とコンタクト領域３０との間のコンタクト抵抗が更に低減される。上記上限値を下回ることで、金属シリサイド層２２を形成する際の応力が更に低減される。
第１の部分１２ａとコンタクト領域３０との間の金属シリサイド層２２の第２の方向の厚さ（図２中のｔ１）は、第１の部分１２ａと第１のソース領域３２ａとの間の金属シリサイド層２２の第１の方向の厚さ（図２中のｔ２）よりも厚いことが好ましい。炭化珪素と金属シリサイドとの間の界面抵抗は、炭化珪素がｐ形の場合の方がｎ形の場合と比較して低減しにくい。ｐ形のコンタクト領域３０と接する金属シリサイド層２２の厚さを相対的に厚くすることで、ソース電極１２とコンタクト領域３０との間のコンタクト抵抗が更に低減される。
金属シリサイド層２２の深さ方向において、コンタクト領域３０のｐ形不純物濃度が最大となる位置と、金属シリサイド層２２とコンタクト領域３０の界面との間の深さ方向の距離は、５０ｎｍ以下であることが好ましく、３０ｎｍ以下であることがより好ましい。上記上限値を下回ることで、ソース電極１２とコンタクト領域３０との間のコンタクト抵抗が更に低減される。
第１の実施形態の製造方法によれば、トレンチ６０の深さを調整することで、コンタクト領域３０のｐ形不純物濃度が最大となる位置と、金属シリサイド層２２とコンタクト領域３０の界面との間の深さ方向の距離を容易に調整できる。
第１の面Ｆ１から第１のソース領域３２ａとコンタクト領域３０の界面までの第２の方向の距離は、８０ｎｍ以上であることが好ましく、１００ｎｍ以上であることがより好ましい。すなわち、第１のソース領域３２ａの深さは、８０ｎｍ以上であることが好ましく、１００ｎｍ以上であることがより好ましい。上記下限値を上回ることで、ソース電極１２と第１のソース領域３２ａとの間のコンタクト抵抗が更に低減できる。同様の理由により、第１の面Ｆ１から第２のソース領域３２ｂとコンタクト領域３０の界面までの第２の方向の距離は、８０ｎｍ以上であることが好ましく、１００ｎｍ以上であることがより好ましい。
ソース電極１２と第１のソース領域３２ａの間のコンタクト抵抗を低減する観点から、第１のソース領域３２ａの深さは、金属シリサイド層２２の深さの２分の１以上であることが好ましく、４分の３以上であることがより好ましい。ソース電極１２と第１のソース領域３２ａの間のコンタクト抵抗を低減する観点から、第２の距離ｄ２の長さは、第３の距離ｄ３の２分の１以上であることが好ましく、４分の３以上であることがより好ましい。
（変形例）
第１の実施形態の半導体装置の変形例は、第４の炭化珪素領域と金属シリサイド層の界面は、第２の方向に対して傾斜する点、及び、第５の炭化珪素領域と金属シリサイド層の界面は、第２の方向に対して傾斜する点で第１の実施形態の半導体装置と異なる。
第１の実施形態の半導体装置の変形例は、ＭＯＳＦＥＴ１０１である。
図１８は、第１の実施形態の半導体装置の変形例の拡大模式断面図である。図１８は、第１の実施形態の図２に対応する図である。
第１のソース領域３２ａと金属シリサイド層２２の界面は、第２の方向に対して傾斜する。第１のソース領域３２ａと金属シリサイド層２２の界面は、順テーパ形状を有する。第１のソース領域３２ａと金属シリサイド層２２の界面と、第１の面Ｆ１に平行な面との間の角度（図１８中のθ１）は、例えば、７５度以上８５度以下である。
第１のソース領域３２ａと金属シリサイド層２２の界面がテーパ形状を備えることで、第１のソース領域３２ａと金属シリサイド層２２との界面の面積が大きくなる。したがって、ソース電極１２と第１のソース領域３２ａとの間のコンタクト抵抗が低減する。
第２のソース領域３２ｂと金属シリサイド層２２の界面は、第２の方向に対して傾斜する。第２のソース領域３２ｂと金属シリサイド層２２の界面は、順テーパ形状を有する。第２のソース領域３２ｂと金属シリサイド層２２の界面と、第１の面Ｆ１に平行な面との間の角度（図１８中のθ２）は、例えば、７５度以上８５度以下である。
第２のソース領域３２ｂと金属シリサイド層２２の界面がテーパ形状を備えることで、第２のソース領域３２ｂと金属シリサイド層２２との界面の面積が大きくなる。したがって、ソース電極１２と第２のソース領域３２ｂとの間のコンタクト抵抗が低減する。
以上、第１の実施形態及び変形例によれば、コンタクト抵抗の低減が可能なＭＯＳＦＥＴが実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、炭化珪素層は、第２の方向において第２の炭化珪素領域と第１の面との間に設けられ、第１の方向において第２の領域と第４の炭化珪素領域との間に設けられ、第１の面に接し、ゲート電極に対向し、第４の炭化珪素領域の第１導電形不純物濃度よりも第１導電形不純物濃度の低い第１導電形の第６の炭化珪素領域を、更に含む点で、第１の実施形態の半導体装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第２の実施形態の半導体装置は、ＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、ＤＩＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、電子をキャリアとするｎチャネル形のＭＯＳＦＥＴである。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
図１９は、第２の実施形態の半導体装置の模式断面図である。図２０は、第２の実施形態の半導体装置の拡大模式断面図である。図２０は、図１９の一部を拡大した断面図である。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０（絶縁層）、金属シリサイド層２２を備える。ソース電極１２は第１の部分１２ａを含む。
炭化珪素層１０は、ｎ＋形のドレイン領域２４、ｎ－形のドリフト領域２６（第１の炭化珪素領域）、ｐ形のボディ領域２８（第２の炭化珪素領域）、ｐ＋形のコンタクト領域３０（第３の炭化珪素領域）、ｎ＋形の第１のソース領域３２ａ（第４の炭化珪素領域）、及びｎ＋形の第２のソース領域３２ｂ（第５の炭化珪素領域）、ｎ形の第１の低濃度領域３４ａ（第６の炭化珪素領域）、ｎ形の第２の低濃度領域３４ｂを含む。ドリフト領域２６は、第１の領域２６ａを含む。ボディ領域２８は、第２の領域２８ａを含む。
ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。層間絶縁層２０は、絶縁層の一例である。ドリフト領域２６は、第１の炭化珪素領域の一例である。ボディ領域２８は、第２の炭化珪素領域の一例である。コンタクト領域３０は、第３の炭化珪素領域の一例である。第１のソース領域３２ａは、第４の炭化珪素領域の一例である。第２のソース領域３２ｂは、第５の炭化珪素領域の一例である。第１の低濃度領域３４ａは、第６の炭化珪素領域の一例である。
ｎ形の第１の低濃度領域３４ａは、第２の方向において、ボディ領域２８と第１の面Ｆ１との間に設けられる。第１の低濃度領域３４ａは、第１の方向において、ボディ領域２８の第２の領域２８ａと、第１のソース領域３２ａとの間に設けられる。
第１の低濃度領域３４ａは、第１の面Ｆ１に接する。第１の低濃度領域３４ａは、ゲート電極１６に対向する。第１の低濃度領域３４ａは、ゲート電極１６の端部に対向する。第１の低濃度領域３４ａとゲート電極１６との間に、ゲート絶縁層１８が設けられる。
第１の低濃度領域３４ａは、例えば、窒素（Ｎ）又はリン（Ｐ）をｎ形不純物として含む。第１の低濃度領域３４ａのｎ形不純物濃度は、第１のソース領域３２ａのｎ形不純物濃度よりも低い。第１の低濃度領域３４ａのｎ形不純物濃度は、第１のソース領域３２ａのｎ形不純物濃度の１０分の１以下である。第１の低濃度領域３４ａのｎ形不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
第１の低濃度領域３４ａの深さは、ボディ領域２８の深さよりも浅い。第１の低濃度領域３４ａの深さは、例えば、１００ｎｍ以上３００ｎｍ以下である。第１の面Ｆ１から第１の低濃度領域３４ａとボディ領域２８の界面までの第２の方向の第１の距離（図２０中のｄ１）は、例えば、１００ｎｍ以上３００ｎｍ以下である。
第１の低濃度領域３４ａの深さは、第１のソース領域３２ａの深さよりも深い。第１の面Ｆ１から第１の低濃度領域３４ａとボディ領域２８の界面までの第２の方向の第１の距離ｄ１は、第１の面Ｆ１から第１のソース領域３２ａとコンタクト領域３０の界面までの第２の方向の第２の距離（図２０中のｄ２）よりも長い。
金属シリサイド層２２の深さは、例えば、第１の低濃度領域３４ａの深さよりも浅い。第１の面Ｆ１から金属シリサイド層２２とコンタクト領域３０の界面までの第２の方向の第３の距離（図２０中のｄ３）は、例えば、第１の面Ｆ１から第１の低濃度領域３４ａとボディ領域２８の界面までの第２の方向の第１の距離ｄ１よりも短い。
金属シリサイド層２２の深さは、例えば、第１のソース領域３２ａの深さよりも深い。第１の面Ｆ１から金属シリサイド層２２とコンタクト領域３０の界面までの第２の方向の第３の距離ｄ３は、第１の面Ｆ１から第１のソース領域３２ａとコンタクト領域３０の界面までの第２の方向の第２の距離ｄ２よりも長い。
ｎ形の第２の低濃度領域３４ｂは、第２の方向において、ボディ領域２８と第１の面Ｆ１との間に設けられる。第２の低濃度領域３４ｂは、第１の方向において、ボディ領域２８と、第２のソース領域３２ｂとの間に設けられる。
第２の低濃度領域３４ｂは、第１の面Ｆ１に接する。第２の低濃度領域３４ｂは、ゲート電極１６に対向する。第２の低濃度領域３４ｂは、ゲート電極１６の端部に対向する。第２の低濃度領域３４ｂとゲート電極１６との間に、ゲート絶縁層１８が設けられる。
第２の低濃度領域３４ｂは、例えば、窒素（Ｎ）又はリン（Ｐ）をｎ形不純物として含む。第２の低濃度領域３４ｂのｎ形不純物濃度は、第２のソース領域３２ｂのｎ形不純物濃度よりも低い。第２の低濃度領域３４ｂのｎ形不純物濃度は、第２のソース領域３２ｂのｎ形不純物濃度の１０分の１以下である。第２の低濃度領域３４ｂのｎ形不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
第２の低濃度領域３４ｂの深さは、ボディ領域２８の深さよりも浅い。第２の低濃度領域３４ｂの深さは、例えば、１００ｎｍ以上３００ｎｍ以下である。第２の低濃度領域３４ｂの深さは、第２のソース領域３２ｂの深さよりも深い。
第２の実施形態のＭＯＳＦＥＴ２００は、ゲート電極１６の端部に対向するｎ形の第１の低濃度領域３４ａを備える。第１の低濃度領域３４ａのｎ形不純物濃度は、第１のソース領域３２ａのｎ形不純物濃度よりも低い。したがって、ゲート電極１６の端部が第１のソース領域３２ａに対向する第１の実施形態のＭＯＳＦＥＴ１００に比べ、ゲート電極１６の端部の下のゲート絶縁層１８に加わる電界が緩和される。よって、ゲート絶縁層１８の信頼性が向上する。
また、第２の実施形態のＭＯＳＦＥＴ２００は、ゲート電極１６の端部に対向するｎ形の第２の低濃度領域３４ｂを備える。第２の低濃度領域３４ｂのｎ形不純物濃度は、第２のソース領域３２ｂのｎ形不純物濃度よりも低い。したがって、ゲート電極１６の端部が第１のソース領域３２ａに対向する第１の実施形態のＭＯＳＦＥＴ１００に比べ、ゲート電極１６の端部の下のゲート絶縁層１８に加わる電界が緩和される。よって、ゲート絶縁層１８の信頼性が向上する。
第２の実施形態のＭＯＳＦＥＴ２００において、第１の低濃度領域３４ａの深さは、第１のソース領域３２ａの深さよりも深い。また、第２の低濃度領域３４ｂの深さは、第２のソース領域３２ｂの深さよりも深い。したがって、ＭＯＳＦＥＴ２００のオン抵抗の増加が抑制される。
（変形例）
第２の実施形態の半導体装置の変形例は、第１の面から第６の炭化珪素領域と第２の炭化珪素領域の界面までの第２の方向の第１の距離は、第１の面から第４の炭化珪素領域と第３の炭化珪素領域の界面までの第２の方向の第２の距離よりも短い点で、第２の実施形態の半導体装置と異なる。
第２の実施形態の半導体装置の変形例は、ＭＯＳＦＥＴ２０１である。
図２１は、第２の実施形態の半導体装置の変形例の拡大模式断面図である。図２１は、第２の実施形態の図２０に対応する図である。
第１の低濃度領域３４ａの深さは、ボディ領域２８の深さよりも浅い。第１の低濃度領域３４ａの深さは、例えば、４０ｎｍ以上１００ｎｍ以下である。第１の面Ｆ１から第１の低濃度領域３４ａとボディ領域２８の界面までの第２の方向の第１の距離（図２１中のｄ１）は、例えば、１００ｎｍ以上３００ｎｍ以下である。
第１の低濃度領域３４ａの深さは、第１のソース領域３２ａの深さよりも浅い。第１の面Ｆ１から第１の低濃度領域３４ａとボディ領域２８の界面までの第２の方向の第１の距離ｄ１は、第１の面Ｆ１から第１のソース領域３２ａとコンタクト領域３０の界面までの第２の方向の第２の距離（図２１中のｄ２）よりも短い。
第２の低濃度領域３４ｂの深さは、ボディ領域２８の深さよりも浅い。第２の低濃度領域３４ｂの深さは、例えば、４０ｎｍ以上１００ｎｍ以下である。第２の低濃度領域３４ｂの深さは、第２のソース領域３２ｂの深さよりも浅い。
第２の実施形態のＭＯＳＦＥＴ２０１は、ゲート電極１６の端部の下のゲート絶縁層１８に加わる電界が緩和される。よって、ゲート絶縁層１８の信頼性が向上する。
以上、第２の実施形態及び変形例によれば、第１の実施形態と同様、コンタクト抵抗の低減が可能なＭＯＳＦＥＴが実現できる。また、ゲート絶縁層の信頼性が向上するＭＯＳＦＥＴが実現できる。
以上、第１の実施形態及び第２の実施形態、及びそれらの変形例では、炭化珪素の結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣなど、その他の結晶構造の炭化珪素に適用することも可能である。
また、第１及び第２の実施形態では、第１導電形がｎ形、第２導電形がｐ形の場合を例に説明したが、第１導電形をｐ形、第２導電形をｎ形とすることも可能である。この場合、ＭＯＳＦＥＴはｐチャネル形となる。
また、第１及び第２の実施形態では、ゲート電極が、第１の面Ｆ１に平行で、第１の方向に垂直な方向に延びる場合を例に説明したが、ゲート電極のパターンは、特に限定されるものではない。例えば、ゲート電極のパターンがメッシュ状のパターンでも構わない。
また、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）に本発明を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１２ａ 第１の部分
１４ ドレイン電極（第２の電極）
１６ ゲート電極
１８ ゲート絶縁層
２０ 層間絶縁層（絶縁層）
２２ 金属シリサイド層
２６ ドリフト領域（第１の炭化珪素領域）
２６ａ 第１の領域
２８ ボディ領域（第２の炭化珪素領域）
２８ａ 第２の領域
３０ コンタクト領域（第３の炭化珪素領域）
３２ａ 第１のソース領域（第４の炭化珪素領域）
３２ｂ 第２のソース領域（第５の炭化珪素領域）
３４ａ 第１の低濃度領域（第６の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
Ｆ１ 第１の面
Ｆ２ 第２の面
ｄ１ 第１の距離
ｄ２ 第２の距離
ｄ３ 第３の距離

Claims (14)

  1. 第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、
    前記第１の面に接する第１の領域を含む第１導電形の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第１の面に接する第２の領域を含む第２導電形の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に設けられ、前記第２の炭化珪素領域の第２導電形不純物濃度よりも第２導電形不純物濃度の高い、第２導電形の第３の炭化珪素領域と、
    前記第３の炭化珪素領域と前記第１の面との間に設けられ、前記第１の面に接する第１導電形の第４の炭化珪素領域と、
    前記第３の炭化珪素領域と前記第１の面との間に設けられ、前記第１の面に接し、前記第４の炭化珪素領域に対し、前記第１の面に平行な第１の方向に設けられた第１導電形の第５の炭化珪素領域と、
    を含む炭化珪素層と、
    前記炭化珪素層の前記第１の面の側に設けられ、前記第１の領域及び前記第２の領域と対向するゲート電極と、
    前記第１の領域と前記ゲート電極との間、及び、前記第２の領域と前記ゲート電極との間に設けられたゲート絶縁層と、
    前記炭化珪素層の前記第１の面の側に設けられ、前記第１の方向において、前記第４の炭化珪素領域と前記第５の炭化珪素領域との間に位置する第１の部分を含む第１の電極と、
    前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、
    前記第１の部分と前記第３の炭化珪素領域との間に設けられ、前記第１の面から前記第２の面に向かう第２の方向において前記第３の炭化珪素領域に接し、前記第１の方向において前記第１の部分と前記第４の炭化珪素領域との間に設けられ、前記第４の炭化珪素領域に接し、前記第１の方向において前記第１の部分と前記第５の炭化珪素領域との間に設けられ、前記第５の炭化珪素領域に接する金属シリサイド層と、
    を備える半導体装置。
  2. 前記炭化珪素層は、前記第２の方向において前記第２の炭化珪素領域と前記第１の面との間に設けられ、前記第１の方向において前記第２の領域と前記第４の炭化珪素領域との間に設けられ、前記第１の面に接し、前記ゲート電極に対向し、前記第４の炭化珪素領域の第１導電形不純物濃度よりも第１導電形不純物濃度の低い第１導電形の第６の炭化珪素領域を、更に含む請求項１記載の半導体装置。
  3. 前記第１の面から前記第６の炭化珪素領域と前記第２の炭化珪素領域の界面までの前記第２の方向の第１の距離は、前記第１の面から前記第４の炭化珪素領域と前記第３の炭化珪素領域の界面までの前記第２の方向の第２の距離よりも長い請求項２記載の半導体装置。
  4. 前記第１の面から前記金属シリサイド層と前記第３の炭化珪素領域の界面までの前記第２の方向の第３の距離は、前記第１の距離よりも短く、前記第２の距離よりも長い請求項３記載の半導体装置。
  5. 前記第１の面から前記金属シリサイド層と前記第３の炭化珪素領域の界面までの前記第２の方向の第３の距離は、２００ｎｍ以上である請求項１ないし請求項３いずれか一項記載の半導体装置。
  6. 前記第１の部分と前記第３の炭化珪素領域との間の前記金属シリサイド層の前記第２の方向の厚さは、３０ｎｍ以上９０ｎｍ以下である請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第１の部分と前記第３の炭化珪素領域との間の前記金属シリサイド層の前記第２の方向の厚さは、前記第１の部分と前記第４の炭化珪素領域との間の前記金属シリサイド層の前記第１の方向の厚さよりも厚い請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記金属シリサイド層の前記第２の方向において、前記第３の炭化珪素領域の中の第２導電形不純物濃度が最大となる位置と、前記金属シリサイド層と前記第３の炭化珪素領域の界面との間の前記第２の方向の距離は、５０ｎｍ以下である請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第４の炭化珪素領域と前記金属シリサイド層の界面は、前記第２の方向に対して傾斜する請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 前記金属シリサイド層はニッケルシリサイド層であり、前記第１の電極はアルミニウム（Ａｌ）を含む請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 前記第１の方向において、前記ゲート電極と前記第１の電極との間に設けられた絶縁層を、更に備える請求項１ないし請求項１０いずれか一項記載の半導体装置。
  12. 第１導電形の炭化珪素層に、第２導電形不純物をイオン注入する第１のイオン注入を行い、第１の第２導電形領域を形成し、
    前記第１の第２導電形領域に、第２導電形不純物をイオン注入する第２のイオン注入を行い、前記第１の第２導電形領域よりも浅く、前記第１の第２導電形領域よりも第２導電形不純物濃度の高い、第２の第２導電形領域を形成し、
    前記第２の第２導電形領域に、第１導電形不純物をイオン注入する第３のイオン注入を行い、前記第２の第２導電形領域よりも浅い、第１導電形領域を形成し、
    前記第１導電形領域に、前記第２の第２導電形領域と前記第１の第２導電形領域との界面よりも浅いトレンチを形成し、
    前記トレンチの中に金属膜を形成し、
    熱処理を行い、前記第２の第２導電形領域及び前記第１導電形領域に接する金属シリサイド層を形成する半導体装置の製造方法。
  13. 前記金属膜の厚さは、３０ｎｍ以上９０ｎｍ以下である請求項１２記載の半導体装置の製造方法。
  14. 前記金属膜はニッケル膜であり、前記金属シリサイド層はニッケルシリサイド層である請求項１２又は請求項１３記載の半導体装置の製造方法。
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