JP7358590B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば、例えば、高耐圧、低損失かつ高温動作可能なＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を実現することができる。
炭化珪素を用いた縦型のＭＯＳＦＥＴは、ｐｎ接合ダイオードを寄生内蔵ダイオードとして有する。例えば、ＭＯＳＦＥＴは誘導性負荷に接続されたスイッチング素子として用いられる。この場合、ＭＯＳＦＥＴのオフ時であっても、ｐｎ接合ダイオードを用いることで還流電流を流すことが可能となる。
しかし、ｐｎ接合ダイオードを用いて還流電流を流すと、キャリアの再結合エネルギーにより炭化珪素層中に積層欠陥が成長し、ＭＯＳＦＥＴのオン抵抗が増大するという問題がある。ＭＯＳＦＥＴのオン抵抗の増大は、ＭＯＳＦＥＴの信頼性の低下を招く。
特開２０１７－２１６２９７号公報
本発明が解決しようとする課題は、信頼性の向上を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と前記第１の面に対向する第２の面とを有する炭化珪素層と、前記炭化珪素層の中の第１導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられた第２導電型の第２の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられた第２導電型の第３の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に設けられた第１導電型の第４の炭化珪素領域と、前記炭化珪素層の前記第１の面の側に設けられた第１のゲート電極と、前記炭化珪素層の前記第１の面の側に設けられた第２のゲート電極と、前記第１のゲート電極と前記第２の炭化珪素領域との間に設けられた第１のゲート絶縁層と、前記第２のゲート電極と前記第３の炭化珪素領域との間に設けられた第２のゲート絶縁層と、前記第４の炭化珪素領域の上に設けられたシリサイド層と、前記炭化珪素層の前記第１の面の側に設けられ、前記第１のゲート電極と前記第２のゲート電極との間に位置する第１の部分と、前記第１の部分と前記第１のゲート電極との間に位置する第２の部分を有し、前記第１の部分が前記第２の炭化珪素領域と前記第３の炭化珪素領域との間の前記第１の炭化珪素領域に接し、前記第２の部分が前記シリサイド層に接する第１の電極と、前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、前記第１の部分と前記第２の部分の間に設けられ、前記第１の部分の側の第１の側面と、前記第２の部分の側の第２の側面とを有し、前記第１の側面と前記第１の面との間の第１の角度が、前記第２の側面の前記第１の面との間の第２の角度よりも小さい絶縁層と、を備え、前記第１の部分が前記第２の炭化珪素領域に接し、前記第１の部分と前記第１の炭化珪素領域が接する部分の前記第１のゲート電極から前記第２のゲート電極に向かう方向の幅は、前記第２の部分と前記シリサイド層が接する部分の前記方向の幅よりも大きく、前記第１の電極は、第１の層と第２の層を有し、前記第１の層は前記炭化珪素層と前記第２の層との間に位置し、前記第１の層はチタンを含み、前記第２の層はアルミニウムを含む。
実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式上面図。 実施形態の半導体装置の模式上面図。 実施形態の半導体装置の一部の拡大模式断面図。 実施形態の半導体装置の製造途中の模式断面図。 実施形態の半導体装置の製造途中の模式断面図。 実施形態の半導体装置の製造途中の模式断面図。 実施形態の半導体装置の製造途中の模式断面図。 実施形態の半導体装置の製造途中の模式断面図。 実施形態の半導体装置の製造途中の模式断面図。 実施形態の半導体装置の等価回路図。 比較形態の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する場合がある。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ－はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ－はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とＳＩＭＳの測定結果を用いて求めることが可能である。また、絶縁層の形状などは、例えば、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）、又は、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）により判断することが可能である。
実施形態の半導体装置は、第１の面と第１の面に対向する第２の面とを有する炭化珪素層と、炭化珪素層の中の第１導電型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられた第２導電型の第２の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられた第２導電型の第３の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に設けられた第１導電型の第４の炭化珪素領域と、炭化珪素層の第１の面の側に設けられた第１のゲート電極と、炭化珪素層の第１の面の側に設けられた第２のゲート電極と、第１のゲート電極と第２の炭化珪素領域との間に設けられた第１のゲート絶縁層と、第２のゲート電極と第３の炭化珪素領域との間に設けられた第２のゲート絶縁層と、第４の炭化珪素領域の上に設けられたシリサイド層と、炭化珪素層の第１の面の側に設けられ、第１のゲート電極と第２のゲート電極との間に位置する第１の部分と、第１の部分と第１のゲート電極との間に位置する第２の部分を有し、第１の部分が第２の炭化珪素領域と第３の炭化珪素領域との間の第１の炭化珪素領域に接し、第２の部分がシリサイド層に接する第１の電極と、炭化珪素層の第２の面の側に設けられた第２の電極と、第１の部分と第２の部分の間に設けられ、第１の部分側の第１の側面と、第２の部分側の第２の側面とを有し、第１の側面と第１の面との間の第１の角度が、第２の側面の第１の面との間の第２の角度よりも小さい絶縁層と、を備える。
図１は、実施形態の半導体装置の模式断面図である。図２、図３は、実施形態の半導体装置の模式上面図である。図２は、炭化珪素層表面の炭化珪素領域のパターンを示す図である。図３は、図２にゲート電極のパターンを重ねた図である。図１は、図２及び図３のＡＡ’断面図である。
実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型のＭＯＳＦＥＴ１００である。実施形態のＭＯＳＦＥＴ１００は、例えば、ボディ領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤ（Ｓｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）を備える。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ１００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、第１のゲート絶縁層１６ａ、第２のゲート絶縁層１６ｂ、第１のゲート電極１８ａ、第２のゲート電極１８ｂ、層間絶縁層２０、シリサイド層２１を備える。ソース電極１２は、バリアメタル層１２ａ（第１の層）、メインメタル層１２ｂ（第２の層）、ショットキー部１２ｘ（第１の部分）、第１のコンタクト部１２ｙ（第２の部分）、第２のコンタクト部１２ｚを備える。層間絶縁層２０は第１のバッファ領域２０ｘ（絶縁層）、第２のバッファ領域２０ｙを有する。
炭化珪素層１０の中には、ｎ＋型のドレイン領域２２、ｎ－型のドリフト領域２４（第１の炭化珪素領域）、ｐ型の第１のボディ領域２６ａ（第２の炭化珪素領域）、ｐ型の第２のボディ領域２６ｂ（第３の炭化珪素領域）、ｐ型の第３のボディ領域２６ｃ、及び、ｐ型の第４のボディ領域２６ｄ、ｎ＋型の第１のソース領域２８ａ（第４の炭化珪素領域）、ｎ＋型の第２のソース領域２８ｂ、ｎ＋型の第３のソース領域２８ｃ、ｎ＋型の第４のソース領域２８ｄ、ｐ＋型の第１のボディコンタクト領域３２ａ、ｐ＋型の第２のボディコンタクト領域３２ｂ、ｐ＋型の第３のボディコンタクト領域３２ｃ、ｐ＋型の第４のボディコンタクト領域３２ｄを備える。
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に設けられる。炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。
炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。なお、以下、「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面Ｐ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。
ｎ＋型のドレイン領域２２は、炭化珪素層１０の中の第２の面Ｐ２の側に設けられる。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ－型のドリフト領域２４は、ドレイン領域２２と第１の面Ｐ１との間に設けられる。ｎ－型のドリフト領域２４は、ソース電極１２とドレイン電極１４との間に設けられる。
ｎ－型のドリフト領域２４は、ドレイン領域２２上に設けられる。ドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物濃度は、ドレイン領域２２のｎ型不純物濃度よりも低い。ドリフト領域２４のｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下である。ドリフト領域２４の厚さは、例えば、４μｍ以上１５０μｍ以下である。
ｐ型の第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄは、ドリフト領域２４と第１の面Ｐ１との間に設けられる。第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄは、それぞれ離間している。第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄは、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄのｐ型不純物濃度は、例えば、１×１０１７ｃｍ－３以上５×１０１８ｃｍ－３以下である。
第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄの深さは、例えば、０．３μｍ以上０．８μｍ以下である。
第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄは、ソース電極１２の電位に固定される。
ｎ＋型の第１のソース領域２８ａは、第１のボディ領域２６ａと第１の面Ｐ１との間に設けられる。ｎ＋型の第２のソース領域２８ｂは、第２のボディ領域２６ｂと第１の面Ｐ１との間に設けられる。ｎ＋型の第３のソース領域２８ｃは、第３のボディ領域２６ｃと第１の面Ｐ１との間に設けられる。ｎ＋型の第４のソース領域２８ｄは、第４のボディ領域２６ｄと第１の面Ｐ１との間に設けられる。
第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄは、例えば、リン（Ｐ）をｎ型不純物として含む。第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄのｎ型不純物濃度は、ドリフト領域２４のｎ型不純物濃度よりも高い。
第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄのｎ型不純物濃度は、例えば、５×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄの深さは、第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄの深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。
第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄは、ソース電極１２に電気的に接続される。第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄは、ソース電極１２の電位に固定される。
ｐ＋型の第１のボディコンタクト領域３２ａは、第１のボディ領域２６ａと第１の面Ｐ１との間に設けられる。ｐ＋型の第２のボディコンタクト領域３２ｂは、第２のボディ領域２６ｂと第１の面Ｐ１との間に設けられる。ｐ＋型の第３のボディコンタクト領域３２ｃは、第３のボディ領域２６ｃと第１の面Ｐ１との間に設けられる。ｐ＋型の第４のボディコンタクト領域３２ｄは、第４のボディ領域２６ｄと第１の面Ｐ１との間に設けられる。
第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄのｐ型不純物の不純物濃度は、第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄのｐ型不純物の不純物濃度よりも高い。
第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄのｐ型不純物濃度は、例えば、５×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄの深さは、例えば、０．３μｍ以上０．６μｍ以下である。
第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄは、ソース電極１２に電気的に接続される。第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄは、ソース電極１２の電位に固定される。
第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、及び、第４のソース領域２８ｄの上にはシリサイド層２１が設けられる。第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄ上にはシリサイド層２１が設けられる。
シリサイド層２１は、例えば、ニッケルサイド、チタンシリサイド、モリブデンシリサイド、又は、タングステンシリサイドである。
第１のゲート電極１８ａは、炭化珪素層１０の第１の面Ｐ１の側に設けられる。第１のゲート電極１８ａは、第１の方向に延びる。
第２のゲート電極１８ｂは、炭化珪素層１０の第１の面Ｐ１の側に設けられる。第２のゲート電極１８ｂは、第１の方向に延びる。第２のゲート電極１８ｂは、第１のゲート電極１８ａに対し第１の方向に直交する第２の方向に並行に配置される。
第１のゲート電極１８ａ及び第２のゲート電極１８ｂは、導電層である。第１のゲート電極１８ａ及び第２のゲート電極１８ｂは、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
第１のゲート絶縁層１６ａは、第１のゲート電極１８ａと、第１のボディ領域２６ａ、及び、第３のボディ領域２６ｃとの間に設けられる。第１のゲート絶縁層１６ａは、第１のゲート電極１８ａと、第１のボディ領域２６ａと第３のボディ領域２６ｃとの間に位置するドリフト領域２４との間に設けられる。
第２のゲート絶縁層１６ｂは、第２のゲート電極１８ｂと、第２のボディ領域２６ｂ、及び、第４のボディ領域２６ｄとの間に設けられる。第２のゲート絶縁層１６ｂは、第２のゲート電極１８ｂと、第２のボディ領域２６ｂと第４のボディ領域２６ｄとの間に位置するドリフト領域２４との間に設けられる。
第１のゲート絶縁層１６ａ及び第２のゲート絶縁層１６ｂは、例えば、酸化シリコンである。ゲート絶縁層１６には、例えば、Ｈｉｇｈ－ｋ絶縁材料（高誘電率絶縁材料）が適用可能である。ゲート絶縁層１６には、例えば、窒化処理を施した酸化シリコンが適用可能である。
第１のボディ領域２６ａ、及び、第３のボディ領域２６ｃの、第１のゲート電極１８ａと対向する領域がＭＯＳＦＥＴ１００のチャネル領域として機能する。また、第２のボディ領域２６ｂ、及び、第４のボディ領域２６ｄの、第２のゲート電極１８ｂと対向する領域がＭＯＳＦＥＴ１００のチャネル領域として機能する。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。ソース電極１２は、例えば、バリアメタル層１２ａとメインメタル層１２ｂとの積層構造を有する。ソース電極１２は、金属を含む。
バリアメタル層１２ａは、例えば、チタン（Ｔｉ）を含む。バリアメタル層１２ａは、例えば、チタン又は窒化チタンである。バリアメタル層１２ａは、例えば、チタン及び窒化チタンである。
メインメタル層１２ｂは、例えば、アルミニウム（Ａｌ）を含む。メインメタル層１２ｂは、例えば、アルミニウム又はアルミニウム合金である。
ソース電極１２は、ショットキー部１２ｘ、第１のコンタクト部１２ｙ、及び、第２のコンタクト部１２ｚを有する。ショットキー部１２ｘ、第１のコンタクト部１２ｙ、及び、第２のコンタクト部１２ｚは、第１のゲート電極１８ａと第２のゲート電極１８ｂとの間に位置する。
第１のコンタクト部１２ｙは、ショットキー部１２ｘと第１のゲート電極１８ａとの間に位置する。第２のコンタクト部１２ｚは、ショットキー部１２ｘと第２のゲート電極１８ｂとの間に位置する。
ショットキー部１２ｘは、第１のボディ領域２６ａと第２のボディ領域２６ｂとの間に位置するドリフト領域２４に接する。ショットキー部１２ｘとドリフト領域２４との間の接合はショットキー接合である。
ショットキー部１２ｘは、第１のボディ領域２６ａに接する。また、ショットキー部１２ｘは、第２のボディ領域２６ｂに接する。ショットキー部１２ｘの第１の面Ｐ１に接する端部は、第１のボディ領域２６ａ及び第２のボディ領域２６ｂの上にある。ショットキー部１２ｘの第１の面Ｐ１側の角部は、第１のボディ領域２６ａ及び第２のボディ領域２６ｂに接する。
ショットキー部１２ｘが第１のボディ領域２６ａに接する部分の第２の方向の幅は、例えば、バリアメタル層１２ａの厚さの３分の１よりも大きい。ショットキー部１２ｘが第２のボディ領域２６ｂに接する部分の第２の方向の幅は、例えば、バリアメタル層１２ａの厚さの３分の１よりも大きい。
第１のコンタクト部１２ｙ、及び、第２のコンタクト部１２ｚは、シリサイド層２１に接する。シリサイド層２１と、第１のコンタクト部１２ｙ及び第２のコンタクト部１２ｚは、同電位である。シリサイド層２１と、第１のソース領域２８ａ及び第１のボディコンタクト領域３２ａとの間は、例えば、オーミック接合である。また、シリサイド層２１と、第２のソース領域２８ｂ及び第２のボディコンタクト領域３２ｂとの間は、例えば、オーミック接合である。
ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２の側に設けられる。ドレイン電極１４は、ドレイン領域２２に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる少なくとも一つの材料を含む。
層間絶縁層２０は、ソース電極１２と炭化珪素層１０との間に設けられる。層間絶縁層２０は、例えば、酸化シリコンである。
層間絶縁層２０は第１のバッファ領域２０ｘ（絶縁層）、第２のバッファ領域２０ｙを有する。第１のバッファ領域２０ｘは、ショットキー部１２ｘと第１のコンタクト部１２ｙの間に設けられる。第２のバッファ領域２０ｙは、ショットキー部１２ｘと第２のコンタクト部１２ｚとの間に設けられる。
図４は、実施形態の半導体装置の一部の拡大模式断面図である。図４は、第１のバッファ領域２０ｘを含む断面図である。
第１のバッファ領域２０ｘは、ショットキー部１２ｘ側の第１の側面Ｓ１と、第１のコンタクト部１２ｙ側の第２の側面Ｓ２を有する。第１の側面Ｓ１及び第２の側面Ｓ２は、バリアメタル層１２ａに接する。第１のバッファ領域２０ｘは、第１の面Ｐ１に接する。
第１の側面Ｓ１と第１の面Ｐ１との間の角度は第１の角度θ１である。第２の側面Ｓ２と第１の面Ｐ１との間の角度は第２の角度θ２である。第１の角度θ１は、第２の角度θ２よりも小さい。
第１のバッファ領域２０ｘは、左右非対称な形状を有する。第１のバッファ領域２０ｘの第１の側面Ｓ１はテーパ形状を有する。
第１の角度θ１は、例えば、７０度以下である。第２の角度θ２は、例えば、８０度以上である。
第１のバッファ領域２０ｘのショットキー部１２ｘ側の端部は、第１のボディ領域２６ａの上にある。
第１のバッファ領域２０ｘと同様に、第２のバッファ領域２０ｙは、ショットキー部１２ｘ側の第１の側面と、第２のコンタクト部１２ｚ側の第２の側面を有する。第１の側面及び第２の側面は、バリアメタル層１２ａに接する。第２のバッファ領域２０ｙは、第１の面Ｐ１に接する。
第２のバッファ領域２０ｙの第１の側面と第１の面Ｐ１との間の角度は第１の角度である。第２の側面と第１の面Ｐ１との間の角度は第２の角度である。第１の角度は、第２の角度よりも小さい。
第２のバッファ領域２０ｙは、左右非対称な形状を有する。第２のバッファ領域２０ｙの第１の側面はテーパ形状を有する。
第２のバッファ領域２０ｙの第１の角度は、例えば、７０度以下である。第２の角度は、例えば８０度以上である。
第２のバッファ領域２０ｙのショットキー部１２ｘ側の端部は、第２のボディ領域２６ｂの上にある。
次に、実施形態の半導体装置の製造方法の一例について説明する。図５、図６、図７、図８、図９、図１０は、実施形態の半導体装置の製造途中の模式断面図である。
最初に、炭化珪素層１０を準備する。炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。
炭化珪素層１０は、ｎ＋型のドレイン領域２２とｎ－型のドリフト領域２４を有する。ドリフト領域２４は、例えば、ドレイン領域２２の上にエピタキシャル成長法により形成される。
次に、リソグラフィ法及びイオン注入法を用いて、炭化珪素層１０に、ｐ型の第１のボディ領域２６ａ、ｐ型の第２のボディ領域２６ｂ、ｐ型の第３のボディ領域２６ｃ、及び、ｐ型の第４のボディ領域２６ｄ、ｎ＋型の第１のソース領域２８ａ、ｎ＋型の第２のソース領域２８ｂ、ｎ＋型の第３のソース領域２８ｃ、ｎ＋型の第４のソース領域２８ｄ、ｐ＋型の第１のボディコンタクト領域３２ａ、ｐ＋型の第２のボディコンタクト領域３２ｂ、ｐ＋型の第３のボディコンタクト領域３２ｃ、及び、ｐ＋型の第４のボディコンタクト領域３２ｄを、形成する（図５）。
次に、公知のプロセス技術により、炭化珪素層１０の第１の面Ｐ１の上に、第１のゲート絶縁層１６ａ、第２のゲート絶縁層１６ｂ、第１のゲート電極１８ａ、第２のゲート電極１８ｂ、層間絶縁層２０を形成する（図６）。
次に、層間絶縁層２０の上に、第１のレジストマスク５１を形成する。次に、第１のレジストマスク５１をマスクに異方性ドライエッチングを行い、ｎ＋型の第１のソース領域２８ａ、ｎ＋型の第２のソース領域２８ｂ、ｎ＋型の第３のソース領域２８ｃ、ｎ＋型の第４のソース領域２８ｄ、ｐ＋型の第１のボディコンタクト領域３２ａ、ｐ＋型の第２のボディコンタクト領域３２ｂ、ｐ＋型の第３のボディコンタクト領域３２ｃ、及び、ｐ＋型の第４のボディコンタクト領域３２ｄが露出するように、第１の開口部を形成する（図７）。異方性ドライエッチングは、例えば、反応性イオンエッチングである。
次に、第１のレジストマスク５１を剥離する。次に、層間絶縁層２０の第１の開口部に露出する第１のソース領域２８ａ、第２のソース領域２８ｂ、第３のソース領域２８ｃ、第４のソース領域２８ｄ、第１のボディコンタクト領域３２ａ、第２のボディコンタクト領域３２ｂ、第３のボディコンタクト領域３２ｃ、及び、第４のボディコンタクト領域３２ｄの上にシリサイド層２１を形成する（図８）。シリサイド層２１は、例えば、金属膜の堆積、熱処理によるシリサイド化、及び、未反応の金属膜の剥離により形成する。
次に、層間絶縁層２０及びシリサイド層２１の上に、第２のレジストマスク５２を形成する。次に、第２のレジストマスク５２をマスクにウェットエッチングを行い、ドリフト領域２４が露出するように、第２の開口部を形成する（図９）。この時、第１のバッファ領域２０ｘ及び第２のバッファ領域２０ｙが形成される。
第２の開口部をウェットエッチングで開口することにより、第１のバッファ領域２０ｘ及び第２のバッファ領域２０ｙの側面がテーパ形状になる。なお、ウェットエッチングにかえて、例えば、等方性のドライエッチングを行うことも可能である。
次に、第２のレジストマスク５２を剥離する。次に、層間絶縁層２０の開口部に露出するドリフト領域２４、シリサイド層２１、及び、層間絶縁層２０の上に、例えば、スパッタリング法によりバリアメタル層１２ａを形成する（図１０）。
その後、バリアメタル層１２ａの上に、スパッタリング法によりメインメタル層１２ｂを形成する。
その後、公知のプロセス技術により、炭化珪素層１０の第２の面Ｐ２の側にドレイン電極１４を形成する。
上記製造方法により、図１に示すＭＯＳＦＥＴ１００が製造される。
次に、実施形態のＭＯＳＦＥＴ１００の作用及び効果について説明する。
図１１は、実施形態の半導体装置の等価回路図である。ソース電極１２とドレイン電極１４との間に、第１のゲート電極１８ａ及び第２のゲート電極１８ｂとを有するトランジスタに並列にｐｎダイオードとＳＢＤとが内蔵ダイオードとして接続される。第１のボディ領域２６ａ、第２のボディ領域２６ｂ、第３のボディ領域２６ｃ、及び、第４のボディ領域２６ｄがｐｎ接合ダイオードのアノードであり、ドリフト領域２４がｐｎ接合ダイオードのカソードである。また、ソース電極１２がＳＢＤのアノードであり、ドリフト領域２４がＳＢＤのカソードとなる。
以下、ＳＢＤを内蔵するＭＯＳＦＥＴにおいて、ゲート電極を有するトランジスタが配置される領域をトランジスタ領域、ＳＢＤが配置される領域をショットキー領域とする。
例えば、ＭＯＳＦＥＴ１００が、誘導性負荷に接続されたスイッチング素子として用いられる場合を考える。ＭＯＳＦＥＴ１００のオフ時に、誘導性負荷に起因する負荷電流により、ソース電極１２がドレイン電極１４に対し正となる電圧が印加される場合がある。この場合、内蔵ダイオードに順方向の電流が流れる。この状態は、逆導通状態とも称される。
ＳＢＤに順方向電流が流れ始める順方向電圧（Ｖｆ）は、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）よりも低い。したがって、最初に、ＳＢＤに順方向電流が流れる。
ＳＢＤの順方向電圧（Ｖｆ）は、例えば、１．０Ｖである。ｐｎ接合ダイオードの順方向電圧（Ｖｆ）は、例えば、２．５Ｖである。
ＳＢＤはユニポーラ動作をする。このため、順方向電流が流れても、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長することはない。
図１２は、比較形態の半導体装置の模式断面図である。図１２は、比較形態のＭＯＳＦＥＴ９００の模式断面図である。図１の断面に対応する断面である。
比較形態のＭＯＳＦＥＴ９００は、第１のバッファ領域２０ｘ及び第２のバッファ領域２０ｙが、左右対称な矩形形状を有する点、ショットキー部１２ｘが、第１のボディ領域２６ａ及び第２のボディ領域２６ｂに接しない点で実施形態のＭＯＳＦＥＴ１００と異なる。
内蔵ダイオードとしてｐｎ接合ダイオードを用いる場合に比べ、内蔵ダイオードとしてＳＢＤを用いる場合、ダイオード部での局所的な発熱量が大きくなる。ＳＢＤは、ｐｎ接合ダイオードに比較して、電圧に対して傾きの緩い順方向電流特性を有する。このため、ＳＢＤは、ｐｎ接合ダイオードに比較して、所望の電流を流すための電圧が高くなり、電流と電圧の積で定まる発熱量が大きくなる。
ＭＯＳＦＥ１００やＭＯＳＦＥＴ９００は、トランジスタ領域とショットキー領域とを繰り返し配置する構造を備える。このような構造において内蔵ダイオードとしてｐｎ接合ダイオードを用いる場合、チップ面内に広く均一に分布するｐ型のボディ領域を通って順方向電流が流れる。一方、内蔵ダイオードとしてＳＢＤを用いる場合、ソース電極がドリフト領域に接するショットキー領域のみに電流が集中する。このため、ＳＢＤは、ｐｎ接合ダイオードに比較して、所望の電流を流すための発熱量が大きくなる。
特に、ＭＯＳＦＥ１００のオン電流を増やすために、トランジスタ領域のショットキー領域に対する割合を大きくすると、ショットキー領域の電流密度が上がる。このため、ショットキー領域の発熱量が更に大きくなる。
例えば、ＭＯＳＦＥＴ９００のショットキー領域が発熱すると、ソース電極１２のショットキー部１２ｘの熱膨張が生じる。ショットキー部１２ｘが熱膨張を繰り返すことにより、例えば、バリアメタル層１２ａにクラックが生じるおそれがある。
バリアメタル層１２ａにクラックが生じるとドリフト領域２４に、メインメタル層１２ｂを構成する金属、例えば、アルミニウムが拡散する。アルミニウムの拡散により、例えば、ＳＢＤの特性ばらつきを引き起こす。ＳＢＤのリーク電流の増大や、順方向電流の変動が生ずるおそれがある。よって、ＭＯＳＦＥＴ９００の信頼性が低下するおそれがある。
特に、ＭＯＳＦＥＴ９００のように、第１のバッファ領域２０ｘが矩形の場合、第１のバッファ領域２０ｘと第１の面Ｐ１とが接する角部に応力が集中し、バリアメタル層１２ａにクラックが生じやすい。
また、ソース電極１２のショットキー部１２ｘの熱膨張が生じると、第１のバッファ領域２０ｘが、第２の方向に圧縮され、第１のコンタクト部１２ｙに応力が印加される。この応力により、第１のコンタクト部１２ｙのバリアメタル層１２ａとシリサイド層２１との膜剥がれが生ずるおそれがある。
シリサイド層２１の内部や表面には、シリサイド層２１の形成時に生じた余剰の炭素が含有される。このため、シリサイド層２１とバリアメタル層１２ａとの密着性は必ずしも高くない。
バリアメタル層１２ａとシリサイド層２１との膜剥がれが生ずると第１のコンタクト部１２ｙのコンタクト抵抗が増大する。したがって、ＭＯＳＦＥＴ９００のオン抵抗が増大する。よって、ＭＯＳＦＥＴ９００の信頼性が低下するおそれがある。
特に、ＭＯＳＦＥＴ９００のように、第１のバッファ領域２０ｘが矩形の場合、第１のバッファ領域２０ｘの第２の方向の圧縮量が大きくなる。このため、第１のコンタクト部１２ｙに印加される応力が大きくなる。したがって、バリアメタル層１２ａとシリサイド層２１との膜剥がれが生じやすくなる。
実施形態のＭＯＳＦＥＴ１００では、第１のバッファ領域２０ｘのショットキー部１２ｘ側の第１の側面Ｓ１がテーバ形状を有する。したがって、ショットキー部１２ｘの熱膨張が生じた場合の、第１のバッファ領域２０ｘと第１の面Ｐ１とが接する角部の応力が低減する。したがって、バリアメタル層１２ａにクラックが生じにくい。
また、第１の側面Ｓ１がテーバ形状を有することにより、ショットキー部１２ｘの熱膨張が生じた場合の、第１のバッファ領域２０ｘの第２の方向の圧縮量が小さくなる。したがって、バリアメタル層１２ａとシリサイド層２１との膜剥がれが生じにくくなる。
よって、ＭＯＳＦＥＴ１００の特性変動が抑制され、ＭＯＳＦＥＴ１００の信頼性が向上する。
更に、ＭＯＳＦＥＴ１００では、ショットキー部１２ｘの第１の面Ｐ１側の角部は、第１のボディ領域２６ａ及び第２のボディ領域２６ｂに接する。したがって、仮に、バリアメタル層１２ａにクラックが生じ、メインメタル層１２ｂを構成する金属が炭化珪素層１０に拡散したとてしても、ｐ型領域である第１のボディ領域２６ａ及び第２のボディ領域２６ｂの中に拡散された金属はとどまる。よって、ＳＢＤの特性ばらつきが生じにくい。
第１のバッファ領域２０ｘのショットキー部１２ｘ側の第１の側面Ｓ１と第１の面Ｐ１との間の第１の角度θ１は、７０度以下であることが好ましく、６０度以下であることがより好ましく、５０度以下であることが更に好ましい。上記範囲にあることで、バリアメタル層１２ａのクラックや、バリアメタル層１２ａとシリサイド層２１との膜剥がれが一層抑制される。
同様に、第２のバッファ領域２０ｙの第１の側面と第１の面Ｐ１との間の第１の角度は、７０度以下であることが好ましく、６０度以下であることがより好ましく、５０度以下であることが更に好ましい。
第１のバッファ領域２０ｘの第１のコンタクト部１２ｙ側の第２の側面Ｓ２の第２の角度θ２は、８０度以上であることが好ましく、８５度以上であることがより好ましい。上記範囲にあることで、第１のコンタクト部１２ｙの形成に要する面積が小さくなり、ＭＯＳＦＥＴ１００のチップサイズの縮小が可能となる。
同様に、第２のバッファ領域２０ｙの第２のコンタクト部１２ｚ側の第２の側面の第２の角度は、８０度以上であることが好ましく、８５度以上であることがより好ましい。上記範囲にあることで、第２のコンタクト部１２ｚの形成に要する面積が小さくなり、ＭＯＳＦＥＴ１００のチップサイズの縮小が可能となる。
以上、実施形態によれば、特性変動が抑制され、信頼性の向上したＭＯＳＦＥＴが実現される。
実施形態では、ＳｉＣの結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、炭化珪素層１０の表面に（０００１）面以外の面を適用することも可能である。
実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
実施形態では、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ型不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１２ａ バリアメタル層（第１の層）
１２ｂ メインメタル層（第２の層）
１２ｘ ショットキー部（第１の部分）
１２ｙ 第１のコンタクト部（第２の部分）
１４ ドレイン電極（第２の電極）
１６ａ 第１のゲート絶縁層
１６ｂ 第２のゲート絶縁層
１８ａ 第１のゲート電極
１８ｂ 第２のゲート電極
２０ｘ 第１のバッファ領域（絶縁層）
２１ シリサイド層
２４ ドリフト領域（第１の炭化珪素領域）
２６ａ 第１のボディ領域（第２の炭化珪素領域）
２６ｂ 第２のボディ領域（第３の炭化珪素領域）
２８ａ 第１のソース領域（第４の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面
Ｓ１ 第１の側面
Ｓ２ 第２の側面
θ１ 第１の角度
θ２ 第２の角度

Claims (3)

  1. 第１の面と前記第１の面に対向する第２の面とを有する炭化珪素層と、
    前記炭化珪素層の中の第１導電型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられた第２導電型の第２の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられた第２導電型の第３の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に設けられた第１導電型の第４の炭化珪素領域と、
    前記炭化珪素層の前記第１の面の側に設けられた第１のゲート電極と、
    前記炭化珪素層の前記第１の面の側に設けられた第２のゲート電極と、
    前記第１のゲート電極と前記第２の炭化珪素領域との間に設けられた第１のゲート絶縁層と、
    前記第２のゲート電極と前記第３の炭化珪素領域との間に設けられた第２のゲート絶縁層と、
    前記第４の炭化珪素領域の上に設けられたシリサイド層と、
    前記炭化珪素層の前記第１の面の側に設けられ、前記第１のゲート電極と前記第２のゲート電極との間に位置する第１の部分と、前記第１の部分と前記第１のゲート電極との間に位置する第２の部分を有し、前記第１の部分が前記第２の炭化珪素領域と前記第３の炭化珪素領域との間の前記第１の炭化珪素領域に接し、前記第２の部分が前記シリサイド層に接する第１の電極と、
    前記炭化珪素層の前記第２の面の側に設けられた第２の電極と、
    前記第１の部分と前記第２の部分の間に設けられ、前記第１の部分の側の第１の側面と、前記第２の部分の側の第２の側面とを有し、前記第１の側面と前記第１の面との間の第１の角度が、前記第２の側面の前記第１の面との間の第２の角度よりも小さい絶縁層と、
    を備え、
    前記第１の部分が前記第２の炭化珪素領域に接し、
    前記第１の部分と前記第１の炭化珪素領域が接する部分の前記第１のゲート電極から前記第２のゲート電極に向かう方向の幅は、前記第２の部分と前記シリサイド層が接する部分の前記方向の幅よりも大きく、
    前記第１の電極は、第１の層と第２の層を有し、前記第１の層は前記炭化珪素層と前記第２の層との間に位置し、前記第１の層はチタンを含み、前記第２の層はアルミニウムを含む、半導体装置。
  2. 前記第１の角度は７０度以下である請求項１記載の半導体装置。
  3. 前記絶縁層は酸化シリコンを含む請求項１又は請求項２記載の半導体装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000021140A1 (fr) 1998-10-08 2000-04-13 Mitsubishi Denki Kabushiki Kaisha Dispositif a semiconducteur, son procede de fabrication et circuit protecteur de dispositif a semiconducteur
WO2007013367A1 (ja) 2005-07-25 2007-02-01 Matsushita Electric Industrial Co., Ltd. 半導体素子及び電気機器
JP2015056543A (ja) 2013-09-12 2015-03-23 住友電気工業株式会社 炭化珪素半導体装置
JP2017216297A (ja) 2016-05-30 2017-12-07 株式会社東芝 半導体装置
WO2018037701A1 (ja) 2016-08-25 2018-03-01 三菱電機株式会社 半導体装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57137631A (en) 1981-02-20 1982-08-25 Honda Motor Co Ltd Electronically controlled excess fuel correction accelerating device for single point injection internal combustion engine
JP4197400B2 (ja) 2001-03-29 2008-12-17 三菱電機株式会社 炭化珪素半導体からなる半導体装置
US7928470B2 (en) 2005-11-25 2011-04-19 Denso Corporation Semiconductor device having super junction MOS transistor and method for manufacturing the same
JP5098300B2 (ja) 2005-11-25 2012-12-12 株式会社デンソー 半導体装置およびその製造方法
JP5533104B2 (ja) 2010-03-23 2014-06-25 日産自動車株式会社 半導体装置
JP2014132600A (ja) 2011-04-12 2014-07-17 Renesas Electronics Corp 半導体装置
JP5728339B2 (ja) * 2011-09-08 2015-06-03 株式会社東芝 半導体装置および半導体装置の製造方法
JP5815882B2 (ja) 2012-09-06 2015-11-17 三菱電機株式会社 半導体装置
JP6143490B2 (ja) 2013-02-19 2017-06-07 ローム株式会社 半導体装置およびその製造方法
JP6104743B2 (ja) 2013-07-18 2017-03-29 株式会社豊田中央研究所 ショットキーダイオードを内蔵するｆｅｔ
JP6202944B2 (ja) * 2013-08-28 2017-09-27 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP6021032B2 (ja) 2014-05-28 2016-11-02 パナソニックＩｐマネジメント株式会社 半導体素子およびその製造方法
WO2016042621A1 (ja) 2014-09-17 2016-03-24 株式会社日立製作所 半導体装置、インバータモジュール、インバータ、鉄道車両、および半導体装置の製造方法
US9577073B2 (en) 2014-12-11 2017-02-21 Infineon Technologies Ag Method of forming a silicon-carbide device with a shielded gate
JP2016174030A (ja) * 2015-03-16 2016-09-29 株式会社東芝 半導体装置
WO2016170706A1 (ja) 2015-04-22 2016-10-27 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP6478862B2 (ja) * 2015-07-29 2019-03-06 株式会社東芝 半導体装置
US9691759B2 (en) 2015-10-01 2017-06-27 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device including semiconductor substrate, silicon carbide semiconductor layer, unit cells, source, and gate
JP2017112161A (ja) 2015-12-15 2017-06-22 三菱電機株式会社 半導体装置
JP2017168561A (ja) * 2016-03-15 2017-09-21 富士電機株式会社 半導体装置及びその製造方法
US9825025B2 (en) * 2016-03-16 2017-11-21 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP6666224B2 (ja) * 2016-09-21 2020-03-13 株式会社東芝 半導体装置
JP6799515B2 (ja) 2017-09-20 2020-12-16 株式会社東芝 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000021140A1 (fr) 1998-10-08 2000-04-13 Mitsubishi Denki Kabushiki Kaisha Dispositif a semiconducteur, son procede de fabrication et circuit protecteur de dispositif a semiconducteur
WO2007013367A1 (ja) 2005-07-25 2007-02-01 Matsushita Electric Industrial Co., Ltd. 半導体素子及び電気機器
JP2015056543A (ja) 2013-09-12 2015-03-23 住友電気工業株式会社 炭化珪素半導体装置
JP2017216297A (ja) 2016-05-30 2017-12-07 株式会社東芝 半導体装置
WO2018037701A1 (ja) 2016-08-25 2018-03-01 三菱電機株式会社 半導体装置

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