WO2016042621A1 - 半導体装置、インバータモジュール、インバータ、鉄道車両、および半導体装置の製造方法 - Google Patents

半導体装置、インバータモジュール、インバータ、鉄道車両、および半導体装置の製造方法 Download PDF

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悠佳 清水
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株式会社日立製作所
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a semiconductor device, an inverter module, an inverter, a railway vehicle, and a method for manufacturing a semiconductor device, and more particularly to a structure of a power device using silicon carbide.
  • SiC silicon carbide
  • the element resistance can be reduced by thinning the drift layer holding the breakdown voltage to about 1/10 and increasing the impurity concentration by about 100 times. Theoretically, it can be reduced by 3 digits or more. Further, since the band gap is about three times larger than that of Si, high-temperature operation is possible, and the SiC semiconductor element is expected to have performance exceeding that of the Si semiconductor element.
  • trench-type MOSFETs Metal-Oxide-Semiconductor-Field-Effect-Transistors
  • Patent Document 1 Japanese Patent Laid-Open No. 2007-299970 describes that a transistor having a trench gate structure and a Schottky barrier diode are mixedly mounted on the same substrate.
  • Patent Document 2 Japanese Patent Laid-Open No. 2011-222681 describes that a trench MOSFET and a junction diode are mixedly mounted on the same SiC substrate.
  • a trench MOSFET having a built-in diode and a junction diode not including a P-type semiconductor layer are mixedly mounted on a SiC substrate, and embedded in an epitaxial layer on the SiC substrate. A P-type layer is formed.
  • the buried P-type layer is formed on the upper surface of the first epitaxial layer on the SiC substrate, and then the second epitaxial layer is formed on the first epitaxial layer.
  • a trench MOSFET having a built-in diode and a junction diode not including a P-type semiconductor layer are formed on the second epitaxial layer.
  • FIG. 2 is a plan layout showing the semiconductor device according to the first embodiment of the present invention
  • FIG. 2 is a cross-sectional view taken along line AA in FIG.
  • FIG. 3 is a cross-sectional view taken along line BB in FIG.
  • FIG. 2 is a cross-sectional view taken along the line CC of FIG.
  • 7 is a plan layout showing a method for manufacturing the semiconductor device following FIG. 6.
  • FIG. 8 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 7; FIG.
  • FIG. 9 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 8.
  • FIG. 10 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 9;
  • FIG. 11 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 10;
  • FIG. 12 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 11;
  • FIG. 13 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 12;
  • 14 is a plan layout illustrating a method for manufacturing the semiconductor device following FIG. 13.
  • FIG. 14 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 13;
  • FIG. 14 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG.
  • FIG. 14 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 13;
  • FIG. 15 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 14;
  • FIG. 19 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 18;
  • FIG. 20 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 19;
  • FIG. 21 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 20;
  • It is a circuit diagram of the power converter device of Embodiment 2 of this invention. It is the schematic which shows the structure of the electric vehicle of Embodiment 3 of this invention. It is a circuit diagram which shows the boost converter of Embodiment 3 of this invention. It is a circuit diagram which shows the converter and inverter in a rail vehicle which are Embodiment 4 of this invention. It is sectional drawing which shows the semiconductor device which is a comparative example.
  • ⁇ ” and + ⁇ indicate the relative concentrations of impurities of N-type or P-type conductivity.
  • N-type impurities “N ⁇ ”, “N”, “ The impurity concentration increases in the order of “N + ”.
  • FIG. 1 is a plan layout showing a part of a semiconductor chip which is a semiconductor device of the present embodiment.
  • FIG. 2 is a cross-sectional view taken along line AA in FIG. 3 is a cross-sectional view taken along line BB in FIG. 4 is a cross-sectional view taken along the line CC of FIG.
  • FIG. 5 is a cross-sectional view of a peripheral portion of a semiconductor chip that is the semiconductor device of the present embodiment.
  • the semiconductor chip of the present embodiment includes a semiconductor substrate (see FIG. 2) made of silicon carbide (SiC) and an epitaxial layer formed thereon, that is, a drift layer (see FIG. 2).
  • a semiconductor substrate made of silicon carbide (SiC)
  • an epitaxial layer formed thereon that is, a drift layer (see FIG. 2).
  • a trench gate type MOSFET is formed in the vicinity of the upper surface of the epitaxial layer, and a diode composed of a PN junction built in the MOSFET and a junction diode that operates by spreading of the depletion layer are formed in the epitaxial layer. ing.
  • the upper surface of the epitaxial layer is mainly shown, and illustration of a silicide layer, an interlayer insulating film, a contact plug, a pad, and the like on the epitaxial layer is omitted.
  • the structure shown in FIG. 1 is various semiconductor layers formed on the upper surface of the epitaxial layer, except for the gate insulating film 8, the gate electrode 9, and the buried P-type layer BP. Further, in FIG. 1, the shape of the buried P-type layer BP formed in the epitaxial layer having the laminated structure is indicated by a broken line.
  • the silicon carbide substrate may be simply referred to as a SiC substrate.
  • the SiC substrate and the epitaxial layer formed thereon may be collectively referred to as a substrate.
  • the trench gate type MOSFET may be simply referred to as a trench type MOSFET.
  • the diode built in the trench MOSFET may be referred to as a built-in diode or a body diode.
  • a plurality of grooves 7 extending in the Y-axis direction are arranged side by side in the X-axis direction orthogonal to the Y-axis direction.
  • the Y-axis direction and the X-axis direction are directions along the main surface of the SiC substrate.
  • a pattern including a plurality of grooves 7 arranged in the X-axis direction is further provided with the P + -type contact layer 6 interposed therebetween in the Y-axis direction. That is, a pattern including a plurality of grooves 7 arranged in the X-axis direction is provided on both sides of the P + -type contact layer 6 in the Y-axis direction.
  • the plurality of grooves 7 extending in the Y-axis direction are arranged in an array in the X-axis direction and the Y-axis direction on the upper surface of the epitaxial layer.
  • a plurality of P + -type contact layers 6 are arranged side by side in the Y-axis direction between adjacent grooves 7 in the X-axis direction.
  • Each of the plurality of P + -type contact layers 6 between adjacent grooves 7 in the X-axis direction has a rectangular shape in plan view and is separated from each other.
  • a P + -type contact layer 6 extending in the X-axis direction is disposed between the adjacent grooves 7 in the Y-axis direction.
  • the P + -type contact layer 6 extending in the X-axis direction is a semiconductor layer that supplies the same potential as the source electrode, that is, the source potential, to the buried P-type layer BP provided therebelow. Further, the groove 7 and the P + type contact layer 6 are separated from each other.
  • an N + type source layer 5 is formed in a region other than the region where the trench 7 and the P + type contact layer 6 are formed. Therefore, each of trench 7 and P + -type contact layer 6 is surrounded by N + -type source layer 5 in plan view. That is, the N + type source layer 5 is interposed between the trench 7 and the P + type contact layer 6 on the upper surface of the epitaxial layer.
  • a buried P-type layer BP is formed below the upper surface of the epitaxial layer, the trench 7, the P + -type contact layer 6, and the N + -type source layer 5.
  • the embedded P-type layer BP is formed so as to surround each groove 7 while being spaced apart from the groove 7 in plan view.
  • the buried P-type layer BP is disposed so as to overlap with each P + -type contact layer 6 in plan view. Therefore, the buried P-type layer BP is formed immediately below the region between the adjacent grooves 7 in each of the X-axis direction and the Y-axis direction.
  • the buried P-type layer BP extends in the Y-axis direction between the adjacent grooves 7 in the Y-axis direction and in the X-axis direction between the adjacent grooves 7 in the Y-axis direction. It has a layout that is integrated with the pattern.
  • FIG. 2 is a cross-sectional view of the structure shown in FIG. 1 along the X-axis direction, and is a cross-sectional view of the semiconductor chip in a region including the groove 7 and not including the P + -type contact layer 6 (see FIG. 1).
  • the semiconductor chip that is the semiconductor device of the present embodiment includes SiC substrate 1, epitaxial layer 2 formed on SiC substrate 1, epitaxial layer 3 formed on epitaxial layer 2, and have.
  • the SiC substrate 1 is specifically a 4H—SiC substrate, and N-type impurities are introduced into the SiC substrate 1 at a relatively high concentration.
  • the N-type impurity is, for example, nitrogen (N), and the concentration of the N-type impurity is, for example, 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the boundary between the epitaxial layer 2 and the epitaxial layer 3 is indicated by a broken line.
  • the epitaxial layers 2 and 3 together constitute a drift layer.
  • the epitaxial layer on SiC substrate 1 has a laminated structure as described above.
  • the film thickness of the epitaxial layer 2 is, for example, 30 ⁇ m, and the epitaxial layer 2 is an N-type semiconductor layer.
  • the N-type impurity introduced into the epitaxial layer 2 is, for example, nitrogen (N), and the concentration of this N-type impurity is, for example, 3 ⁇ 10 15 cm ⁇ 3 .
  • the film thickness of the epitaxial layer 3 is 1.5 ⁇ m, for example, and the epitaxial layer 3 is an N-type semiconductor layer.
  • the N-type impurity introduced into the epitaxial layer 3 is, for example, nitrogen (N), and the concentration of this N-type impurity is, for example, 1 ⁇ 10 16 cm ⁇ 3 . In other words, the concentration of the N-type impurity is in a higher relationship in the order of the epitaxial layer 2, the epitaxial layer 3, and the SiC substrate 1.
  • a plurality of buried P-type layers BP are arranged side by side in the X-axis direction below the epitaxial layer 3 and on the upper surface of the epitaxial layer 2.
  • the buried P-type layer BP is a P-type semiconductor layer, and the P-type impurity introduced into the buried P-type layer BP is, for example, aluminum (Al).
  • the concentration of this P-type impurity is, for example, 1 ⁇ 10 19 cm ⁇ 3 .
  • An interval between adjacent buried P-type layers BP in the X-axis direction is, for example, 2 ⁇ m.
  • the buried P-type layer BP is formed near the upper surface of the epitaxial layer 2 and does not reach the SiC substrate 1.
  • a plurality of grooves 7 are formed on the upper surface of the epitaxial layer 3 along the X-axis direction.
  • the groove 7 is formed immediately above the region between the buried P-type layers BP adjacent in the X-axis direction, and does not reach the upper surface of the epitaxial layer 2.
  • the trench 7 is an opening for embedding the gate electrode 9, and the gate electrode 9 is formed inside each trench 7 via the gate insulating film 8 from the epitaxial layer 3 side.
  • the gate insulating film 8 is made of, for example, a silicon oxide (SiO 2 ) film and has a film thickness of, for example, 50 nm.
  • the gate electrode 9 is made of, for example, a polysilicon (Si) film, and phosphorus (P) is introduced.
  • the depth of the groove 7 from the uppermost surface of the epitaxial layer 3 is, for example, 1 ⁇ m
  • the width of the groove 7 in the X-axis direction is, for example, 1 ⁇ m.
  • N + type source layer 5 is formed on the upper surface of the epitaxial layer 3 between the grooves 7 adjacent in the X-axis direction.
  • the N-type impurity introduced into the N + -type source layer 5 that is an N-type semiconductor layer is, for example, nitrogen (N), and the concentration of this N-type impurity is, for example, 1 ⁇ 10 20 cm ⁇ 3 .
  • the formation depth of the N + type source layer 5 from the uppermost surface of the epitaxial layer 3 is, for example, 0.3 ⁇ m.
  • Two P-type body layers 4 in contact with the grooves 7 are formed side by side in the X-axis direction in the epitaxial layer 3 between the grooves 7 adjacent to each other in the X-axis direction and below the N + -type source layer 5.
  • the P-type body layer is formed in contact with the gate insulating film 8 in the groove 7, and the two P-type body layers 4 are separated from each other between the adjacent grooves 7.
  • the P-type body layers 4 facing each other between the adjacent grooves 7 are formed side by side so as to sandwich the epitaxial layer 3 in the region immediately below the N + -type source layer 5 in the direction along the upper surface of the epitaxial layer 3.
  • the P-type body layers 4 facing each other as described above are in contact with either one of the opposing side walls of the adjacent grooves 7 and the lower surface of the source layer. In this way, the two P-type body layers 4 are separated from each other between the adjacent grooves 7 because the conduction path of the junction diode JD described later is between these two P-type body layers 4. This is because it is formed.
  • the P-type impurity introduced into the P-type body layer 4 is, for example, aluminum (Al).
  • the concentration of this P-type impurity is, for example, 5 ⁇ 10 17 cm ⁇ 3 .
  • the formation depth of the P-type body layer 4 from the uppermost surface of the epitaxial layer 3 is, for example, 0.7 ⁇ m. That is, the P-type body layer 4 is formed deeper than the N + -type source layer 5, and the groove 7 is formed deeper than the P-type body layer 4.
  • An interlayer insulating film 10 having an opening 11 is formed on the epitaxial layer 3 and the gate electrode 9.
  • the interlayer insulating film 10 is made of, for example, a silicon oxide film, and the upper surface of the N + -type source layer 5 is exposed from the interlayer insulating film 10 at the bottom of the opening 11 penetrating the interlayer insulating film 10. That is, the opening 11 is provided immediately above the region between the adjacent grooves 7 in the X-axis direction.
  • a metal film 12 is formed on the interlayer insulating film 10, and the metal film 12 fills the opening 11.
  • a silicide layer is formed between the metal film 12 embedded in the opening 11 and the upper surface of the N + type source layer 5.
  • the metal film 12 in the opening 11 has a role as a contact plug, and the metal film 12 whose upper surface is exposed on the interlayer insulating film 10 has a role as a pad.
  • the metal film 12 is made of, for example, aluminum (Al).
  • a drain electrode 13 is formed under the SiC substrate 1 so as to be in contact with the bottom surface of the SiC substrate 1 via a silicide layer (not shown).
  • the drain electrode 13 has a structure in which, for example, a titanium (Ti) film, a nickel (Ni) film, and a gold (Au) film are sequentially stacked from the bottom surface side of the SiC substrate 1.
  • a drain layer may be formed on the bottom surface of SiC substrate 1 by implanting an N-type impurity (for example, nitrogen (N)).
  • the gate insulating film 8, the N + -type source layer 5, the P-type body layer 4, the epitaxial layers 2 and 3, and the SiC substrate 1 constitute a trench type MOSFET Q1. That is, the N + type source layer 5 constitutes the source of the trench type MOSFET Q1.
  • the P-type body layer 4 is a layer in which the channel of the trench MOSFET Q1 is formed.
  • the epitaxial layers 2 and 3 made of an N-type semiconductor and the SiC substrate 1 constitute the drain of the trench MOSFET Q1.
  • the current between the source and the drain of the trench MOSFET Q1 flows from the drain electrode 13 side in the order of the SiC substrate 1, the epitaxial layers 2 and 3, and passes through the channel formed in the P-type body layer 4 to form the N + type. It flows to the source layer 5 and then flows to the metal film 13. That is, the drain current of the trench MOSFET Q1 mainly flows in the vertical direction.
  • the trench 7, the gate insulating film 8 and the gate electrode 9 are not formed immediately above the buried P-type layer BP, and the buried P-type layer BP and the trench 7 are separated in plan view. Therefore, the buried P-type layer BP is not formed immediately below the P-type body layer 4 near the interface between the P-type body layer 4 and the gate insulating film 8, that is, the region serving as the channel of the trench MOSFET Q1. This is for preventing the buried P-type layer BP from blocking the path of the current flowing through the trench MOSFET Q1 and improving the crystallinity of the semiconductor layer constituting the channel region of the trench MOSFET Q1.
  • the buried P-type layer BP is not formed more than the epitaxial layer 3 immediately above the buried P-type layer BP having a high P-type impurity concentration.
  • the epitaxial layer 3 immediately above the epitaxial layer 2 in the region, that is, the region having a low impurity concentration, has better crystallinity. Therefore, in order to prevent the crystallinity of the channel region of the trench MOSFET Q1 from deteriorating, the channel 7 of the trench MOSFET Q1 and the buried P-type layer BP are prevented from overlapping with each other in the plan view. Are separated from each other.
  • FIG. 3 is a cross-sectional view along the X-axis direction, and is a cross-sectional view of the semiconductor chip in a region including the groove 7 and including the P + -type contact layer 6.
  • the structure shown in FIG. 3 differs from the structure shown in FIG. 2 only in that a P + -type contact layer 6 is formed on the upper surface of the epitaxial layer 3.
  • the P + -type contact layer 6 is disposed between the N + -type source layers 5 on the upper surface of the epitaxial layer 3 between adjacent grooves 7 in the X-axis direction.
  • the P-type impurity introduced into the P + -type contact layer 6 is, for example, aluminum (Al).
  • the concentration of this P-type impurity is, for example, 1 ⁇ 10 20 cm ⁇ 3 .
  • the formation depth of the P + -type contact layer 6 from the upper surface of the epitaxial layer 3 is, for example, 0.3 ⁇ m. That is, the concentration of the P-type impurity is higher in the order of the P-type body layer 4, the buried P-type layer BP, and the P + -type contact layer 6.
  • a P + -type contact layer 6 shown in FIG. 3 is a semiconductor layer formed to keep the source electrode and the P-type body layer 4 at the same potential, and an ohmic contact is formed between the metal film 12 and the P-type body layer 4. Has a role to connect to. For this reason, the P + -type contact layer 6 is formed in contact with the P-type body layer 4. That is, the source potential is applied to the P-type body layer 4. At the bottom of the opening 11 of the interlayer insulating film 10, the upper surface of the P + -type contact layer 6 is exposed, but the N + -type source layer 5 on both sides of the P + -type contact layer 6 is not exposed. As shown in FIGS.
  • the width of the P + -type contact layer 6 in the X-axis direction is smaller than the width of the buried P-type layer BP in the same direction. Since the P-type body layer 4 in contact with the specific side wall of the groove 7 has a larger width in the X-axis direction than the N + -type source layer 5 in contact with the side wall, the upper surface of the P-type body layer 4 has the N + type It is in contact with the lower surface of the P + -type contact layer 6 next to the source layer 5.
  • FIG. 4 is a cross-sectional view along the Y-axis direction, and a cross-sectional view of the semiconductor chip in a region including the trenches 7 adjacent in the Y-axis direction and the P + -type contact layer 6 and the P-type connection layer 4a therebetween. It is.
  • the structure shown in FIG. 4 is similar to the structure shown in FIG. 3 except that the groove 7, the gate insulating film 8 and the gate electrode 9 extend along the cross section, and P between the adjacent grooves 7 is the same. 2 is different from the structure shown in FIG. 2 in that the mold body layer 4 is not divided and the P-type connection layer 4a is formed.
  • a P + type contact layer 6 is disposed between N + type source layers 5.
  • This configuration is the same as the configuration shown in FIG.
  • a P-type body layer 4 is formed in contact with the P + -type contact layer 6 in the epitaxial layer 3 immediately below the P + -type contact layer 6.
  • the P-type body layer 4 is formed from one side to the other of the side walls of the gate insulating film 8 opposed in the Y-axis direction.
  • a P-type connection layer 4 a is formed immediately below the P-type body layer 4 in contact with the P-type body layer 4.
  • the P-type connection layer 4a reaches the bottom surface of the epitaxial layer 3 and is in contact with the upper surface of the buried P-type layer BP.
  • the buried P-type layer BP (see FIGS. 1 to 4) is applied to the source electrode of the trench MOSFET Q1 (see FIG. 2) via the P + -type contact layer 6 and the P-type connection layer 4a shown in FIG. Potential, that is, the same potential as that of the N + type source layer 5 is applied.
  • the P-type impurity introduced into the P-type connection layer 4a is, for example, aluminum (Al).
  • the concentration of this P-type impurity is, for example, 1 ⁇ 10 18 cm ⁇ 3 .
  • the formation depth of the P-type connection layer 4a from the uppermost surface of the epitaxial layer 3 is, for example, 1.5 ⁇ m.
  • the trench MOSFET Q1 shown in FIG. 2 has a built-in diode. That is, the trench MOSFET Q1 has a plurality of built-in diodes constituted by PN junctions, that is, body diodes. One of the plurality of built-in diodes is configured by a PN junction between the P-type body layer 4 and the N-type epitaxial layer 3 therebelow. The other one of the plurality of built-in diodes is constituted by a PN junction between the buried P-type layer BP and the N-type epitaxial layer 2 therebelow.
  • the current flowing in the forward direction of the built-in diode flows from the source electrode side, that is, the P-type body layer 4 to the drain electrode 13 side through the epitaxial layers 3 and 2 and the SiC substrate 1 in order. Further, the current flowing in the forward direction of the other built-in diodes flows from the source electrode side, that is, the buried P-type layer BP, to the drain electrode 13 side through the epitaxial layer 2 and the SiC substrate 1 in order. That is, the metal film 12 on the source side of the trench MOSFET Q1 is an anode electrode of the built-in diode, and the drain electrode 13 of the trench MOSFET Q1 is a cathode electrode of the built-in diode. Therefore, the built-in diode is connected in antiparallel to the source / drain of the trench MOSFET Q1.
  • junction diode JD is formed between the plurality of grooves 7 shown in FIG.
  • the junction diode JD is a semiconductor element that is composed of the N + type source layer 5, the epitaxial layers 3 and 2, and the SiC substrate 1 and that exhibits a rectifying effect.
  • the junction diode JD has at least an N + type source layer 5 and an epitaxial layer 3 in contact with the lower surface of the N + type source layer 5. The current flowing in the forward direction in the junction diode JD flows from the N + type source layer 5 to the epitaxial layers 3 and 2 and the SiC substrate 1 side in order.
  • the metal film 12 on the source side of the trench MOSFET Q1 is an anode electrode of the junction diode JD
  • the drain electrode 13 of the trench MOSFET Q1 is a cathode electrode of the junction diode JD.
  • the junction diode JD is connected in antiparallel to the source / drain of the trench MOSFET Q1. That is, the built-in diode and the junction diode JD of the trench MOSFET Q1 are connected in parallel to each other.
  • the anode of the junction diode JD and the anode of the built-in diode are connected to the source of the trench MOSFET Q1
  • the cathode of the junction diode JD and the cathode of the built-in diode are connected to the drain of the trench MOSFET Q1. That is, the direction of the current flowing between the drain and source of the trench MOSFET Q1 and the direction of the current flowing in the forward direction in the junction diode JD are opposite. Further, the direction of the current flowing between the drain and source of the trench MOSFET Q1 is opposite to the direction of the current when the current flows in the forward direction in the built-in diode 131.
  • junction diode JD The operation of the junction diode JD will be described below.
  • the depletion that has spread into the P-type body layer 4 and the epitaxial layer 3 from the two P-type body layers 4 facing each other between adjacent grooves 7 The layers begin to recede and the left and right depletion layers do not overlap at a predetermined voltage, and a current path is formed between the two P-type body layers 4.
  • the voltage at this time is the rising voltage of the junction diode JD. Thereby, a current flows in the forward direction in the junction diode JD.
  • the electric field increases near the lower end of the P-type body layer 4.
  • the current path is interrupted by the depletion layer extending from the two P-type body layers 4 due to the electric field effect, and current is prevented from flowing in the reverse direction in the junction diode JD.
  • the junction diode JD can be called a field effect diode having a rectifying action.
  • the junction diode JD does not include a P-type semiconductor layer, unlike a diode configured by a normal PN junction, even when energized, few carriers, that is, holes hardly flow.
  • the junction diode JD does not operate as a rectifying element without the P-type body layer 4. Therefore, the junction diode JD can be considered as an element including the P-type body layer 4.
  • the semiconductor chip which is the semiconductor device of the present embodiment is a high breakdown voltage semiconductor device in which the trench MOSFET Q1, the built-in diode of the trench MOSFET Q1, and the junction diode JD are mixedly mounted.
  • the left side of FIG. 5 shows the active region 1A
  • the right side shows the termination region 1B. That is, in the structure shown in FIG. 5, the left side of the drawing is close to the center of the semiconductor chip, and the right side of the drawing is close to the peripheral portion of the semiconductor chip.
  • the structure described with reference to FIGS. 1 to 4 is formed in the active region 1A
  • the termination region 1B is an annular region surrounding the periphery of the semiconductor chip.
  • a structure for relaxing the surface electric field of the semiconductor chip is provided in the termination region of the semiconductor chip.
  • the epitaxial layer 3 is partially removed to form the groove 15, and the bottom surface of the groove 15 reaches the upper surface of the epitaxial layer 2.
  • the surface of the trench 15 is covered with the interlayer insulating film 10.
  • the metal film 12 is not formed immediately above the groove 15.
  • the buried P-type layer BP immediately below the epitaxial layer 3 in the vicinity of the termination region 1B extends to the bottom of the groove 15, the buried P-type layer BP is formed on a part of the bottom surface of the groove 15. ing. Further, a P-type body layer 4 is formed on the side wall of the groove 15, and the P-type body layer 4 is different from the P-type body layer 4 in the active region 1 ⁇ / b> A from the upper surface of the epitaxial layer 3 to the side wall of the groove 15. Along the lower surface of the epitaxial layer 3.
  • a P-type impurity concentration lower than that of the P-type body layer 4, the buried P-type layer BP, and the P + -type contact layer 6 is formed on the bottom surface of the groove 15, that is, the upper surface of the epitaxial layer 2 in the termination region 1 B.
  • a semiconductor layer 16 is formed.
  • the formation depth from the upper surface of the epitaxial layer 2 is deeper in the P-type semiconductor layer 16 than in the buried P-type layer BP, and the P-type semiconductor layer 16 does not reach the upper surface of the SiC substrate 1.
  • the P-type semiconductor layer 16 having a relatively low impurity concentration is in contact with the buried P-type layer BP having a higher impurity concentration at the bottom of the trench 15. Further, the P-type semiconductor layer 16 does not reach the end of the semiconductor chip in the X-axis direction.
  • the groove 15 does not extend to the end of the semiconductor chip, and the epitaxial layer 3 is formed at the end of the semiconductor chip.
  • the groove 15 is formed in the termination region 1B of the semiconductor chip, and the semiconductor layer is formed on the inner surface of the groove 15 so that the impurity concentration gradually decreases toward the periphery of the semiconductor chip.
  • the surface electric field of the semiconductor chip can be relaxed. Thereby, the breakdown voltage of the semiconductor device can be improved.
  • the buried P-type layer BP is used as part of a configuration in which the impurity concentration is gradually reduced toward the periphery of the semiconductor chip.
  • a trench MOSFET When a trench MOSFET is formed on a SiC substrate as a high breakdown voltage semiconductor device, a small number of carriers (holes) are injected from within a P-type layer constituting a PN junction by conduction of a built-in diode of the trench MOSFET, and the SiC substrate. Since the defects in the semiconductor layer extend to the epitaxial layer on the SiC substrate, there is a problem that the on-resistance of the trench MOSFET increases. In other words, when a current flows through the built-in diode of the trench MOSFET, stacking faults are expanded, thereby increasing the resistance of the SiC substrate and the epitaxial layer, thereby increasing the on-voltage. In order to prevent this problem from occurring, it is necessary to prevent a current from flowing through the PN junction of the built-in diode.
  • a Schottky barrier diode As one countermeasure against the above problem, it is conceivable to mount a Schottky barrier diode together with a trench MOSFET on a SiC substrate. If a current flows through a Schottky barrier diode whose forward voltage is lower than that of the built-in diode, the built-in diode is not turned on, so that the expansion of defects can be prevented.
  • This Schottky barrier diode is configured by Schottky connection between the upper surface of the epitaxial layer on the SiC substrate and the metal wiring on the epitaxial layer.
  • the higher the breakdown voltage of the element the smaller the current flowing through the Schottky barrier diode with respect to a predetermined voltage. For this reason, in a semiconductor device with a particularly high breakdown voltage, since the current flows more easily in the built-in diode of the trench type MOSFET than in the Schottky barrier diode, it is impossible to prevent the above-described defect from expanding. That is, in the configuration in which the Schottky barrier diode is mounted together with the trench MOSFET, it is difficult to make the semiconductor device have a high breakdown voltage.
  • junction diode which is an element having a lower resistance than the built-in diode of the trench MOSFET, is mixedly mounted on the SiC substrate together with the trench MOSFET. If a current flows through the junction diode, the built-in diode does not conduct, so that the expansion of defects can be prevented. This is because, as described above, the current path of the junction diode JD does not include the P-type semiconductor layer, and few carriers (holes) flow even when conducting.
  • FIG. 26 is a cross-sectional view of a semiconductor device as a comparative example.
  • FIG. 26 shows a structure at a location corresponding to the cross section shown in FIG.
  • a semiconductor chip which is a semiconductor device of a comparative example has a SiC substrate 1 and an epitaxial layer 2a formed thereon. That is, there is only one epitaxial layer formed on SiC substrate 1.
  • trench type MOSFET Q1, interlayer insulating film 10 and metal film 12 are formed as in the semiconductor device of the present embodiment shown in FIG.
  • a drain electrode 13 is formed in contact with the bottom surface of SiC substrate 1.
  • junction diode JD is formed between two P-type body layers 4 formed between adjacent grooves 7 in plan view. That is, the junction diode JD is composed of the N + type source layer 5, the epitaxial layer 2a, and the SiC substrate 1.
  • the junction diode JD conducts when the depletion layers extending from the P-type body layers 4 on both sides are reduced and separated from each other during forward bias. Also, the junction diode JD does not conduct at the time of reverse bias because the depletion layers extending from the P-type body layers 4 on both sides are in contact with each other and the current path is cut off.
  • a semiconductor element that exhibits a rectifying effect by such an operation is called a junction diode or a field effect diode.
  • the junction diode JD can be disposed between the adjacent gate electrodes 9 together with the channel layer of the trench MOSFET. For this reason, compared with the case where the Schottky barrier diode is formed as described above, in the configuration in which the junction diode JD is formed as shown in FIG. 26, it is possible to prevent the degree of integration of the trench MOSFET from being lowered.
  • the electric field in the epitaxial layer 2a which is a drift layer, is increased, and the depletion layer extending from the P-type body layer 4 is reduced.
  • the withstand voltage of cannot be maintained. That is, when the electric field is increased, the barrier due to the depletion layer is weakened, and it is difficult to increase the breakdown voltage of the semiconductor chip.
  • the gate insulating film is likely to be broken because the electric field in the epitaxial layer on the SiC substrate is increased. Since the SiC substrate and the epitaxial layer thereon are made of silicon carbide (SiC), it is difficult to break even in a high electric field state, but the gate insulating film deposited on the epitaxial layer is made of, for example, a silicon oxide film, Easily destroyed. In particular, since the electric field concentrates at the bottom of the groove in which the gate electrode is embedded, the gate insulating film at the bottom of the groove is easily broken by a high electric field.
  • a buried P-type layer BP is formed in a laminated film composed of epitaxial layers 2 and 3.
  • the buried P-type layer BP is a semiconductor layer to which the same potential as the metal film 12 and the N + -type source layer 5 that are the source electrodes of the trench MOSFET Q1 is applied. Therefore, even if a high voltage is applied to the drain electrode 13 of the trench MOSFET Q1, the potential of the buried P-type layer BP is 0 V like the source electrode. Therefore, the presence of the buried P-type layer BP causes the epitaxial layer 2 and 3 can be relaxed. In particular, it is possible to prevent the electric field from increasing in the semiconductor layer above the buried P-type layer BP, that is, in the epitaxial layer 3.
  • the breakdown voltage of the junction diode JD can be increased. Further, since the breakdown voltage of the junction diode JD can be maintained without reducing the interval between the P-type body layers 4 sandwiching the junction diode JD, it is possible to prevent the resistance of the junction diode JD from increasing. Therefore, the junction diode JD having a low resistance and a high breakdown voltage can be formed.
  • the performance of the semiconductor device can be improved.
  • the gate insulating film 8 at the bottom of the trench 7 can be prevented from being destroyed due to the high electric field. Accordingly, it is easy to increase the breakdown voltage of the semiconductor device, and the performance of the semiconductor device can be improved.
  • the integration degree of the trench MOSFET can be increased. That is, the miniaturization of the semiconductor chip is facilitated. Therefore, the performance of the semiconductor device can be improved.
  • a current is supplied to the built-in diode connected in parallel to the junction diode JD. Can be prevented from flowing. That is, when the junction diode JD is turned on instead of the built-in diode, it is possible to prevent a current from flowing through the PN connection of the built-in diode and to prevent the movement of fractional carriers (holes). Therefore, since it is possible to prevent an increase in stacking faults in the substrate including the epitaxial layers 2 and 3, an increase in on-resistance and an increase in on-voltage of the trench MOSFET Q1 can be prevented.
  • junction diode JD connected in reverse parallel to the trench MOSFET Q1 can be mounted on the same chip while preventing the integration degree of the trench MOSFET Q1 from decreasing, the performance of the semiconductor device can be improved.
  • FIGS. 6, FIG. 8 to FIG. 13 and FIG. 15 to FIG. 21 are cross-sectional views illustrating a method for manufacturing a semiconductor device of the present embodiment.
  • 7 and 14 are plan layouts for explaining the method of manufacturing the semiconductor device of the present embodiment.
  • a SiC substrate 1 which is a 4H—SiC substrate is prepared.
  • N-type impurities are introduced into SiC substrate 1 at a relatively high concentration.
  • the N-type impurity is, for example, nitrogen (N), and the concentration of the N-type impurity is, for example, 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the epitaxial layer 2 is formed on the SiC substrate 1 by a known epitaxial growth method.
  • the film thickness of the epitaxial layer 2 is, for example, 30 ⁇ m, and the epitaxial layer 2 is an N-type semiconductor layer.
  • the N-type impurity introduced into the epitaxial layer 2 is, for example, nitrogen (N), and the concentration of this N-type impurity is, for example, 3 ⁇ 10 15 cm ⁇ 3 .
  • a buried P-type layer BP is formed by implanting a P-type impurity (for example, aluminum (Al)) into the upper surface of the epitaxial layer 2 using a photolithography technique and an ion implantation method.
  • a P-type impurity for example, aluminum (Al)
  • the embedded P-type layer BP is a pattern extending in the Y-axis direction, and has a layout in which a plurality of patterns arranged in the X-axis direction and a pattern extending in the X-axis direction are integrated. .
  • the concentration of the P-type impurity is, for example, 1 ⁇ 10 19 cm ⁇ 3 .
  • An interval between adjacent buried P-type layers BP in the X-axis direction is, for example, 2 ⁇ m.
  • the buried P-type layer BP is formed near the upper surface of the epitaxial layer 2 and does not reach the SiC substrate 1.
  • FIG. 8 is a cross-sectional view at a position corresponding to the line AA in FIG.
  • an epitaxial layer 3 is formed on the epitaxial layer 2 by a known epitaxial growth method.
  • the film thickness of the epitaxial layer 3 is 1.5 ⁇ m, for example, and the epitaxial layer 3 is an N-type semiconductor layer.
  • the N-type impurity introduced into the epitaxial layer 3 is, for example, nitrogen (N), and the concentration of this N-type impurity is, for example, 1 ⁇ 10 16 cm ⁇ 3 .
  • N nitrogen
  • the boundary between the epitaxial layer 2 and the epitaxial layer 3 is indicated by a broken line.
  • a groove for relaxing the electric field of the semiconductor device is formed on the upper surface of the peripheral portion of the substrate including the SiC substrate 1 and the epitaxial layers 2 and 3 by using a photolithography technique and an etching technique.
  • the epitaxial layer 3 in the termination region 1B is removed and the groove 15 (see FIG. 13) is formed, so that the upper surface of the epitaxial layer 2 is exposed.
  • the buried P-type layer BP is exposed on the upper surface of the exposed epitaxial layer 2, that is, on the bottom surface of the groove 15.
  • FIG. 9 is a cross-sectional view at a position corresponding to line AA in FIG.
  • the P-type body layer 4 is a pattern extending in the Y-axis direction, and has a layout in which a plurality of patterns arranged in the X-axis direction and a pattern extending in the X-axis direction are integrated. .
  • a plurality of P-type body layers 4 are formed side by side in the X-axis direction.
  • the pattern (see FIG. 10) extending in the X-axis direction of the P-type body layer 4 is formed at a position overlapping with the pattern extending in the X-axis direction of the embedded P-type layer BP in plan view.
  • the pattern extending in the Y-axis direction of the P-type body layer 4 shown in FIG. 9 is formed immediately above the region between the embedded P-type layers BP adjacent in the X-axis direction. That is, the P-type body layers 4 adjacent in the X-axis direction are separated from each other immediately above the buried P-type layer BP.
  • the concentration of the P-type impurity in the P-type body layer 4 is, for example, 5 ⁇ 10 17 cm ⁇ 3 .
  • the formation depth of the P-type body layer 4 from the upper surface of the epitaxial layer 3 is, for example, 0.7 ⁇ m.
  • the plurality of P-type body layers 4 are formed so as to be spaced apart from each other in a region between adjacent P-type body layers 4 in a current path of a junction diode JD (see FIG. 11) described later. This is because.
  • a P-type connection layer 4a is formed by implanting a P-type impurity (for example, aluminum (Al)) into the upper surface of the epitaxial layer 3 by using a photolithography technique and an ion implantation method.
  • a P-type impurity for example, aluminum (Al)
  • Al aluminum
  • the P-type connection layer 4a is formed in contact with the P-type body layer 4 and is in contact with the upper surface of the buried P-type layer BP.
  • the concentration of the P-type impurity in the P-type connection layer 4a is, for example, 1 ⁇ 10 18 cm ⁇ 3 .
  • the formation depth of the P-type connection layer 4a from the upper surface of the epitaxial layer 3 is, for example, 1.5 ⁇ m.
  • N + type source layer 5 is formed by implanting an N type impurity (for example, nitrogen (N)) into the upper surface of epitaxial layer 3 using a photolithography technique and an ion implantation method.
  • N type impurity for example, nitrogen (N)
  • Form. 11 is a cross-sectional view at a position corresponding to the line AA in FIG.
  • the concentration of the N-type impurity in the N + -type source layer 5 is, for example, 1 ⁇ 10 20 cm ⁇ 3 .
  • the formation depth of the N + type source layer 5 from the upper surface of the epitaxial layer 3 is, for example, 0.3 ⁇ m.
  • the N + -type source layer 5 is directly above the pattern extending in the X-axis direction of the buried P-type layer BP There is a region that is not formed.
  • the junction diode JD that includes a P-type body layer 4 is formed.
  • the junction diode JD is an element that obtains a rectifying effect by utilizing the movement of the depletion layer extending from the P-type body layer 4, and its specific operation is as described above with reference to FIG.
  • a plurality of P + -type contact layers are formed by implanting a P-type impurity (for example, aluminum (Al)) into the upper surface of the epitaxial layer 3 using a photolithography technique and an ion implantation method. 6 is formed. 12 is a cross-sectional view at a position corresponding to the line BB in FIG.
  • the concentration of the P-type impurity in the P + -type contact layer 6 is, for example, 1 ⁇ 10 20 cm ⁇ 3 .
  • the formation depth of the P + -type contact layer 6 from the upper surface of the epitaxial layer 3 is, for example, 0.3 ⁇ m.
  • the P + -type contact layer 6 is formed so as to be sandwiched between the N + -type source layer 5 immediately above the buried P-type layer BP.
  • a plurality of P + -type contact layers 6 are arranged side by side in the Y-axis direction immediately above the buried P-type layer BP extending in the Y-axis direction, and the other P + -type contact layers 6 are It extends in the X-axis direction so as to overlap with the buried P-type layer BP extending in the X-axis direction in plan view.
  • the P + type contact layer 6 is formed so as to be in contact with the upper surface of the end portion of the P type body layer 4 in the X-axis direction.
  • the width of the P + -type contact layer 6 is smaller than the width of the buried P-type layer BP immediately below it.
  • the P + -type contact layer 6 is directly above the buried P-type layer BP so that the end of the buried P-type layer BP in the X-axis direction and the end of the N + -type source layer 5 overlap. Is forming.
  • the P + -type contact layer 6 is not formed at a position overlapping the line AA in FIG.
  • FIG. 13 a structure termination region for relaxing the surface electric field of the semiconductor chip is formed.
  • the active area 1A is shown on the left side of FIG. 13, and the termination area 1B is shown on the right side. That is, in the structure shown in FIG. 13, the left side of the figure is close to the center part of a semiconductor chip to be formed later, and the right side of the figure is close to the peripheral part of the semiconductor chip.
  • the structure described with reference to FIGS. 6 to 12 is the structure in the active region 1A.
  • the trench 15 formed by removing the epitaxial layer 3 at the peripheral edge of the active region 1A after the formation of the epitaxial layer 3 described with reference to FIG. 8 is subjected to P-type by the impurity implantation process described with reference to FIG. A part of the body layer 4 is formed. That is, unlike the P-type body layer 4 in the active region 1A, the P-type body layer 4 on the sidewall of the trench 15 is formed from the upper surface of the epitaxial layer 3 to the lower surface of the epitaxial layer 3 along the sidewall of the trench 15. ing. On the other hand, no impurities are introduced into the bottom surface of the groove 15 in the process described with reference to FIGS.
  • a P-type impurity for example, aluminum (Al)
  • Al aluminum
  • the P-type semiconductor layer 16 is formed by implanting at a low concentration.
  • the P-type semiconductor layer 16 formed on the bottom surface of the trench 15 has a P-type impurity concentration lower than that of the P-type body layer 4, the buried P-type layer BP, and the P + -type contact layer 6.
  • the formation depth from the upper surface of the epitaxial layer 2 is deeper in the P-type semiconductor layer 16 than in the buried P-type layer BP, and the P-type semiconductor layer 16 does not reach the upper surface of the SiC substrate 1.
  • the P-type semiconductor layer 16 having a relatively low impurity concentration is in contact with the buried P-type layer BP having a higher impurity concentration at the bottom of the trench 15. Further, the P-type semiconductor layer 16 does not reach the end of the semiconductor chip in the X-axis direction.
  • the groove 15 is formed in the termination region 1B of the semiconductor chip, and a plurality of semiconductor layers are formed on the inner surface of the groove 15 so that the impurity concentration gradually decreases toward the periphery of the semiconductor chip. By doing so, the surface electric field of the semiconductor chip can be relaxed. Thereby, the breakdown voltage of the semiconductor device can be improved.
  • the buried P-type layer BP adjacent to the P-type semiconductor layer 16 and having a higher P-type impurity concentration than the P-type semiconductor layer 16 is gradually increased toward the periphery of the semiconductor chip. It is used as part of the thinning configuration. Therefore, it is not necessary to newly provide a process for providing a semiconductor layer having a P-type impurity concentration higher than that of the P-type semiconductor layer 16 in the configuration in which the impurity concentration is gradually reduced toward the periphery of the semiconductor chip. For this reason, the electric field relaxation structure of the termination region 1B can be formed while preventing the manufacturing process of the semiconductor device from becoming complicated.
  • impurity implantation steps described with reference to FIGS. 9 to 13 may be performed in a suitable order.
  • the substrate including epitaxial layers 2 and 3 is activated by heat treatment at 1700 ° C. To do. Thereafter, the carbon layer is removed with an oxygen asher.
  • FIG. 15 is a cross-sectional view taken along line AA in FIG. 16 is a cross-sectional view taken along line BB in FIG. 17 is a cross-sectional view taken along the line CC of FIG.
  • the shape of the embedded P-type layer BP is indicated by a broken line.
  • each groove 7 is formed immediately above the region between the buried P-type layers BP adjacent in the X-axis direction, and does not reach the upper surface of the epitaxial layer 2.
  • Each groove 7 extends in the Y-axis direction, and a plurality of grooves 7 are arranged side by side in the X-axis direction. Further, a pattern including a plurality of grooves 7 arranged in the X-axis direction is provided on both sides of the P + -type contact layer 6 in the Y-axis direction (see FIG. 14).
  • the grooves 7 extending in the Y-axis direction are arranged in an array in the X-axis direction and the Y-axis direction on the upper surface of the epitaxial layer.
  • the groove 7 is formed so as to divide the P-type body layer 4. That is, the groove 7 is formed in the central portion in the X-axis direction of one P-type body layer 4, so that both end portions of the one P-type body layer 4 remain on both sides of the groove 7. Therefore, each P-type body layer 4 is in contact with the groove 7.
  • a P-type body layer 4 in contact with one of the two grooves 7 and a P-type body layer 4 in contact with the other groove 7. Are spaced apart from each other. That is, the P-type body layer 4 is formed on the side walls on both sides of one groove 7.
  • N + type source layer 5 is formed on the upper surface of the epitaxial layer 3 between two grooves 7 adjacent in the X-axis direction. Further, as shown in FIG. 16, on the upper surface of the epitaxial layer 3 between the two grooves 7 adjacent in the X-axis direction, the P + type contact layer 6 is formed, both ends of the P + -type contact layer 6 An N + type source layer 5 is formed on the upper surface of the epitaxial layer 3 between the trench 7 and the trench 7.
  • the groove 7 extends in the Y-axis direction.
  • a P + -type contact layer 6 is formed on the upper surface of the epitaxial layer 3 between adjacent grooves 7 in the Y-axis direction, and the epitaxial layer 3 between both ends of the P + -type contact layer 6 and the groove 7 is formed.
  • An N + type source layer 5 is formed on the upper surface.
  • the P-type body layer 4 between the two grooves 7 adjacent in the Y-axis direction is not divided, and is formed from one side to the other of the opposing side walls of the two grooves.
  • the P + -type contact layer 6 formed between the adjacent grooves 7 in the Y-axis direction and extending in the X-axis direction has a P-type body layer 4 and a P-type with respect to the buried P-type layer BP immediately below it. It is electrically connected via the connection layer 4a. This is because the same potential as that of the source electrode is applied to the P + -type contact layer 6 on the upper surface of the epitaxial layer 3 and the buried P-type layer BP.
  • a gate insulating film made of silicon oxide (SiO 2 ) is formed on the epitaxial layer 3 by using, for example, a CVD (Chemical Vapor Deposition) method.
  • the gate insulating film 8 is formed with a film thickness of 50 nm, for example.
  • the gate insulating film 8 is formed so as to cover the entire top surface of the epitaxial layer 3 including the inner side walls and the bottom surface of each of the plurality of trenches 7. At this time, the gate insulating film 8 does not completely fill the trenches 7.
  • the SiC substrate 1 is heat-treated in an oxynitride gas atmosphere. Thereby, nitrogen (N) is introduced into the gate insulating film 8.
  • FIGS. 19 to 21 used in the following description are cross-sectional views at positions corresponding to the line AA in FIG.
  • a polysilicon film 9a is formed on the epitaxial layer 3 and the gate insulating film 8 by using, for example, a CVD method.
  • the polysilicon film 9a is introduced with, for example, P (phosphorus) and is formed with a film thickness of, for example, 300 nm.
  • the polysilicon film 9a is formed so as to completely fill each of the plurality of grooves 7.
  • the upper surface of the polysilicon film 9 a is etched back to expose the upper surface of the gate insulating film 8, thereby forming the gate electrode 9 made of the polysilicon film 9 a in each groove 7. . That is, the plurality of gate electrodes 9 are separated between the adjacent grooves 7.
  • trench type MOSFET Q1 including gate insulating film 8, N + type source layer 5, P type body layer 4, epitaxial layers 2, 3 and SiC substrate 1 is formed.
  • the N + type source layer 5 constitutes the source of the trench MOSFET Q1
  • the P type body layer 4 is a layer in which the channel of the trench MOSFET Q1 is formed.
  • the epitaxial layers 2 and 3 made of an N-type semiconductor and the SiC substrate 1 constitute the drain of the trench MOSFET Q1.
  • a plurality of built-in diodes constituted by PN junctions of the trench MOSFET Q1 are also formed.
  • One of the plurality of built-in diodes is configured by a PN junction between the P-type body layer 4 and the N-type epitaxial layer 3 therebelow.
  • the other one of the plurality of built-in diodes is constituted by a PN junction between the buried P-type layer BP and the N-type epitaxial layer 2 therebelow.
  • junction diode JD and the built-in diode are connected in antiparallel to the source / drain of the trench MOSFET Q1. That is, the junction diode JD and the built-in diode are connected in parallel to each other.
  • an interlayer insulating film 10 is formed on the epitaxial layer 3, the gate insulating film 8, and the gate electrode 9 by using, for example, a CVD method.
  • the interlayer insulating film 10 is made of, for example, a silicon oxide film. Thereby, the upper surface of the gate electrode 9 is covered with the interlayer insulating film 10.
  • the opening 11 is formed by partially removing the interlayer insulating film 10 and the gate insulating film 8 by using a photolithography technique and an etching method.
  • the upper surface of the epitaxial layer 3 is exposed at the bottom of the opening 11 of the interlayer insulating film 10.
  • the upper surface of the N + -type source layer 5 is exposed at the bottom of the opening 11.
  • each of the sides of the N + -type source layer 5 of P + -type contact layer 6 and the P + -type contact layer 6 The upper surface of is exposed.
  • the front surface of the P + -type contact layer 6 is exposed at the bottom of the opening 11, but N on both sides of the P + -type contact layer 6 is exposed.
  • the upper surface of the + type source layer 5 is not exposed.
  • the opening 11 is a contact hole in which a contact plug for supplying a source voltage to the N + type source layer 5, the P + type contact layer 6 and the embedded P type layer BP is embedded.
  • the opening 11 is provided immediately above the buried P-type layer BP.
  • a silicide layer (not shown) is formed on the upper surface of the epitaxial layer 3 exposed at the bottom of the opening 11 using a known salicide technique.
  • a metal film 12 is formed on the interlayer insulating film 10 so as to fill the opening 11.
  • the metal film 12 is made of, for example, aluminum (Al), and is ohmically connected to the N + type source layer 5 and the P + type contact layer 6 at the bottom of the opening 11 through the silicide layer.
  • the metal film 12 is formed by sputtering, for example.
  • the metal film 12 is a source electrode of the trench MOSFET Q1.
  • the metal film 12 embedded in the opening 11 serves as a contact plug, and the metal film 12 whose upper surface is exposed on the interlayer insulating film 10 serves as a pad.
  • a drain region (not shown) is formed by implanting N-type impurities (for example, nitrogen (N)) into the bottom surface of the SiC substrate 1 by ion implantation.
  • N-type impurities for example, nitrogen (N)
  • a silicide layer (not shown) is formed on the bottom surface of SiC substrate 1 using a known salicide technique.
  • a titanium (Ti) film, a nickel (Ni) film, and a gold (Au) film are sequentially stacked on the bottom surface of the SiC substrate 1 through the silicide layer by using, for example, a sputtering method.
  • a drain electrode 13 made of a three-layered film is formed.
  • the semiconductor device of the present embodiment shown in FIG. 21 is completed.
  • the specific configuration of the semiconductor device formed by the above manufacturing process is as described above with reference to FIGS.
  • a plurality of semiconductor chips can be obtained by dicing the SiC substrate 1 that has undergone the above steps into pieces by dicing.
  • the semiconductor chip includes a trench MOSFET Q1, a junction diode JD connected in antiparallel to the trench MOSFET Q1, and a built-in diode connected in antiparallel to the trench MOSFET Q1.
  • a buried P-type layer BP is formed in a laminated film made up of epitaxial layers 2 and 3.
  • the buried P-type layer BP is a semiconductor layer to which the same potential as the metal film 12 and the N + -type source layer 5 that are the source electrodes of the trench MOSFET Q1 is applied. Therefore, even if a high voltage is applied to the drain electrode 13 of the trench MOSFET Q1, the potential of the buried P-type layer BP is 0 V like the source electrode. Therefore, the presence of the buried P-type layer BP causes the epitaxial layer 2 and The electric field generated in the interior of 3 can be relaxed.
  • the breakdown voltage of the junction diode JD can be increased. Further, since the breakdown voltage of the junction diode JD can be maintained without reducing the interval between the P-type body layers 4 sandwiching the junction diode JD, it is possible to prevent the resistance of the junction diode JD from increasing. Therefore, the junction diode JD having a low resistance and a high breakdown voltage can be formed.
  • the gate insulating film 8 at the bottom of the trench 7 can be prevented from being destroyed due to the high electric field.
  • the degree of integration of the trench MOSFET can be increased, so that the semiconductor chip can be easily miniaturized.
  • junction diode JD having a lower resistance and higher withstand voltage than the built-in diode of the trench MOSFET Q1
  • the junction diode JD having a low resistance and a high withstand voltage, it is possible to prevent an increase in on-voltage due to an increase in stacking faults and a decrease in the integration degree of the trench MOSFET. Can be improved.
  • the gate insulating film 8 can be prevented from being broken by a high electric field, the performance of the semiconductor device can be improved.
  • the semiconductor device can be prevented from malfunctioning, the reliability of the semiconductor device can be improved.
  • FIG. 1 A circuit diagram of a power conversion device (inverter) including the inverter module of the present embodiment is shown in FIG.
  • the inverter 140 is a three-phase motor driving inverter including an inverter module 150 and a control circuit 154.
  • the inverter module 150 is a device including a plurality of switching elements 151, a plurality of diodes 152, and a plurality of built-in diodes 131, and has a configuration within a range surrounded by a broken line in FIG.
  • control circuit 154 and the inverter module 150 are connected at nodes A1 and B1. Further, each single phase of the inverter module 150 and the load 153 are connected to each other at nodes C1, D1, and E1.
  • the diode 152 and the built-in diode 131 are connected in antiparallel to the switching element 151 between the power supply potential (Vcc) and the input potential of the load (for example, motor) 153. ing. That is, the anode of the diode 152 and the anode of the built-in diode 131 are connected to the source of the switching element 151, and the cathode of the diode 152 and the cathode of the built-in diode 131 are connected to the drain of the switching element 152.
  • the source of the switching element 151, the anode of the diode 152, and the anode of the built-in diode 131 are connected to the input potential of the load 153.
  • the drain of the switching element 151, the cathode of the diode 152, and the cathode of the built-in diode 131 are connected to the power source. Connected to potential.
  • the direction of the current flowing between the drain and source of the switching element 151, the direction of the current flowing in the forward direction in the diode 152, and the direction of the current that can flow in the forward direction in the built-in diode 131 are opposite.
  • the diode 152 and the built-in diode 131 are connected in antiparallel to the switching element 151 between the input potential of the load 153 and the ground potential (GND). That is, the source of the switching element 151, the anode of the diode 152 and the anode of the built-in diode 131 are connected to the ground potential, and the drain of the switching element 151, the cathode of the diode 152 and the cathode of the built-in diode 131 are input to the load 153. Connected to potential.
  • two switching elements 151, two diodes 152, and two built-in diodes 131 are provided for each single phase of the load 153. That is, six switching elements 151, six diodes 152, and six built-in diodes 131 are provided for all three phases of the load 153.
  • a control circuit 154 is connected to the gate electrode of each switching element 151, and the switching element 151 is controlled by the control circuit 154. Therefore, the load 153 can be driven by controlling the current flowing through the switching element 151 constituting the inverter module 150 by the control circuit 154.
  • the switching element 151 of the present embodiment, and the diode 152 and the built-in diode 131 connected in antiparallel to the switching element 151 are the same as the trench MOSFET Q1 described in the first embodiment with reference to FIG. Each corresponds to a junction diode JD and a built-in diode connected in parallel. That is, the switching element 151 of the present embodiment, the diode 152 and the built-in diode 131 connected in antiparallel to the switching element 151 are mixedly mounted on one semiconductor chip. Therefore, the built-in diode 131 shown in FIG. 22 is an element built in the switching element 152 connected in antiparallel thereto.
  • the built-in diode 131 is an element to which no current should flow from the viewpoint of preventing expansion of defects in the substrate of the semiconductor chip.
  • the diode 152 When the load 153 is a pure resistor that does not include an inductance, the diode 152 is unnecessary because there is no energy to circulate. However, when a circuit including an inductance such as a motor (electric motor) is connected to the load 153, there is a mode in which a load current flows in the opposite direction to the switching element 151 that is turned on. At this time, the switching element 151 alone does not have a function of allowing a load current flowing in the opposite direction to flow, and thus it is necessary to connect the diode 152 to the switching element 151 in antiparallel.
  • a circuit including an inductance such as a motor (electric motor)
  • the energy stored in the inductance must be released when the switching element 151 is turned off.
  • the switching element 151 alone cannot flow a reverse current for releasing the energy stored in the inductance. Therefore, a diode 152 is connected to the switching element 151 in the reverse direction in order to return the electric energy stored in the inductance. That is, the diode 152 has a function of flowing a reverse current to release the electrical energy stored in the inductance.
  • the inverter module 150 is configured by the switching element 151 and the diode 152, it is conceivable to connect the semiconductor chip provided with the diode 152 to the semiconductor chip provided with the switching element 151.
  • the semiconductor chip including the diode 152 since it is necessary to provide a semiconductor chip including the diode 152 in addition to the semiconductor chip including the switching element 151, there is a problem that the inverter module 150 and the inverter 140 are increased in size.
  • the semiconductor chip which is the semiconductor device shown in the first embodiment is used for the switching element 151 and the diode 152. That is, the switching element 151 shown in FIG. 22 and the diode 152 and the built-in diode 131 connected in antiparallel to the switching element 151 are provided in one semiconductor chip. Therefore, it is not necessary to connect another diode to the semiconductor chip including the switching element 151. Thereby, the power converter device including the inverter 140 including the inverter module 150 can be reduced in size. With this downsizing, power consumption of the inverter module 150 and the inverter 140 can be reduced.
  • the semiconductor device described in the first embodiment by forming a junction diode, current is prevented from flowing through the built-in diode, an increase in forward voltage (ON voltage) is suppressed, and the semiconductor device has low resistance and high breakdown voltage. It realizes special characteristics.
  • the diode 152 embedded in the semiconductor device together with the switching element 151 is prevented while preventing the PN junction of the built-in diode 131 of the MOSFET from conducting. Can be used. For this reason, in addition to the semiconductor chip on which the switching element 151 is mounted, an extra semiconductor chip including a diode element can be removed from the module, and the performance of the semiconductor chip on which the switching element 151 is mounted has a defect in the substrate. It can be prevented from being lowered by expansion.
  • the diode 152 that is, the junction diode JD shown in FIG. 2, can realize the characteristics of low resistance and high withstand voltage by forming the buried P-type layer BP electrically connected to the source electrode. It is.
  • the buried P-type layer BP electrically connected to the source electrode it is possible to prevent the gate insulating film 8 at the bottom of the trench 7 from being broken and to increase the breakdown voltage of the trench MOSFET Q1. . Therefore, the power consumption of the inverter module 150 and the inverter 140 on which the diode 152 is mounted can be reduced and the breakdown voltage can be improved.
  • the power consumption of the inverter module 150 can be reduced as described above, and the inverter module 150 can be downsized, heat generation of the inverter module 150 can be suppressed. Therefore, when a device for cooling the inverter module 150 is installed in the inverter 140, the scale of the cooling device can be reduced. Thereby, the inverter 140 can be reduced in size.
  • the power conversion device can be used for a three-phase motor system.
  • the load 153 shown in FIG. 22 is a three-phase motor.
  • the power conversion device including the semiconductor device shown in the first embodiment for the inverter 140 the three-phase motor system can be downsized. it can.
  • FIG. 23 is a schematic diagram showing the configuration of the electric vehicle in the present embodiment
  • FIG. 24 is a circuit diagram showing the boost converter in the present embodiment.
  • the electric vehicle includes a three-phase motor 162 that enables input / output of power to / from a drive shaft 161 to which drive wheels 160 are connected, an inverter 163 that drives the three-phase motor 162, and a battery 164.
  • a boost converter 165 is connected to a power line 167 to which the inverter 163 is connected and a power line 168 to which the battery 164 is connected.
  • a three-phase motor 162 is connected to the drive shaft 161
  • an inverter 163 is connected to the three-phase motor 162
  • a boost converter 165 is connected to the inverter 163 via the power line 167.
  • a battery 164 is connected to the boost converter 165 via a power line 168 having a relay 166.
  • inverter 163 is connected to boost converter 165 via a plurality of nodes, and is also connected to three-phase motor 162 via a plurality of nodes.
  • the three-phase motor 162 is a synchronous generator motor including a rotor embedded with permanent magnets and a stator wound with a three-phase coil.
  • the inverter 163 the inverter 140 (see FIG. 22) described in Embodiment 2 can be used.
  • the boost converter 165 has a configuration in which a reactor 170 and a smoothing capacitor 171 are connected to an inverter 169 via nodes, respectively.
  • the configuration of the inverter 169 is the same as that of the inverter 140 described in the second embodiment, and the configurations of the switching element 172, the diode 173, and the built-in diode 132 in the inverter 169 are also described with reference to FIG.
  • the configurations of the switching element 151, the diode 152, and the built-in diode 131 described above are the same.
  • the electronic control unit 174 includes a microprocessor, a storage device, and an input / output port, and receives a signal from a sensor that detects the rotor position of the three-phase motor 162, a charge / discharge value of the battery 164, and the like. Electronic control unit 174 outputs a signal for controlling inverter 163, boost converter 165, and relay 166.
  • the power conversion device described in the second embodiment can be used for the inverter 163 and the boost converter 165 which are power conversion devices.
  • the three-phase motor system shown in the second embodiment can be used for a three-phase motor system including the three-phase motor 162 and the inverter 163.
  • the electric vehicle has been described.
  • the three-phase motor system can be similarly applied to a hybrid vehicle that also uses an engine.
  • FIG. 25 is a circuit diagram showing a converter and an inverter provided in the railway vehicle of the second embodiment.
  • the railway vehicle 141 includes a pantograph PG, wheels WH, a transformer 180, a converter 181, a capacitor 182, an inverter 140, and a load (for example, an electric motor) 153.
  • the pantograph PG is in contact with the overhead line OW outside the railway vehicle 141, and the wheel WH is in contact with the track RT outside the railway vehicle 141.
  • a transformer 180 is connected between the pantograph PG and the wheel WH. Transformer 180 is connected to converter 181 via a node, and capacitor 182 and inverter 140 are connected to converter 181 in parallel via the node. A load 153 is connected to the inverter 140 via a node.
  • Electric power is supplied to the railway vehicle 141 from the overhead line OW (for example, 25 kV) via the panda graph PG.
  • the voltage is stepped down to 1.5 kV via a transformer 180 provided in the railway vehicle 141, and converted from AC to DC by a converter 181.
  • the inverter 140 converts the direct current into the alternating current through the capacitor 182 and is supplied with electric power from the inverter 140, thereby driving the three-phase motor (electric motor) as the load 153.
  • switching element 151 and diode 152 in converter 181 and the configuration of switching element 151 and diode 152 in inverter 140 are the same as the configuration of switching element 151 and diode 152 described in the second embodiment.
  • the control circuit 154 shown in the second embodiment is not shown.
  • the converter 181 can use the power conversion device shown in the second embodiment for a railway vehicle.
  • the three-phase motor system shown in the second embodiment can be used for the three-phase motor system including the load 153, the inverter 140, and the control circuit installed in the railway vehicle. As a result, it is possible to reduce the size, weight, and power of the railway vehicle.
  • a junction field effect transistor for example, a junction field effect transistor, a metal-oxide semiconductor junction field effect transistor, an insulated gate bipolar transistor, a pn diode, a Schottky diode, or a junction barrier Schottky diode is formed in the element region of a SiC semiconductor chip. It doesn't matter.
  • the present invention is effective when applied to a semiconductor device using silicon carbide, a method for manufacturing the semiconductor device, and an inverter module, an inverter, and a railway vehicle using the semiconductor device.

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Abstract

　ＳｉＣ基板１基板上に内蔵ダイオードを含むＭＯＳＦＥＴが形成された半導体装置において、内蔵ダイオードに電流が流れることを防ぎ、これによりオン電圧の増大を防ぐことが可能なＳｉＣ素子を提供する。その手段として、当該ＭＯＳＦＥＴと、Ｐ型半導体層を含まない接合ダイオードとを混載し、かつ、ＳｉＣ基板上のエピタキシャル層内に埋め込みＰ型層を形成することで、基板内の電界を緩和する。これにより、接合ダイオードの低抵抗化および高耐圧化を実現する。

Description

半導体装置、インバータモジュール、インバータ、鉄道車両、および半導体装置の製造方法
　本発明は半導体装置、インバータモジュール、インバータ、鉄道車両、および半導体装置の製造方法に関し、特に、炭化ケイ素を用いたパワーデバイスの構造に関する。
　半導体パワー素子には高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）パワー素子は理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１／１０に薄く、不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、Ｓｉに対してバンドギャップが約３倍大きいことから高温動作も可能であり、ＳｉＣ半導体素子は、Ｓｉ半導体素子を超える性能が期待されている。
　ＳｉＣの上記の利点に着目し、ＳｉＣ基板に設けるスイッチング素子として、トレンチ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、の研究開発が進められている。
　特許文献１（特開２００７－２９９９７０号公報）には、トレンチゲート構造のトランジスタとショットキーバリアダイオードとを、同一基板上に混載することが記載されている。
　特許文献２（特開２０１１－２２２６８１号公報）には、トレンチ型ＭＯＳＦＥＴと接合ダイオードとを同一のＳｉＣ基板上に混載することが記載されている。
特開２００７－２９９９７０号公報 特開２０１１－２２２６８１号公報
　ＳｉＣ基板にトレンチ型ＭＯＳＦＥＴを形成した場合、当該ＭＯＳＦＥＴに内蔵されたＰＮ接合からなるダイオードが導通すると、少数キャリアの注入により基板内の欠陥が拡張し、オン抵抗が増大する問題がある。この対策の１つとして、特許文献１のようにショットキーバリアダイオードを設けることが考えられるが、この場合、ＭＯＳＦＥＴの集積度が下がり、オン抵抗が増大する問題がある。また、他の対策の１つとして、ＭＯＳＦＥＴの内蔵ダイオードよりも低抵抗な接合ダイオードを基板上に設けることが考えられるが、この場合、ダイオードのオン電圧の低減と、ＭＯＳＦＥＴの高耐圧の維持とを両立することが困難である問題がある。
　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　代表的な実施の形態による半導体装置は、ＳｉＣ基板上に、内蔵ダイオードを有するトレンチ型ＭＯＳＦＥＴと、Ｐ型半導体層を含まない接合ダイオードとを混載し、かつ、ＳｉＣ基板上のエピタキシャル層内に埋め込みＰ型層を形成するものである。
　さらに、代表的な実施の形態による半導体装置の製造方法は、ＳｉＣ基板上の第１エピタキシャル層の上面に埋め込みＰ型層を形成した後、第１エピタキシャル層上に第２エピタキシャル層を形成し、第２エピタキシャル層上に、内蔵ダイオードを有するトレンチ型ＭＯＳＦＥＴと、Ｐ型半導体層を含まない接合ダイオードとを形成するものである。
　代表的な実施の形態によれば、ＳｉＣ素子の高耐圧化、低抵抗化、および集積度の向上を実現することができるため、半導体装置の性能を向上させることができる。
本発明の実施の形態１である半導体装置を示す平面レイアウトである。 図１のＡ－Ａ線における断面図である。 図１のＢ－Ｂ線における断面図である。 図１のＣ－Ｃ線における断面図である。 本発明の実施の形態１である半導体装置の周縁部を示す断面図である。 本発明の実施の形態１である半導体装置の製造方法を説明する断面図である。 図６に続く半導体装置の製造方法を示す平面レイアウトである。 図７に続く半導体装置の製造方法を示す断面図である。 図８に続く半導体装置の製造方法を示す断面図である。 図９に続く半導体装置の製造方法を示す断面図である。 図１０に続く半導体装置の製造方法を示す断面図である。 図１１に続く半導体装置の製造方法を示す断面図である。 図１２に続く半導体装置の製造方法を示す断面図である。 図１３に続く半導体装置の製造方法を示す平面レイアウトである。 図１３に続く半導体装置の製造方法を示す断面図である。 図１３に続く半導体装置の製造方法を示す断面図である。 図１３に続く半導体装置の製造方法を示す断面図である。 図１４に続く半導体装置の製造方法を示す断面図である。 図１８に続く半導体装置の製造方法を示す断面図である。 図１９に続く半導体装置の製造方法を示す断面図である。 図２０に続く半導体装置の製造方法を示す断面図である。 本発明の実施の形態２の電力変換装置の回路図である。 本発明の実施の形態３の電気自動車の構成を示す概略図である。 本発明の実施の形態３の昇圧コンバータを示す回路図である。 本発明の実施の形態４である鉄道車両におけるコンバータおよびインバータを示す回路図である。 比較例である半導体装置を示す断面図である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
　また、符号「－」および「＋」は、導電型がＮ型またはＰ型の不純物の相対的な濃度を表しており、例えばＮ型不純物の場合は、「Ｎ－」、「Ｎ」、「Ｎ＋」の順に不純物濃度が高くなる。
　（実施の形態１）
　以下では、本実施の形態の半導体装置である半導体チップの構造について、図１～図５を用いて説明する。図１は、本実施の形態の半導体装置である半導体チップの一部を示す平面レイアウトである。図２は、図１のＡ－Ａ線における断面図である。図３は、図１のＢ－Ｂ線における断面図である。図４は、図１のＣ－Ｃ線における断面図である。図５は、本実施の形態の半導体装置である半導体チップの周縁部の断面図である。
　図１に示すように、本実施の形態の半導体チップは、炭化ケイ素（ＳｉＣ）からなる半導体基板（図２参照）と、その上に形成されたエピタキシャル層、つまりドリフト層（図２参照）を有している。当該エピタキシャル層の上面近傍にはトレンチゲート型のＭＯＳＦＥＴが形成され、当該エピタキシャル層内には、当該ＭＯＳＦＥＴに内蔵されたＰＮ接合からなるダイオードと、空乏層の拡がりにより動作する接合ダイオードとが形成されている。
　なお、図１では、主にエピタキシャル層の上面を示しており、エピタキシャル層上のシリサイド層、層間絶縁膜、コンタクトプラグおよびパッドなどの図示を省略している。図１に示す構造は、ゲート絶縁膜８、ゲート電極９および埋め込みＰ型層ＢＰを除いて、他は全てエピタキシャル層の上面に形成された各種の半導体層である。また、図１では、積層構造を有するエピタキシャル層内に形成された埋め込みＰ型層ＢＰの形状を破線で示している。
　また、本願では、炭化ケイ素基板を単にＳｉＣ基板と呼ぶ場合がある。また、本願では、ＳｉＣ基板とその上に形成されたエピタキシャル層とをまとめて基板と呼ぶ場合がある。また、本願では、トレンチゲート型のＭＯＳＦＥＴを単にトレンチ型ＭＯＳＦＥＴと呼ぶ場合がある。また、本願では、トレンチ型ＭＯＳＦＥＴが内蔵するダイオードを、内蔵ダイオードまたはボディダイオードと呼ぶ場合がある。
　図１に示すように、Ｙ軸方向に延在する複数の溝７が、Ｙ軸方向に直交するＸ軸方向に複数並んで配置されている。なお、Ｙ軸方向およびＸ軸方向は、ＳｉＣ基板の主面に沿う方向である。また、Ｘ軸方向に並ぶ複数の溝７からなるパターンが、Ｙ軸方向において、Ｐ＋型コンタクト層６を挟んでさらに設けられている。つまり、Ｘ軸方向に並ぶ複数の溝７からなるパターンが、Ｙ軸方向において、Ｐ＋型コンタクト層６の両側に設けられている。このように、Ｙ軸方向に延在する溝７は、エピタキシャル層の上面においてＸ軸方向およびＹ軸方向にアレイ状に並んで複数配置されている。
　Ｘ軸方向において隣り合う溝７同士の間には、複数のＰ＋型コンタクト層６がＹ軸方向に並んで配置されている。Ｘ軸方向において隣り合う溝７同士の間の複数のＰ＋型コンタクト層６のそれぞれは、平面視において矩形の形状を有しており、互いに離間している。
　また、Ｙ軸方向において隣り合う溝７同士の間には、Ｘ軸方向に延在するＰ＋型コンタクト層６が配置されている。Ｘ軸方向に延在するＰ＋型コンタクト層６は、その下に設けられた埋め込みＰ型層ＢＰにソース電極と同じ電位、つまりソース電位を供給する半導体層である。また、溝７とＰ＋型コンタクト層６とは互いに離間している。
　また、図１に示すエピタキシャル層の上面において、溝７およびＰ＋型コンタクト層６が形成された領域以外の領域には、Ｎ＋型ソース層５が形成されている。したがって、溝７およびＰ＋型コンタクト層６のそれぞれは、平面視においてＮ＋型ソース層５により囲まれている。つまり、エピタキシャル層の上面において、溝７とＰ＋型コンタクト層６との間にはＮ＋型ソース層５が介在している。
　また、図１に破線で示すように、当該エピタキシャル層の上面、溝７、Ｐ＋型コンタクト層６およびＮ＋型ソース層５の下には、埋め込みＰ型層ＢＰが形成されている。埋め込みＰ型層ＢＰは、平面視において、各溝７の周囲を溝７から離間して囲むように形成されている。また、埋め込みＰ型層ＢＰは、各Ｐ＋型コンタクト層６と平面視において重なるように配置されている。したがって、埋め込みＰ型層ＢＰは、Ｘ軸方向およびＹ軸方向のそれぞれにおいて隣り合う溝７同士の間の領域の直下に形成されている。言い換えれば、埋め込みＰ型層ＢＰは、Ｙ軸方向において隣り合う溝７同士の間においてＸ軸方向に延在するパターンと、Ｘ軸方向において隣り合う溝７同士の間においてＹ軸方向に延在するパターンとが一体となったレイアウトを有している。
　次に、図２に示す構造について説明する。図２は、図１に示す構造のＸ軸方向に沿う断面図であって、溝７を含み、Ｐ＋型コンタクト層６（図１参照）を含まない領域における半導体チップの断面図である。図２に示すように、本実施の形態の半導体装置である半導体チップは、ＳｉＣ基板１と、ＳｉＣ基板１上に形成されたエピタキシャル層２と、エピタキシャル層２上に形成されたエピタキシャル層３とを有している。ＳｉＣ基板１は具体的には４Ｈ－ＳｉＣ基板であり、ＳｉＣ基板１にはＮ型の不純物が比較的高い濃度で導入されている。このＮ型不純物は例えば窒素（Ｎ）であり、このＮ型不純物の濃度は例えば、１×１０１８～１×１０２１ｃｍ－３である。
　図では、エピタキシャル層２とエピタキシャル層３との境界を破線で示している。エピタキシャル層２、３は共にドリフト層を構成している。本実施の形態では、上記のようにＳｉＣ基板１上のエピタキシャル層が積層構造を有している。
　また、エピタキシャル層２の膜厚は例えば３０μｍであり、エピタキシャル層２はＮ型の半導体層である。エピタキシャル層２に導入されたＮ型不純物は例えば窒素（Ｎ）であり、このＮ型不純物の濃度は例えば、３×１０１５ｃｍ－３である。エピタキシャル層３の膜厚は例えば１．５μｍであり、エピタキシャル層３はＮ型の半導体層である。エピタキシャル層３に導入されたＮ型不純物は例えば窒素（Ｎ）であり、このＮ型不純物の濃度は例えば、１×１０１６ｃｍ－３である。つまり、Ｎ型不純物の濃度は、エピタキシャル層２、エピタキシャル層３、およびＳｉＣ基板１の順に、より高くなる関係にある。
　エピタキシャル層３の下であって、エピタキシャル層２の上面には、複数の埋め込みＰ型層ＢＰがＸ軸方向に並んで配置されている。埋め込みＰ型層ＢＰはＰ型の半導体層であり、埋め込みＰ型層ＢＰに導入されたＰ型不純物は例えばアルミニウム（Ａｌ）である。このＰ型不純物の濃度は例えば、１×１０１９ｃｍ－３である。Ｘ軸方向において隣り合う埋め込みＰ型層ＢＰ同士の間隔は例えば２μｍである。埋め込みＰ型層ＢＰはエピタキシャル層２の上面近傍に形成されており、ＳｉＣ基板１には達していない。
　エピタキシャル層３の上面には、Ｘ軸方向に並んで複数の溝７が形成されている。溝７はＸ軸方向において隣り合う埋め込みＰ型層ＢＰ同士の間の領域の直上に形成されており、エピタキシャル層２の上面には達していない。溝７はゲート電極９を埋め込むための開口部であり、各溝７の内側には、エピタキシャル層３側からゲート絶縁膜８を介してゲート電極９が形成されている。ゲート絶縁膜８は例えば酸化シリコン（ＳｉＯ２）膜からなり、その膜厚は例えば５０ｎｍである。ゲート電極９は例えばポリシリコン（Ｓｉ）膜からなり、リン（Ｐ）が導入されている。溝７のエピタキシャル層３の最上面からの深さは例えば１μｍであり、溝７のＸ軸方向の幅は例えば１μｍである。
　Ｘ軸方向において隣り合う溝７同士の間のエピタキシャル層３の上面には、Ｎ＋型ソース層５が形成されている。Ｎ型の半導体層であるＮ＋型ソース層５に導入されたＮ型不純物は、例えば窒素（Ｎ）であり、このＮ型不純物の濃度は例えば、１×１０２０ｃｍ－３である。Ｎ＋型ソース層５のエピタキシャル層３の最上面からの形成深さは例えば０．３μｍである。
　Ｘ軸方向において隣り合う溝７同士の間のエピタキシャル層３内であって、Ｎ＋型ソース層５の下には、溝７と接する２つのＰ型ボディ層４がＸ軸方向に並んで形成されている。つまり、Ｐ型ボディ層は溝７内のゲート絶縁膜８に接して形成されており、隣り合う溝７同士の間において、２つのＰ型ボディ層４は互いに離間している。
　つまり、隣り合う溝７同士の間で対向するＰ型ボディ層４は、エピタキシャル層３の上面に沿う方向において、Ｎ＋型ソース層５の直下の領域のエピタキシャル層３を挟むように並んで形成されている。また、上記のように対向するＰ型ボディ層４は、隣り合う溝７同士の対向する側壁のいずれか一方および前記ソース層の下面に接している。このように、隣り合う溝７同士の間で２つのＰ型ボディ層４が離間しているのは、これらの２つのＰ型ボディ層４同士の間に、後述する接合ダイオードＪＤの電通経路が形成されているためである。
　Ｐ型ボディ層４に導入されたＰ型不純物は例えばアルミニウム（Ａｌ）である。このＰ型不純物の濃度は例えば、５×１０１７ｃｍ－３である。Ｐ型ボディ層４のエピタキシャル層３の最上面からの形成深さは例えば０．７μｍである。つまり、Ｐ型ボディ層４はＮ＋型ソース層５よりも深く形成されており、溝７はＰ型ボディ層４よりも深く形成されている。
　エピタキシャル層３およびゲート電極９の上には、開口部１１を有する層間絶縁膜１０が形成されている。層間絶縁膜１０は例えば酸化シリコン膜からなり、層間絶縁膜１０を貫通する開口部１１の底部において、Ｎ＋型ソース層５の上面が層間絶縁膜１０から露出している。つまり、開口部１１はＸ軸方向において隣り合う溝７同士の間の領域の直上に設けられている。
　層間絶縁膜１０上には金属膜１２が形成されており、金属膜１２は開口部１１内を埋め込んでいる。なお、図示は省略しているが、開口部１１内に埋め込まれた金属膜１２とＮ＋型ソース層５の上面との間にはシリサイド層が形成されている。開口部１１内の金属膜１２はコンタクトプラグとしての役割を有し、層間絶縁膜１０上において、上面を露出している金属膜１２はパッドとしての役割を有している。金属膜１２は例えばアルミニウム（Ａｌ）からなる。
　ＳｉＣ基板１の底面にシリサイド層（図示しない）を介して接するように、ＳｉＣ基板１の下にはドレイン電極１３が形成されている。ドレイン電極１３は、ＳｉＣ基板１の底面側から順に、例えばチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜、および金（Ａｕ）膜を順に積層した構造を有している。また、図示していないが、ＳｉＣ基板１の底面には、Ｎ型不純物（例えば窒素（Ｎ））が打ち込まれてドレイン層が形成されていてもよい。
　ここで、ゲート絶縁膜８、Ｎ＋型ソース層５、Ｐ型ボディ層４、エピタキシャル層２、３およびＳｉＣ基板１は、トレンチ型ＭＯＳＦＥＴＱ１を構成している。つまり、Ｎ＋型ソース層５はトレンチ型ＭＯＳＦＥＴＱ１のソースを構成している。また、Ｐ型ボディ層４はトレンチ型ＭＯＳＦＥＴＱ１のチャネルが形成される層である。また、Ｎ型の半導体からなるエピタキシャル層２、３およびＳｉＣ基板１は、トレンチ型ＭＯＳＦＥＴＱ１のドレインを構成している。したがって、トレンチ型ＭＯＳＦＥＴＱ１のソース・ドレイン間の電流は、ドレイン電極１３側から、ＳｉＣ基板１、エピタキシャル層２、３の順に流れ、Ｐ型ボディ層４に形成されたチャネルを通って、Ｎ＋型ソース層５に流れ、その後金属膜１３に流れる。つまりトレンチ型ＭＯＳＦＥＴＱ１のドレイン電流は、主に垂直方向に流れる。
　埋め込みＰ型層ＢＰの直上には溝７、ゲート絶縁膜８およびゲート電極９は形成されておらず、平面視において、埋め込みＰ型層ＢＰと溝７は離間している。このため、トレンチ型ＭＯＳＦＥＴＱ１のチャネルとなる領域、つまり、Ｐ型ボディ層４とゲート絶縁膜８との界面近傍のＰ型ボディ層４の直下には、埋め込みＰ型層ＢＰが形成されていない。これは、トレンチ型ＭＯＳＦＥＴＱ１に流れる電流の経路を埋め込みＰ型層ＢＰが遮ることを防ぎ、また、トレンチ型ＭＯＳＦＥＴＱ１のチャネル領域を構成する半導体層の結晶性を向上させるためである。
　つまり、エピタキシャル層２の上面上にエピタキシャル層３をエピタキシャル成長法により形成した場合、Ｐ型不純物濃度の高い埋め込みＰ型層ＢＰの直上のエピタキシャル層３よりも、埋め込みＰ型層ＢＰが形成されていない領域、つまり、不純物濃度が低い領域のエピタキシャル層２の直上のエピタキシャル層３の方が結晶性が良い。したがって、トレンチ型ＭＯＳＦＥＴＱ１のチャネル領域の結晶性の悪化を防ぐため、トレンチ型ＭＯＳＦＥＴＱ１のチャネル領域と埋め込みＰ型層ＢＰとが平面視において重ならないように、平面視において溝７と埋め込みＰ型層ＢＰとを離間させている。
　次に、図３に示す構造について説明する。図３は、Ｘ軸方向に沿う断面図であって、溝７を含み、かつ、Ｐ＋型コンタクト層６を含む領域における半導体チップの断面図である。図３に示す構造は、エピタキシャル層３の上面にＰ＋型コンタクト層６が形成されている点のみ、図２に示す構造と異なる。
　Ｐ＋型コンタクト層６は、Ｘ軸方向において隣り合う溝７同士の間のエピタキシャル層３の上面において、Ｎ＋型ソース層５に挟まれて配置されている。Ｐ＋型コンタクト層６に導入されたＰ型不純物は例えばアルミニウム（Ａｌ）である。このＰ型不純物の濃度は例えば、１×１０２０ｃｍ－３である。Ｐ＋型コンタクト層６のエピタキシャル層３の上面からの形成深さは例えば０．３μｍである。つまり、Ｐ型不純物の濃度は、Ｐ型ボディ層４、埋め込みＰ型層ＢＰ、およびＰ＋型コンタクト層６の順により高い関係にある。
　図３に示すＰ＋型コンタクト層６は、ソース電極とＰ型ボディ層４とを等電位に保つために形成された半導体層であり、金属膜１２とＰ型ボディ層４との間をオーミックに接続する役割を有している。このため、Ｐ＋型コンタクト層６はＰ型ボディ層４と接して形成されている。つまり、Ｐ型ボディ層４にはソース電位が印加される。層間絶縁膜１０の開口部１１の底部において、Ｐ＋型コンタクト層６の上面は露出しているが、当該Ｐ＋型コンタクト層６の両側のＮ＋型ソース層５は露出していない。図１および図３に示すように、Ｐ＋型コンタクト層６のＸ軸方向における幅は、同方向における埋め込みＰ型層ＢＰの幅よりも小さい。溝７の特定の側壁に接するＰ型ボディ層４は、当該側壁に接するＮ＋型ソース層５よりもＸ軸方向における幅が大きいため、当該Ｐ型ボディ層４の上面は、当該Ｎ＋型ソース層５の横のＰ＋型コンタクト層６の下面に接している。
　次に、図４に示す構造について説明する。図４は、Ｙ軸方向に沿う断面図であって、Ｙ軸方向において隣り合う溝７と、それらの間のＰ＋型コンタクト層６、Ｐ型接続層４ａを含む領域における半導体チップの断面図である。図４に示す構造は、図３に示す構造と似ているが、溝７、ゲート絶縁膜８およびゲート電極９が断面に沿って延在している点、隣り合う溝７同士の間でＰ型ボディ層４が分断されていない点、および、Ｐ型接続層４ａが形成されている点で、図２に示す構造と異なる。
　図４に示すように、隣り合う溝７同士の間のエピタキシャル層３の上面には、Ｐ＋型コンタクト層６がＮ＋型ソース層５に挟まれて配置されている。この構成は図３に示す構成と同様である。また、Ｐ＋型コンタクト層６の直下のエピタキシャル層３内には、Ｐ＋型コンタクト層６に接してＰ型ボディ層４が形成されている。Ｐ型ボディ層４は、Ｙ軸方向において対向するゲート絶縁膜８のそれぞれの側壁のうち、一方から他方に亘って形成されている。
　Ｐ型ボディ層４の直下には、Ｐ型ボディ層４に接してＰ型接続層４ａが形成されている。Ｐ型接続層４ａは、エピタキシャル層３の底面に達し、埋め込みＰ型層ＢＰの上面に接している。埋め込みＰ型層ＢＰ（図１～図４参照）には、図４に示すＰ＋型コンタクト層６およびＰ型接続層４ａを介して、トレンチ型ＭＯＳＦＥＴＱ１（図２参照）のソース電極に印加される電位、つまりＮ＋型ソース層５と同じ電位が印加される。
　Ｐ型接続層４ａに導入されたＰ型不純物は例えばアルミニウム（Ａｌ）である。このＰ型不純物の濃度は例えば、１×１０１８ｃｍ－３である。Ｐ型接続層４ａのエピタキシャル層３の最上面からの形成深さは例えば１．５μｍである。
　ここで、図２に示すトレンチ型ＭＯＳＦＥＴＱ１はダイオードを内蔵している。すなわち、トレンチ型ＭＯＳＦＥＴＱ１はＰＮ接合により構成される複数の内蔵ダイオード、つまりボディダイオードを有している。複数の内蔵ダイオードのうちの１つは、Ｐ型ボディ層４とその下のＮ型のエピタキシャル層３との間のＰＮ接合により構成される。また、複数の内蔵ダイオードのうちの他の１つは、埋め込みＰ型層ＢＰとその下のＮ型のエピタキシャル層２との間のＰＮ接合により構成される。
　内蔵ダイオードの順方向に流れる電流は、ソース電極側、つまりＰ型ボディ層４から、順にエピタキシャル層３、２およびＳｉＣ基板１を介してドレイン電極１３側に流れる。また、他の内蔵ダイオードの順方向に流れる電流は、ソース電極側、つまり埋め込みＰ型層ＢＰから、順にエピタキシャル層２およびＳｉＣ基板１を介してドレイン電極１３側に流れる。つまり、トレンチ型ＭＯＳＦＥＴＱ１のソース側の金属膜１２は、内蔵ダイオードのアノード電極であり、トレンチ型ＭＯＳＦＥＴＱ１のドレイン電極１３は、内蔵ダイオードのカソード電極である。したがって、内蔵ダイオードは、トレンチ型ＭＯＳＦＥＴＱ１のソース・ドレインに対して逆並列に接続されている。
　また、図２に示す複数の溝７同士の間には、接合ダイオードＪＤが形成されている。接合ダイオードＪＤは、Ｎ＋型ソース層５、エピタキシャル層３、２およびＳｉＣ基板１により構成された、整流効果を発揮する半導体素子である。接合ダイオードＪＤは、少なくともＮ＋型ソース層５と、Ｎ＋型ソース層５の下面に接するエピタキシャル層３とを有している。接合ダイオードＪＤにおいて順方向に流れる電流は、Ｎ＋型ソース層５から、順にエピタキシャル層３、２およびＳｉＣ基板１側に流れる。つまり、トレンチ型ＭＯＳＦＥＴＱ１のソース側の金属膜１２は、接合ダイオードＪＤのアノード電極であり、トレンチ型ＭＯＳＦＥＴＱ１のドレイン電極１３は、接合ダイオードＪＤのカソード電極である。
　したがって、接合ダイオードＪＤは、トレンチ型ＭＯＳＦＥＴＱ１のソース・ドレインに対して逆並列に接続されている。つまり、トレンチ型ＭＯＳＦＥＴＱ１の上記内蔵ダイオードと接合ダイオードＪＤとは、互いに並列に接続されている。
　言い換えれば、トレンチ型ＭＯＳＦＥＴＱ１のソースに接合ダイオードＪＤのアノードと内蔵ダイオードのアノードとが接続されており、トレンチ型ＭＯＳＦＥＴＱ１のドレインに接合ダイオードＪＤのカソードと内蔵ダイオードのカソードとが接続されている。つまり、トレンチ型ＭＯＳＦＥＴＱ１のドレイン－ソース間に流れる電流の向きと、接合ダイオードＪＤに順方向に流れる電流の向きとは逆向きである。また、トレンチ型ＭＯＳＦＥＴＱ１のドレイン－ソース間に流れる電流の向きと、内蔵ダイオード１３１に順方向に電流が流れた場合の当該電流の向きとは、逆向きである。
　以下に、接合ダイオードＪＤの動作について説明する。
　アノード電極である金属膜１２に順電圧が印加されると、隣り合う溝７同士の間において対向する２つのＰ型ボディ層４からＰ型ボディ層４内およびエピタキシャル層３内に拡がっていた空乏層が後退し始め、所定の電圧で左右の空乏層の重なりがなくなり、当該２つのＰ型ボディ層４同士の間に電流経路が形成される。このときの電圧が接合ダイオードＪＤの立ち上がり電圧である。これにより、接合ダイオードＪＤにおいて順方向に電流が流れる。
　一方、カソード電極であるドレイン電極１３に高電圧が印加されたブロッキング状態においては、Ｐ型ボディ層４の下端近傍で電界が大きくなる。このように逆バイアス状態では、電界効果により上記２つのＰ型ボディ層４から拡がる空乏層により電流経路を遮断し、接合ダイオードＪＤにおいて逆方向に電流が流れることを防ぐ。
　したがって、接合ダイオードＪＤは整流作用を有する電界効果ダイオードと呼ぶことができる。ここで、接合ダイオードＪＤはＰ型の半導体層を含んでいないため、通常のＰＮ接合により構成されるダイオードと異なり、通電しても小数キャリア、つまり正孔が殆ど流れない。
　上記のように、接合ダイオードＪＤはＰ型ボディ層４が無ければ整流素子として動作しない。したがって、接合ダイオードＪＤはＰ型ボディ層４を含む素子であると考えることもできる。
　以上に述べたように、本実施の形態の半導体装置である半導体チップは、トレンチ型ＭＯＳＦＥＴＱ１と、トレンチ型ＭＯＳＦＥＴＱ１の内蔵ダイオードと、接合ダイオードＪＤとが混載された、高耐圧半導体装置である。
　次に、図５に示す半導体チップの周縁部の構造について説明する。図５の左側には、アクティブ領域１Ａを示し、右側には終端領域１Ｂを示している。つまり、図５に示す構造のうち、図の左側は、半導体チップの中心部に近く、図の右側は、半導体チップの周縁部に近い。なお、図１～図４を用いて説明した構造はアクティブ領域１Ａに形成されており、終端領域１Ｂは、半導体チップの周縁を囲む環状の領域である。図５に示すように、半導体チップの終端領域には、半導体チップの表面電界を緩和するための構造が設けられている。
　すなわち、終端領域１Ｂでは、エピタキシャル層３が一部除去されて溝１５が形成されており、溝１５の底面はエピタキシャル層２上面に達している。溝１５の表面は、層間絶縁膜１０により覆われている。ただし、溝１５の直上には金属膜１２は形成されていない。
　また、終端領域１Ｂ近傍のエピタキシャル層３の直下の埋め込みＰ型層ＢＰは、溝１５の底部まで延在しているため、溝１５の底面の一部には、埋め込みＰ型層ＢＰが形成されている。また、溝１５の側壁には、Ｐ型ボディ層４が形成されており、当該Ｐ型ボディ層４は、アクティブ領域１ＡのＰ型ボディ層４と異なり、エピタキシャル層３の上面から溝１５の側壁に沿ってエピタキシャル層３の下面に亘って形成されている。
　ここで、溝１５の底面、つまり終端領域１Ｂのエピタキシャル層２の上面には、Ｐ型ボディ層４、埋め込みＰ型層ＢＰおよびＰ＋型コンタクト層６よりもＰ型の不純物濃度が低いＰ型半導体層１６が形成されている。エピタキシャル層２の上面からの形成深さは、埋め込みＰ型層ＢＰよりもＰ型半導体層１６の方が深く、また、Ｐ型半導体層１６はＳｉＣ基板１の上面には達していない。不純物濃度が比較的薄いＰ型半導体層１６は、溝１５の底部において、より不純物濃度が高い埋め込みＰ型層ＢＰと接している。また、Ｐ型半導体層１６は、Ｘ軸方向における半導体チップの端部までは達していない。なお、溝１５は半導体チップの端部までは延在しておらず、半導体チップの端部にはエピタキシャル層３が形成されている。
　このように、半導体チップの終端領域１Ｂに溝１５を形成すること、および、溝１５の内側の表面に、半導体チップの周縁に向かって徐々に不純物濃度が小さくなるように半導体層を形成することで、半導体チップの表面電界を緩和することができる。これにより、半導体装置の耐圧を向上させることができる。本実施の形態においては、埋め込みＰ型層ＢＰを、半導体チップの周縁に向かって段階的に不純物濃度を薄くする構成の一部として用いている。
　次に、比較例を用いて、本実施の形態の半導体装置の効果について説明する。
　高耐圧半導体装置としてＳｉＣ基板にトレンチ型ＭＯＳＦＥＴを形成する場合、トレンチ型ＭＯＳＦＥＴの内蔵ダイオードが導通することで、ＰＮ接合を構成するＰ型層内から小数キャリア（正孔）が注入され、ＳｉＣ基板内の欠陥がＳｉＣ基板上のエピタキシャル層に拡張するため、トレンチ型ＭＯＳＦＥＴのオン抵抗が増大する問題がある。つまり、トレンチ型ＭＯＳＦＥＴの内蔵ダイオードに電流が流れると、積層欠陥が拡大し、これによりＳｉＣ基板およびエピタキシャル層の抵抗が増大することで、オン電圧が上昇する。この問題が生じることを防ぐためには、当該内蔵ダイオードのＰＮ接合に電流が流れることを防ぐ必要がある。
　上記問題の対策の一つとして、ＳｉＣ基板上にトレンチ型ＭＯＳＦＥＴと共にショットキーバリアダイオードを混載することが考えられる。内蔵ダイオードよりも順方向の立ち上がり電圧が低いショットキーバリアダイオードに電流が流れれば、内蔵ダイオードが導通しないため、欠陥の拡大を防ぐことができる。このショットキーバリアダイオードは、ＳｉＣ基板上のエピタキシャル層の上面と、当該エピタキシャル層上の金属配線とのショットキー接続により構成される。
　しかし、ショットキーバリアダイオードを形成する領域にはトレンチ型ＭＯＳＦＥＴを形成することができないため、ショットキーバリアダイオードを設けると、半導体チップの主面においてトレンチ型ＭＯＳＦＥＴを形成することができる領域が減る。このため、トレンチ型ＭＯＳＦＥＴの集積度が低下することで、半導体装置の耐圧が低下する。すなわち、半導体チップの微細化が困難となる。
　また、素子の耐圧を高めるほど、ショットキーバリアダイオードは、所定の電圧に対して流れる電流が小さくなる。このため、特に高耐圧の半導体装置では、ショットキーバリアダイオードよりもトレンチ型ＭＯＳＦＥＴの内蔵ダイオードの方が電流が流れやすくなるため、上記欠陥の拡大を防ぐことができない。つまり、トレンチ型ＭＯＳＦＥＴと共にショットキーバリアダイオードを混載した構成では、半導体装置を高耐圧にすることが困難となる。
　また、上記問題の対策の他の一つとして、ＳｉＣ基板上にトレンチ型ＭＯＳＦＥＴと共に、トレンチ型ＭＯＳＦＥＴの内蔵ダイオードよりも低抵抗な素子である接合ダイオードを混載することが考えられる。接合ダイオードに電流が流れれば、内蔵ダイオードが導通しないため、欠陥の拡大を防ぐことができる。これは、上述したように、接合ダイオードＪＤの電流経路はＰ型半導体層を含まず、導通しても小数キャリア（正孔）が殆ど流れないためである。
　以下に、図２６を用いて、トレンチ型ＭＯＳＦＥＴと接合ダイオードとを混載した構成について説明する。図２６は、比較例である半導体装置の断面図である。図２６には、図２に示す断面と対応する箇所における構造を示している。
　図２６に示すように、比較例の半導体装置である半導体チップは、ＳｉＣ基板１と、その上に形成されたエピタキシャル層２ａを有している。つまり、ＳｉＣ基板１上に形成されたエピタキシャル層は１層のみである。ＳｉＣ基板１上には、図２に示す本実施の形態の半導体装置と同様にトレンチ型ＭＯＳＦＥＴＱ１、層間絶縁膜１０および金属膜１２が形成されている。また、ＳｉＣ基板１の底面に接してドレイン電極１３が形成されている。
　接合ダイオードＪＤは、平面視において、隣り合う溝７同士の間に形成された２つのＰ型ボディ層４同士の間に形成されている。つまり、接合ダイオードＪＤは、Ｎ＋型ソース層５、エピタキシャル層２ａおよびＳｉＣ基板１により構成されている。接合ダイオードＪＤは、順バイアス時には両側のＰ型ボディ層４から拡がる空乏層同士が縮小し、互いに離れることで、導通する。また、接合ダイオードＪＤは、逆バイアス時には、両側のＰ型ボディ層４から拡がる空乏層同士が互いに接し、電流経路が遮断されるため、導通しない。本願では、このような動作により整流効果を発揮する半導体素子を接合ダイオードまたは電界効果ダイオードと呼ぶ。
　ここでは、隣り合うゲート電極９同士の間に、トレンチ型ＭＯＳＦＥＴのチャネル層と共に接合ダイオードＪＤを配置することができる。このため、上記のようにショットキーバリアダイオードを形成する場合に比べ、図２６に示すように接合ダイオードＪＤを形成する構成では、トレンチ型ＭＯＳＦＥＴの集積度が低下することを防ぐことができる。
　しかし、トレンチ型ＭＯＳＦＥＴを含む当該半導体チップを高耐圧化しようとすると、ドリフト層であるエピタキシャル層２ａ内の電界が高くなるため、Ｐ型ボディ層４から拡がる空乏層の小さくなるため、接合ダイオードＪＤの耐圧を維持することができない。つまり、電界が高くなると、空乏層によるバリアが弱まるため、半導体チップを高耐圧化することが困難となる。
　この問題の対策として、接合ダイオードＪＤの耐圧を維持するために、接合ダイオードＪＤの両側のＰ型ボディ層４同士の間隔を小さくすることが考えられる。しかし、この場合、接合ダイオードＪＤの抵抗が上昇し、また、接合ダイオードＪＤの立ち上がり電圧である順方向電圧ＶＦが高くなるため、トレンチ型ＭＯＳＦＥＴＱ１の内蔵ダイオードに電流が流れることを防ぐことが困難となる。つまり、エピタキシャル層２ａを含む基板内の電界が高まることに起因して、低抵抗かつ高耐圧の接合ダイオードＪＤを形成することが困難となる。
　また、高耐圧な半導体チップ内においては、ＳｉＣ基板上のエピタキシャル層内の電界が高くなることで、ゲート絶縁膜が破壊されやすくなる問題がある。ＳｉＣ基板およびその上のエピタキシャル層は炭化ケイ素（ＳｉＣ）からなるため、電界が高い状態でも破壊されにくいが、エピタキシャル層上に堆積されたゲート絶縁膜は例えば酸化シリコン膜からなるため、高電界により破壊されやすい。特に、ゲート電極が埋め込まれた溝の底部に電界が集中するため、溝底部のゲート絶縁膜は高電界により破壊されやすい。
　以上の問題に対し、本実施の形態の半導体装置では、図１～図４に示すように、エピタキシャル層２、３からなる積層膜内に、埋め込みＰ型層ＢＰを形成している。埋め込みＰ型層ＢＰは、トレンチ型ＭＯＳＦＥＴＱ１のソース電極である金属膜１２およびＮ＋型ソース層５と同じ電位が印加される半導体層である。したがって、トレンチ型ＭＯＳＦＥＴＱ１のドレイン電極１３に高電圧が印加されていても、埋め込みＰ型層ＢＰの電位はソース電極と同様に０Ｖであるため、埋め込みＰ型層ＢＰの存在により、エピタキシャル層２および３の内部の電界を緩和することができる。特に、埋め込みＰ型層ＢＰの上側の半導体層、つまりエピタキシャル層３内において、電界が高くなることを防ぐことができる。
　よって、接合ダイオードＪＤの近傍の電界が小さくなるため、接合ダイオードＪＤの動作に必要な空乏層によるバリアの拡がりを容易に保持することができる。このため、接合ダイオードＪＤの耐圧を高めることができる。また、接合ダイオードＪＤを挟むＰ型ボディ層４同士の間隔を小さくしなくても接合ダイオードＪＤの耐圧を維持できるため、接合ダイオードＪＤの抵抗が高くなることを防ぐことができる。したがって、低抵抗かつ高耐圧な接合ダイオードＪＤを形成することができる。
　また、エピタキシャル層３内の電界が高くなることを抑えることで、接合ダイオードＪＤの立ち上がり電圧である順方向電圧ＶＦが高くなることを防ぐことできる。したがって、トレンチ型ＭＯＳＦＥＴＱ１の内蔵ダイオードに電流が流れることを防ぐことができる。以上より、半導体装置の性能を高めることができる。
　また、エピタキシャル層３内の電界が小さくなることで、溝７の底部のゲート絶縁膜８が高電界に起因して破壊されることを防ぐことができる。よって、半導体装置をより高耐圧化することが容易となるため、半導体装置の性能を高めることができる。
　また、上記のようにショットキーバリアダイオードを形成する場合に比べ、接合ダイオードＪＤを形成する構成では、トレンチ型ＭＯＳＦＥＴの集積度が高めることができる。つまり、半導体チップの微細化が容易となる。したがって、半導体装置の性能を高めることができる。
　本実施の形態では、トレンチ型ＭＯＳＦＥＴＱ１の内蔵ダイオードよりも低抵抗であり、立ち上がり電圧が低く、かつ高耐圧な接合ダイオードＪＤを形成することで、接合ダイオードＪＤに並列に接続された内蔵ダイオードに電流が流れることを防ぐことができる。つまり、内蔵ダイオードに代わり接合ダイオードＪＤが導通することで、内蔵ダイオードのＰＮ接続に電流が流れることを防ぎ、小数キャリア（正孔）の移動を防ぐことができる。よって、エピタキシャル層２、３を含む基板内における積層欠陥の拡大を防ぐことができるため、トレンチ型ＭＯＳＦＥＴＱ１のオン抵抗の増大、およびオン電圧の上昇を防ぐことができる。
　これにより半導体装置の消費電力の増大を防ぐことができるため、半導体装置の性能を向上させることができる。また、半導体装置が正常に動作しなくなることを防ぐことができるため、半導体装置の信頼性を向上させることができる。
　また、トレンチ型ＭＯＳＦＥＴＱ１の集積度の低下を防ぎつつ、同一チップに、トレンチ型ＭＯＳＦＥＴＱ１と逆並列に接続された接合ダイオードＪＤを搭載することができるため、半導体装置の性能を高めることができる。
　次に、本実施の形態の半導体装置の製造方法について、図６～図２１を用いて説明する。図６、図８～図１３、および図１５～図２１は、本実施の形態の半導体装置の製造方法を説明する断面図である。また、図７および図１４は、本実施の形態の半導体装置の製造方法を説明する平面レイアウトである。
　まず、図６に示すように、４Ｈ－ＳｉＣ基板であるＳｉＣ基板１を準備する。ＳｉＣ基板１にはＮ型の不純物が比較的高い濃度で導入されている。このＮ型不純物は例えば窒素（Ｎ）であり、このＮ型不純物の濃度は例えば、１×１０１８～１×１０２１ｃｍ－３である。続いて、周知のエピタキシャル成長法により、ＳｉＣ基板１上にエピタキシャル層２を形成する。エピタキシャル層２の膜厚は例えば３０μｍであり、エピタキシャル層２はＮ型の半導体層である。エピタキシャル層２に導入されたＮ型不純物は例えば窒素（Ｎ）であり、このＮ型不純物の濃度は例えば、３×１０１５ｃｍ－３である。
　次に、図７に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層２の上面にＰ型の不純物（例えばアルミニウム（Ａｌ））を打ち込むことで、埋め込みＰ型層ＢＰを形成する。埋め込みＰ型層ＢＰは、Ｙ軸方向に延在するパターンであって、Ｘ軸方向に複数並べられたパターンと、Ｘ軸方向に延在するパターンとが一体となったレイアウトを有している。Ｐ型不純物の濃度は例えば、１×１０１９ｃｍ－３である。Ｘ軸方向において隣り合う埋め込みＰ型層ＢＰ同士の間隔は例えば２μｍである。埋め込みＰ型層ＢＰはエピタキシャル層２の上面近傍に形成されており、ＳｉＣ基板１には達していない。
　次に、図８に示すように、ＳｉＣ基板１およびエピタキシャル層２を覆うようにカーボン層を形成した後、エピタキシャル層２を含む基板を、１７００℃の熱処理により活性化する。その後、当該カーボン層を酸素アッシャにより除去する。図８は、図７のＡ－Ａ線に対応する位置における断面図である。
　続いて、周知のエピタキシャル成長法により、エピタキシャル層２上にエピタキシャル層３を形成する。エピタキシャル層３の膜厚は例えば１．５μｍであり、エピタキシャル層３はＮ型の半導体層である。エピタキシャル層３に導入されたＮ型不純物は例えば窒素（Ｎ）であり、このＮ型不純物の濃度は例えば、１×１０１６ｃｍ－３である。図では、エピタキシャル層２とエピタキシャル層３との境界を破線で示している。
　次に、ＳｉＣ基板１、エピタキシャル層２および３を含む基板の周縁部の上面に、フォトリソグラフィ技術およびエッチング技術を用いて、半導体装置の電界緩和のための溝を形成する。これにより、終端領域１Ｂ（図１３参照）のエピタキシャル層３が除去されて溝１５（図１３参照）が形成されることで、エピタキシャル層２の上面が露出される。これにより露出したエピタキシャル層２の上面、つまり溝１５の底面には、埋め込みＰ型層ＢＰが露出している。
　次に、図９に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層３の上面にＰ型の不純物（例えばアルミニウム（Ａｌ））を打ち込むことで、複数のＰ型ボディ層４を形成する。図９は、図７のＡ－Ａ線に対応する位置における断面図である。
　Ｐ型ボディ層４は、Ｙ軸方向に延在するパターンであって、Ｘ軸方向に複数並べられたパターンと、Ｘ軸方向に延在するパターンとが一体となったレイアウトを有している。図では、Ｐ型ボディ層４はＸ軸方向において複数並べて形成されている。Ｐ型ボディ層４のＸ軸方向に延在するパターン（図１０参照）は、埋め込みＰ型層ＢＰのＸ軸方向に延在するパターンと平面視において重なる位置に形成されている。また、図９に示すＰ型ボディ層４のＹ軸方向に延在するパターンは、Ｘ軸方向において隣り合う埋め込みＰ型層ＢＰ同士の間の領域の直上に形成されている。つまり、Ｘ軸方向において隣り合うＰ型ボディ層４同士は、埋め込みＰ型層ＢＰの直上で離間している。
　Ｐ型ボディ層４内のＰ型不純物の濃度は例えば、５×１０１７ｃｍ－３である。Ｐ型ボディ層４のエピタキシャル層３の上面からの形成深さは例えば０．７μｍである。上記のように複数のＰ型ボディ層４をそれぞれ離間させて形成しているのは、隣り合うＰ型ボディ層４同士の間の領域を、後述する接合ダイオードＪＤ（図１１参照）の電流経路とするためである。
　次に、図１０に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層３の上面にＰ型の不純物（例えばアルミニウム（Ａｌ））を打ち込むことで、Ｐ型接続層４ａを形成する。図１０は、図７のＣ－Ｃ線に対応する位置における断面図である。
　Ｐ型接続層４ａはＰ型ボディ層４に接して形成され、かつ、埋め込みＰ型層ＢＰの上面に接している。Ｐ型接続層４ａ内のＰ型不純物の濃度は例えば、１×１０１８ｃｍ－３である。Ｐ型接続層４ａのエピタキシャル層３の上面からの形成深さは、例えば１．５μｍである。
　次に、図１１に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層３の上面にＮ型の不純物（例えば窒素（Ｎ））を打ち込むことで、Ｎ＋型ソース層５を形成する。図１１は、図７のＡ－Ａ線に対応する位置における断面図である。Ｎ＋型ソース層５内のＮ型不純物の濃度は例えば、１×１０２０ｃｍ－３である。Ｎ＋型ソース層５のエピタキシャル層３の上面からの形成深さは例えば０．３μｍである。なお、図ではエピタキシャル層３の上面の全面にＮ＋型ソース層５を形成しているが、埋め込みＰ型層ＢＰのＸ軸方向に延在するパターンの直上にはＮ＋型ソース層５を形成していない領域がある。
　Ｎ＋型ソース層５を形成することにより、Ｎ＋型ソース層５、エピタキシャル層２および３と、Ｐ型ボディ層４とを備えた接合ダイオードＪＤが形成される。接合ダイオードＪＤはＰ型ボディ層４から拡がる空乏層の動きを利用して整流効果を得る素子であり、その具体的な動作は、図２を用いて上述した通りである。
　次に、図１２に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層３の上面にＰ型の不純物（例えばアルミニウム（Ａｌ））を打ち込むことで、複数のＰ＋型コンタクト層６を形成する。図１２は、図７のＢ－Ｂ線に対応する位置における断面図である。Ｐ＋型コンタクト層６内のＰ型不純物の濃度は例えば、１×１０２０ｃｍ－３である。Ｐ＋型コンタクト層６のエピタキシャル層３の上面からの形成深さは例えば０．３μｍである。
　ここでは、Ｐ＋型コンタクト層６を、埋め込みＰ型層ＢＰの直上において、Ｎ＋型ソース層５に挟まれるように形成する。複数のＰ＋型コンタクト層６は、Ｙ軸方向に延在する埋め込みＰ型層ＢＰの直上において、Ｙ軸方向に複数並んで配置されており、また、他のＰ＋型コンタクト層６は、Ｘ軸方向に延在する埋め込みＰ型層ＢＰと平面視において重なるように、Ｘ軸方向に延在している。Ｐ＋型コンタクト層６は、Ｘ軸方向におけるＰ型ボディ層４の端部の上面に接するように形成されている。
　Ｘ軸方向において、Ｐ＋型コンタクト層６の幅は、その直下の埋め込みＰ型層ＢＰの幅よりも小さい。ここでは、平面視において、埋め込みＰ型層ＢＰのＸ軸方向における端部と、Ｎ＋型ソース層５の端部とが重なるように、埋め込みＰ型層ＢＰの直上にＰ＋型コンタクト層６を形成している。なお、図示はしていないが、図７のＡ－Ａ線と重なる位置には、Ｐ＋型コンタクト層６を形成しない。
　次に、図１３に示すように、半導体チップの表面電界を緩和するための構造ターミネーション領域を形成する。図１３の左側には、アクティブ領域１Ａを示し、右側には終端領域１Ｂを示している。つまり、図１３に示す構造のうち、図の左側は、後に形成される半導体チップの中心部に近く、図の右側は、当該半導体チップの周縁部に近い。なお、図６～図１２を用いて説明した構造はアクティブ領域１Ａ内の構造である。
　図８を用いて説明したエピタキシャル層３の形成後にアクティブ領域１Ａの周縁部のエピタキシャル層３を除去して形成した溝１５の側壁には、図９を用いて説明した不純物打ち込み工程により、Ｐ型ボディ層４の一部が形成されている。つまり、溝１５の側壁の当該Ｐ型ボディ層４は、アクティブ領域１ＡのＰ型ボディ層４と異なり、エピタキシャル層３の上面から溝１５の側壁に沿ってエピタキシャル層３の下面に亘って形成されている。これに対し、図９～図１２を用いて説明した工程では、溝１５の底面に不純物を導入していない。
　上記の構造に対し、ここでは、溝１５の底面、つまり終端領域１Ｂのエピタキシャル層２の上面に、フォトリソグラフィ技術およびイオン注入法を用いて、Ｐ型の不純物（例えばアルミニウム（Ａｌ））を比較的低い濃度で打ち込むことにより、Ｐ型半導体層１６を形成する。溝１５の底面に形成されたＰ型半導体層１６は、Ｐ型ボディ層４、埋め込みＰ型層ＢＰおよびＰ＋型コンタクト層６よりもＰ型不純物の濃度が低い。エピタキシャル層２の上面からの形成深さは、埋め込みＰ型層ＢＰよりもＰ型半導体層１６の方が深く、また、Ｐ型半導体層１６はＳｉＣ基板１の上面には達していない。不純物濃度が比較的薄いＰ型半導体層１６は、溝１５の底部において、より不純物濃度が高い埋め込みＰ型層ＢＰと接している。また、Ｐ型半導体層１６は、Ｘ軸方向における半導体チップの端部までは達していない。
　このように、半導体チップの終端領域１Ｂに溝１５を形成すること、および、溝１５の内側の表面に、半導体チップの周縁に向かって徐々に不純物濃度が小さくなるように複数の半導体層を形成することで、半導体チップの表面電界を緩和することができる。これにより、半導体装置の耐圧を向上させることができる。
　本実施の形態においては、Ｐ型半導体層１６に隣接し、かつＰ型半導体層１６よりもＰ型不純物濃度が高く埋め込みＰ型層ＢＰを、半導体チップの周縁に向かって段階的に不純物濃度を薄くする構成の一部として用いている。したがって、半導体チップの周縁に向かって段階的に不純物濃度を薄くする構成のうち、Ｐ型半導体層１６よりもＰ型不純物の濃度が高い半導体層を設けるための工程を新たに設ける必要はない。このため、半導体装置の製造工程の煩雑化を防ぎつつ、終端領域１Ｂの電界緩和構造を形成することができる。
　なお、図９～図１３を用いて説明したそれぞれの不純物打ち込み工程は、適宜順序を変えて行ってもよい。
　次に、図１４～図１７に示すように、ＳｉＣ基板１、エピタキシャル層２および３を覆うようにカーボン層を形成した後、エピタキシャル層２、３を含む基板を、１７００℃の熱処理により活性化する。その後、当該カーボン層を酸素アッシャにより除去する。
　続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、エピタキシャル層３の上面に、Ｘ軸方向に並ぶ複数の溝７を形成する。溝７の深さは例えば１μｍである。図１５は、図１４のＡ－Ａ線における断面図である。図１６は、図１４のＢ－Ｂ線における断面図である。図１７は、図１４のＣ－Ｃ線における断面図である。図１４では、埋め込みＰ型層ＢＰの形状を破線により示している。
　図１４～図１７に示すように、各溝７は、Ｘ軸方向において隣り合う埋め込みＰ型層ＢＰ同士の間の領域の直上に形成されており、エピタキシャル層２の上面には達していない。各溝７はＹ軸方向に延在しており、溝７はＸ軸方向に複数並んで配置されている。また、Ｘ軸方向に並ぶ複数の溝７からなるパターンが、Ｙ軸方向において、Ｐ＋型コンタクト層６の両側に設けられている（図１４参照）。このように、Ｙ軸方向に延在する溝７は、エピタキシャル層の上面においてＸ軸方向およびＹ軸方向にアレイ状に配置されている。
　図１５および図１６に示すように、溝７はＰ型ボディ層４を分断するように形成されている。つまり、１つのＰ型ボディ層４のＸ軸方向における中央部に溝７が形成されることで、当該１つのＰ型ボディ層４の両端部が、溝７の両側に残る。よって、各Ｐ型ボディ層４は溝７に接している。また、Ｘ軸方向において隣り合う２つの溝７同士の間では、当該２つの溝７のうちの一方の溝７に接するＰ型ボディ層４と、もう一方の溝７に接するＰ型ボディ層４とが対向して離間している。すなわち、Ｐ型ボディ層４は、１つの溝７の両側の側壁に形成されている。
　図１５に示すように、Ｘ軸方向において隣り合う２つの溝７同士の間のエピタキシャル層３の上面にはＮ＋型ソース層５のみが形成されている。また、図１６に示すように、Ｘ軸方向において隣り合う２つの溝７同士の間のエピタキシャル層３の上面には、Ｐ＋型コンタクト層６が形成され、当該Ｐ＋型コンタクト層６の両端と溝７との間のエピタキシャル層３の上面にはＮ＋型ソース層５が形成されている。
　また、図１７に示すように、溝７はＹ軸方向に延在している。Ｙ軸方向において隣り合う溝７同士の間のエピタキシャル層３の上面には、Ｐ＋型コンタクト層６が形成され、当該Ｐ＋型コンタクト層６の両端と溝７との間のエピタキシャル層３の上面にはＮ＋型ソース層５が形成されている。また、Ｙ軸方向において隣り合う２つの溝７同士の間のＰ型ボディ層４は、分断されておらず、当該２つの溝の対向する側壁の一方から他方に亘って形成されている。
　Ｙ軸方向において隣り合う溝７同士の間に形成された、Ｘ軸方向に延在するＰ＋型コンタクト層６は、その直下の埋め込みＰ型層ＢＰに対し、Ｐ型ボディ層４およびＰ型接続層４ａを介して電気的に接続されている。これは、エピタキシャル層３の上面のＰ＋型コンタクト層６と、埋め込みＰ型層ＢＰとに、ソース電極と同じ電位を印加するためである。
　次に、図１８に示すように、エピタキシャル層３上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜を形成する。ゲート絶縁膜８は例えば５０ｎｍの膜厚で形成される。ゲート絶縁膜８は、複数の溝７のそれぞれの内側の側壁および底面を含む、エピタキシャル層３の上面全体を覆うように形成される。このとき、ゲート絶縁膜８は各溝７を完全には埋め込まない。続いて、ＳｉＣ基板１を酸窒化ガス雰囲気において熱処理する。これにより、ゲート絶縁膜８に窒素（Ｎ）を導入する。図１８および以下の説明で用いる図１９～図２１は、図１４のＡ－Ａ線に対応する位置における断面図である。
　続いて、エピタキシャル層３上およびゲート絶縁膜８上に、例えばＣＶＤ法を用いてポリシリコン膜９ａを形成する。ポリシリコン膜９ａは例えばＰ（リン）が導入されており、例えば３００ｎｍの膜厚で形成される。ポリシリコン膜９ａは、複数の溝７のそれぞれを完全に埋め込むように形成する。
　次に、図１９に示すように、ポリシリコン膜９ａの上面をエッチバックし、ゲート絶縁膜８の上面を露出させることで、ポリシリコン膜９ａからなるゲート電極９を各溝７内に形成する。つまり、複数のゲート電極９は、隣り合う溝７同士の間において分離している。
　これにより、ゲート絶縁膜８、Ｎ＋型ソース層５、Ｐ型ボディ層４、エピタキシャル層２、３およびＳｉＣ基板１からなるトレンチ型ＭＯＳＦＥＴＱ１が形成される。Ｎ＋型ソース層５はトレンチ型ＭＯＳＦＥＴＱ１のソースを構成し、Ｐ型ボディ層４はトレンチ型ＭＯＳＦＥＴＱ１のチャネルが形成される層である。また、Ｎ型の半導体からなるエピタキシャル層２、３およびＳｉＣ基板１は、トレンチ型ＭＯＳＦＥＴＱ１のドレインを構成している。
　また、ここでは、トレンチ型ＭＯＳＦＥＴＱ１のＰＮ接合により構成される複数の内蔵ダイオードも形成される。複数の内蔵ダイオードのうちの１つは、Ｐ型ボディ層４とその下のＮ型のエピタキシャル層３との間のＰＮ接合により構成される。また、複数の内蔵ダイオードのうちの他の１つは、埋め込みＰ型層ＢＰとその下のＮ型のエピタキシャル層２との間のＰＮ接合により構成される。
　接合ダイオードＪＤおよび内蔵ダイオードは、いずれも、トレンチ型ＭＯＳＦＥＴＱ１のソース・ドレインに対して逆並列に接続されている。つまり、接合ダイオードＪＤおよび内蔵ダイオードは互いに並列に接続されている。
　続いて、例えばＣＶＤ法を用いて、エピタキシャル層３上、ゲート絶縁膜８上およびゲート電極９上に層間絶縁膜１０を形成する。層間絶縁膜１０は、例えば酸化シリコン膜からなる。これにより、ゲート電極９の上面を層間絶縁膜１０により覆う。
　次に、図２０に示すように、フォトリソグラフィ技術およびエッチング法を用いて、層間絶縁膜１０およびゲート絶縁膜８をそれぞれ一部除去することで、開口部１１を形成する。これにより、層間絶縁膜１０の開口部１１の底部において、エピタキシャル層３の上面を露出させる。図１４のＡ－Ａ線と重なる領域においては、開口部１１の底部において、Ｎ＋型ソース層５の上面が露出する。図１４のＣ－Ｃ線と重なる領域（図示しない）においては、開口部１１の底部において、Ｐ＋型コンタクト層６と当該Ｐ＋型コンタクト層６の両側のＮ＋型ソース層５とのそれぞれの上面が露出する。ただし、図１４のＢ－Ｂ線と重なる領域（図示しない）においては、開口部１１の底部において、Ｐ＋型コンタクト層６の正面は露出するが、当該Ｐ＋型コンタクト層６の両側のＮ＋型ソース層５の上面は露出しない。
　開口部１１は、Ｎ＋型ソース層５、Ｐ＋型コンタクト層６および埋め込みＰ型層ＢＰにソース電圧を供給するためのコンタクトプラグを埋め込むコンタクトホールである。開口部１１は、埋め込みＰ型層ＢＰの直上に設けられている。
　次に、図２１に示すように、開口部１１の底部に露出するエピタキシャル層３の上面に、周知のサリサイド技術を用いて、シリサイド層（図示しない）を形成する。続いて、開口部１１を埋め込むように、層間絶縁膜１０上に金属膜１２を形成する。金属膜１２は、例えばアルミニウム（Ａｌ）からなり、上記シリサイド層を介して、開口部１１の底部のＮ＋型ソース層５、Ｐ＋型コンタクト層６に対してオーミックに接続される。金属膜１２は、例えばスパッタリング法により形成する。
　金属膜１２はトレンチ型ＭＯＳＦＥＴＱ１のソース電極である。また、開口部１１内に埋め込まれた金属膜１２はコンタクトプラグとしての役割を有し、層間絶縁膜１０上において、上面を露出している金属膜１２はパッドとしての役割を有している。
　続いて、ＳｉＣ基板１の底面に、イオン注入法によりＮ型の不純物（例えば窒素（Ｎ））を打ち込むことで、ドレイン領域（図示しない）を形成する。その後、周知のサリサイド技術を用いて、ＳｉＣ基板１の底面にシリサイド層（図示しない）を形成する。その後、例えばスパッタリング法を用いて、ＳｉＣ基板１の底面に、上記シリサイド層を介して、例えばチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜、および金（Ａｕ）膜を順に積層することで、この３層の積層膜からなるドレイン電極１３を形成する。
　以上により、図２１に示す本実施の形態の半導体装置が完成する。上記製造工程により形成された半導体装置の具体的な構成は、図１～図５を用いて上述した通りである。上記の工程を経たＳｉＣ基板１を、ダイシングにより個片化することで、複数の半導体チップを得ることができる。当該半導体チップは、トレンチ型ＭＯＳＦＥＴＱ１と、当該トレンチ型ＭＯＳＦＥＴＱ１に逆並列に接続された接合ダイオードＪＤと、当該トレンチ型ＭＯＳＦＥＴＱ１に逆並列に接続された内蔵ダイオードとが混載されたものである。
　以下では、本実施の形態の半導体装置の製造方法の効果について説明する。本実施の形態の半導体装置の製造方法の効果は、主に図２および図２６を用いて上述した内容と同様である。
　すなわち、上述したように、ＳｉＣ基板に設けられたトレンチ型ＭＯＳＦＥＴを駆動する際、トレンチ型ＭＯＳＦＥＴ内の内蔵ダイオードであるＰＮダイオードに電流が流れると、これに起因して基板内の欠陥が拡散し、半導体装置の性能が低下する問題がある。この問題の対策として、ＳｉＣ基板にトレンチ型ＭＯＳＦＥＴと共にショットキーバリアダイオードを混載すると、ＭＯＳＦＥＴの集積度が低下する問題が生じる。また、ショットキーバリアダイオードの代わりに接合ダイオードＪＤ（図２６参照）を形成すると、基板内の電界が高くなることに起因して、半導体装置の低抵抗かつ高耐圧の特性を維持することができなくなる問題がある。さらに、高耐圧な半導体チップ内においては、ＳｉＣ基板上のエピタキシャル層内の電界が高くなることで、ゲート絶縁膜が破壊されやすくなる問題がある。
　これに対し、本実施の形態の半導体装置の製造方法では、図２１に示すように、エピタキシャル層２、３からなる積層膜内に、埋め込みＰ型層ＢＰを形成している。埋め込みＰ型層ＢＰは、トレンチ型ＭＯＳＦＥＴＱ１のソース電極である金属膜１２およびＮ＋型ソース層５と同じ電位が印加される半導体層である。したがって、トレンチ型ＭＯＳＦＥＴＱ１のドレイン電極１３に高電圧が印加されていても、埋め込みＰ型層ＢＰの電位はソース電極と同様に０Ｖであるため、埋め込みＰ型層ＢＰの存在により、エピタキシャル層２および３の内部において生じる電界を緩和することができる。
　よって、接合ダイオードＪＤの近傍の電界が小さくなるため、接合ダイオードＪＤの動作に必要な空乏層によるバリアの拡がりを容易に保持することができる。このため、接合ダイオードＪＤの耐圧を高めることができる。また、接合ダイオードＪＤを挟むＰ型ボディ層４同士の間隔を小さくしなくても接合ダイオードＪＤの耐圧を維持できるため、接合ダイオードＪＤの抵抗が高くなることを防ぐことができる。したがって、低抵抗かつ高耐圧な接合ダイオードＪＤを形成することができる。
　また、埋め込みＰ型層ＢＰを形成することによって、エピタキシャル層３内の電界が高くなることを抑えることで、接合ダイオードＪＤの立ち上がり電圧である順方向電圧ＶＦが高くなることを防ぐことできる。したがって、トレンチ型ＭＯＳＦＥＴＱ１の内蔵ダイオードに電流が流れることを防ぐことができる。
　また、埋め込みＰ型層ＢＰの形成によりエピタキシャル層３内の電界が小さくなることで、溝７の底部のゲート絶縁膜８が高電界に起因して破壊されることを防ぐことができる。また、上記のようにショットキーバリアダイオードを形成する場合に比べ、接合ダイオードＪＤを形成する構成では、トレンチ型ＭＯＳＦＥＴの集積度が高めることができるため、半導体チップの微細化が容易となる。
　また、トレンチ型ＭＯＳＦＥＴＱ１の内蔵ダイオードよりも低抵抗であり、かつ高耐圧な接合ダイオードＪＤを形成することで、接合ダイオードＪＤに並列に接続された内蔵ダイオードに電流が流れることを防ぐことができる。よって、エピタキシャル層２、３を含む基板内における積層欠陥の拡大を防ぐことができるため、トレンチ型ＭＯＳＦＥＴＱ１のオン抵抗の増大、およびオン電圧の上昇を防ぐことができる。
　以上により、低抵抗かつ高耐圧な接合ダイオードＪＤを形成することで、積層欠陥の拡大によるオン電圧の上昇を防ぎ、かつ、トレンチ型ＭＯＳＦＥＴの集積度の低下を防ぐことできるため、半導体装置の性能を向上させることができる。また、高電界によりゲート絶縁膜８が破壊されることを防ぐことができるため、半導体装置の性能を向上させることができる。また、半導体装置が正常に動作しなくなることを防ぐことができるため、半導体装置の信頼性を向上させることができる。
　（実施の形態２）
　前記実施の形態１において説明したＭＯＳＦＥＴおよび接合ダイオードを有する半導体装置は、スイッチング素子として電力変換装置に用いることが出来る。本実施の形態のインバータモジュールを含む電力変換装置（インバータ）の回路図を図２２に示す。
　図２２に示すように、インバータ１４０は、インバータモジュール１５０および制御回路１５４からなる３相モータ駆動用インバータである。インバータモジュール１５０は、複数のスイッチング素子１５１、複数のダイオード１５２および複数の内蔵ダイオード１３１からなる装置であり、図２２において破線で囲まれた範囲内の構成を有している。
　制御回路１５４とインバータモジュール１５０とは、ノードＡ１、Ｂ１において接続されている。また、インバータモジュール１５０の各単相と負荷１５３とは、ノードＣ１、Ｄ１およびＥ１においてそれぞれ接続されている。
　インバータモジュール１５０を構成する各単相において、電源電位（Ｖｃｃ）と負荷（例えばモータ）１５３の入力電位との間において、スイッチング素子１５１に対し、ダイオード１５２と内蔵ダイオード１３１とが逆並列に接続されている。つまり、スイッチング素子１５１のソースにダイオード１５２のアノードと内蔵ダイオード１３１のアノードとが接続されており、スイッチング素子１５２のドレインにダイオード１５２のカソードと内蔵ダイオード１３１のカソードとが接続されている。
　また、スイッチング素子１５１のソース、ダイオード１５２のアノードおよび内蔵ダイオード１３１のアノードが、負荷１５３の入力電位に接続されており、スイッチング素子１５１のドレイン、ダイオード１５２のカソードおよび内蔵ダイオード１３１のカソードが、電源電位に接続されている。
　すなわち、スイッチング素子１５１のドレイン－ソース間に流れる電流の向きと、ダイオード１５２に順方向に流れる電流の向き、および内蔵ダイオード１３１に順方向に流れ得る電流の向きとは、逆向きである。
　同様に、負荷１５３の入力電位と接地電位（ＧＮＤ）との間においても、スイッチング素子１５１に対し、ダイオード１５２と内蔵ダイオード１３１とが逆並列に接続されている。つまり、スイッチング素子１５１のソース、ダイオード１５２のアノードおよび内蔵ダイオード１３１のアノードが、接地電位に接続されており、スイッチング素子１５１のドレイン、ダイオード１５２のカソードおよび内蔵ダイオード１３１のカソードが、負荷１５３の入力電位に接続されている。
　つまり、負荷１５３の各単相に対し、２個のスイッチング素子１５１と２個のダイオード１５２と２個の内蔵ダイオード１３１とが設けられている。つまり、負荷１５３の全３相に対し、６個のスイッチング素子１５１と６個のダイオード１５２と６個の内蔵ダイオード１３１とが設けられている。
　個々のスイッチング素子１５１のゲート電極には制御回路１５４が接続されており、この制御回路１５４によってスイッチング素子１５１が制御される。したがって、制御回路１５４でインバータモジュール１５０を構成するスイッチング素子１５１を流れる電流を制御することにより、負荷１５３を駆動することができる。
　本実施の形態のスイッチング素子１５１と、これに逆並列に接続されたダイオード１５２および内蔵ダイオード１３１とは、前記実施の形態１において主に図２を用いて説明したトレンチ型ＭＯＳＦＥＴＱ１と、これに逆並列に接続された接合ダイオードＪＤおよび内蔵ダイオードとにそれぞれ対応している。つまり、本実施の形態のスイッチング素子１５１と、これに逆並列に接続されたダイオード１５２および内蔵ダイオード１３１とは、１個の半導体チップに混載されている。したがって、図２２に示す内蔵ダイオード１３１は、これに逆並列に接続されたスイッチング素子１５２に内蔵された素子である。内蔵ダイオード１３１は、半導体チップの基板内における欠陥の拡張を防ぐ観点から、電流が流れるべきではない素子である。
　ここで、ダイオード１５２の機能について以下に説明する。
　ダイオード１５２は、負荷１５３がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷１５３にモータ（電動機）のようなインダクタンスを含む回路が接続されている場合、ＯＮしているスイッチング素子１５１とは逆方向に負荷電流が流れるモードがある。このとき、スイッチング素子１５１単体では、この逆方向に流れる負荷電流を流し得る機能をもたないので、スイッチング素子１５１に逆並列にダイオード１５２を接続する必要がある。
　すなわち、インバータモジュール１５０において、例えばモータのように負荷１５３にインダクタンスを含む場合、スイッチング素子１５１をＯＦＦしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない。しかし、スイッチング素子１５１単体では、インダクタンスに蓄えられたエネルギーを開放するための逆方向電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、スイッチング素子１５１に逆方向にダイオード１５２を接続する。つまり、ダイオード１５２は、インダクタンスに蓄えられた電気エネルギーを開放するために逆方向電流を流すという機能を有している。
　ここで、スイッチング素子１５１およびダイオード１５２によりインバータモジュール１５０を構成する場合に、スイッチング素子１５１が設けられた半導体チップに、ダイオード１５２が設けられた半導体チップを接続することが考えられる。しかしこの場合、スイッチング素子１５１を含む半導体チップの他に、ダイオード１５２を含む半導体チップを設ける必要があるため、インバータモジュール１５０およびインバータ１４０が大型化する問題がある。
　これに対し本実施の形態では、インバータモジュール１５０において、スイッチング素子１５１およびダイオード１５２に、前記実施の形態１にて示した半導体装置である半導体チップを用いている。つまり、図２２に示すスイッチング素子１５１と、これに逆並列に接続されたダイオード１５２および内蔵ダイオード１３１とは、１個の半導体チップに設けられている。よって、スイッチング素子１５１を含む当該半導体チップに他のダイオードを接続する必要がなくなる。これにより、インバータモジュール１５０を含むインバータ１４０からなる電力変換装置を小型化することができる。この小型化により、インバータモジュール１５０およびインバータ１４０の消費電力を低減することができる。
　前記実施の形態１において説明した半導体装置は、接合ダイオードを形成することで、内蔵ダイオードに電流が流れることを防ぎ、順方向電圧（オン電圧）の増大を抑え、半導体装置の低抵抗かつ高耐圧な特性を実現するものである。
　前記実施の形態１の半導体装置をスイッチング素子１５１に用いるインバータモジュール１５０およびインバータ１４０では、ＭＯＳＦＥＴの内蔵ダイオード１３１のＰＮ接合が導通することを防ぎつつ、スイッチング素子１５１とともに半導体装置に混載されたダイオード１５２を使用することが可能である。このため、スイッチング素子１５１が搭載された半導体チップの他に、ダイオード素子を含む余計な半導体チップをモジュールから取り除くことができ、かつ、スイッチング素子１５１が搭載された半導体チップの性能が基板内欠陥の拡張により低下することを防ぐことができる。
　また、ダイオード１５２、つまり図２に示す接合ダイオードＪＤは、ソース電極に電気的に接続された埋め込みＰ型層ＢＰを形成することで、低抵抗化かつ高耐圧化な特性を実現することが可能である。また、ソース電極に電気的に接続された埋め込みＰ型層ＢＰを形成することで、溝７の底部のゲート絶縁膜８の破壊を防ぐことができ、トレンチ型ＭＯＳＦＥＴＱ１を高耐圧化することができる。よって、ダイオード１５２を搭載するインバータモジュール１５０およびインバータ１４０の消費電力を低減し、また、耐圧を向上させることができる。
　また、上記のようにインバータモジュール１５０の消費電力を低減し、またインバータモジュール１５０を小型化することができるため、インバータモジュール１５０の発熱を抑えることができる。したがって、インバータ１４０に、インバータモジュール１５０を冷却する装置を設置する場合、当該冷却装置の規模を小さくすることができる。これにより、インバータ１４０を小型化することができる。
　また、電力変換装置は、３相モータシステムに用いることができる。図２２に示した負荷１５３は３相モータであり、インバータ１４０に、前記実施の形態１にて示した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムを小型化することができる。
　（実施の形態３）
　前記実施の形態２において説明した３相モータシステムは、ハイブリッド車、電気自動車などの自動車に用いることができる。本実施の形態における３相モータシステムを用いた自動車を図２３および図２４を用いて説明する。図２３は、本実施の形態における電気自動車の構成を示す概略図であり、図２４は、本実施の形態における昇圧コンバータを示す回路図である。
　図２３に示すように、電気自動車は、駆動輪１６０が接続された駆動軸１６１に動力を入出力可能とする３相モータ１６２と、３相モータ１６２を駆動するためのインバータ１６３と、バッテリ１６４とを備える。さらに、昇圧コンバータ１６５と、リレー１６６と、電源制御ユニット１７４とを備え、昇圧コンバータ１６５は、インバータ１６３が接続された電力ライン１６７と、バッテリ１６４が接続された電力ライン１６８とに接続されている。
　ここでは、駆動軸１６１に３相モータ１６２が接続され、３相モータ１６２にインバータ１６３が接続され、インバータ１６３に電力ライン１６７を介して昇圧コンバータ１６５が接続されている。また、昇圧コンバータ１６５には、リレー１６６を有する電力ライン１６８を介して、バッテリ１６４が接続されている。図２２に示した構造と同様に、インバータ１６３は、複数のノードを介して昇圧コンバータ１６５に接続されており、また、複数のノードを介して３相モータ１６２に接続されている。
　３相モータ１６２は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータと、を備えた同期発電電動機である。インバータ１６３には、前記実施の形態２において説明したインバータ１４０（図２２参照）を用いることができる。
　昇圧コンバータ１６５は、図２４に示すように、インバータ１６９に、リアクトル１７０および平滑用コンデンサ１７１がそれぞれノードを介して接続された構成からなる。インバータ１６９の構成は、前記実施の形態２において説明したインバータ１４０と同様であり、インバータ１６９内のスイッチング素子１７２、ダイオード１７３および内蔵ダイオード１３２の構成も、前記実施の形態２において図２２を用いて説明したスイッチング素子１５１、ダイオード１５２および内蔵ダイオード１３１の構成とそれぞれ同じである。
　電子制御ユニット１７４は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ１６２のロータ位置を検出するセンサからの信号、またはバッテリ１６４の充放電値などを受信する。また、電子制御ユニット１７４は、インバータ１６３、昇圧コンバータ１６５、およびリレー１６６を制御するための信号を出力する。
　本実施の形態８では、電力変換装置であるインバータ１６３および昇圧コンバータ１６５に、前記実施の形態２に示した電力変換装置を用いることができる。また、３相モータ１６２、およびインバータ１６３などからなる３相モータシステムに、前記実施の形態２に示した３相モータシステムを用いることができる。
　これにより、電気自動車に占める駆動系の容積を低減することができて、電気自動車の小型化、軽量化、および省スペース化が可能となる。また、電気自動車に占める駆動系の消費電力を低減することができる。また、インバータ１６３を冷却する装置を設置する場合、当該冷却装置の規模を小さくすることができる。
　なお、本実施の形態では電気自動車について説明したが、エンジンも併用するハイブリッド自動車にも同様に３相モータシステムを適用することができる。
　（実施の形態４）
　前記実施の形態２に示した３相モータシステムは、鉄道車両に用いることができる。前記実施の形態２における３相モータシステムを用いた鉄道車両を、図２５に示す。図２５は、実施の形態２の鉄道車両に備えられたコンバータおよびインバータを示す回路図である。
　図２５に示すように、鉄道車両１４１は、パンタグラフＰＧ、車輪ＷＨ、トランス１８０、コンバータ１８１、キャパシタ１８２、インバータ１４０、および負荷（例えば電動機）１５３を有している。パンタグラフＰＧは、鉄道車両１４１外の架線ＯＷに接しており、車輪ＷＨは鉄道車両１４１外の線路ＲＴに接している。
　パンタグラフＰＧと車輪ＷＨとの間にはトランス１８０が接続されている。トランス１８０はコンバータ１８１にノードを介して接続されており、コンバータ１８１にはキャパシタ１８２およびインバータ１４０がノードを介して並列に接続されている。また、インバータ１４０には負荷１５３がノードを介して接続されている。
　鉄道車両１４１には架線ＯＷ（例えば２５ｋＶ）からパンダグラフＰＧを介して電力が供給される。鉄道車両１４１に備えられたトランス１８０を介して電圧が１．５ｋＶまで降圧され、コンバータ１８１で交流から直流に変換される。さらに、キャパシタ１８２を介してインバータ１４０で直流から交流に変換され、インバータ１４０から電力を供給されることで、負荷１５３である３相モータ（電動機）を駆動する。
　コンバータ１８１内のスイッチング素子１５１およびダイオード１５２の構成、およびインバータ１４０内のスイッチング素子１５１およびダイオード１５２の構成は、前記実施の形態２において説明したスイッチング素子１５１およびダイオード１５２の構成と同じである。なお、図２５では、前記実施の形態２で示した制御回路１５４（図２２参照）の図示を省略している。
　本実施の形態では、コンバータ１８１に、前記実施の形態２で示した電力変換装置を鉄道車両に用いることができる。また、鉄道車両に設置された負荷１５３、インバータ１４０、および制御回路からなる３相モータシステムに、前記実施の形態２で示した３相モータシステムを用いることができる。これにより、鉄道車両の小型化、軽量化および省電力化が可能となる。
　以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
　例えば、ＳｉＣ半導体チップの素子領域には、接合型電界効果トランジスタ、金属－酸化膜半導体接合電界効果トランジスタ、絶縁ゲートバイポーラトランジスタ、ｐｎダイオード、ショットキーダイオード、またはジャンクションバリアショットキーダイオードなどが形成されていても構わない。
　本発明は、炭化ケイ素を用いた半導体装置およびその半導体装置の製造方法、ならびにその半導体装置を用いたインバータモジュール、インバータ、および鉄道車両に適用して有効である。
１　　ＳｉＣ基板
２、３　　エピタキシャル層
４　　Ｐ型ボディ層
４ａ　　Ｐ型接続層
５　　Ｎ＋型ソース層
６　　Ｐ＋型コンタクト層
７　　溝７
８　　ゲート絶縁膜
９　　ゲート電極
１０　　層間絶縁膜
１１　　開口部
１２　　金属膜
１３　　ドレイン電極
ＢＰ　　埋め込みＰ型層
ＪＤ　　接合ダイオードＪＤ
Ｑ１　　トレンチ型ＭＯＳＦＥＴ

Claims (15)

  1. 　炭化ケイ素を含む第１導電型の半導体基板と、
    　前記半導体基板上に形成された、炭化ケイ素を含む前記第１導電型のドリフト層と、
    　前記ドリフト層の上面に形成された複数の溝のそれぞれの内側に、ゲート絶縁膜を介して形成されたゲート電極と、
    　隣り合う前記複数の溝同士の間の前記ドリフト層の上面に形成された、前記第１導電型のソース層と、
    　前記ドリフト層内に形成され、前記ソース層の下面と、前記ソース層を挟んで並ぶ前記複数の溝の対向する側壁のうちのいずれか一方とに接する、前記第１導電型とは異なる第２導電型の第１半導体層と、
    　前記ドリフト層内において、前記複数の溝および前記第１半導体層よりも下に形成された、前記第２導電型の埋め込み半導体層と、
    を有し、
    　前記ゲート電極、前記ソース層および前記ドリフト層は、トレンチ型のＭＯＳＦＥＴを構成し、
    　前記ＭＯＳＦＥＴは、前記第１半導体層と前記ドリフト層との接合により構成される内蔵ダイオードを有し、
    　前記ソース層と、隣り合う前記複数の溝同士の間で前記ソース層に接する前記ドリフト層とは、接合ダイオードを構成している、半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記ドリフト層は、第２半導体層と、前記第２半導体層上の第３半導体層とを含む積層構造を有しており、
    　前記埋め込み半導体層は、前記第２半導体層の上面に形成されている、半導体装置。
  3. 　請求項１記載の半導体装置において、
    　前記接合ダイオードと前記内蔵ダイオードとは、前記ＭＯＳＦＥＴに対して逆並列に接続されている、半導体装置。
  4. 　請求項１記載の半導体装置において、
    　前記接合ダイオードは、前記内蔵ダイオードよりも立ち上がり電圧が低く、かつ低抵抗である、半導体装置。
  5. 　請求項１記載の半導体装置において、
    　前記ソース層、前記第１半導体層、および前記埋め込み半導体層には、前記ＭＯＳＦＥＴのソース電位が印加される、半導体装置。
  6. 　請求項１記載の半導体装置において、
    　平面視において、前記埋め込み半導体層は、隣り合う前記複数の溝同士の間において、前記複数の溝のそれぞれから離間して形成されている、半導体装置。
  7. 　請求項１記載の半導体装置において、
    　前記接合ダイオードは、前記第１半導体層から拡がる空乏層の動きにより整流効果を奏する、半導体装置。
  8. 　請求項１記載の半導体装置において、
    　前記埋め込み半導体層は、所定の電位が印加されることで、前記ドリフト層内の電界を緩和する役割を有する、半導体装置。
  9. （ａ）炭化ケイ素を含む第１導電型の半導体基板を用意する工程、
    （ｂ）前記半導体基板の主面上に、炭化ケイ素を含む前記第１導電型の第２半導体層を形成する工程、
    （ｃ）前記第２半導体層の上面に、前記第１導電型とは異なる第２導電型の埋め込み半導体層を形成する工程、
    （ｄ）前記（ｃ）工程の後、前記第２半導体層上に、炭化ケイ素を含む前記第１導電型の第３半導体層を形成することで、第２半導体層および第３半導体層を含むドリフト層を形成する工程、
    （ｅ）前記（ｄ）工程の後、前記第３半導体層の上面に、前記第２導電型の第１半導体層を複数並べて形成する工程、
    （ｆ）前記（ｄ）工程の後、前記第３半導体層の上面に、前記第１導電型のソース層を形成する工程、
    （ｇ）前記（ｅ）工程および前記（ｆ）工程の後、前記第３半導体層の上面に、複数の溝を並べて形成する工程、
    （ｈ）前記複数の溝のそれぞれの内側に、ゲート絶縁膜を介してゲート電極を形成する工程、
    を有し、
    　前記第１半導体層は、前記ソース層の下面と、前記ソース層を挟んで並ぶ前記複数の溝の対向する側壁のうちのいずれか一方とに接しており、
    　前記ゲート電極、前記ソース層および前記ドリフト層は、トレンチ型のＭＯＳＦＥＴを構成し、
    　前記ＭＯＳＦＥＴは、前記第１半導体層と前記ドリフト層との接合により構成される内蔵ダイオードを有し、
    　前記ソース層と、隣り合う複数の前記溝同士の間において前記ソース層に接する前記ドリフト層とは、接合ダイオードを構成している、半導体装置の製造方法。
  10. 　請求項９記載の半導体装置の製造方法において、
    　前記接合ダイオードと前記内蔵ダイオードとは、前記ＭＯＳＦＥＴに対して逆並列に接続されている、半導体装置の製造方法。
  11. 　請求項９記載の半導体装置の製造方法において、
    　前記接合ダイオードは、前記内蔵ダイオードよりも立ち上がり電圧が低く、かつ低抵抗である、半導体装置の製造方法。
  12. 　請求項９記載の半導体装置の製造方法において、
    　前記ソース層、前記第１半導体層、および前記埋め込み半導体層には、前記ＭＯＳＦＥＴのソース電位が印加される、半導体装置の製造方法。
  13. 　請求項１記載の半導体装置を有する、インバータモジュール。
  14. 　請求項１記載の半導体装置を有するインバータモジュールと、
    　前記インバータモジュール内の前記半導体装置を制御する制御回路と、
    を有する、インバータ。
  15. 　請求項１記載の半導体装置を用いたインバータと、
    　前記インバータからの電力供給を受けて車両を駆動する電動機と、
    を備える、鉄道車両。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018205251A (ja) * 2017-06-08 2018-12-27 富士電機株式会社 炭化珪素半導体装置の選別方法
JP2018205250A (ja) * 2017-06-08 2018-12-27 富士電機株式会社 炭化珪素半導体装置の選別方法
US10734483B2 (en) 2018-09-14 2020-08-04 Kabushiki Kaisha Toshiba Semiconductor device
US10872974B2 (en) 2018-09-15 2020-12-22 Kabushiki Kaisha Toshiba Semiconductor device
WO2022019000A1 (ja) * 2020-07-21 2022-01-27 株式会社デンソー 半導体装置
US11923716B2 (en) 2019-09-13 2024-03-05 Milwaukee Electric Tool Corporation Power converters with wide bandgap semiconductors

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146682A (ja) * 2009-12-15 2011-07-28 Toshiba Corp 半導体装置
JP2011222681A (ja) * 2010-04-08 2011-11-04 Hitachi Ltd 半導体装置
WO2012131768A1 (ja) * 2011-03-30 2012-10-04 株式会社日立製作所 炭化珪素半導体装置およびその製造方法
JP2014138025A (ja) * 2013-01-15 2014-07-28 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
WO2014132689A1 (ja) * 2013-03-01 2014-09-04 住友電気工業株式会社 炭化珪素半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016009712A (ja) * 2014-06-23 2016-01-18 住友電気工業株式会社 炭化珪素半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146682A (ja) * 2009-12-15 2011-07-28 Toshiba Corp 半導体装置
JP2011222681A (ja) * 2010-04-08 2011-11-04 Hitachi Ltd 半導体装置
WO2012131768A1 (ja) * 2011-03-30 2012-10-04 株式会社日立製作所 炭化珪素半導体装置およびその製造方法
JP2014138025A (ja) * 2013-01-15 2014-07-28 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
WO2014132689A1 (ja) * 2013-03-01 2014-09-04 住友電気工業株式会社 炭化珪素半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018205251A (ja) * 2017-06-08 2018-12-27 富士電機株式会社 炭化珪素半導体装置の選別方法
JP2018205250A (ja) * 2017-06-08 2018-12-27 富士電機株式会社 炭化珪素半導体装置の選別方法
JP7013683B2 (ja) 2017-06-08 2022-02-01 富士電機株式会社 炭化珪素半導体装置の選別方法
JP7013684B2 (ja) 2017-06-08 2022-02-01 富士電機株式会社 炭化珪素半導体装置の選別方法
US10734483B2 (en) 2018-09-14 2020-08-04 Kabushiki Kaisha Toshiba Semiconductor device
US10872974B2 (en) 2018-09-15 2020-12-22 Kabushiki Kaisha Toshiba Semiconductor device
US11923716B2 (en) 2019-09-13 2024-03-05 Milwaukee Electric Tool Corporation Power converters with wide bandgap semiconductors
WO2022019000A1 (ja) * 2020-07-21 2022-01-27 株式会社デンソー 半導体装置

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