WO2015040675A1 - 半導体装置、電力変換装置、鉄道車両、および半導体装置の製造方法 - Google Patents

半導体装置、電力変換装置、鉄道車両、および半導体装置の製造方法 Download PDF

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宏行 松島
和浩 望月
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Definitions

  • the present invention relates to a semiconductor device, a power conversion device, a railway vehicle, and a method for manufacturing a semiconductor device, and more particularly to a structure of a termination region of a silicon carbide power device.
  • the power semiconductor device using SiC can reduce the on-resistance of the element at the same breakdown voltage as compared with the power semiconductor device using Si (silicon). This is due to the fact that the dielectric breakdown strength of SiC is about 10 times that of Si, so that the depletion layer width is about one-tenth, which makes it possible to thin the epitaxial layer that becomes the drift layer.
  • the breakdown voltage of the power semiconductor device is mainly determined by the thickness of the epitaxial layer constituting the drift layer and the impurity concentration of the epitaxial layer.
  • electric field concentration occurs in the termination region surrounding the periphery of the active region, avalanche breakdown occurs at a value smaller than the designed breakdown voltage unless a structure for relaxing the electric field is provided.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2011-114028 describes that the depth of a plurality of grooves constituting the termination region is formed so as to gradually decrease as the distance from the active region increases.
  • Patent Document 1 a p-type well region is formed below each of the plurality of grooves. As a result, it is described that a depletion layer generated when a reverse bias is applied is formed smoothly from the inner side to the outer side of the chip, thereby increasing the breakdown voltage of the semiconductor device.
  • Patent Document 2 Japanese Patent No. 5122810 discloses that the interface between the silicon carbide substrate and the insulating film has a positive charge of about 1 ⁇ 10 12 cm ⁇ 2 to 2 ⁇ 10 12 cm ⁇ 2 , and It is described that the amount of positive charge varies with the application of a high electric field.
  • JP 2011-1104028 A Japanese Patent No. 5122810
  • a semiconductor device is formed on a first conductivity type semiconductor substrate, the first conductivity type semiconductor layer formed on a main surface of the semiconductor substrate, and an upper surface of the semiconductor layer.
  • a width of the second groove in a direction orthogonal to the extending direction of the second groove is smaller than a width of the first groove in a direction orthogonal to the extending direction of the first groove,
  • the depth of the second semiconductor region at the bottom surface of the second groove is the second depth of the bottom surface of the first groove. It is shallower than the conductor region.
  • a method of manufacturing a semiconductor device includes a step of preparing a first conductivity type semiconductor substrate containing silicon carbide, and the first conductivity containing silicon carbide on a main surface of the semiconductor substrate.
  • Forming a mold type semiconductor layer forming a plurality of annular grooves on the upper surface of the semiconductor layer, including a first groove and a second groove surrounding the outside of the first groove in plan view;
  • And forming a second semiconductor region by implanting a second conductivity type impurity into each surface of the plurality of grooves in a state where the bottom surface of the second groove is covered with the first insulating film.
  • the semiconductor layer Forming a first semiconductor region of the second conductivity type on a surface; forming a semiconductor element on an active region on an upper surface of the semiconductor layer; and exposing the active region on an upper surface of the semiconductor layer.
  • the width is smaller than the width of the first groove in a direction perpendicular to the extending direction of the first groove, and the depth of the second semiconductor region at the bottom surface of the second groove is equal to that of the bottom surface of the first groove. It is shallower than the second semiconductor region.
  • the termination region of the semiconductor device can be formed small, the semiconductor device can be improved in performance by increasing the active region, or the chip size can be reduced. Thus, the cost of the semiconductor device can be reduced.
  • FIG. 4 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 3.
  • FIG. 5 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 4.
  • FIG. 6 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 5;
  • FIG. 7 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 6;
  • FIG. 8 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG.
  • FIG. 9 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 8.
  • FIG. 19 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 18;
  • FIG. 20 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 19;
  • FIG. 21 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 20; It is a graph which shows the relationship between a well ion implantation density
  • FIG. 6 is a schematic circuit diagram of a converter and an inverter in a railway vehicle that is Embodiment 4 of the present invention.
  • ⁇ ” and + ⁇ represent the relative concentrations of impurities of n-type or p-type conductivity.
  • impurities “n ⁇ ”, “n ⁇ ”. , “N”, “n + ”, “n ++ ” in this order.
  • FIG. 1 is a plan view of the semiconductor device of the present embodiment.
  • FIG. 2 is a cross-sectional view of the semiconductor device of this embodiment.
  • FIG. 2 shows a structure of a termination region at the end of a semiconductor chip (hereinafter simply referred to as a chip) including a silicon carbide pn diode.
  • a chip 111 that is a silicon carbide semiconductor device of the present embodiment has an active region 112 in which a diode or a transistor is disposed.
  • ap ⁇ type well 103, p type trench well 104 a, and p ⁇ type trench well 104 b are formed on the upper surface of the drift layer 102 in the termination region surrounding the active region 112.
  • the trench wells 104 a and 104 b are formed in the well 103, and the trench wells 104 a and 104 b are formed in order from the center side of the chip 111 toward the peripheral edge side of the chip 111.
  • the well 103 and the trench wells 104a and 104b are hatched.
  • n + type channel stopper region 107 is formed so as to surround the well 103 and the trench wells 104a and 104b.
  • Each of the well 103 and the trench wells 104a and 104b is a semiconductor region containing a p-type impurity (for example, Al (aluminum) or B (boron)).
  • the active region 112 is located at the center of the chip 111 in plan view.
  • the well 103, the trench wells 104a and 104b, and the channel stopper region 107 are formed in an annular shape so as to surround the active region 112 in plan view.
  • the active region 112 has a rectangular shape in plan view.
  • the well 103, the trench wells 104a and 104b, and the channel stopper region 107 have a rectangular shape, but the corners of the rectangular shape are curved curves.
  • FIG. 2 is a cross-sectional view taken along line AA in FIG. That is, it is a cross-sectional view showing a region from the center of the active region 112 in FIG. In FIG. 1, the illustration of the silicon oxide film 125 shown in FIG. 2 is omitted.
  • the semiconductor device of the present embodiment has a SiC substrate 101 which is a semiconductor substrate made of SiC (silicon carbide).
  • SiC substrate 101 contains an n-type impurity (for example, N (nitrogen)) at a high concentration.
  • An electrode 110 is formed on the back surface of SiC substrate 101, that is, the second main surface.
  • the electrode 110 is, for example, a back electrode made of a laminated film in which a Ti (titanium) film, a Ni (nickel) film, and an Au (gold) film are formed in order from the bottom surface of the SiC substrate 101 downward.
  • the electrode 110 and the SiC substrate 101 are joined ohmically.
  • an n + -type SiC substrate 101 made of SiC that is, on the first main surface, an n ⁇ -type drift layer 102 made of SiC having an n-type impurity concentration lower than that of the SiC substrate 101 is formed.
  • the drift layer 102 contains an n-type impurity (for example, N (nitrogen) or P (phosphorus)) at a relatively low concentration.
  • the thicknesses of the n + -type SiC substrate 101 and the n ⁇ -type drift layer 102 are determined by a desired breakdown voltage. For example, the thickness of the drift layer 102 in the chip 111 having a 3.3 kV breakdown voltage specification is 25 to 35 ⁇ m.
  • a well 103 which is a p ⁇ type semiconductor region is formed. Note that the formation depth of the well 103 does not reach the bottom surface of the drift layer 102.
  • Two or more trenches are formed on the upper surface of the drift layer 102 in the region where the well 103 is formed.
  • a trench 105 a and a trench 105 b formed side by side on the upper surface of the drift layer 102 are shown.
  • the trenches 105 a and 105 b are recesses formed in the first main surface of the SiC substrate 101.
  • Each side wall of trenches 105 a and 105 b is formed with an inclination of 45 degrees or less from a plane perpendicular to the first main surface of SiC substrate 101. That is, the width of the bottom surface of the trench 105 a is smaller than the width of the opening of the trench 105 a on the upper surface of the drift layer 102. Further, the width of the bottom surface of the trench 105 b is smaller than the width of the opening of the trench 105 b on the upper surface of the drift layer 102.
  • each of the trenches 105a and 105b is an annular groove extending along each of the four sides of the rectangular chip 111.
  • the trench 105b is formed outside the trench 105a. That is, the trench 105a is formed closer to the active region 109 in the center of the chip 111 than the trench 105b, and the trench 105b is formed closer to the end of the chip 111 than the trench 105a.
  • the trench 105b is provided so as to surround the trench 105a in plan view.
  • the trench 105a is an inner circumferential groove with respect to the trench 105b
  • the trench 105b is an outer circumferential groove with respect to the trench 105a.
  • the depths of the trench 105a and the trench 105b are the same. That is, the distance from the top surface of the drift layer 102 to the bottom surface of the trench 105a is the same as the distance from the top surface of the drift layer 102 to the trench 105b.
  • each of the trenches 105a and 105b has a linear portion extending along each of the four sides of the rectangular chip 111 and a curved portion at the intersection of the linear portions.
  • the lateral extension of the trench wells 104a and 104b in the curved portion shown in FIG. 1 is smaller than the lateral extension of the trench wells 104a and 104b in the linear portion.
  • the lateral p-type impurity concentration of the curved trench portions 104a and 104b is smaller than the lateral p-type impurity concentration of the linear trench wells 104a and 104b.
  • the curved portion is a region where electric field concentration is more likely to occur than the straight portion.
  • the semiconductor device of this embodiment since the p-type impurity concentration in the lateral direction in the curved portion is smaller than that in the linear portion, the electric field concentration in the curved portion can be reduced.
  • the width of each of the plurality of trenches arranged on the upper surface of the drift layer 102 becomes narrower as it approaches the end of the chip 111. That is, the closer to the active region 112, the larger the width of the plurality of trenches.
  • the trench 105b is formed with a smaller width than the trench 105a.
  • variety of a trench as used in this application is a direction orthogonal to the direction where a trench is extended, Comprising: The length of the said trench in the direction in alignment with the 1st main surface of the SiC substrate 101 is pointed out.
  • the well 103 is formed along the upper surface of the drift layer 102 in which a plurality of trenches are formed, the well 103 is formed deep in the vicinity immediately below each of the trenches 105a and 105b. That is, the well 103 at the bottom of each of the trenches 105a and 105b is formed from the upper surface of the drift layer 102 to a deeper position than the other regions where the trench is not formed.
  • the depth of the region where the well 103 is formed from the top surface of the drift layer 102 and the depth of the region where the well 103 is formed from the bottom surface of the trench are 0.5 to 1.5 ⁇ m.
  • the well 103 formed deeper than the other region immediately below the trench 105b has a smaller width than the well 103 formed deeper than the other region immediately below the trench 105a.
  • the well 103 is formed on the upper surface of the drift layer 102 in a region other than the vicinity of the center portion and the terminal end portion of the chip 111. Therefore, the well 103 is not formed on the upper surface of the drift layer 102 in the vicinity of the channel stopper region 107.
  • the depth of the well 103 at the bottom of each of the trenches 105a and 105b is the same.
  • the depth of the well 103 at the bottom of each of the trenches 105 a and 105 b may be shallower as it is closer to the end of the chip 111, that is, the peripheral edge of the chip 111.
  • the depth of the well 103 at the bottom of one trench may be shallower than the depth of the well 103 at the bottom of another trench farther from the peripheral edge of the chip 111 than the trench.
  • a trench well 104a which is a p-type semiconductor region, is formed on the side wall and bottom surface of the trench 105a.
  • a p ⁇ type semiconductor region 104b is formed on the side wall and bottom surface of the trench 105b.
  • the trench well 104b is formed at the bottom of the trench 105b located on the end side of the chip 111
  • the trench well 104a is formed at the bottom of the trench 105a located on the center side of the chip 111. That is, each of the trench wells 104 a and 104 b is formed in the drift layer 102 from the surface of the drift layer 102 to a predetermined depth.
  • the trench wells 104 a and 104 b have a higher p-type impurity concentration than the well 103.
  • the formation depth of the trench well 104b is shallower than the formation depth of the trench well 104a.
  • the trench well 104b on the end side of the chip 111 has a lower p-type impurity concentration than the trench well 104a on the inner side of the chip 111.
  • the formation depth is shallower and the p-type impurity concentration is lower in the trench well 104a than in the trench well 104a.
  • the depth of the trench well at the bottom of any one of the trenches is the same as the depth of the trench well at the bottom of the trench adjacent to the trench. That is, among the plurality of trenches of three or more, the depth of the trench well at the bottom of each adjacent trench is deeper at the trench well at the center of the chip 111, that is, at the bottom of the trench on the active region side, or The same depth is considered. However, the depth of the trench well at the bottom of the trench closest to the center of the chip 111 is deeper than the depth of the trench well at the bottom of the trench closest to the terminal end of the chip 111.
  • the depth of the trench well at the bottom of one of the trenches and the p-type impurity concentration of the trench well at the bottom of another trench adjacent to the trench are the same.
  • the p-type impurity concentration in the trench well at the bottom of the trench closest to the center side of the chip 111 is higher than the p-type impurity concentration in the trench well at the bottom of the trench closest to the terminal end of the chip 111. That is, among the plurality of trench wells arranged in the termination region from the center of the chip 111 to one end, there is a difference in the formation depth and the p-type impurity concentration of the trench wells at both ends.
  • a p + region 106 that is a semiconductor region into which a p-type impurity (for example, Al (aluminum) or B (boron)) is introduced at a high concentration is formed on the upper surface of the drift layer 102.
  • the p + region 106 is formed in an active region surrounded by the well 103 in plan view, and constitutes a PN diode of the chip 111.
  • An annular channel stopper region 107 is formed on the upper surface of the drift layer 102 near the periphery of the chip 111 so as to surround the p + region 106 and the well 103 in plan view.
  • the channel stopper region 107 is a semiconductor region formed by introducing an n-type impurity (for example, N (nitrogen) or P (phosphorus)) at a high concentration into the upper surface of the drift layer 102.
  • the p + region 106 and the channel stopper region 107 are formed at a depth shallower than that of the well 103.
  • a silicon oxide film 125 which is an insulating film is formed on the drift layer 102.
  • the silicon oxide film 125 almost entirely covers the upper surface of the drift layer 102. However, a part of the upper surface of the active region, that is, the p + region 106 is exposed from the silicon oxide film 125.
  • a silicon oxide film 125 is buried inside each of the trenches 105a and 105b.
  • An electrode 109 is connected to the active region on the upper surface of the drift layer 102, that is, the upper surface of the p + region 106.
  • the electrode 109 is a metal film made of a Ti (titanium) film, a Ni (nickel) film, or a Mo (molybdenum) film formed on the drift layer 102.
  • the silicon carbide pn diode formed on the chip 111 which is the semiconductor device of the present embodiment is configured by a pn junction between the n ⁇ type drift layer 102 and the p + region 106.
  • a forward bias is applied between the electrode 109 serving as the anode electrode and the electrode 110 serving as the cathode electrode, that is, a voltage higher than the voltage applied to the electrode 110 is applied to the electrode 109. In this case, a current flows from the electrode 109 to the electrode 110.
  • FIG. 22 an example of the ion implantation profile of the well 103 is shown in FIG.
  • the vertical axis of the graph shown in FIG. 22 indicates the ion implantation concentration of the well 103 (see FIG. 1), that is, the concentration of the p-type impurity, and the horizontal axis indicates the depth from the surface of the drift layer 102 (see FIG. 1). Is shown.
  • FIG. 23 shows an example of an ion implantation profile of the trench well 104a (see FIG. 1) formed at a relatively deep depth.
  • the vertical axis in FIG. 23 represents the ion implantation concentration of the well 104a, and the horizontal axis represents the surface of the drift layer 102 (see FIG. 1) and the depth from the bottom surface of the trench 105a (see FIG. 1). ing.
  • FIG. 24 shows an example of an ion implantation profile of the trench well 104b (see FIG. 1) formed at a relatively shallow depth.
  • the vertical axis represents the ion implantation concentration of the well 104b
  • the horizontal axis represents the surface of the drift layer 102 (see FIG. 1) and the depth from the bottom surface of the trench 105b (see FIG. 1). ing.
  • FIGS. 22, 23, and 24 are graphs showing the relationship between the well ion implantation concentration and the depth from the surface of the drift layer.
  • the concentration of the p-type impurity in the well 103 is lower than the concentration of the p-type impurity in the trench wells 104a and 104b shown in FIGS.
  • the trench well 104a on the center side of the chip 111 has a high-concentration region on the surface side of the drift layer 102, and deep below the bottom, that is, in the drift layer 102 It has a low density region at the position. In particular, there is a region that protrudes and has a high p-type impurity concentration in the vicinity of the surface of the drift layer 102.
  • the p-type impurity concentration of the trench well 104b on the terminal end side of the chip 111 is lower than the p-type impurity concentration of the trench well 104a on the center side of the chip 111 (see FIG. 23). .
  • the concentration distribution of the trench well 104b shown in FIG. 24 there is no protruding high concentration region near the surface of the drift layer 102.
  • One of the features of the semiconductor device according to the present embodiment is that the SiC semiconductor device having a trench termination structure in which a plurality of trenches having the same depth is provided so as to surround the active region on the upper surface of the chip.
  • the p-type impurity concentration of each of the trench wells formed on the bottom surface and the side wall of the substrate is lower as it is closer to the peripheral portion of the chip.
  • one of the features of the semiconductor device of the present embodiment is that, in the SiC semiconductor device as described above, the formation depth of each of the trench wells formed on the bottom and side walls of the plurality of trenches depends on the peripheral portion of the chip. The closer it is, the shallower it is.
  • one of the features of the semiconductor device of the present embodiment is that, in the SiC semiconductor device as described above, the width of each of the plurality of trenches is narrower as it is closer to the peripheral portion of the chip.
  • the breakdown voltage of the power semiconductor device using the SiC substrate it is important to prevent the electric field from concentrating at the end portion of the chip, that is, in the vicinity of the peripheral portion of the chip. This is because, in the terminal region of the power semiconductor device, an electric field is likely to be concentrated when a reverse bias is applied to the chip, and avalanche breakdown may occur due to this electric field concentration. Further, when the positive charge is relatively small at the interface between the drift layer made of SiC (silicon carbide) and the insulating film in contact with the upper surface, the electric field concentration in the vicinity of the terminal portion is particularly remarkable. Therefore, when the amount of positive charge existing between the drift layer, which is a SiC film, and the insulating film in contact with the drift layer varies, the breakdown voltage of the semiconductor device varies.
  • the breakdown voltage can be increased by increasing the distance between the active region and the end portion of the chip and increasing the number of trenches in the termination region.
  • this method increases the chip area. Further, as described above, when the chip becomes large, there is a problem that the yield decreases and the manufacturing cost increases.
  • the termination region in the drift layer of the depletion layer that occurs during reverse biasing can be smoothly formed so as to gradually move toward the surface of the drift layer from the center side to the end side of the chip, the termination region The withstand voltage can be improved without increasing the width of. That is, the thickness of the depletion layer in the vertical direction gradually decreases from the center side to the end side of the chip, so that the electric field can be prevented from concentrating on a specific location.
  • the p ⁇ type trench well 104 b at the bottom of the trench 105 b on the terminal end side of the chip 111 is replaced with the p ⁇ type trench on the center side of the chip 111.
  • the p-type impurity concentration is lower than that of the trench well 104a, and the formation depth is shallow.
  • the boundary of the depletion layer formed in the drift region 102 is reduced.
  • the film is smoothly formed so as to gradually move toward the surface of the drift layer 102 from the center side toward the terminal end side.
  • the boundary of the depletion layer formed in the drift region 102 gradually increases from the center side toward the termination portion side. Are formed smoothly toward the surface of the drift layer 102.
  • the electric field concentration is more likely to occur when the p-type impurity concentration of the semiconductor layer such as the trench well is higher, and the electric field concentration is more likely to occur as the semiconductor layer such as the trench well is formed deeper.
  • the concentration of the trench well 104b in the vicinity of the terminal end portion of the chip 111 is decreased and the formation depth of the trench well 104b is decreased, thereby making the shape of the depletion layer smooth in the terminal region. be able to. With the above structure, electric field concentration in the termination region can be prevented, and the breakdown voltage characteristics of the semiconductor device can be improved.
  • the electric field strength is large at the end of the trench well 104b on the terminal end side. Can be prevented.
  • the p-type impurity concentration on the surface of the trench well 104a on the center side of the chip 111 is high, even if the positive charge at the interface between the drift layer 102 and the silicon oxide film 125 is relatively large, the p on the surface of the trench well 104a. It is possible to prevent the type from being inverted to the n-type.
  • the trench wells 104a and 104b are formed inside the well 103 formed with a lower p-type impurity concentration than the trench wells 104a and 104b, it is possible to prevent electric field concentration from occurring at the bottom of the trench.
  • the well 103 is formed deeper than the region where the trench is not formed in the lower part of each of the trenches 105a and 105b. Therefore, the corner of the well 103 in the termination region, that is, the protruding portion is not only the end of the well 103 on the termination side. In other words, a part of the well 103 under each trench protrudes toward the electrode 110 side, thereby dispersing the portion where the electric field tends to concentrate, and concentrating the electric field on a specific portion such as the end portion of the well 103. Can be prevented.
  • the breakdown voltage of the semiconductor device can be increased without increasing the width of the termination region.
  • the width of the termination region that is the region from the active region on the upper surface of the chip 111 to the termination of the chip 111 can be reduced to about two thirds.
  • the area of the termination region can be reduced, and a trench termination structure with a high breakdown voltage can be realized, so that the breakdown voltage of the semiconductor device is increased, the performance of the semiconductor device is increased, or the chip size is reduced. be able to. Further, by reducing the chip size, the yield can be improved and the manufacturing cost of the semiconductor device can be reduced.
  • the termination structure of the chip according to the present embodiment is not limited to the pn diode but can be applied to the termination structure of other power semiconductor devices.
  • the termination structure of the chip according to the present embodiment includes a junction field effect transistor such as an IGBT (Insulated Gate Bipolar Transistor), a metal-oxide semiconductor junction field effect transistor, a Schottky diode, or an active region on a SiC substrate.
  • the present invention can be applied to a semiconductor device provided with a junction barrier Schottky diode or the like.
  • FIGS. 3 to 21 are cross-sectional views illustrating the manufacturing process of the semiconductor device of the present embodiment, and show the same cross-section as in FIG. Below, each area
  • an n + type SiC substrate 101 made of 4H—SiC doped with an n type impurity (for example, N (nitrogen)) is prepared.
  • an n ⁇ type drift layer 102 made of SiC (silicon carbide) is formed on the main surface of the SiC substrate 101 by using an epitaxial growth method.
  • a silicon oxide film 120 is deposited on the n ⁇ -type drift layer 102 by plasma CVD (Chemical Vapor Deposition), and then a photoresist film (not shown) is used as a mask. By performing dry etching, the silicon oxide film 120 is patterned. Thus, a part of the silicon oxide film 120 is opened to form an annular groove in plan view, and the upper surface of the drift layer 102 is exposed at the bottom of the groove.
  • the film thickness of the silicon oxide film 120 is 1 to 3 ⁇ m.
  • an n-type impurity for example, N (nitrogen) or P (phosphorus)
  • N nitrogen
  • P phosphorus
  • a silicon oxide film 121 is formed on the drift layer 102 by, eg, CVD, and then the silicon oxide film 121 is patterned. Thereby, a plurality of grooves having an annular shape in plan view are formed in the silicon oxide film 121.
  • Each of the plurality of annular grooves formed in the silicon oxide film 121 is provided so as to surround the center of the chip formation region, and the specific annular groove surrounds the other annular grooves. Is formed.
  • a case where two grooves are formed in the silicon oxide film 121 will be described.
  • the groove on the inner side of the chip formation region is formed with a wider width than the outer groove.
  • a part of the upper surface of the drift layer 102 is removed, and trenches 105a and 105b are formed.
  • the trench 105a has a wider width than the trench 105b.
  • the trenches 105a and 105b have the same depth.
  • the depth of the trench grooves provided on the upper surface of the drift layer 102 is unified, and no difference is provided in the depth of each trench, so that the manufacturing process of the trench can be simplified.
  • a silicon oxide film 122 is deposited on the drift layer 102 and the silicon oxide film 121 by using, for example, a CVD method. As a result, the trench 105 a and the trench 105 b are filled with the silicon oxide film 122.
  • the film thickness of the silicon oxide film 122 is less than a half of the diameter of the trench 105a opened to the most central side of the chip formation region, and is the farthest from the central portion of the chip formation region, that is, the chip region.
  • the thickness of the trench 105b that is opened to the outermost side is one half or more of the diameter.
  • a part of the silicon oxide film 122 is removed by dry etching.
  • the upper surface of the drift layer 102 is exposed from the silicon oxide film 122 at the bottom of the wide trench 105a opened to the center side of the chip formation region.
  • the sidewalls on both sides of the trench 105 a are covered with the silicon oxide film 122.
  • the drift layer 102 is not exposed from the silicon oxide film 122 in the narrow trench 105 b opened outside the chip formation region.
  • the purpose of exposing the top surface of the drift layer 102 at the bottom of the trench 105a is to form a deeper and higher impurity concentration semiconductor region at the bottom of the trench 105a by ion implantation performed thereafter. From such a viewpoint, it is not always necessary to expose the upper surface of the drift layer 102 at the bottom of the trench 105a. However, in that case, in order to form the semiconductor region as described above, the thickness of the silicon oxide film at the bottom of the trench 105a is set to 10 nm or less by the dry etching.
  • trench well 104a and trench well 104b are formed by ion-implanting p-type impurities (for example, Al (aluminum) or B (boron)) into drift layer 102 using silicon oxide film 122 as a mask.
  • p-type impurities for example, Al (aluminum) or B (boron)
  • the trench well 104a is formed on the inner side wall and bottom surface of the trench 105a
  • the trench well 104b is formed on the inner side wall and bottom surface of the trench 105b.
  • the depth of the trench well 104a formed on the bottom surface of the trench 105a is deeper than the trench well 104b formed on the bottom surface of the trench 105b. That is, the depth of the trench well can be determined by the formation width of each of the plurality of trenches formed on the upper surface of the drift layer 102.
  • the concentration distribution of the p-type impurity in the trench well 104a has the profile shown in FIG. 23, and the concentration distribution of the p-type impurity in the trench well 104b has the profile shown in FIG. That is, the concentration of the p-type impurity in the trench well 104b is lower than the concentration of the p-type impurity in the trench well 104a.
  • the difference in the impurity concentration of the trench well at the bottom of the trench is caused by forming a plurality of trenches having different widths, thereby providing a difference in the form of the insulating film that embeds them. This is because implantation is performed to form each trench well.
  • FIG. 9 is a plan view of a chip formation region during the manufacturing process of the semiconductor device of the present embodiment.
  • the illustration of the insulating film on the drift layer 102 is omitted.
  • the trench wells 104a and 104b are hatched.
  • ion implantation is performed from four directions of the N1, N2, N3, and N4 directions.
  • Each of the N1 direction, the N2 direction, the N3 direction, and the N4 direction is a direction from the corner of the rectangular chip formation region to the center of the chip formation region in plan view, and is 90 degrees with respect to the upper surface of the drift layer 102
  • the direction is inclined at an angle of less than
  • FIG. 12, FIG. 14 and FIG. 16 are sectional views taken along the line BB when ion implantation is performed from the N1, N2, N3 and N4 directions shown in FIG. 9, respectively.
  • FIG. 13, FIG. 15 and FIG. 17 are sectional views taken along the line CC in the case where ion implantation is performed from the N1, N2, N3 and N4 directions shown in FIG.
  • the cross section taken along the line BB is a cross section showing a terminal structure at a corner curve portion such as the trenches 105a and 105b having a rectangular annular structure in a plan view. Accordingly, in the plan view, the BB line is orthogonal to the N3 direction and the N4 direction.
  • the cross section taken along the line CC shown in FIGS. 11, 13, 15 and 17 is a direction along one of the four sides of the chip formation, and is orthogonal to the extending direction of the trenches 105a, 105b, etc. It is a cross section in a direction. That is, the CC line is inclined at an angle of 45 degrees in plan view with respect to the four directions.
  • the trenches 105a and 105b in the cross section of the line BB and the region in the vicinity thereof are referred to as a curved portion, and the trenches 105a and 105b extending in a straight line in the cross section of the line CC and in the vicinity thereof.
  • the region is called a straight line portion.
  • all of the oblique ion implantation from the above four directions is performed here. That is, a total of four ion implantations are performed, but in FIGS. 10 to 17, the process of performing the oblique ion implantation from the four directions is performed in chronological order, so that the structure is not a case where ion implantation is performed in a superimposed manner.
  • the structure of a trench well formed when oblique ion implantation in the above four directions is performed individually is shown. That is, in the last four ion implantations, when ion implantation from the N4 direction (see FIG. 9) is performed last, the ion implantation has already been performed from the N1, N2, and N3 directions.
  • the well formation region is formed in a wider range than the region shown in FIGS.
  • FIGS. 10 to 17 the formation range of the trench wells 104a and 104b is shown wider than that of FIG. 8 in order to easily understand the difference in the expansion of the trench wells 104a and 104b.
  • the direction in which the oblique ion implantation is performed is indicated by arrows.
  • the four directions in which the oblique ion implantation is performed are directions along the diagonal line of the trench 105a or 105b having a rectangular shape in plan view. That is, the four directions are directions inclined by 45 degrees in a plan view with respect to the straight portions of the trenches 105a and 105b. A part of the curved portion of each of the trenches 105a and 105b extends in a direction along one of the four directions in plan view.
  • both the curved portion and the straight portion are lateral, that is, the main surface of the drift layer 102 and SiC.
  • Trench wells 104a and 104b are formed so as to spread in the direction along the main surface of substrate 101.
  • the lateral trench wells 104a and 104b spread in the linear portion from the N1 direction and the N2 direction. This is the same as in the case of injection.
  • the lateral expansion of the trench wells 104a and 104b is smaller than when ion implantation is performed from the N1 direction and the N2 direction.
  • the p-type impurity concentration in the lateral direction of the trench wells 104a and 104b in the curved portion in plan view is smaller than the p-type impurity concentration in the lateral direction of the trench wells 104a and 104b in the straight portion.
  • a silicon oxide film 123 is formed on the drift layer 102 by using, for example, a CVD method. Subsequently, the upper surface of the drift layer 102 in the vicinity of the trenches 105a and 105b is exposed by patterning the silicon oxide film 123 using a photolithography technique and a dry etching method. That is, the silicon oxide film 123 is not formed inside each of the trenches 105a and 105b, and the side walls and the bottom surface inside each of the trenches 105a and 105b are exposed. Further, the drift layer 102 at the center of the chip formation region is not exposed from the silicon oxide film 123, and the drift layer 102 and the channel stopper region 107 at the periphery of the chip formation region are not exposed from the silicon oxide film 123.
  • a p-type impurity for example, Al (aluminum) or B (boron)
  • Al (aluminum) or B (boron) is ion-implanted into a part of the upper surface of the drift layer 102 to form the p ⁇ type well 103.
  • the well 103 is formed deeper than the other regions immediately below the trenches 105a and 105b.
  • a silicon oxide film 124 is formed on the drift layer 102 by using, for example, a CVD method. Subsequently, the upper surface of the drift layer 102 at the center of the chip formation region is exposed by patterning the silicon oxide film 124 using a photolithography technique and a dry etching method. At this time, trench wells 104 a and 104 b, trenches 105 a and 105 b and channel stopper region 107 are not exposed from silicon oxide film 124.
  • a p-type impurity for example, Al (aluminum) or B (boron)
  • a p-type impurity for example, Al (aluminum) or B (boron)
  • a p-type impurity for example, Al (aluminum) or B (boron)
  • a pn junction is formed between p + type region 106 and n ⁇ type drift layer 102, so that a silicon carbide pn diode is formed by p + type region 106 and drift layer 102.
  • the region where the p + type region 106 is formed is the active region 112.
  • the SiC substrate 101 and the drift layer 102 are annealed.
  • the n-type impurity for example, N (nitrogen) or P (phosphorus)
  • the p-type impurity for example, Al (aluminum) or B
  • the annealing temperature of SiC substrate 101 and drift layer 102 is about 1700 to 1800 ° C.
  • a silicon oxide film 125 is formed on the drift layer 102 by using, for example, a CVD method. Thereafter, the silicon oxide film 125 is patterned by using a photolithography technique and a dry etching method to partially expose the upper surface of the p + type region 106 at the center of the chip formation region. Thereby, the structure shown in FIG. 20 is obtained.
  • an electrode 109 which is an anode electrode is formed by using photolithography and etching methods. To do.
  • the electrode 109 is a metal electrode made of a Ti (titanium) film, a Ni (nickel) film, or a Mo (molybdenum) film, and is formed so as to be connected to the upper surface of the p + -type region 106.
  • an electrode 110 that is in ohmic contact with the back surface of the SiC substrate 101 is formed using a sputtering method or the like.
  • the electrode 110 is, for example, a back electrode made of a laminated film in which a Ti (titanium) film, a Ni (nickel) film, and an Au (gold) film are formed in order from the bottom surface of the SiC substrate 101 downward.
  • the SiC substrate 101 is diced into individual pieces to form the chips 111.
  • the semiconductor device of this embodiment is completed.
  • the p-type impurity concentration in the trench well 104b in the vicinity of the terminal end portion of the chip 111 shown in FIG. 14 is set lower than that in the trench well 104a on the center side of the chip 111, and the formation depth of the trench well 104b. Is shallower than the trench well 104a.
  • the shape of the depletion layer can be made smooth in the termination region.
  • the breakdown voltage of the semiconductor device can be increased without increasing the width of the termination region.
  • the width of the termination region can be reduced to about two thirds.
  • the area of the termination region can be reduced, and a trench termination structure with a high breakdown voltage can be realized, so that the breakdown voltage of the semiconductor device is increased, the performance of the semiconductor device is increased, or the chip size is reduced. be able to. Further, by reducing the chip size, the yield in the chip manufacturing process can be improved and the manufacturing cost of the semiconductor device can be reduced.
  • oblique ions are formed from a direction obliquely intersecting the straight portion in plan view. Injecting. Accordingly, the lateral spread of the trench wells 104a and 104b in the curved portion is smaller than the lateral spread of the trench wells 104a and 104b in the straight portion. Further, the lateral p-type impurity concentration of the curved trench wells 104a and 104b is smaller than the lateral p-type impurity concentration of the straight trench wells 104a and 104b.
  • the curved portion is a region where electric field concentration is more likely to occur than the straight portion.
  • the p-type impurity concentration in the lateral direction in the curved portion can be made smaller than that in the linear portion, so that the electric field concentration in the curved portion can be relaxed. .
  • FIG. 25 is a cross-sectional view of the semiconductor device of this embodiment.
  • the drift layer 102 at the center of the chip 111 is formed by discretely forming the p + -type regions 106 (see FIG. 2) of the first embodiment.
  • a plurality of p + -type regions 206 are arranged side by side on the upper surface of the substrate.
  • the configuration of the chip 111 other than the p + type region 206 is the same as that of the device of the first embodiment.
  • the JBS diode shown in FIG. 25 is an element that exhibits a rectifying effect by a Schottky junction between the drift layer 102 and the electrode 109.
  • the depletion layer expands from the p + type region 206 and the charge intensity applied to the interface with the Schottky electrode 209 is relaxed, so that the p + type region 206 is not formed.
  • the reverse leakage current can be reduced.
  • the manufacturing process of the semiconductor device of the present embodiment differs from the manufacturing process of the semiconductor device of the first embodiment only in the process of forming the p + region 206. In other words, when the semiconductor device of this embodiment is formed, the pattern on the active region of the silicon oxide film 124 formed in the process described with reference to FIG. 19 may be a discrete pattern.
  • the area of the termination region can be reduced and a trench termination structure with high breakdown voltage can be realized, as in the first embodiment.
  • the breakdown voltage of the semiconductor device can be increased, and the performance of the semiconductor device can be improved, or the chip size can be reduced. Further, by reducing the chip size, the yield in the manufacturing process can be improved, thereby reducing the manufacturing cost of the semiconductor device.
  • FIG. 26 is a circuit diagram of a three-phase motor driving inverter including the inverter of the present embodiment using the semiconductor device of the first or second embodiment.
  • the three-phase motor driving inverter includes a motor 301, an inverter 302, and a control circuit 303.
  • the motor 301 is driven by three-phase voltages having different phases.
  • the inverter 302 includes a switching element that controls the motor 301.
  • the inverter 302 includes an IGBT 304 and a diode 305 corresponding to three phases.
  • the IGBT 304 and the diode 305 are called switching elements.
  • the IGBT 304 and the diode 305 are connected in antiparallel between the power supply potential (Vcc) and the motor input potential, and the motor input potential and the ground potential (GND).
  • the IGBT 304 and the diode 305 are also connected in reverse parallel to each other. That is, two IGBTs 304 and two diodes 305 are connected for each single phase connected to the motor 301. Therefore, a total of six IGBTs 304 and six diodes 305 are provided in three phases.
  • a control circuit 303 is connected to the gate electrode of each IGBT 304, and the IGBT 304 is controlled by the control circuit 303 to perform switching.
  • the motor 301 is rotated by controlling the current flowing through the IGBT 304 constituting the inverter 302 by the control circuit 303. That is, the IGBT 304 functions as a switching element that supplies the power supply potential (Vcc) or the ground potential (GND) to the motor 301, and the control circuit 303 controls the on / off timing of the IGBT 304.
  • the motor 301 can be driven.
  • the IGBT 304 and the diode 305 are connected in antiparallel.
  • the function of the diode 305 at this time will be described below.
  • the diode 305 is not necessary when the load is a pure resistance that does not include an inductance because there is no energy to circulate.
  • a circuit including an inductance, such as a motor is connected to the load, there is a mode in which a load current flows in a direction opposite to that of the IGBT 304 that is an ON switch.
  • a single switching element such as the IGBT 304 does not have a function of flowing the reverse current, and therefore a diode needs to be connected in antiparallel to the switching element such as the IGBT 304.
  • the area of the active region can be increased, and the function as the same free wheel diode can be further increased. It can be realized with a small number of elements, and the power converter including the inverter using silicon carbide can be reduced in size and weight.
  • the chip area can be reduced, the yield in the manufacturing process of the semiconductor device can be improved, and the cost of the power conversion device can be reduced.
  • the termination structure of the semiconductor device described in the first and second embodiments can be applied to the IGBT 304.
  • the IGBT 304 having the termination structure of the semiconductor device described in the first and second embodiments for example, a large active region is taken to reduce the resistance of the element, and heat generation from the element is suppressed.
  • the power converter device containing the inverter using silicon carbide can be reduced in size and weight.
  • the chip area can be reduced, the yield in the manufacturing process of the semiconductor device can be improved, and the cost of the power conversion device can be reduced.
  • the semiconductor device described in the first and second embodiments can be used not only for the above-described inverter but also for a converter described later.
  • FIG. 27 is a schematic circuit diagram of a converter and an inverter that constitute the railway vehicle of the present embodiment.
  • the circuits constituting the converter 407 and the inverter 402 are shown in a simplified manner.
  • Inverter 402 has the same structure as inverter 302 shown in FIG.
  • the illustration of the structure of the railway vehicle is omitted, and a power conversion circuit including a converter 407 and an inverter 402 is shown.
  • electric power is supplied to the railway vehicle from an overhead line 412 that supplies a voltage of, for example, 25 kV through a pantograph 411 provided in the railway vehicle.
  • the current flowing through the overhead line 412 passes through the transformer 409 in the railway vehicle and flows to the track 413 via the wheels 410 of the railway vehicle.
  • the railway vehicle includes a transformer 409, a converter 407, a capacitor 408, an inverter 402, and a motor 401.
  • the motor 401 is a three-phase motor.
  • the voltage When the voltage is applied to the transformer 409, the voltage is stepped down to 1.5 kV through the transformer 409, and the voltage is converted from alternating current to direct current by the converter 407 connected to the transformer 409 in the railway vehicle. This voltage is converted from direct current to alternating current in the inverter 402 via the capacitor 408 and drives the motor 401.
  • the configurations of IGBT 404 and diode 405 in converter 407 and inverter 402 are the same as IGBT 304 and diode 305 of the third embodiment shown in FIG.
  • an AC-DC-AC converter using silicon carbide is used as in the third embodiment. Can be reduced in size and weight. Also, the cost can be reduced.
  • an AC-DC-AC converter using silicon carbide can be used as in the third embodiment. It can be reduced in size and weight. Also, the cost can be reduced.
  • the present invention is effective when applied to a semiconductor device, a power conversion device, a railway vehicle, and a method for manufacturing a semiconductor device.
  • SiC substrate semiconductor substrate
  • drift layer 103 well 104a, 104b trench well 105a, 105b trench 106, 206 p + type region 107 channel stopper region 109, 110 electrode 111 chip 112 active region 120-125 silicon oxide film 301, 401 motor 302, 402 inverter 303 control Circuit 304, 404 IGBT 305, 405 Diode 407 Converter 408 Capacitor 409 Transformer 410 Wheel 411 Pantograph 412 Overhead line 413 Line

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Abstract

　終端領域の増大を防ぎ、かつ耐圧を高めることで、半導体装置の性能を向上させる。その手段として、半導体チップの終端構造において、半導体チップの中央側の溝よりも、半導体チップの外側の溝の方が溝の幅が狭い構造を形成する。また、当該中央側の溝の底面に形成されたトレンチウェルよりも、当該外側の溝の底面に形成されたトレンチウェルの方が深さが浅く、かつ不純物濃度が低い構造を形成する。

Description

半導体装置、電力変換装置、鉄道車両、および半導体装置の製造方法
　本発明は半導体装置、電力変換装置、鉄道車両、および半導体装置の製造方法に関し、特に、炭化ケイ素パワーデバイスの終端領域の構造に関する。
　ＳｉＣ（炭化ケイ素）を用いたパワー半導体装置は、Ｓｉ（シリコン）を用いたパワー半導体装置と比較して、同耐圧において、素子のオン抵抗の低抵抗化が可能である。これは、ＳｉＣの絶縁破壊強度がＳｉの約１０倍であるため、空乏層幅が約１０分の１となり、これにより、ドリフト層となるエピタキシャル層を薄くできることに起因している。
　しかし、オフ状態において、ＳｉＣを用いたパワー半導体装置の最大電界は、Ｓｉを用いたパワー半導体の１０倍であるため、電界を緩和するために用いるターミネーション構造を設けることが重要となる。
　パワー半導体装置の耐圧は、主にドリフト層を構成するエピタキシャル層の厚さと、当該エピタキシャル層の不純物濃度とによって決まる。しかし、アクティブ領域の周囲を囲む終端領域では電界集中が生じるため、電界緩和のための構造を設けなければ、設計上の耐圧よりも小さな値でアバランシェ降伏が起きる。
　電界緩和の構造の一つとしてトレンチターミネーション構造、つまり終端領域がある。特許文献１（特開２０１１－１１４０２８号公報）には、終端領域を構成する複数の溝の深さを、アクティブ領域から遠ざかるにしたがって徐々に浅くなるにように形成することが記載されている。特許文献１では、それら複数の溝の下方のそれぞれに、ｐ型のウェル領域が形成されている。その結果、逆バイアスが印加された際に生じる空乏層が、チップの内側から外側に向かって滑らかに形成され、これによって半導体装置が高耐圧になることが記載されている。
　また、特許文献２（特許第５１２２８１０号公報）には、炭化ケイ素基板と絶縁膜の界面が約１×１０１２ｃｍ－２から２×１０１２ｃｍ－２の正電荷を有すること、および、当該正電荷の量が高電界の印加により変動することが記載されている。
特開２０１１－１１４０２８号公報 特許第５１２２８１０号公報
　特許文献２に記載されているように、正電荷の量が変動した場合において所望の耐圧を維持するために、ドリフト層の上面に多くの溝を形成することが考えられる。この場合、半導体チップ上においてターミネーション領域が占める面積が大きくなる。したがって、ターミネーション領域が広くなることによって、チップ面積の割にアクティブ領域の面積が小さくなる、またはアクティブ領域の面積を大きく取ればチップ面積が大きくなる問題が生じる。特に、結晶品質が完全でない炭化ケイ素において、チップの大きさは製造歩留に直結する課題であり、低コスト化にはチップの小型化が不可欠である。
　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　代表的な実施の形態による半導体装置は、第１導電型の半導体基板と、前記半導体基板の主面上に形成された前記第１導電型の半導体層と、前記半導体層の上面に形成されたアクティブ領域と、平面視において、前記アクティブ領域を囲んで環状に形成された複数の溝と、前記半導体層の上面に形成された、第２導電型の第１半導体領域と、前記複数の溝のそれぞれの内側の表面に形成された、前記第２導電型の第２半導体領域と、を有し、前記複数の溝は、第１溝と、平面視において前記第１溝の外側を囲む第２溝とを含み、前記第２溝の延在方向に直交する方向の前記第２溝の幅は、前記第１溝の延在方向に直交する方向の前記第１溝の幅よりも小さく、前記第２溝の底面の前記第２半導体領域の深さは、前記第１溝の底面の前記第２半導体領域よりも浅いものである。
　さらに、代表的な実施の形態による半導体装置の製造方法は、炭化ケイ素を含む第１導電型の半導体基板を用意する工程と、前記半導体基板の主面上に、炭化ケイ素を含む前記第１導電型の半導体層を形成する工程と、前記半導体層の上面に、第１溝と、平面視において第１溝の外側を囲む第２溝とを含む、環状の複数の溝を形成する工程と、前記半導体層上に第１絶縁膜を形成し、前記複数の溝のそれぞれの内側を埋め込む工程と、前記第１絶縁膜を一部除去して、前記第１溝の底部の前記半導体層を露出する工程と、前記第２溝の底面が前記第１絶縁膜により覆われた状態で、前記複数の溝のそれぞれの表面に、第２導電型の不純物を打ち込むことで、第２半導体領域を形成する工程と、前記第１絶縁膜を除去した後、前記半導体層の上面に、前記第２導電型の第１半導体領域を形成する工程と、前記半導体層の上面のアクティブ領域に半導体素子を形成する工程と、前記半導体層の上面を、前記アクティブ領域を露出する第２絶縁膜により覆う工程と、前記半導体基板の主面の反対側の裏面を覆う電極を形成する工程と、を有し、前記第２溝の延在方向に直交する方向の前記第２溝の幅は、前記第１溝の延在方向に直交する方向の前記第１溝の幅よりも小さく、前記第２溝の底面の前記第２半導体領域の深さは、前記第１溝の底面の前記第２半導体領域よりも浅いものである。
　代表的な実施の形態によれば、半導体装置のターミネーション領域を小さく形成することができるため、アクティブ領域を大きくすることで半導体装置の高性能化が可能となる、または、チップサイズを小さくすることで半導体装置を低コスト化することができる。
本発明の実施の形態１である半導体装置の平面図である。 本発明の実施の形態１である半導体装置の断面図である。 本発明の実施の形態１である半導体装置の製造方法を示す断面図である。 図３に続く半導体装置の製造方法を示す断面図である。 図４に続く半導体装置の製造方法を示す断面図である。 図５に続く半導体装置の製造方法を示す断面図である。 図６に続く半導体装置の製造方法を示す断面図である。 図７に続く半導体装置の製造方法を示す断面図である。 本発明の実施の形態１である半導体装置の製造方法を示す平面図である。 本発明の実施の形態１である半導体装置の製造方法を示す断面図である。 本発明の実施の形態１である半導体装置の製造方法を示す断面図である。 本発明の実施の形態１である半導体装置の製造方法を示す断面図である。 本発明の実施の形態１である半導体装置の製造方法を示す断面図である。 本発明の実施の形態１である半導体装置の製造方法を示す断面図である。 本発明の実施の形態１である半導体装置の製造方法を示す断面図である。 本発明の実施の形態１である半導体装置の製造方法を示す断面図である。 本発明の実施の形態１である半導体装置の製造方法を示す断面図である。 図８に続く半導体装置の製造方法を示す断面図である。 図１８に続く半導体装置の製造方法を示す断面図である。 図１９に続く半導体装置の製造方法を示す断面図である。 図２０に続く半導体装置の製造方法を示す断面図である。 ウェルイオン注入濃度と、ドリフト層の表面からの深さとの関係を示すグラフである。 ウェルイオン注入濃度と、ドリフト層の表面からの深さとの関係を示すグラフである。 ウェルイオン注入濃度と、ドリフト層の表面からの深さとの関係を示すグラフである。 本発明の実施の形態２である半導体装置の断面図である。 本発明の実施の形態３である電力変換装置を構成する３相モータ駆動用インバータの回路図である。 本発明の実施の形態４である鉄道車両におけるコンバータおよびインバータの模式的な回路図である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図であってもハッチングを付す場合がある。
　また、符号「－」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ－－」、「ｎ－」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順に不純物濃度が高くなる。
実施の形態１
　以下、本実施の形態の半導体装置である半導体チップの構造について、図１および図２を用いて説明する。図１は、本実施の形態の半導体装置の平面図である。図２は、本実施の形態の半導体装置の断面図である。図２には、炭化ケイ素ｐｎダイオードを含む半導体チップ（以下、単にチップという）の端部の終端領域の構造を示している。図１および図２に示すように、本実施の形態の炭化ケイ素半導体装置であるチップ１１１は、ダイオードまたはトランジスタなどが配置されるアクティブ領域１１２を有している。
　平面視において、アクティブ領域１１２を囲む終端領域のドリフト層１０２の上面には、ｐ－－型のウェル１０３、ｐ型のトレンチウェル１０４ａおよびｐ－型のトレンチウェル１０４ｂが形成されている。トレンチウェル１０４ａおよび１０４ｂはウェル１０３内に形成されており、チップ１１１の中央側からチップ１１１の周縁部側に向かって順にトレンチウェル１０４ａおよび１０４ｂが形成されている。図１では、ウェル１０３、トレンチウェル１０４ａおよび１０４ｂにハッチングを付している。
　さらに、ウェル１０３、トレンチウェル１０４ａおよび１０４ｂを囲むように、ｎ＋型のチャネルストッパ領域１０７が形成されている。ウェル１０３、トレンチウェル１０４ａおよび１０４ｂのそれぞれは、ｐ型不純物（例えばＡｌ（アルミニウム）またはＢ（ホウ素））を含む半導体領域である。
　図１に示すように、アクティブ領域１１２は、平面視においてチップ１１１の中央部に位置している。ウェル１０３、トレンチウェル１０４ａ、１０４ｂ、およびチャネルストッパ領域１０７は、平面視においてアクティブ領域１１２を囲むように環状に形成されている。平面視において、アクティブ領域１１２は矩形の形状を有している。また、平面視において、ウェル１０３、トレンチウェル１０４ａ、１０４ｂ、およびチャネルストッパ領域１０７は、矩形の形状を有しているが、その矩形形状の角部はなだらかに曲がった曲線となっている。
　図２は、図１のＡ－Ａ線における断面図である。つまり、図１のアクティブ領域１１２の中央から、チップ１１１の終端部までの領域を示す断面図である。なお、図１では図２に示す酸化シリコン膜１２５の図示を省略している。
　図２に示すように、本実施の形態の半導体装置は、ＳｉＣ（炭化ケイ素）からなる半導体基板であるＳｉＣ基板１０１を有している。ＳｉＣ基板１０１はｎ型不純物（例えばＮ（窒素））を高い濃度で含んでいる。ＳｉＣ基板１０１の裏面、つまり第２主面には、電極１１０が形成されている。電極１１０は、例えば、ＳｉＣ基板１０１の底面から下方に向かって順に、Ｔｉ（チタン）膜、Ｎｉ（ニッケル）膜およびＡｕ（金）膜を形成した積層膜からなる裏面電極である。電極１１０とＳｉＣ基板１０１とはオーミックに接合されている。
　ＳｉＣからなるｎ＋型のＳｉＣ基板１０１の上面、つまり第１主面上には、ＳｉＣ基板１０１よりもｎ型不純物濃度が低いＳｉＣからなるｎ－型のドリフト層１０２が形成されている。ドリフト層１０２は、比較的低い濃度でｎ型不純物（例えばＮ（窒素）またはＰ（リン））を含んでいる。ｎ＋型のＳｉＣ基板１０１とｎ－型のドリフト層１０２の厚さは所望の耐圧によって決まる。例えば、３．３ｋＶ耐圧仕様のチップ１１１におけるドリフト層１０２の厚さは、２５～３５μｍである。
　ドリフト層１０２の上面には、ｐ－－型の半導体領域であるウェル１０３が形成されている。なお、ウェル１０３の形成深さは、ドリフト層１０２の底面に達していない。ウェル１０３が形成された領域におけるドリフト層１０２の上面には、二つ以上のトレンチが形成されている。ここでは、ドリフト層１０２の上面に並んで形成されたトレンチ１０５ａおよびトレンチ１０５ｂを示している。
　トレンチ１０５ａ、１０５ｂは、ＳｉＣ基板１０１の第１主面に形成された凹部である。トレンチ１０５ａ、１０５ｂのそれぞれの側壁は、ＳｉＣ基板１０１の第１主面に対して垂直な面から４５度以内の傾きで形成されている。つまり、トレンチ１０５ａの底面の幅は、ドリフト層１０２の上面におけるトレンチ１０５ａの開口部の幅より小さい。また、トレンチ１０５ｂの底面の幅は、ドリフト層１０２の上面におけるトレンチ１０５ｂの開口部の幅より小さい。
　図１に示すように、トレンチ１０５ａ、１０５ｂのそれぞれは、矩形のチップ１１１の４辺のそれぞれに沿って延在する環状の溝である。トレンチ１０５ｂは、トレンチ１０５ａよりも外側に形成されている。つまり、トレンチ１０５ａはトレンチ１０５ｂより、チップ１１１の中央部のアクティブ領域１０９に近い位置に形成されており、トレンチ１０５ｂはトレンチ１０５ａより、チップ１１１の終端部の近くに形成されている。すなわち、平面視において、トレンチ１０５ｂはトレンチ１０５ａを囲むように設けられている。言い換えれば、トレンチ１０５ａはトレンチ１０５ｂに対する内周の溝であり、トレンチ１０５ｂは、トレンチ１０５ａに対する外周の溝である。
　トレンチ１０５ａおよびトレンチ１０５ｂの深さは同じである。つまり、ドリフト層１０２の上面からトレンチ１０５ａの底面までの距離と、ドリフト層１０２の上面からトレンチ１０５ｂまでの距離は同一である。
　平面視において、トレンチ１０５ａ、１０５ｂのそれぞれは、矩形のチップ１１１の４辺のそれぞれに沿って延在する直線部と、当該直線部の交点の曲線部とを有している。図９～図１７を用いて後述するように、図１に示す上記曲線部のトレンチウェル１０４ａ、１０４ｂの横方向の広がりは、上記直線部のトレンチウェル１０４ａ、１０４ｂの横方向の広がりより小さい。また、上記曲線部のトレンチウェル１０４ａ、１０４ｂの横方向のｐ型不純物濃度は、上記直線部のトレンチウェル１０４ａ、１０４ｂの横方向のｐ型不純物濃度より小さい。
　曲線部は、直線部に比べて電界集中が起こりやすい領域である。これに対し、本実施の形態の半導体装置では、曲線部における横方向のｐ型不純物濃度を直線部に比べて小さくしているため、曲線部における電界集中を緩和することができる。
　ここで、本実施の形態の半導体装置の一つの特徴として、ドリフト層１０２の上面において並ぶ複数のトレンチのそれぞれの幅は、チップ１１１の端部に近づくほど狭くなっている。つまり、複数のトレンチは、アクティブ領域１１２に近いものほど幅が大きい。図２に示すように、トレンチ１０５ｂはトレンチ１０５ａに比べて小さい幅で形成されている。なお、本願でいうトレンチの幅とは、トレンチの延在する方向に直交する方向であって、ＳｉＣ基板１０１の第１主面に沿う方向における当該トレンチの長さを指す。
　また、ウェル１０３は、複数のトレンチが形成されたドリフト層１０２の上面に沿って形成されているため、ウェル１０３はトレンチ１０５ａおよび１０５ｂのそれぞれの直下の近傍において深く形成されている。つまり、トレンチ１０５ａおよび１０５ｂのそれぞれの底部のウェル１０３は、トレンチが形成されていない他の領域に比べて、ドリフト層１０２の上面から深い位置まで形成されている。ウェル１０３が形成された領域の、ドリフト層１０２の上面からの深さ、および、ウェル１０３が形成された領域の、トレンチの底面からの深さは、０．５～１．５μｍである。
　トレンチ１０５ｂの直下において、他の領域よりも深く形成されているウェル１０３は、トレンチ１０５ａの直下において、他の領域よりも深く形成されているウェル１０３に比べて小さい幅で形成されている。また、ウェル１０３は、チップ１１１の中央部および終端部近傍以外の領域において、ドリフト層１０２の上面に形成されている。よって、ウェル１０３は、チャネルストッパ領域１０７の近傍のドリフト層１０２の上面には形成されていない。
　ここでは、トレンチ１０５ａ、１０５ｂのそれぞれの底部のウェル１０３の深さは同じである。ただし、トレンチ１０５ａ、１０５ｂのそれぞれの底部のウェル１０３の深さは、チップ１１１の端部、つまりチップ１１１の周縁部に近いほど浅くてもよい。言い換えれば、一つのトレンチの底部のウェル１０３の深さは、当該トレンチよりもチップ１１１の周縁部から遠い他のトレンチの底部のウェル１０３の深さより浅くてもよい。
　トレンチ１０５ａの側壁および底面には、ｐ型の半導体領域であるトレンチウェル１０４ａが形成されている。また、トレンチ１０５ｂの側壁および底面には、ｐ－型の半導体領域である１０４ｂが形成されている。言い換えれば、チップ１１１の端部側に位置するトレンチ１０５ｂの底部にはトレンチウェル１０４ｂが形成されており、チップ１１１の中央側に位置するトレンチ１０５ａの底部にはトレンチウェル１０４ａが形成されている。つまり、トレンチウェル１０４ａ、１０４ｂのそれぞれは、ドリフト層１０２内において、ドリフト層１０２の表面から所定の深さに亘って形成されている。トレンチウェル１０４ａ、１０４ｂは、ウェル１０３よりも高いｐ型不純物濃度を有している。
　トレンチウェル１０４ｂの形成深さは、トレンチウェル１０４ａの形成深さよりも浅い。また、チップ１１１の内側のトレンチウェル１０４ａよりも、チップ１１１の端部側のトレンチウェル１０４ｂの方が、ｐ型不純物濃度が低い。なお、各トレンチの側壁においても、トレンチウェル１０４ａより１０４ｂの方が、形成深さが浅く、ｐ型不純物濃度が低い。
　トレンチの数が３以上ある場合には、いずれかのトレンチの底部のトレンチウェルの深さと、当該トレンチと隣り合うトレンチの底部のトレンチウェルの深さとが同じであることが考えられる。つまり、３以上ある複数のトレンチのうち、隣り合うトレンチのそれぞれの底部のトレンチウェルの深さは、チップ１１１の中央側、つまりアクティブ領域側のトレンチの底部のトレンチウェルの方が深いか、または同じ深さであることが考えられる。ただし、チップ１１１の中央側に最も近いトレンチの底部のトレンチウェルの深さは、チップ１１１の終端部に最も近いトレンチの底部のトレンチウェルの深さよりも深い。
　同様に、トレンチの数が３以上ある場合には、いずれかのトレンチの底部のトレンチウェルの深さと、当該トレンチと隣り合う他のトレンチの底部のトレンチウェルのｐ型不純物濃度が同じであることが考えられる。ただし、チップ１１１の中央側に最も近いトレンチの底部のトレンチウェルのｐ型不純物濃度は、チップ１１１の終端部に最も近いトレンチの底部のトレンチウェルのｐ型不純物濃度よりも高い。つまり、チップ１１１の中央から一方の終端までのターミネーション領域において並ぶ複数のトレンチウェルのうち、両端のトレンチウェルのそれぞれの形成深さおよびｐ型不純物濃度には差がある。
　チップ１１１の中央部において、ドリフト層１０２の上面には、ｐ型不純物（例えばＡｌ（アルミニウム）またはＢ（ホウ素））が高い濃度で導入された半導体領域であるｐ＋領域１０６が形成されている。ｐ＋領域１０６は、平面視においてウェル１０３に囲まれたアクティブ領域に形成されており、チップ１１１のＰＮダイオードを構成している。
　チップ１１１の周縁部近傍におけるドリフト層１０２の上面には、平面視において、ｐ＋領域１０６およびウェル１０３を囲むように、環状のチャネルストッパ領域１０７が形成されている。チャネルストッパ領域１０７は、ドリフト層１０２の上面にｎ型不純物（例えばＮ（窒素）またはＰ（リン））が高い濃度で導入されて形成された半導体領域である。ｐ＋領域１０６およびチャネルストッパ領域１０７は、ウェル１０３よりも浅い深さで形成されている。
　ドリフト層１０２上には、絶縁膜である酸化シリコン膜１２５が形成されている。酸化シリコン膜１２５は、ドリフト層１０２の上面をほぼ全体的に覆っている。ただし、アクティブ領域、つまり、ｐ＋領域１０６の上面の一部は、酸化シリコン膜１２５から露出している。また、トレンチ１０５ａ、１０５ｂのそれぞれの内側には、酸化シリコン膜１２５が埋め込まれている。ドリフト層１０２の上面のアクティブ領域、つまり、ｐ＋領域１０６の上面には、電極１０９が接続されている。電極１０９は、ドリフト層１０２上に形成された、Ｔｉ（チタン）膜、Ｎｉ（ニッケル）膜、またはＭｏ（モリブデン）膜からなる金属膜である。
　本実施の形態の半導体装置であるチップ１１１に形成された炭化ケイ素ｐｎダイオードは、ｎ－型のドリフト層１０２と、ｐ＋領域１０６との間のｐｎ接合により構成されている。このｐｎダイオードにおいて、アノード電極である電極１０９と、カソード電極である電極１１０との間に順バイアスが印加された場合、つまり、電極１１０に印加される電圧より高い電圧が電極１０９に印加された場合、電極１０９から電極１１０に電流が流れる。
　一方、電極１０９と電極１１０の間に逆バイアスが印加された場合、つまり、電極１０９に印加される電圧より高い電圧が電極１１０に印加された場合、上記ｐｎ接合の整流作用により、電流は流れない。逆バイアス時において、チップ１１１の終端領域では、ｐ－－型のウェル１０３とｎ－型のドリフト層１０２とのｐｎ接合によって空乏層が形成される。
　ここで、ウェル１０３のイオン注入プロファイルの一例を図２２に示す。図２２に示すグラフの縦軸はウェル１０３（図１参照）のイオン注入濃度、つまりｐ型不純物の濃度を示しており、横軸は、ドリフト層１０２（図１参照）の表面からの深さを示している。
　また、比較的深い深さで形成されたトレンチウェル１０４ａ（図１参照）のイオン注入プロファイルの一例を図２３に示す。図２３の縦軸はウェル１０４ａのイオン注入濃度を示しており、横軸は、ドリフト層１０２（図１参照）の表面であって、トレンチ１０５ａ（図１参照）の底面からの深さを示している。
　また、比較的浅い深さで形成されたトレンチウェル１０４ｂ（図１参照）のイオン注入プロファイルの一例を図２４に示す。図２４の縦軸はウェル１０４ｂのイオン注入濃度を示しており、横軸は、ドリフト層１０２（図１参照）の表面であって、トレンチ１０５ｂ（図１参照）の底面からの深さを示している。上記のように、図２２、図２３および図２４は、ウェルイオン注入濃度と、ドリフト層の表面からの深さとの関係を示すグラフである。図２２に示すように、ウェル１０３のｐ型不純物の濃度は、図２３および図２４に示すトレンチウェル１０４ａ、１０４ｂのｐ型不純物の濃度よりも低い。
　ここで、図２３に示すように、チップ１１１（図１参照）の中央側のトレンチウェル１０４ａは、ドリフト層１０２の表面側に高濃度領域を有し、その下部、つまりドリフト層１０２内の深い位置に低濃度領域を有している。特に、ドリフト層１０２の表面近傍には、突出してｐ型不純物濃度が高い領域がある。
　これに対し、図２４に示すように、チップ１１１の終端部側のトレンチウェル１０４ｂのｐ型不純物濃度は、チップ１１１の中央側のトレンチウェル１０４ａのｐ型不純物濃度（図２３参照）よりも低い。特に、図２４に示すトレンチウェル１０４ｂの濃度分布において、ドリフト層１０２の表面近傍には、突出した高濃度領域がない。
　次に、本実施の形態の半導体装置の効果について説明する。
　本実施の形態の半導体装置の特徴の一つは、チップの上面においてアクティブ領域を囲むように、同一の深さを有する複数のトレンチを設けたトレンチターミネーション構造を有するＳｉＣ半導体装置において、複数のトレンチの底面および側壁に形成されたトレンチウェルのそれぞれのｐ型不純物濃度が、チップの周縁部に近いものほど低いことにある。また、本実施の形態の半導体装置の特徴の一つは、上記のようなＳｉＣ半導体装置において、複数のトレンチの底面および側壁に形成されたトレンチウェルのそれぞれの形成深さが、チップの周縁部に近いものほど浅いことにある。また、本実施の形態の半導体装置の特徴の一つは、上記のようなＳｉＣ半導体装置において、複数のトレンチのそれぞれの幅が、チップの周縁部に近いものほど狭いことにある。
　ＳｉＣ基板を用いたパワー半導体装置の耐圧を向上させるためには、チップの端部、つまりチップの周縁部の近傍において、電界が集中することを防ぐことが重要となる。パワー半導体装置の終端領域では、チップに逆バイアスが印加された際などに電界が集中しやすく、この電界集中に起因してアバランシェ降伏が起きる虞があるためである。また、ＳｉＣ（炭化ケイ素）からなるドリフト層と、その上面に接する絶縁膜との界面において正電荷が比較的少ない場合に、特に終端部近傍の電界集中が顕著となる。したがって、ＳｉＣ膜であるドリフト層と、その上面に接する絶縁膜との間に存在する正電荷量が変動すると、半導体装置の耐圧が変動する。
　このような耐圧変動を防ぎ、半導体装置の耐圧を高める方法として、終端領域の幅を拡げることが考えられる。つまり、アクティブ領域と、チップの終端部との間の距離を拡げ、終端領域のトレンチの数を増やすなどすることで、耐圧を高めることができる。しかし、この方法ではチップの面積が大きくなる。また前述のように、チップが大きくなると、歩留が低下し、製造コストが増大する問題がある。
　これに対し、逆バイアス時に生じる空乏層のドリフト層内における境界が、チップの中央側から端部側に向かって、徐々にドリフト層の表面に向かうように滑らかに形成することができれば、終端領域の幅を拡げることなく耐圧を向上させることができる。つまり、空乏層の上下方向における厚さが、チップの中央側から端部側に向かって、徐々に小さくなることで、特定の箇所に電界が集中することを防ぐことができる。
　そこで、本実施の形態の半導体装置では、複数のトレンチ１０５ａ、１０５ｂのうち、チップ１１１の終端部側のトレンチ１０５ｂの底部のｐ－型のトレンチウェル１０４ｂを、チップ１１１の中央側のｐ型のトレンチウェル１０４ａよりも低いｐ型不純物濃度で形成し、かつ形成深さを浅く形成している。
　このように、終端部に近いトレンチウェルのｐ型不純物濃度を、チップの中央側のトレンチウェルのｐ型不純物濃度よりも低く形成することにより、ドリフト領域１０２内に形成される空乏層の境界が、中央側から終端部側に向かって、徐々にドリフト層１０２の表面に向かうように滑らかに形成される。また、終端部に近いトレンチウェルを、チップの中央側のトレンチウェルよりも浅く形成することにより、ドリフト領域１０２内に形成される空乏層の境界が、中央側から終端部側に向かって、徐々にドリフト層１０２の表面に向かうように滑らかに形成される。
　これは、トレンチウェルなどの半導体層のｐ型不純物濃度が高い方が電界集中が起きやすく、また、トレンチウェルなどの半導体層の形成深さが深いほど、電界集中が起きやすいためである。これに対し、本実施の形態では、チップ１１１の終端部近傍のトレンチウェル１０４ｂの濃度を低くし、トレンチウェル１０４ｂの形成深さを浅くすることで、空乏層の形状を終端領域において滑らかにすることができる。上記の構造により、終端領域での電界の集中を防ぐことができ、半導体装置の耐圧特性を向上させることができる。
　上記の構造により、主にＳｉＣからなるドリフト層１０２と、絶縁膜である酸化シリコン膜１２５との界面の正電荷が比較的少ない場合に、終端部側のトレンチウェル１０４ｂの端で電界強度が大きくなることを防ぐことができる。また、チップ１１１の中央側のトレンチウェル１０４ａの表面のｐ型不純物濃度が高いため、ドリフト層１０２と酸化シリコン膜１２５との界面の正電荷が比較的多い場合でも、トレンチウェル１０４ａの表面のｐ型がｎ型に反転することを防ぐことができる。また、トレンチウェル１０４ａ、１０４ｂは、トレンチウェル１０４ａ、１０４ｂよりも低いｐ型不純物濃度で形成されたウェル１０３の内部に形成されているため、トレンチ底部で電界集中が起こることを防ぐことができる。
　また、ウェル１０３はトレンチ１０５ａ、１０５ｂのそれぞれの下部において、トレンチが形成されていない領域よりも深く形成されている。このため、終端領域におけるウェル１０３の角部、つまり突出部はウェル１０３の終端部側の端部のみではなくなる。つまり、各トレンチの下のウェル１０３の一部が電極１１０側に突出することで、電界が集中しやすい箇所を分散させ、ウェル１０３の上記端部などの特定の箇所に電界が集中することを防ぐことができる。
　上記の構造により、ＳｉＣからなるドリフト層と、その上面に接する絶縁膜との間に存在する正電荷量が変動しても、耐圧変動を抑えることが可能な半導体装置を実現することができる。したがって、半導体装置の耐圧を、終端領域の幅を拡げることなく、高めることができる。例えば、上記の構造により、チップ１１１の上面のアクティブ領域からチップ１１１の終端までの領域である終端領域の幅を、３分の２程度に縮小することができる。
　よって、終端領域の面積を小さくすることができ、かつ耐圧が高いトレンチターミネーション構造を実現することができるため、半導体装置の耐圧を高め、かつ半導体装置を高性能化する、またはチップサイズを小さくすることができる。また、チップサイズを小さくすることにより歩留まりを向上させ、半導体装置の製造コストを低減することができる。
　なお、本実施の形態のチップの終端構造は、ｐｎダイオードに限らず、その他のパワー半導体装置の終端構造に適用することができる。例えば、本実施の形態のチップの終端構造は、ＳｉＣ基板上のアクティブ領域に、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの接合型電界効果トランジスタ、金属－酸化膜半導体接合電界効果トランジスタ、ショットキーダイオードまたはジャンクションバリアショットキーダイオードなどを設けた半導体装置に適用することができる。
　次に、本実施の形態のｐｎダイオードの製造方法について、図３～図２１を用いて工程順に説明する。図３～図２１は、本実施の形態の半導体装置の製造工程を説明する断面図であり、図２と同じ箇所の断面を示すものである。以下では、後に半導体基板をダイシングすることで個々のチップとなる半導体基板のそれぞれの領域を、チップ形成領域と呼ぶ。図３～図２１では、図の左側にチップ形成領域の中心部を示し、図の右側にチップ形成領域の端部を示す。
　まず、図３に示すように、ｎ型不純物（例えばＮ（窒素））がドープされた４Ｈ－ＳｉＣからなるｎ＋型のＳｉＣ基板１０１を用意する。続いて、ＳｉＣ基板１０１の主面上に、エピタキシャル成長法を用いて、ＳｉＣ（炭化ケイ素）からなるｎ－型のドリフト層１０２を形成する。
　次に、図４に示すように、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いてｎ－型のドリフト層１０２の上部に酸化シリコン膜１２０を堆積した後、フォトレジスト膜（図示しない）をマスクとしてドライエッチングを行うことで、酸化シリコン膜１２０をパターニングする。これにより、酸化シリコン膜１２０の一部を開口することで、平面視において環状の溝を形成し、当該溝の底部にドリフト層１０２の上面を露出させる。酸化シリコン膜１２０の膜厚は、１～３μｍである。次に、酸化シリコン膜１２０をマスクとして、ドリフト層１０２の上面にｎ型不純物（例えばＮ（窒素）またはＰ（リン））をイオン注入することにより、ｎ＋型の半導体領域であるチャネルストッパ領域１０７を形成する。
　次に、図５に示すように、酸化シリコン膜１２０を除去した後、例えばＣＶＤ法などにより、ドリフト層１０２上に酸化シリコン膜１２１を形成した後、酸化シリコン膜１２１をパターニングする。これにより、酸化シリコン膜１２１に、平面視において環状の形状を有する溝を複数形成する。酸化シリコン膜１２１に形成された環状の複数の溝は、いずれもチップ形成領域の中心部を囲むように設けられており、特定の環状の溝は、他の環状の溝の周囲を囲むように形成されている。ここでは、酸化シリコン膜１２１に二つ溝を形成する場合について説明する。
　上記工程において、酸化シリコン膜１２１に形成された複数の溝のうち、チップ形成領域の内側の溝は、その外側の溝よりも広い幅で形成する。続いて、酸化シリコン膜１２１をマスクとしてドライエッチングを行うことで、ドリフト層１０２の上面を一部除去し、トレンチ１０５ａおよび１０５ｂを形成する。トレンチ１０５ａは、トレンチ１０５ｂよりも広い幅を有している。
　トレンチ１０５ａおよび１０５ｂは互いに同様の深さを有している。ここでは、ドリフト層１０２の上面に複数設けるトレンチの溝の深さを統一しており、それぞれのトレンチの深さに差を設けていないため、トレンチの製造工程を簡便にすることができる。
　次に、図６に示すように、ドリフト層１０２上および酸化シリコン膜１２１上に、例えばＣＶＤ法を用いて、酸化シリコン膜１２２を堆積させる。これにより、トレンチ１０５ａ内およびトレンチ１０５ｂ内を酸化シリコン膜１２２により埋め込む。
　酸化シリコン膜１２２の膜厚は、チップ形成領域の最も中央側に開口されたトレンチ１０５ａの直径の２分の１未満であって、かつ、チップ形成領域の中央部から最も遠い箇所、つまりチップ領域の最も外側に開口されたトレンチ１０５ｂの直径の２分の１以上の厚さである。これにより、トレンチ１０５ａ内の両側の側壁に堆積された酸化シリコン膜１２２同士は互いに接触しないが、トレンチ１０５ｂ内の両側の側壁に堆積された酸化シリコン膜１２２同士は互いに接触し、一体となる。
　次に、図７に示すように、ドライエッチングを行うことで、酸化シリコン膜１２２の一部を除去する。これにより、チップ形成領域の中央側に開口された、幅の広いトレンチ１０５ａの底部では、ドリフト層１０２の上面が酸化シリコン膜１２２から露出する。なお、トレンチ１０５ａの両側の側壁は、酸化シリコン膜１２２により覆われている。また、チップ形成領域の外側に開口された、幅の狭いトレンチ１０５ｂ内において、ドリフト層１０２は酸化シリコン膜１２２から露出していない。
　ここでトレンチ１０５ａの底部のドリフト層１０２の上面を露出させる目的は、この後に行うイオン注入により、トレンチ１０５ａの底部に、より深く、より不純物濃度が高い半導体領域を形成することにある。このような観点から、必ずしもトレンチ１０５ａの底部のドリフト層１０２の上面を露出させなくてもよい。ただしその場合、上記のような半導体領域を形成するため、トレンチ１０５ａの底部の酸化シリコン膜の膜厚は、上記ドライエッチングにより、１０ｎｍ以下にする。
　続いて、酸化シリコン膜１２２をマスクとしてドリフト層１０２にｐ型不純物（例えばＡｌ（アルミニウム）またはＢ（ホウ素））をイオン注入することによりトレンチウェル１０４ａおよびトレンチウェル１０４ｂを形成する。トレンチウェル１０４ａは、トレンチ１０５ａの内側の側壁および底面に形成され、トレンチウェル１０４ｂは、トレンチ１０５ｂの内側の側壁および底面に形成される。
　ここで、トレンチ１０５ａ底面に形成されたトレンチウェル１０４ａの深さは、トレンチ１０５ｂの底面に形成されたトレンチウェル１０４ｂよりも深い。つまり、ドリフト層１０２の上面に形成した複数のトレンチのそれぞれの形成幅によって、トレンチウェルの深さを決めることができる。
　トレンチウェル１０４ａのｐ型不純物の濃度分布は、図２３に示すプロファイルとなり、トレンチウェル１０４ｂのｐ型不純物の濃度分布は、図２４に示すプロファイルとなる。つまり、トレンチウェル１０４ｂのｐ型不純物の濃度は、トレンチウェル１０４ａのｐ型不純物の濃度より低い。このように、トレンチによってその底部のトレンチウェルの不純物濃度に差が生じるのは、異なる幅のトレンチを複数形成することで、それらを埋め込む絶縁膜の態様に差を設け、その絶縁膜上からイオン注入を行なって各トレンチウェルを形成するからである。
　ここでは、トレンチウェル１０４ａおよび１０４ｂを形成する際に、斜めイオン注入法を用いてもよい。以下に、図９～図１７を用いて、斜めイオン注入工程の態様について説明する。つまり、ここでは、図８を用いて説明したイオン注入工程の詳細を説明する。図９は、本実施の形態の半導体装置の製造工程中のチップ形成領域の平面図である。図９では、ドリフト層１０２上の絶縁膜の図示を省略している。また、図９では、トレンチウェル１０４ａおよび１０４ｂにハッチングを付している。
　図９に示すように、ここでは、Ｎ１方向、Ｎ２方向、Ｎ３方向およびＮ４方向の４方向からイオン注入を行う。Ｎ１方向、Ｎ２方向、Ｎ３方向およびＮ４方向のそれぞれは、平面視において、矩形のチップ形成領域の角部からチップ形成領域の中心部に向かう向きであり、ドリフト層１０２の上面に対して９０度未満の角度で傾斜している方向である。
　図１０、図１２、図１４および図１６は、それぞれ、図９に示すＮ１方向、Ｎ２方向、Ｎ３方向およびＮ４方向からイオン注入を行った場合の、Ｂ－Ｂ線における断面図である。図１１、図１３、図１５および図１７は、それぞれ、図９に示すＮ１方向、Ｎ２方向、Ｎ３方向およびＮ４方向からイオン注入を行った場合の、Ｃ－Ｃ線における断面図である。
　図１０、図１２、図１４および図１６に示すＢ－Ｂ線における断面は、図９に示すＮ１方向およびＮ２方向と、平面視において平行な方向に沿う断面である。つまり、Ｂ－Ｂ線における断面は、平面視において矩形の環状構造を有するトレンチ１０５ａ、１０５ｂなどの、角の曲線部分における終端構造を示す断面である。したがって、平面視において、Ｂ－Ｂ線と、Ｎ３方向およびＮ４方向とは直交している。
　また、図１１、図１３、図１５および図１７に示すＣ－Ｃ線における断面は、チップ形成の４辺のいずれかに沿う方向であって、トレンチ１０５ａ、１０５ｂなどの延在方向に直交する方向における断面である。つまり、Ｃ－Ｃ線は上記４方向に対し、平面視において４５度の角度で傾斜している。以下では、Ｂ－Ｂ線の断面におけるトレンチ１０５ａ、１０５ｂと、それらの近傍の領域とを曲線部と呼び、Ｃ－Ｃ線の断面における、直線状に延びるトレンチ１０５ａ、１０５ｂと、それらの近傍の領域とを直線部と呼ぶ。
　なお、ここでは上記４方向からの斜めイオン注入をいずれも行う。つまり、計４回のイオン注入を行うが、図１０～図１７では、上記４方向からの斜めイオン注入を行う工程を時系列順に行なうことで、重畳的にイオン注入を行う場合の構造ではなく、上記４方向の斜めイオン注入をそれぞれ単体で行った場合に形成されるトレンチウェルの構造を示している。つまり、上記４回のイオン注入のうち、Ｎ４方向（図９参照）からのイオン注入を最後に行う場合には、既にＮ１方向、Ｎ２方向およびＮ３方向からのイオン注入を行なっているため、トレンチウェルの形成領域は、図１６および図１７に示す領域より広範囲に形成される。
　また、図１０～図１７では、トレンチウェル１０４ａ、１０４ｂの拡がりの差を分りやすくするため、図８よりもトレンチウェル１０４ａ、１０４ｂの形成範囲を広く示している。また、図１０～図１７では、斜めイオン注入を行う方向を矢印により示している。斜めイオン注入を行う４方向は、いずれも平面視において矩形の形状を有するトレンチ１０５ａまたは１０５ｂの対角線に沿う方向である。つまり、上記４方向は、トレンチ１０５ａ、１０５ｂの直線部に対し、平面視において４５度傾斜した方向である。トレンチ１０５ａ、１０５ｂの曲線部の一部分は、平面視において、上記４方向のいずれかに沿う方向に延在している。
　ここで、Ｎ１方向およびＮ２方向（図９参照）からイオン注入した場合、図１０～図１３に示すように、曲線部および直線部では、いずれも横方向、つまりドリフト層１０２の主面およびＳｉＣ基板１０１の主面に沿う方向に広がるように、トレンチウェル１０４ａ、１０４ｂが形成される。
　一方、Ｎ３方向およびＮ４方向（図９参照）からイオン注入した場合、図１５および図１７に示すように、直線部における横方向のトレンチウェル１０４ａ、１０４ｂの拡がりは、Ｎ１方向およびＮ２方向からイオン注入を行った場合と同様である。これに対し、図１４および図１６に示すように、曲線部では、トレンチウェル１０４ａ、１０４ｂの横方向への拡がりは、Ｎ１方向およびＮ２方向からイオン注入を行った場合よりも小さい。つまり、平面視における曲線部のトレンチウェル１０４ａ、１０４ｂの横方向のｐ型不純物濃度は、直線部のトレンチウェル１０４ａ、１０４ｂの横方向のｐ型不純物濃度より小さくなる。
　次に、図１８に示すように、酸化シリコン膜１２１、１２２を除去した後、例えばＣＶＤ法を用いて、ドリフト層１０２上に酸化シリコン膜１２３を形成する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、酸化シリコン膜１２３をパターニングすることで、トレンチ１０５ａ、１０５ｂの近傍のドリフト層１０２の上面を露出させる。つまり、トレンチ１０５ａ、１０５ｂのそれぞれの内側に酸化シリコン膜１２３は形成されておらず、トレンチ１０５ａ、１０５ｂのそれぞれの内側の側壁および底面は露出している。また、チップ形成領域の中心部のドリフト層１０２は酸化シリコン膜１２３から露出しておらず、チップ形成領域の周縁部のドリフト層１０２およびチャネルストッパ領域１０７は酸化シリコン膜１２３から露出していない。
　続いて、酸化シリコン膜１２３をマスクとして、ドリフト層１０２の上面の一部にｐ型不純物（例えばＡｌ（アルミニウム）またはＢ（ホウ素））をイオン注入することにより、ｐ－－型のウェル１０３を形成する。ウェル１０３は、トレンチ１０５ａ、１０５ｂのそれぞれの直下において、他の領域よりも深く形成される。
　次に、図１９に示すように、酸化シリコン膜１２３を除去した後、例えばＣＶＤ法を用いて、ドリフト層１０２上に酸化シリコン膜１２４を形成する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、酸化シリコン膜１２４をパターニングすることで、チップ形成領域の中央部のドリフト層１０２の上面を露出させる。このとき、トレンチウェル１０４ａ、１０４ｂ、トレンチ１０５ａ、１０５ｂおよびチャネルストッパ領域１０７は、酸化シリコン膜１２４から露出していない。
　続いて、酸化シリコン膜１２４をマスクとして、ドリフト層１０２の上面の一部にｐ型不純物（例えばＡｌ（アルミニウム）またはＢ（ホウ素））をイオン注入することにより、ｐ＋型領域１０６を形成する。これにより、ｐ＋型領域１０６とｎ－型のドリフト層１０２との間にｐｎ接合が形成されることで、ｐ＋型領域１０６およびドリフト層１０２により炭化ケイ素ｐｎダイオードが形成される。ｐ＋型領域１０６が形成された領域は、アクティブ領域１１２である。
　次に、図２０に示すように、酸化シリコン膜１２４を除去した後、ＳｉＣ基板１０１およびドリフト層１０２をアニールする。これにより、図３～図１９を用いて説明した工程において、ドリフト層１０２に注入されたｎ型不純物（例えばＮ（窒素）またはＰ（リン））およびｐ型不純物（例えばＡｌ（アルミニウム）またはＢ（ホウ素））を活性化する。このとき、ＳｉＣ基板１０１およびドリフト層１０２のアニール温度は、１７００～１８００℃程度である。ＳｉＣ基板１０１およびドリフト層１０２をアニールする際は、ＳｉＣ基板１０１およびドリフト層１０２からなる基板の主面側と裏面側とをカーボン膜（図示しない）により被覆する。
　続いて、上記カーボン膜を除去した後、例えばＣＶＤ法を用いて、ドリフト層１０２上に酸化シリコン膜１２５を形成する。その後、フォトリソグラフィ技術およびドライエッチング法を用いて、酸化シリコン膜１２５をパターニングすることで、チップ形成領域の中心のｐ＋型領域１０６の上面を一部露出する。これにより、図２０に示す構造を得る。
　次に、図１４に示すように、ｐ＋型領域１０６上に、スパッタリング法などを用いて金属の積層膜を形成した後、フォトリソグラフィおよびエッチング法を用いて、アノード電極である電極１０９を形成する。電極１０９は、Ｔｉ（チタン）膜、Ｎｉ（ニッケル）膜、またはＭｏ（モリブデン）膜からなる金属電極であり、ｐ＋型領域１０６の上面に接続するように形成する。
　続いて、ＳｉＣ基板１０１の裏面に対し、オーミックに接する電極１１０を、スパッタリング法などを用いて形成する。電極１１０は、例えば、ＳｉＣ基板１０１の底面から下方に向かって順に、Ｔｉ（チタン）膜、Ｎｉ（ニッケル）膜およびＡｕ（金）膜を形成した積層膜からなる裏面電極である。その後、ＳｉＣ基板１０１をダイシングすることで個片化して、チップ１１１を形成する。以上により、本実施の形態の半導体装置が完成する。
　次に、本実施の形態の半導体装置の製造方法の効果について説明する。
　本実施の形態では、図１４に示すチップ１１１の終端部近傍のトレンチウェル１０４ｂのｐ型不純物濃度を、チップ１１１の中央側のトレンチウェル１０４ａよりも低くし、また、トレンチウェル１０４ｂの形成深さをトレンチウェル１０４ａよりも浅くしている。これにより、図１、図２、図２３および図２４を用いて説明したように、空乏層の形状を終端領域において滑らかにすることができる。上記の構造により、終端領域の幅を拡げなくても、終端領域での電界の集中を防ぐことができ、半導体装置の耐圧特性を向上させることができる。
　上記の構造により、ＳｉＣからなるドリフト層１０２と、その上面に接する酸化シリコン膜１２５との間に存在する正電荷量が変動しても、耐圧変動を抑えることが可能な半導体装置を実現することができる。したがって、半導体装置の耐圧を、終端領域の幅を拡げることなく、高めることができる。例えば、上記の構造により、終端領域の幅を３分の２程度に縮小することができる。
　よって、終端領域の面積を小さくすることができ、かつ耐圧が高いトレンチターミネーション構造を実現することができるため、半導体装置の耐圧を高め、かつ半導体装置を高性能化する、またはチップサイズを小さくすることができる。また、チップサイズを小さくすることにより、チップの製造工程における歩留まりを向上し、半導体装置の製造コストを低減することができる。
　また、図９～図１７を用いて説明したように、曲線部、つまり角部がなだらかに曲がっている矩形の環状構造を有するトレンチに対し、平面視において直線部と斜めに交わる方向から斜めイオン注入を行っている。これにより、曲線部のトレンチウェル１０４ａ、１０４ｂの横方向の広がりは、直線部のトレンチウェル１０４ａ、１０４ｂの横方向の広がりより小さくなる。また、曲線部のトレンチウェル１０４ａ、１０４ｂの横方向のｐ型不純物濃度は、直線部のトレンチウェル１０４ａ、１０４ｂの横方向のｐ型不純物濃度より小さくなる。
　曲線部は、直線部に比べて電界集中が起こりやすい領域である。これに対し、本実施の形態の半導体装置の製造方法では、曲線部における横方向のｐ型不純物濃度を直線部に比べて小さくすることができるため、曲線部における電界集中を緩和することができる。
実施の形態２
　本実施の形態では、上述した終端構造を、炭化ケイ素ジャンクション・バリア・ショットキー（Junction Barrier Schottky：ＪＢＳ）ダイオードを含むチップに適用する場合について、図２５を用いて説明する。図２５は、本実施の形態の半導体装置の断面図である。
　図２５に示すように、本実施の形態の半導体装置は、前記実施の形態１のｐ＋型領域１０６（図２参照）を離散的に形成することで、チップ１１１の中央部のドリフト層１０２の上面に、複数のｐ＋型領域２０６を並べて設けたものである。チップ１１１におけるｐ＋型領域２０６以外の構成は、前記実施の形態１の装置と同様である。なお、図２５に示すＪＢＳダイオードは、ドリフト層１０２と電極１０９のショットキー接合により整流効果を発揮する素子である。
　この半導体装置では、逆バイアス時に、ｐ＋型領域２０６から空乏層が拡がり、ショットキー電極２０９との界面に印加される電荷強度が緩和されることで、ｐ＋型領域２０６が形成されていないショットキー・バリア・ダイオードに比較して、逆方向リーク電流を低減することができる。本実施の形態の半導体装置の製造工程と、実施の形態１の半導体装置の製造工程が異なるのは、ｐ＋領域２０６の形成工程のみである。つまり、本実施の形態の半導体装置を形成する場合には、図１９を用いて説明した工程において形成する酸化シリコン膜１２４のアクティブ領域上のパターンを離散パターンとすればよい。
　本実施の形態の半導体装置およびその製造方法では、前記実施の形態１と同様に、終端領域の面積を小さくすることができ、かつ耐圧が高いトレンチターミネーション構造を実現することができるため、半導体装置の耐圧を高め、かつ半導体装置を高性能化する、またはチップサイズを小さくすることができる。また、チップサイズを小さくすることにより、製造工程における歩留まりを向上させ、これにより半導体装置の製造コストを低減することができる。
実施の形態３
　前記実施の形態１および２において説明した半導体装置は、ハイブリッド車、電気自動車などの自動車に利用することができる。つまり、上記の自動車において使用されるモータ駆動用インバータなどの電力変換装置に使用することができる。図２６に、前記実施の形態１または２の半導体装置を用いた、本実施の形態のインバータを含む３相モータ駆動用インバータの回路図を示す。
　図２６に示すように、３相モータ駆動用インバータは、モータ３０１、インバータ３０２、制御回路３０３を含んでいる。モータ３０１は位相の異なる３相の電圧により駆動する。インバータ３０２は、モータ３０１を制御するスイッチング素子により構成されており、例えば、３相に対応してＩＧＢＴ３０４とダイオード３０５とを有している。ここでは、ＩＧＢＴ３０４およびダイオード３０５をスイッチング素子と呼ぶ。
　すなわち、３相のうちの各単相において、電源電位（Ｖｃｃ）とモータの入力電位との間に、ＩＧＢＴ３０４とダイオード３０５が逆並列に接続されており、モータの入力電位と接地電位（ＧＮＤ）との間にもＩＧＢＴ３０４とダイオード３０５が逆並列に接続されている。つまり、モータ３０１に接続された単相毎に二つのＩＧＢＴ３０４と二つのダイオード３０５が接続されている。したがって、３相で合計６つのＩＧＢＴ３０４と６つのダイオード３０５とが設けられている。また、配線の図示を一部省略しているが、個々のＩＧＢＴ３０４のゲート電極には、制御回路３０３が接続されており、制御回路３０３によって、ＩＧＢＴ３０４が制御されてスイッチングを行う。
　上記駆動回路では、インバータ３０２を構成するＩＧＢＴ３０４を流れる電流を、制御回路３０３によって制御することにより、モータ３０１を回転させる。つまり、ＩＧＢＴ３０４はモータ３０１に電源電位（Ｖｃｃ）を供給し、または接地電位（ＧＮＤ）を供給するスイッチング素子として機能するものであり、ＩＧＢＴ３０４のオン／オフのタイミングを制御回路３０３で制御することにより、モータ３０１を駆動することができる。
　上記のように、ＩＧＢＴ３０４とダイオード３０５とは、逆並列に接続されている。このときのダイオード３０５の機能について以下に説明する。
　ダイオード３０５は、負荷がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷に、モータのようにインダクタンスを含む回路が接続されている場合、オンしているスイッチであるＩＧＢＴ３０４とは逆方向に負荷電流が流れるモードがある。このとき、ＩＧＢＴ３０４などのスイッチング素子単体では、この逆方向電流を流す機能をもたないので、ＩＧＢＴ３０４などのスイッチング素子に逆並列にダイオードを接続する必要がある。
　すなわち、インバータ回路において、モータ制御のように負荷にインダクタンスを含む場合、ＩＧＢＴ３０４などのスイッチング素子をターンオフしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない。しかし、ＩＧＢＴ３０４単体では、インダクタンスに蓄えられたエネルギーを開放するための逆方向電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、ＩＧＢＴ３０４に対して逆並列に、他のスイッチング素子であるダイオード３０５を接続している。つまり、ダイオード３０５は、インダクタンスに蓄えられた電気エネルギーを開放するために逆方向電流を流すという機能を有している。
　上記のダイオード３０５の機能を実現する素子として、前記実施の形態１および２で説明した半導体装置を用いることで、例えば、アクティブ領域の面積を大きく取ることができ、同じ還流ダイオードとしての機能をより少ない素子数で実現することが可能となり、炭化ケイ素を用いたインバータを含む電力変換装置を小型化・軽量化することができる。また、例えば、チップ面積を小さくでき、半導体装置の製造工程での歩留まりを向上させ、当該電力変換装置を低コスト化することができる。
　また、前記実施の形態１および２で説明した半導体装置の終端構造は、ＩＧＢＴ３０４にも適用できる。このように、前記実施の形態１および２で説明した半導体装置の終端構造を有するＩＧＢＴ３０４を用いることで、例えば、アクティブ領域を大きく取って素子を低抵抗化し、素子からの発熱を抑え、冷却系と、炭化ケイ素を用いたインバータとを含む電力変換装置を小型化・軽量化することができる。また、例えば、チップ面積を小さくでき、半導体装置の製造工程での歩留まりを向上させ、当該電力変換装置を低コスト化することができる。
　なお、前記実施の形態１および２で説明した半導体装置は、上述のインバータに限らず、後述するコンバータにも用いることができる。
実施の形態４
　前記実施の形態１および２において説明した半導体装置は、鉄道車両などに使用されるコンバータおよびインバータからなる交流－直流－交流変換装置等の電力変換回路に使用することができる。以下に、図２７を用いて本実施の形態の鉄道車両について説明する。図２７は、本実施の形態の鉄道車両を構成するコンバータおよびインバータの模式的な回路図である。図２７では、コンバータ４０７およびインバータ４０２を構成する回路を簡略化して示している。インバータ４０２は、図２６に示すインバータ３０２と同様の構造を有している。また図２７では、鉄道車両の構造の図示を省略し、コンバータ４０７およびインバータ４０２を含む、電力変換回路を示している。
　図２７に示すように、鉄道車両には、例えば２５ｋＶの電圧を供給する架線４１２から、当該鉄道車両に設けられたパンタグラフ４１１を介して電力が供給される。これにより架線４１２を流れる電流は、鉄道車両内のトランス４０９を通り、鉄道車両の車輪４１０を介して、線路４１３へ流れる。鉄道車両には、トランス４０９、コンバータ４０７、キャパシタ４０８、インバータ４０２およびモータ４０１が備えられている。モータ４０１は３相モータである。
　上記電圧がトランス４０９に印加されると、トランス４０９を介して電圧が１．５ｋＶまで降圧され、鉄道車両内においてトランス４０９に接続されたコンバータ４０７で、電圧が交流から直流に変換される。この電圧は、キャパシタ４０８を介してインバータ４０２において直流から交流に変換され、モータ４０１を駆動する。コンバータ４０７内およびインバータ４０２内のＩＧＢＴ４０４およびダイオード４０５の構成は、図２６に示す前記実施の形態３のＩＧＢＴ３０４およびダイオード３０５と同様である。
　ここでコンバータ４０７およびインバータ４０２に用いるダイオード４０５として、前記実施の形態１および２で説明した半導体装置を用いることで、実施の形態３と同様に、炭化ケイ素を用いた交流－直流－交流変換装置を小型化・軽量化することができる。また、低コスト化することもできる。
　また、コンバータ４０７およびインバータ４０２に用いるＩＧＢＴ４０４として、前記実施の形態１および２で説明した半導体装置を用いることで、実施の形態３と同様に、炭化ケイ素を用いた交流－直流－交流変換装置を小型化・軽量化することができる。また、低コスト化することもできる。
　以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
　本発明は、半導体装置、電力変換装置、鉄道車両、および半導体装置の製造方法に適用して有効である。
１０１　　ＳｉＣ基板（半導体基板）
１０２　　ドリフト層
１０３　　ウェル
１０４ａ、１０４ｂ　　トレンチウェル
１０５ａ、１０５ｂ　　トレンチ
１０６、２０６　　ｐ＋型領域
１０７　　チャネルストッパ領域
１０９、１１０　　電極
１１１　　チップ
１１２　　アクティブ領域
１２０～１２５　　酸化シリコン膜
３０１、４０１　　モータ
３０２、４０２　　インバータ
３０３　　制御回路
３０４、４０４　　ＩＧＢＴ
３０５、４０５　　ダイオード
４０７　　コンバータ
４０８　　キャパシタ
４０９　　トランス
４１０　　車輪
４１１　　パンタグラフ
４１２　　架線
４１３　　線路

Claims (15)

  1. 　第１導電型の半導体基板と、
    　前記半導体基板の主面上に形成された前記第１導電型の半導体層と、
    　前記半導体層の上面に形成されたアクティブ領域と、
    　平面視において、前記アクティブ領域を囲んで環状に形成された複数の溝と、
    　前記半導体層の上面に形成された、第２導電型の第１半導体領域と、
    　前記複数の溝のそれぞれの内側の表面に形成された、前記第２導電型の第２半導体領域と、
    を有し、
    　前記複数の溝は、第１溝と、平面視において前記第１溝の外側を囲む第２溝とを含み、
    　前記第２溝の延在方向に直交する方向の前記第２溝の幅は、前記第１溝の延在方向に直交する方向の前記第１溝の幅よりも小さく、
    　前記第２溝の底面の前記第２半導体領域の深さは、前記第１溝の底面の前記第２半導体領域よりも浅い、半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記第２溝の表面の前記第２半導体領域の前記第２導電型の不純物濃度は、前記第１溝の表面の前記第２半導体領域の前記第２導電型の不純物濃度よりも低い、半導体装置。
  3. 　請求項１記載の半導体装置において、
    　前記第２溝の底面の前記第２半導体領域の延在方向に直交する方向の幅は、前記第１溝の底面の前記第２半導体領域の延在方向に直交する方向の幅よりも小さい、半導体装置。
  4. 　請求項１記載の半導体装置において、
    　前記半導体基板、前記半導体層、前記第１半導体領域および前記第２半導体領域は、炭化ケイ素を含む、半導体装置。
  5. 　請求項１記載の半導体装置において、
    　前記半導体層の上面は、絶縁膜で覆われており、
    　前記半導体基板の前記主面の反対側の裏面は、電極により覆われている、半導体装置。
  6. 　請求項１記載の半導体装置において、
    　前記第２半導体領域は前記第１半導体領域内に形成されており、
    　前記第２半導体領域の前記第２導電型の不純物濃度は、前記第１半導体領域の前記第２導電型の不純物濃度よりも高い、半導体装置。
  7. 　請求項１記載の半導体装置において、
    　前記複数の溝の直下における前記第１半導体領域は、前記複数の溝が形成されていない領域の直下の前記第１半導体領域よりも深く形成されている、半導体装置。
  8. 　請求項１記載の半導体装置において、
    　前記複数の溝は、平面視において矩形の形状を有し、かつ角部が曲線であり、
    　前記複数の溝のそれぞれの側壁に形成された前記第２半導体領域の、前記半導体基板の主面に沿う方向における拡がりは、前記複数の溝のそれぞれの直線部よりも、曲線部の方が小さい、半導体装置。
  9. 　請求項１記載の半導体装置において、
    　前記複数の溝のそれぞれは、深さが同じである、半導体装置。
  10. 　請求項１の半導体装置において、
    　前記アクティブ領域に、接合型電界効果トランジスタ、金属－酸化膜半導体接合電界効果トランジスタ、絶縁ゲートバイポーラトランジスタ、ｐｎダイオード、ショットキーダイオード、またはジャンクションバリアショットキーダイオードを有する、半導体装置。
  11. 　請求項１記載の半導体装置を有する、電力変換装置。
  12. 　請求項１記載の半導体装置を用いた電力変換装置と、
    　前記電力変換装置からの電力供給を受けて車両を駆動する電動機と、
    を備える、鉄道車両。
  13. （ａ）炭化ケイ素を含む第１導電型の半導体基板を用意する工程
    （ｂ）前記半導体基板の主面上に、炭化ケイ素を含む前記第１導電型の半導体層を形成する工程
    （ｃ）前記半導体層の上面に、第１溝と、平面視において第１溝の外側を囲む第２溝とを含む、環状の複数の溝を形成する工程、
    （ｄ）前記半導体層上に第１絶縁膜を形成し、前記複数の溝のそれぞれの内側を埋め込む工程、
    （ｅ）前記第１絶縁膜を一部除去して、前記第１溝の底部の前記半導体層を露出する工程、
    （ｆ）前記（ｅ）工程の後、前記第２溝の底面が前記第１絶縁膜により覆われた状態で、前記複数の溝のそれぞれの表面に、第２導電型の不純物を打ち込むことで、第２半導体領域を形成する工程、
    （ｇ）前記第１絶縁膜を除去した後、前記半導体層の上面に、前記第２導電型の第１半導体領域を形成する工程、
    （ｈ）前記半導体層の上面のアクティブ領域に半導体素子を形成する工程、
    （ｉ）前記半導体層の上面を、前記アクティブ領域を露出する第２絶縁膜により覆う工程、
    （ｊ）前記半導体基板の主面の反対側の裏面を覆う電極を形成する工程、
    を有し、
    　前記第２溝の延在方向に直交する方向の前記第２溝の幅は、前記第１溝の延在方向に直交する方向の前記第１溝の幅よりも小さく、
    　前記第２溝の底面の前記第２半導体領域の深さは、前記第１溝の底面の前記第２半導体領域よりも浅い、半導体装置の製造方法。
  14. 　請求項１３記載の半導体装置の製造方法において、
    　前記第２溝の表面の前記第２半導体領域の前記第２導電型の不純物濃度は、前記第１溝の表面の前記第２半導体領域の前記第２導電型の不純物濃度よりも低い、半導体装置の製造方法。
  15. 　請求項１３記載の半導体装置の製造方法において、
    　前記（ｃ）工程では、平面視において矩形の形状を有し、かつ角部が曲線である環状の前記複数の溝を形成し、
    　前記（ｆ）工程では、前記複数の溝の直線部の延在方向に対し、平面視において４５度傾斜した方向から、前記複数の溝のそれぞれの表面に、前記第２導電型の不純物を打ち込むことで、前記第２半導体領域を形成する、半導体装置の製造方法。
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