JP2012186318A - 高耐圧半導体装置 - Google Patents

Abstract

【課題】従来の高耐圧半導体装置の場合よりも耐圧の低下を抑制することが可能な高耐圧半導体装置を提供する。
【解決手段】炭化珪素からなるｎ型の半導体層１１０と、バリアメタル層１２８と、第２電極層１３０と、ｐ型のリサーフ層１１６と、ｐ^＋型のエッジターミネーション層１２０と、リサーフ層１１６の内部における、エッジターミネーション層１２０の周囲を離間して囲む位置に形成されたｐ^＋型の第１ガードリング層１２２と、半導体層１１０の表面における、リサーフ層１１６の周囲を離間して囲む位置に形成されたｐ型の第２ガードリング層１１８とを備え、バリアメタル層１２８におけるフィールドプレート領域１２８ａがリサーフ層１１６の外側まで延在している高耐圧半導体装置１００。
【選択図】図１

Description

本発明は、高耐圧半導体装置に関し、特に炭化珪素からなる高耐圧半導体装置に関する。

従来、炭化珪素からなる高耐圧半導体装置が知られている（例えば、特許文献１参照。）。図１２は、従来の高耐圧半導体装置９００を説明するために示す図である。図１２（ａ）は従来の高耐圧半導体装置９００の平面図であり、図１２（ｂ）は図１２（ａ）におけるＡ−Ａ断面図である。

従来の高耐圧半導体装置９００は、図１２に示すように、炭化珪素からなる第１導電型（ｎ型）の半導体層９１０（ｎ^＋型炭化珪素単結晶基板９１２及びｎ⁻型炭化珪素エピタキシャル層９１４）と、半導体層９１０の表面上の一部に形成され、バリアメタルからなる第１電極層９２８と、半導体層９１０の裏面に形成された第２電極層９３０と、半導体層９１０の表面に形成された第２導電型（ｐ⁻型）のリサーフ層９１６と、リサーフ層９１６の内部に形成され、第１電極層９２８のうち半導体層９１０の表面と接する部分の端部と重なる位置に配置された第２導電型（ｐ^＋型）のエッジターミネーション層９２０と、リサーフ層９１６の内部における、エッジターミネーション層９２０の周囲を離間して囲む位置に形成され、エッジターミネーション層９２０と同程度の不純物濃度を有する１又は２以上の第２導電型（ｐ^＋型）の第１ガードリング層９２２と、半導体層９１０の表面における、リサーフ層９１６の周囲を離間して囲む位置に形成され、リサーフ層９１６と同程度の不純物濃度を有する１又は２以上の第２導電型（ｐ⁻型）の第２ガードリング層９１８とを備える。なお、図１２中、符号９２４は、半導体層９１０の表面の一部（第１電極層９２８の外側）に形成された絶縁層を示す。

従来の高耐圧半導体装置９００によれば、リサーフ層９１６の不純物濃度のばらつきや、マスクずれなどによる第２ガードリング層９１８の幅や間隔のばらつきがあっても、耐圧の低下を防ぐことができる。

特開２００３−１０１０３９号公報

しかしながら、炭化珪素半導体は、エピタキシャル成長や不純物の活性化率の制御が難しく、現在の技術では半導体層やリサーフ層の不純物濃度を精度良く作り込むのが困難であるため、従来の高耐圧半導体装置９００をもってしても耐圧の低下を十分に抑制することはできないという問題がある。

そこで、本発明は、従来の高耐圧半導体装置９００の場合よりも耐圧の低下を抑制することが可能な高耐圧半導体装置を提供することを目的とする。

［１］本発明の高耐圧半導体装置は、炭化珪素からなる第１導電型の半導体層と、前記半導体層の表面上の一部に形成された第１電極層と、前記半導体層の裏面に形成された第２電極層と、前記半導体層の表面に形成された第２導電型のリサーフ層と、前記リサーフ層の内部に形成され、前記第１電極層のうち前記半導体層の表面と接する部分の端部と重なる位置に配置された第２導電型のエッジターミネーション層と、前記リサーフ層の内部における、前記エッジターミネーション層の周囲を離間して囲む位置に形成され、前記エッジターミネーション層と同程度の不純物濃度を有する１又は２以上の第２導電型の第１ガードリング層と、前記半導体層の表面における、前記リサーフ層の周囲を離間して囲む位置に形成され、前記リサーフ層と同程度の不純物濃度を有する１又は２以上の第２導電型の第２ガードリング層とを備える高耐圧半導体装置であって、前記第１電極層は、前記半導体層との間に絶縁層を介して設けられたフィールドプレート領域を有し、前記フィールドプレート領域は、前記リサーフ層の外側まで延在していることを特徴とする。

［２］本発明の高耐圧半導体装置においては、前記第１電極層は、前記半導体層との間でショットキー接合を形成するバリアメタルからなることが好ましい。

［３］本発明の高耐圧半導体装置においては、前記エッジターミネーション層と前記第１電極層との間に形成され、前記エッジターミネーション層との間でオーミック接合を形成するオーミック層をさらに備えることが好ましい。

［４］本発明の高耐圧半導体装置においては、前記半導体層の表面に形成され、前記第２ガードリング層の周囲を離間して囲むように配置された第１導電型のチャネルストッパ層と、前記チャネルストッパ層上に形成され、前記第２電極と電気的に接続された第３電極とをさらに備えることが好ましい。

本発明の高耐圧半導体装置によれば、第１電極層は、半導体層との間に絶縁層を介して設けられたフィールドプレート領域を有し、当該フィールドプレート領域は、リサーフ層の外側まで延在しているため、後述する図６に示すように、リサーフ層における不純物濃度が設計値から低い方にずれた場合であっても、耐圧の低下を完全に抑制することが可能となる。また、リサーフ層における不純物濃度が設計値から高い方にずれた場合であっても、耐圧の低下をある程度抑制することが可能となる。このため、本発明の高耐圧半導体装置は、従来の高耐圧半導体装置９００の場合よりも耐圧の低下を抑制することが可能な高耐圧半導体装置となる。

実施形態１に係る高耐圧半導体装置１００を説明するために示す図である。 実施形態１に係る高耐圧半導体装置１００を製造する方法を説明するために示す図である。 実施形態１に係る高耐圧半導体装置１００を製造する方法を説明するために示す図である。 実施形態１に係る高耐圧半導体装置１００を製造する方法を説明するために示す図である。 試験例２に係る高耐圧半導体装置１００ａの構造を示す図である。 試験例１及び試験例２に係る高耐圧半導体装置１００，１００ａの耐圧を示すグラフである。 実施形態２に係る高耐圧半導体装置１０２を説明するために示す図である。 変形例１に係る高耐圧半導体装置１０４を説明するために示す図である。 変形例２に係る高耐圧半導体装置１０６を説明するために示す図である。 変形例３に係る高耐圧半導体装置１０８を説明するために示す図である。 変形例３に係る高耐圧半導体装置２００を説明するために示す図である。 従来の高耐圧半導体装置９００を説明するために示す図である。

以下、本発明の高耐圧半導体装置について、図に示す実施の形態に基づいて説明する。

［実施形態１］
１．実施形態１に係る高耐圧半導体装置１の構成
図１は、実施形態１に係る高耐圧半導体装置１００を説明するために示す図である。図１（ａ）は高耐圧半導体装置１００の平面図であり、図１（ｂ）は図１（ａ）におけるＡ−Ａ断面図である。なお、図１（ａ）においては、絶縁層１２４は図示を省略している。また、バリアメタル層１２８は半透明に表している。

実施形態１に係る高耐圧半導体装置１００は、図１に示すように、ｎ型の炭化珪素からなる半導体層１１０（ｎ^＋型炭化珪素単結晶基板１１２及びｎ⁻型炭化珪素エピタキシャル層１１４）と、半導体層１１０の表面上の一部に形成され、半導体層１１０との間でショットキー接合を形成するバリアメタル層（第１電極層）１２８と、半導体層１１０の裏面に形成された第２電極層１３０と、半導体層１１０の表面に形成されたｐ型のリサーフ層１１６と、リサーフ層１１６の内部に形成され、バリアメタル層１２８のうち半導体層１１０の表面と接する部分の端部と重なる位置に配置されたｐ^＋型のエッジターミネーション層１２０と、リサーフ層１１６の内部における、エッジターミネーション層１２０の周囲を離間して囲む位置に形成され、エッジターミネーション層１２０と同程度の不純物濃度を有する１又は２以上のｐ^＋型の第１ガードリング層１２２と、半導体層１１０の表面における、リサーフ層１１６の周囲を離間して囲む位置に形成され、リサーフ層１１６と同程度の不純物濃度を有する１又は２以上のｐ型の第２ガードリング層１１８とを備える。

そして、実施形態１に係る高耐圧半導体装置１００においては、バリアメタル層１２８は、半導体層１１０との間に絶縁層１２４を介して設けられたフィールドプレート領域１２８ａを有し、当該フィールドプレート領域１２８ａは、リサーフ層１１６の外側まで延在している。実施形態１に係る高耐圧半導体装置１００は、ショットキーバリアダイオードである。

半導体層１１０におけるｎ^＋型炭化珪素単結晶基板１１２としては、ｎ型不純物濃度が５×１０^１７ｃｍ^−３〜５×１０^１９ｃｍ^−３（例えば１×１０^１９ｃｍ^−３）、厚さが３０μｍ〜４００μｍ（例えば３００μｍ）のものを用いることができる。また、ｎ^＋型炭化珪素単結晶基板１１２の結晶多形としては例えば４Ｈのものを用いることができる。また、ｎ⁻型炭化珪素エピタキシャル層１１４としては、ｎ型不純物濃度が１×１０^１５ｃｍ^−３〜１×１０^１８ｃｍ^−３（例えば１×１０^１６ｃｍ^−３）、厚さが３μｍ〜２０μｍ（例えば１０μｍ）のものを用いることができる。

バリアメタル層１２８としては、ｎ⁻型炭化珪素エピタキシャル層１１４との間でショットキー接合を形成する金属（例えば、チタン。）からなるバリアメタル層を用いることができる。バリアメタル層１２８をそのままアノード電極として用いてもよいし、バリアメタル層１２８とオーミック接続可能な金属膜（例えば、チタン及びアルミニウムが積層された積層膜又はニッケル膜。）をアノード電極として用いてもよい。

第２電極層１３０としては、例えばチタン、ニッケル及び銀が積層された積層膜からなるもの、ニッケル、チタン、ニッケル及び銀が積層された積層膜からなるものなどを用いることができる。第２電極層１３０はカソード電極となる。

リサーフ層１１６及び第２ガードリング層１１８は、同程度のｐ型不純物濃度（例えば、１×１０^１７ｃｍ^−３〜１×１０^１８ｃｍ^−３程度。）を有する。リサーフ層１１６及び第２ガードリング層１１８の不純物濃度、幅、深さ等を最適化することにより、理想耐圧に近い耐圧を得ることができる。

エッジターミネーション層１２０及び第１ガードリング層１２２は、同程度のｐ型不純物濃度（例えば、１×１０^１８ｃｍ^−３〜１×１０^１９ｃｍ^−３程度。）を有する。

バリアメタル層１２８は、半導体層１１０との間に絶縁層１２４を介して設けられたフィールドプレート領域１２８ａを有する。当該フィールドプレート領域１２８ａは、リサーフ層１１６の外側まで（２番目の第２ガードリング層１１８まで）延在している。

２．実施形態１に係る高耐圧半導体装置１００を製造する方法
図２〜図４は、実施形態１に係る高耐圧半導体装置１００を製造する方法を説明するために示す図である。図２（ａ）〜図２（ｃ）、図３（ａ）〜図３（ｃ）及び図４（ａ）〜図４（ｃ）は各工程図である。

実施形態１に係る高耐圧半導体装置１は、図２〜図４に示すように、以下の工程（Ｓ１）〜工程（Ｓ８）を行うことによって製造することができる。

（Ｓ１）半導体層を準備する工程
ｎ^＋型炭化珪素単結晶基板１１２（厚さ：３００μｍ、不純物濃度：１×１０^１９ｃｍ^−３）の上面にｎ⁻型炭化珪素エピタキシャル層１１４（厚さ：１０μｍ、不純物濃度：１×１０^１６ｃｍ^−３）が形成された半導体層１１０を準備する（図２（ａ）参照。）。

（Ｓ２）第１のｐ型不純物イオン打ち込み工程
まず、半導体層１１０の表面を清浄化した後、半導体層１１０の表面に、リサーフ層１１６及び第２ガードリング層１１８に対応する部分に開口を有するマスクＭ１を形成する。その後、当該マスクＭ１を介して、ｎ⁻型炭化珪素エピタキシャル層１１４の所定部位にｐ型不純物イオン（例えば、アルミニウムイオン。）を、多段階に分けて、比較的高エネルギー量でかつ比較的少量打ち込んで、ｐ型不純物イオン打ち込み領域１１５，１１７を形成する（図２（ｂ）参照。）。その後、マスクＭ１を除去する。なお、第１のｐ型不純物イオン打ち込み工程においては、マスクＭ１の開口に薄いシリコン酸化膜などが存在する条件下で不純物イオンの打ち込みを行ってもよい。

（Ｓ３）第２のｐ型不純物イオン打ち込み工程
次に、半導体層１１０の表面に、エッジターミネーション層１２０及び第１ガードリング層１２２に対応する部分に開口を有するマスクＭ２を形成する。その後、当該マスクＭ２を介してｎ⁻型炭化珪素エピタキシャル層１１４の所定部位にｐ型不純物イオン（例えば、アルミニウムイオン。）を、多段階に分けて、第１のｐ型不純物イオン打ち込み工程におけるよりも低エネルギー量でかつ多量打ち込んで、ｐ型不純物イオン打ち込み領域１１９，１２１を形成する（図２（ｃ）参照。）。その後、マスクＭ２を除去する。なお、第２の不純物イオン打ち込み工程おいては、マスクＭ２の開口に薄いシリコン酸化膜などが存在する条件下で不純物イオンの打ち込みを行ってもよい。

（Ｓ４）不純物活性化工程
次に、半導体層１１０の表面に保護レジスト層（図示せず。）を形成した後、当該保護レジスト層を炭化してグラファイトマスクＭ３を形成する（図３（ａ）参照。）。その後、半導体層１１０を１６００℃以上の温度に加熱することによりｐ型不純物の活性化を行って、リサーフ層１１６及び第２ガードリング層１１８並びにエッジターミネーション層１２０及び第１ガードリング層１２２を形成する（図３（ｂ）参照。）。その後、グラファイトマスクＭ３を除去する。

（Ｓ５）絶縁層形成工程
次に、半導体層１１０の表面に、図示しないマスクＭ４を用いて絶縁膜１２４を形成する。その後、マスクＭ４を除去する（図３（ｃ）参照。）。

（Ｓ６）裏面オーミック層形成工程
次に、半導体層１１０の裏面に、金属層（例えば、ニッケル層）を形成した後、半導体層１１０を１０００℃以上の温度に加熱することにより裏面オーミック層１３０ａを形成する（図４（ａ）参照。）。

（Ｓ７）バリアメタル層形成工程
次に、図示しないマスクＭ５を用いて、半導体層１１０の表面の一部及び絶縁層１２４の表面にチタン層を形成した後、半導体層１１０を５００℃の温度に加熱することによりバリアメタル層１２８を形成する。このとき、バリアメタル層１２８におけるフィールドプレート領域１２８ａがリサーフ層１１６の外側まで延在するように、バリアメタル層１２８を形成する。その後、マスクＭ５を除去する（図４（ｂ）参照。）。

（Ｓ８）第２電極層形成工程
次に、裏面オーミック層１３０ａの表面にチタン、ニッケル及び銀が積層された積層膜１３０ｂを形成することにより第２電極層１３０を形成する（図４（ｃ）参照。）。

以上の工程を行うことによって、実施形態１に係る高耐圧半導体装置１００を製造することができる。

３．実施形態１に係る高耐圧半導体装置１００の効果
実施形態１に係る高耐圧半導体装置１００によれば、バリアメタル層１２８は半導体層１１０との間に絶縁層１２４を介して設けられたフィールドプレート領域１２８ａを有し、当該フィールドプレート領域１２８ａはリサーフ層１１６の外側まで延在しているため、後述する図６に示すように、リサーフ層１１６における不純物濃度が設計値から低い方にずれた場合であっても、耐圧の低下を完全に抑制することが可能となる。また、リサーフ層１１６における不純物濃度が設計値から高い方にずれた場合であっても、耐圧の低下をある程度抑制することが可能となる。このため、実施形態１に係る高耐圧半導体装置１００は、従来の高耐圧半導体装置９００の場合よりも耐圧の低下を抑制することが可能な高耐圧半導体装置となる。

［試験例］
試験例は、実施形態１に係る高耐圧半導体装置１００（バリアメタル層１２８におけるフィールドプレート領域１２８ａがリサーフ層１１６の外側まで延在している高耐圧半導体装置）においては、リサーフ層１１６における不純物濃度が設計値からずれた場合であっても、耐圧の低下を抑制することが可能となることを示すための試験例である。

図５は、試験例２に係る高耐圧半導体装置１００ａの構造を示す図である。図６は、試験例１及び試験例２に係る高耐圧半導体装置１００，１００ａの耐圧を示すグラフである。

試験例１に係る高耐圧半導体装置１００は、実施形態１に係る高耐圧半導体装置１００と同じ構成、すなわち、バリアメタル層１２８におけるフィールドプレート領域１２８ａがリサーフ層１１６の外側まで延在している構成を有する。一方、試験例２に係る高耐圧半導体装置１００は、図５に示すように、バリアメタル層１２８におけるフィールドプレート領域１２８ａがリサーフ層１１６の外側まで延在していない（最内周の第１ガードリング層１２２の部分まで延在している）構成を有する。試験例１が実施例であり、試験例２が比較例である。試験例においては、リサーフ層１１６の濃度を変化させたときにどの程度の耐圧が得られるかについて、実際にデバイス作製及び耐圧測定を行った。

その結果、図６に示すように、試験例２においては、リサーフ層１１６の濃度が設計値（３．５×１０^１７ｃｍ^−３）から低い方にずれた（２．５×１０^１７ｃｍ^−３）場合には、耐圧が２２００Ｖから１８００Ｖに低下した。また、リサーフ層１１６の濃度が設計値（３．５×１０^１７ｃｍ^−３）から高い方にずれた（７×１０^１７ｃｍ^−３）場合には、耐圧が２２００Ｖから１３００Ｖに低下した。これに対して、試験例１においては、リサーフ層１１６の濃度が設計値（３．５×１０^１７ｃｍ^−３）から低い方にずれた（２．５×１０^１７ｃｍ^−３）場合には、耐圧が２２００Ｖから低下しなかった（耐圧低下量：４００Ｖ→０Ｖ）。また、リサーフ層１１６の濃度が設計値（３．５×１０^１７ｃｍ^−３）から高い方にずれた（７×１０^１７ｃｍ^−３）場合には、耐圧が２２００Ｖから１６００Ｖに低下した（耐圧低下量：９００Ｖ→６００Ｖ）。

このことから、実施形態１に係る高耐圧半導体装置１００によれば、図６に示すように、リサーフ層１１６における不純物濃度が設計値から低い方にずれた場合であっても、耐圧の低下を完全に抑制することが可能となり、リサーフ層１１６における不純物濃度が設計値から高い方にずれた場合であっても、耐圧の低下をある程度抑制することが可能となることがわかった。従って、実施形態１に係る高耐圧半導体装置１００は、従来の高耐圧半導体装置９００の場合よりも耐圧の低下を抑制することが可能な高耐圧半導体装置といえる。

［実施形態２］
図７は、実施形態２に係る高耐圧半導体装置１０２を説明するために示す図である。
実施形態２に係る高耐圧半導体装置１０２は、基本的には実施形態１に係る高耐圧半導体装置１００と同様の構成を有するが、図７に示すように、エッジターミネーション層１２０とバリアメタル層１２８との間に形成され、エッジターミネーション層１２０との間でオーミック接合を形成するオーミック層１２６をさらに備える点で実施形態１に係る高耐圧半導体装置１００の場合とは異なる。

このように、実施形態２に係る高耐圧半導体装置１０２は、上記したオーミック層１２６をさらに備える点で実施形態１に係る高耐圧半導体装置１００の場合とは異なるが、バリアメタル１２８におけるフィールドプレート領域１２８ａがリサーフ層１１６の外側まで延在しているため、リサーフ層１１６における不純物濃度が設計値から低い方にずれた場合であっても、耐圧の低下を完全に抑制することが可能となり、リサーフ層１１６における不純物濃度が設計値から高い方にずれた場合であっても、耐圧の低下をある程度抑制することが可能となる。従って、実施形態２に係る高耐圧半導体装置１００は、実施形態１に係る高耐圧半導体装置１００の場合と同様に、従来の高耐圧半導体装置９００の場合よりも耐圧の低下を抑制することが可能な高耐圧半導体装置となる。

また、実施形態２に係る高耐圧半導体装置１０２は、エッジターミネーション層１２０とバリアメタル層１２８との間に形成され、エッジターミネーション層１２０との間でオーミック接合を形成するオーミック層１２６をさらに備えるため、エッジターミネーション層１２０の電位を確実にバリアメタル層１２０と同じ電位にすることが可能となり、耐圧の低下をより一層抑制することが可能な高耐圧半導体装置となる。

なお、実施形態２に係る高耐圧半導体装置１０２は、エッジターミネーション層１２０とバリアメタル層１２８との間に形成され、エッジターミネーション層１２０との間でオーミック接合を形成するオーミック層１２６をさらに備える点以外は、実施形態１に係る高耐圧半導体装置１００と同様の構成を有するため、実施形態１に係る高耐圧半導体装置１００が有する効果のうち該当する効果をそのまま有する。

以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の様態において実施することが可能であり、例えば、次のような変形も可能である。

（１）図８は、変形例１に係る高耐圧半導体装置１０４を説明するために示す図である。変形例１に係る高耐圧半導体装置１０４は、半導体層１１０の表面に形成され、第２ガードリング層１１８の周囲を離間して囲むように配置されたｎ^＋型のチャネルストッパ層１３２と、チャネルストッパ層１３２上に形成され、第２電極１３０と電気的に接続された第３電極１３４とをさらに備える。このような構成を有する高耐圧半導体装置１０４においても、実施形態１に係る高耐圧半導体装置１００と同様の効果を有する。

（２）実施形態１においては、２本の第１ガードリング層１２２を備える高耐圧半導体装置１００を例にとって本発明を説明したが、本発明はこれに限定されるものではない。図９は、変形例２に係る高耐圧半導体装置１０６を説明するために示す図である。図９に示すように、１本の第１ガードリング層１２２を備える高耐圧半導体装置１０６に本発明を適用することもできる。

（３）実施形態１においては、バリアメタル層１２８におけるフィールドプレート領域が最内周から２本目の第２ガードリング層１１８のところまで延在している高耐圧半導体装置１００を例にとって本発明を説明したが、本発明はこれに限定されるものではない。図１０は、変形例３に係る高耐圧半導体装置１０８を説明するために示す図である。図１０に示すように、バリアメタル層１２８におけるフィールドプレート領域が最外周の第２ガードリング層１１８のさらに外側まで延在している高耐圧半導体装置１０８に本発明を適用することもできる。

（４）実施形態１においては、ｐ型不純物イオンとして、アルミニウムイオンを用いたが、本発明はこれに限定されるものではない。ｐ型不純物イオンとして、ボロンイオンを用いてもよい。

（５）実施形態１においては、半導体層１１０の表面に保護レジスト層を形成した後、当該保護レジスト層を炭化して半導体層１１０の表面にグラファイトマスクＭ３を形成した状態で不純物活性化工程を行ったが、本発明はこれに限定されるものではない。半導体層１１０の表面及び裏面に保護レジスト層を形成した後、当該保護レジスト層を炭化して半導体層１１０の表面及び裏面にグラファイトマスクを形成した状態で不純物活性化工程を行ってもよい。

（６）実施形態１においては、ショットキーバリアダイオードからなる高耐圧半導体装置１００を例にとって本発明を説明したが、本発明はこれに限定されるものではない。図１１は、変形例４に係る高耐圧半導体装置２００を説明するために示す図である。図１１に示すように、ｐｎダイオードからなる高耐圧半導体装置２００に本発明を適用することもできる。また、パワーＭＯＳＦＥＴ、ＩＧＢＴ、サイリスタその他の高耐圧半導体装置に本発明を適用することもできる。

１００，１０２，１０４，１０６，１０８，２００，９００…高耐圧半導体装置、１１０，９１０…半導体層、１１２，９１２…ｎ^＋型炭化珪素単結晶基板、１１４，９１４…ｎ⁻型炭化珪素エピタキシャル層、１１５，１１７，１１９，１２１…ｐ型不純物打ち込み領域、１１６，９１６…リサーフ層、１１８，９１８…第２ガードリング層、１２０，９２０…エッジターミネーション層、１２２，９２２…第１ガードリング層、１２４，９２４…絶縁層、１２６…オーミック層、１２８，９２８…バリアメタル層、１２８ａ…フィールドプレート領域、１３０，９３０…第２電極層、１３０ａ…裏面オーミック層、１３０ｂ…積層膜、１３２，９３２…チャネルストッパ、１３４，９３４…第３電極層、１３６…ｐ^＋型拡散層、１３８…アノード電極、Ｍ１，Ｍ２…マスク、Ｍ３…グラファイトマスク

Claims (4)

1. 炭化珪素からなる第１導電型の半導体層と、
   前記半導体層の表面上の一部に形成された第１電極層と、
   前記半導体層の裏面に形成された第２電極層と、
   前記半導体層の表面に形成された第２導電型のリサーフ層と、
   前記リサーフ層の内部に形成され、前記第１電極層のうち前記半導体層の表面と接する部分の端部と重なる位置に配置された第２導電型のエッジターミネーション層と、
   前記リサーフ層の内部における、前記エッジターミネーション層の周囲を離間して囲む位置に形成され、前記エッジターミネーション層と同程度の不純物濃度を有する１又は２以上の第２導電型の第１ガードリング層と、
   前記半導体層の表面における、前記リサーフ層の周囲を離間して囲む位置に形成され、前記リサーフ層と同程度の不純物濃度を有する１又は２以上の第２導電型の第２ガードリング層とを備える高耐圧半導体装置であって、
   前記第１電極層は、前記半導体層との間に絶縁層を介して設けられたフィールドプレート領域を有し、
   前記フィールドプレート領域は、前記リサーフ層の外側まで延在していることを特徴とする高耐圧半導体装置。
2. 請求項１に記載の高耐圧半導体装置において、
   前記第１電極層は、前記半導体層との間でショットキー接合を形成するバリアメタルからなることを特徴とする高耐圧半導体装置。
3. 請求項２に記載の高耐圧半導体装置において、
   前記エッジターミネーション層と前記第１電極層との間に形成され、前記エッジターミネーション層との間でオーミック接合を形成するオーミック層をさらに備えることを特徴とする高耐圧半導体装置。
4. 請求項１又は２に記載の高耐圧半導体装置において、
   前記半導体層の表面に形成され、前記第２ガードリング層の周囲を離間して囲むように配置された第１導電型のチャネルストッパ層と、
   前記チャネルストッパ層上に形成され、前記第２電極と電気的に接続された第３電極とをさらに備えることを特徴とする高耐圧半導体装置。