CN110709997B - 半导体装置以及电力变换装置 - Google Patents

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Abstract

本发明涉及具有沟槽栅的半导体装置，具备：第1半导体层；第1半导体区域，选择性地设置于第1半导体层的上层部；第2半导体区域，与第1半导体区域相接地设置；第3半导体区域，与第1及第2半导体区域的底面相接地设置；栅沟槽，在厚度方向贯通第1及第3半导体区域而到达第1半导体层内；电场缓和区域，与栅沟槽的底部相接；以及连接层，以与第2方向上的至少一方的沟槽侧壁相接的方式在第1半导体层内隔开间隔而设置有多个，对电场缓和区域和第3半导体区域进行电连接，其中，所述第2方向和与栅沟槽的延伸方向平行的第1方向垂直，连接层沿着第1方向相互隔离地设置有多个。

Description

半导体装置以及电力变换装置
技术领域
本发明涉及半导体装置，特别涉及具有沟槽栅的半导体装置。
背景技术
在电力电子设备中，作为切换用于驱动电动马达等负载的电力供给的执行和停止的单元，使用硅IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)以及MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)等开关器件。
在设想用作电力用半导体装置的开关器件中，采用纵型构造的MOSFET(纵型MOSFET)以及IGBT(纵型IGBT)的情形多。例如，在纵型MOSFET中，根据其栅构造，可以举出平面(planer)型以及沟槽型(沟槽栅型)等。
在第1导电类型(n型)的漂移层的活性区域形成有作为槽部的栅沟槽的沟槽栅型MOSFET中，在其构造上，在截止时对栅沟槽底面的栅绝缘膜施加高电场，而有在栅沟槽底面中栅绝缘膜破坏的可能性。针对该问题，在例如专利文献1中，采用通过以覆盖栅沟槽底面的方式设置第2导电类型(p型)的电场缓和区域(保护扩散层)，缓和对栅沟槽底面的栅绝缘膜施加的电场的结构。
进而，在专利文献1中，在偏离角(off angle)大的沟槽侧壁面设置第2基极区域，将保护扩散层与接地电位连接。根据该构造，在开关时从保护扩散层朝向漂移层延伸的耗尽层的应答变得良好，能够降低开关损耗。
另外，在专利文献2中，公开了通过设置以在与栅沟槽的延伸方向垂直的方向延伸的方式设置，并与多个栅沟槽的侧面以及底面相接的p型深(deep)层，缓和沟槽底部中的电场集中的结构。
现有技术文献
专利文献
专利文献1：国际公开第2014/122919号
专利文献2：日本特开2009-302436号公报
发明内容
然而，在专利文献1公开的结构中，存在在具有沟道迁移率最低的偏离角的结晶面设置有第2基极区域所引起的问题。
首先，在沟道迁移率低的沟槽侧壁面全部形成有第2基极区域的情况下，沟道密度大幅降低，存在导致导通电阻的增大的可能性。其次，仅在沟道迁移率低的沟槽侧壁面的一部分设置有第2基极区域的情况下，形成沟道的其他沟槽侧壁面的沟道迁移率未必变得均匀。
其原因为，在形成沟道的其他沟槽侧壁面之中，沟道迁移率低的沟槽侧壁面中的、一部分活性地存在的部分和沟道迁移率不低的沟槽侧壁面混合存在，沟道迁移率变得不均匀。
其结果，由于向特定的沟道面的电流集中所致的开关器件的可靠性劣化以及阈值电压不均匀而存在导致动作特性的不稳定化的可能性。
另外，在专利文献2公开的结构中，为了维持截止时的耐压，不得不高密度地配置相互隔开间隔地设置的p型深层，作为结果，沟道密度大幅降低，所以存在开关器件的导通电阻增大这样的问题。
本发明是为了解决如上述的问题而完成的，其目的在于提供一种通过栅沟槽底面中的电场缓和实现可靠性的提高和动作特性的改善，并且维持低的导通电阻，且不会导致向特定的沟道面的电流集中以及阈值电压的变动的半导体装置。
本发明所涉及提供一种半导体装置，具备：第1导电类型的第1半导体层；第1导电类型的第1半导体区域，选择性地设置于所述第1半导体层的上层部；第2导电类型的第2半导体区域，在所述第1半导体层的上层部与所述第1半导体区域相接地设置；第2导电类型的第3半导体区域，与所述第1及第2半导体区域的底面相接地设置；栅沟槽，以在厚度方向贯通所述第1及第3半导体区域的方式设置有多个，其底面到达所述第1半导体层内，为在俯视时在一个方向延伸的条纹状；第2导电类型的电场缓和区域，以与所述栅沟槽的底部相接的方式设置；层间绝缘膜，在所述第1及第2半导体区域的上方具有触点开口部；连接层，以与和与所述栅沟槽的延伸方向平行的第1方向垂直的第2方向上的至少一方的沟槽侧壁相接的方式在所述第1半导体层内将在所述第1方向邻接的连接层彼此的配设间隔设定为与所述栅沟槽的配设间隔相同或者其以上而设置有多个，对所述电场缓和区域和所述第3半导体区域进行电连接；第1主电极，覆盖所述层间绝缘膜上面，并且埋入于所述触点开口部内；以及第2主电极，设置于所述第1半导体层的与设置有所述第1主电极的一侧相反的主面侧，所述第1半导体层具有大于0度的偏离角，所述第1方向为与偏离方向平行的方向，所述连接层沿着所述第1方向相互隔离地设置有多个。
根据本发明所涉及的半导体装置，通过以与栅沟槽的底面相接的方式设置电场缓和区域，能够缓和在半导体装置是截止状态时施加到栅沟槽底面的电场。另外，通过连接层对电场缓和区域和第3半导体区域进行电连接，所以由电场缓和区域和第1半导体层形成的pn结的充放电用的电流路径被确保，能够降低开关损耗。
附图说明
图1是示意地示出本发明所涉及的半导体装置整体的上表面结构的俯视图。
图2是示出本发明所涉及的实施方式1的半导体装置的结构的俯视图。
图3是示出本发明所涉及的实施方式1的半导体装置的结构的剖面图。
图4是示出本发明所涉及的实施方式1的半导体装置的结构的剖面图。
图5是示出本发明所涉及的实施方式1的半导体装置的制造工序的剖面图。
图6是示出本发明所涉及的实施方式1的半导体装置的制造工序的剖面图。
图7是示出本发明所涉及的实施方式1的半导体装置的制造工序的剖面图。
图8是示出本发明所涉及的实施方式1的半导体装置的制造工序的剖面图。
图9是示出本发明所涉及的实施方式1的半导体装置的制造工序的剖面图。
图10是示出本发明所涉及的实施方式1的半导体装置的制造工序的剖面图。
图11是示出本发明所涉及的实施方式1的半导体装置的制造工序的剖面图。
图12是示出本发明所涉及的实施方式1的半导体装置的制造工序的剖面图。
图13是示出本发明所涉及的实施方式1的半导体装置的制造工序的剖面图。
图14是示出本发明所涉及的实施方式1的半导体装置的制造工序的剖面图。
图15是示出本发明所涉及的实施方式1的半导体装置的制造工序的剖面图。
图16是示出本发明所涉及的实施方式1的半导体装置的变形例的结构的俯视图。
图17是示出本发明所涉及的实施方式1的半导体装置的变形例的结构的剖面图。
图18是示出本发明所涉及的实施方式1的半导体装置的变形例的结构的剖面图。
图19是示出本发明所涉及的实施方式1的半导体装置的变形例的制造工序的剖面图。
图20是示出本发明所涉及的实施方式1的半导体装置的变形例的结构的俯视图。
图21是示出本发明所涉及的实施方式1的半导体装置的变形例的结构的俯视图。
图22是示出本发明所涉及的实施方式1的半导体装置的变形例的结构的俯视图。
图23是示出本发明所涉及的实施方式2的半导体装置的结构的俯视图。
图24是示出本发明所涉及的实施方式2的半导体装置的结构的剖面图。
图25是示出本发明所涉及的实施方式2的半导体装置的结构的剖面图。
图26是示出本发明所涉及的实施方式2的半导体装置的变形例的结构的俯视图。
图27是示出本发明所涉及的实施方式2的半导体装置的变形例的结构的剖面图。
图28是示出本发明所涉及的实施方式2的半导体装置的变形例的结构的剖面图。
图29是示出本发明所涉及的实施方式3的半导体装置的结构的俯视图。
图30是示出本发明所涉及的实施方式3的半导体装置的结构的剖面图。
图31是示出本发明所涉及的实施方式4的半导体装置的结构的俯视图。
图32是示出本发明所涉及的实施方式4的半导体装置的结构的剖面图。
图33是示出本发明所涉及的实施方式4的半导体装置的结构的剖面图。
图34是示出本发明所涉及的实施方式5的半导体装置的结构的剖面图。
图35是示出本发明所涉及的实施方式6的电力变换系统的结构的框图。
具体实施方式
<引言>
以下，参照附图，说明本发明所涉及的实施方式。此外，附图是示意地示出的图，在不同的附图中分别示出的图像的尺寸以及位置的相互关系未必正确地记载，而可适宜地变更。另外，在以下的说明中，对同样的构成要素附加相同的符号而图示，它们的名称以及功能也相同。因此，有时省略关于它们的详细说明。
另外，在以下的说明中，有时使用“上”、“下”、“侧”、“底”、“表”以及“背”等意味着特定的位置以及方向的用语，但这些用语是为了易于理解实施方式的内容而适宜地使用的例子，与实际上实施时的方向无关。
另外，“MOS”这样的用语以前使用于金属/氧化物/半导体的接合构造，采用Metal-Oxide-Semiconductor的首字母。然而，特别在具有MOS构造的场效应晶体管(以下简称为“MOS晶体管”)中，根据近年来的集成化、制造工艺的改善等观点，栅绝缘膜、栅电极的材料得到改善。
例如，在MOS晶体管中，根据主要自匹配地形成源、漏的观点，作为栅电极的材料代替金属而采用多晶硅。另外，根据改善电气特性的观点，作为栅绝缘膜的材料，采用高介电常数的材料，但该材料未必限定于氧化物。
因此，“MOS”这样的用语未必仅限定于金属/氧化物/半导体的层叠构造而采用，在本说明书中也未将这样的限定作为前提。即，鉴于技术常识，在此“MOS”不仅包括由来于其词源的简称，而且广泛具有还包括导电体/绝缘体/半导体的层叠构造的意义。
另外，在以下的记载中，关于杂质的导电类型，一般将n型定义为“第1导电类型”、将p型定义为“第2导电类型”，但也可以是其相逆的定义。
<实施方式1>
<装置结构>
图1是示意地示出本发明所涉及的半导体装置整体的上表面结构的俯视图。如图1所示，本发明所涉及的半导体装置具有四边形状的外形，在其中央部设置配置有多个被称为“部件单元”的MOSFET的最小单位构造(MOSFET单元)的活性区域30，活性区域30的外侧被终端区域32包围。在活性区域30相互隔开间隔而并联地设置有多个栅沟槽6。此外，多个栅沟槽6与设置于活性区域30内的栅布线连接，栅布线与栅焊盘连接，但省略它们的图示以及说明。
图2示出图1所示的区域“X”的放大俯视图。此外，以下，将该区域“X”所示的特征性的结构作为本发明所涉及的实施方式及其变形例进行说明，图1在各实施方式及其变形例中共同。
图2是示出本发明所涉及的实施方式1的半导体装置、更具体而言在碳化硅半导体基板(SiC基板)上形成的沟槽栅型MOSFET100的特征部的结构的俯视图。如图2所示，在实施方式1的沟槽栅型MOSFET100中，相邻的2个栅沟槽6与配置于它们之间的各杂质区域构成1个部件单元31。
栅沟槽6以在与碳化硅半导体基板的偏离方向(off-direction)平行的方向延伸的方式条纹状地设置，将活性区域30划分为MOSFET单元单位。栅沟槽6的内壁被栅绝缘膜7覆盖，在由栅绝缘膜7包围的区域内埋入有栅电极8。另外，在栅沟槽6之间的活性区域30中，设置有贯通层间绝缘膜(未图示)的源触点16，在源触点16的底面设置有多个阱触点15。
在此，源触点16的开口宽度以在活性区域30内变得均匀的方式形成。即，相对栅沟槽6的延伸方向(第1方向、图2的左右方向)垂直的方向(第2方向、图3的左右方向)的宽度最好为均匀、具体而言最好为±25％的范围。如果在活性区域30内源触点16的开口宽度不均匀，则存在无法使向源触点16内部的源电极10的埋入状态变得均匀的可能性。在无法使向源触点16内部的源电极10的埋入状态变得均匀的情况下，半导体装置表面的平坦性受到损害，作为结果，存在装配以及封装上的可靠性降低的可能性，但通过在活性区域30内使源触点16的开口宽度变得均匀，不会发生这样的问题。
图3是图2的A-A线的向视剖面图，图4是图2的B-B线的向视剖面图，示出在活性区域30中在剖面包括栅沟槽6的位置的部件单元31的周期构造。此外，在图2中，为便于说明，将图3中的比W-W线更上部的结构省略而示出，以使漂移层3内的侧壁阱连接层12的配置变得明确。
如图3所示，实施方式1的沟槽栅型MOSFET100具有设置于碳化硅半导体基板1的一方的主面(第1主面)上的n型的漂移层3(第1半导体层)、设置于漂移层3上的n型的高浓度掺杂层14(第2半导体层)、设置于高浓度掺杂层14上的p型的阱区域4(第3半导体区域)、设置于阱区域4上的n型的源区域5(第1半导体区域)以及p型的阱触点区域15(第2半导体区域)。而且，从源区域5的最表面在厚度方向贯通源区域5、阱区域4以及高浓度掺杂层14而到达漂移层3内的栅沟槽6的底面下，设置有p型的沟槽底面电场缓和区域13(电场缓和区域)，并以与沟槽底面电场缓和区域13的一方侧面以及栅沟槽6的一方侧壁相接的方式设置有p型的侧壁阱连接层12(连接层)。
另外，以覆盖栅沟槽6上面和其周围的方式设置有层间绝缘膜9，未被层间绝缘膜9覆盖的栅沟槽6之间成为源触点16(触点开口部)，其底面被硅化物膜17覆盖，经由源触点16连接源电极10(第1主电极)。另外，在碳化硅半导体基板1的与源电极10侧相反的一侧的另一方的主面(第2主面)上设置有漏电极11(第2主电极)。
在此，碳化硅半导体基板1具有4H的多型，碳化硅半导体基板1的主面以及漂移层3的主面成为具有向[11-20]轴方向倾斜的偏离角θ的(0001)面。作为偏离角θ，例如是10°以下即可。
漂移层3的上层部的阱区域4设置于配置MOSFET单元的活性区域30内，在阱区域4内选择性(部分性)地设置源区域5以及阱触点区域15。阱触点区域15如图2所示在俯视时被源区域5包围。
栅沟槽6在其间隔着栅绝缘膜7而被埋入栅电极8，但栅电极8的上表面处于比源区域5的最表面深的位置。即，栅电极8的上表面处于比栅沟槽6的开口端后退的位置。这在图4所示的B-B线的剖面中也相同。
设置于栅沟槽6的底面下的沟槽底面电场缓和区域13是为了缓和在MOSFET的截止时施加到栅沟槽6的底面以及侧面的电场而设置的，最好与栅沟槽6相接。
另外，以与沟槽底面电场缓和区域13的侧面和栅沟槽6的侧壁的一部分相接的方式设置的侧壁阱连接层12与阱区域4也相接，承担对沟槽底面电场缓和区域13和阱区域4进行电连接的作用。
此外，如图2以及图4所示，侧壁阱连接层12仅与栅沟槽6的侧壁的一部分相接，在图2中，仅在各栅沟槽6的一方侧壁侧不连续地设置。
在栅沟槽6的侧壁中的、未设置侧壁阱连接层12的部分，在栅偏置下形成反转沟道，作为MOSFET的沟道区域发挥功能。此时，构成为栅沟槽6的每个侧壁的沟道特性大致相同并且不会变得不均匀。
即，通过使栅沟槽6的延伸方向(第1方向)与作为偏离方向的<11-20>方向平行，沟槽侧壁成为大致接近与(0001)面垂直的(1-100)面以及(-1100)面的面。因此，即使在漂移层3向<11-20>方向具有偏离角的情况下，也不会受到每个沟槽侧壁的结晶面的差异所引起的电气特性的各向异性的影响，能够实现相同且均匀的沟道特性。
因此，无需使特定的沟槽侧壁全部成为侧壁阱连接层12，作为结果，能够抑制沟道密度的降低，能够抑制导通电阻的增加。具有不同的沟道特性的沟槽栅不混合存在，所以不会导致向特定的沟道面的电流集中，也不会导致阈值电压的不稳定性。
另外，栅沟槽6贯通源区域5，所以在与栅沟槽6的开口端的角部对应的部分形成有n型的源区域5。但是，栅沟槽6的区域“Y”所示的开口端的角部被栅绝缘膜7和层间绝缘膜9覆盖，栅电极8的上表面未到达开口端的角部。即，在活性区域30内，在栅沟槽6的开口端的角部中，源区域5和栅电极8未隔着栅绝缘膜7对置。
此外，活性区域30的整体也可以不成为图2～图4所示的平面结构以及剖面结构，也可以部分性地成为该结构。另外，图3所示的剖面结构和图4所示的剖面结构的比例没有限制，也可以成为一方较多且一方较少的结构等而能够自由地设定。
<制造方法>
此外，以下，在各杂质层以及杂质区域的杂质浓度具有浓度分布图的情况下，杂质浓度(cm-3)表示各杂质层以及杂质区域中的杂质浓度的峰值。
作为n型的杂质，是氮(N)或者磷(P)即可，作为p型的杂质，是铝(Al)或者硼(B)等即可。
使用作为依次示出工序的剖面图的图5～图15，说明实施方式1的沟槽栅型MOSFET100的制造方法。
首先，在图5所示的工序中，在处于具有4H的多型的晶片状态的n型的碳化硅半导体基板1的一方的主面上，通过外延生长形成比较低浓度(n-)地包含n型的杂质浓度且电阻比较高的碳化硅的漂移层3。此时，形成为漂移层3的杂质浓度成为1×1014cm-3以上且1×1017cm-3以下。
接下来，通过反应性离子蚀刻(RIE：Reactive Ion Etching)法，以形成于切割线上的对准用标记为基准进行照相制板，在图6所示的工序中，在漂移层3上形成离子注入掩模(未图示)，经由该离子注入掩模进行杂质的离子注入，从而在漂移层3的上层部形成比较高浓度(n+)地包含n型的杂质浓度且电阻比较低的高浓度掺杂层14，在高浓度掺杂层14的上层部形成p型的阱区域4，在p型的阱区域4的上层部形成比较高浓度(n+)地包含n型的杂质浓度且电阻比较低的源区域5。作为离子注入掩模，使用例如抗蚀剂掩模等。
在此，形成为源区域5具有5×1018cm-3以上且5×1020cm-3以下的杂质浓度，阱区域4具有1×1016cm-3以上且3×1019cm-3以下的杂质浓度。此外，为了在p型的阱区域4的上层部形成n型的源区域5，设定为源区域5的n型的杂质浓度高于阱区域4的p型的杂质浓度。
另外，高浓度掺杂层14被形成为具有5×1016m-3以上且1×1018cm-3以下的杂质浓度。此外，高浓度掺杂层14在MOSFET的导通时作为电流扩散层发挥功能，能够降低导通电阻。
阱区域4既可以在深度方向浓度恒定，也可以不恒定。例如，既可以是如阱区域4的表面浓度变低那样的分布，也可以是如在深度方向具有峰值那样的分布。
接下来，在图7所示的工序中，在源区域5内通过离子注入形成p型的阱触点区域15。此时，阱触点区域15形成为具有1×1019cm-3以上且1×1022cm-3以下的p型的杂质浓度。另外，通过形成为阱触点区域15的厚度与源区域5的厚度相同或者成为其以上的厚度，使阱触点区域15与阱区域4可靠地接触。此外，形成于漂移层3的杂质层以及杂质区域的形成顺序没有特别限定。
接下来，在图8所示的工序中，在形成有源区域5以及阱触点区域15的漂移层3上，对在与栅沟槽6的形成区域对应的部分具有开口部OP1的蚀刻掩模RM1，使用抗蚀剂材料进行构图。在该蚀刻掩模RM1的形成时，也将上述对准用标记作为基准即可。然后，经由蚀刻掩模RM1，通过RIE法，形成在厚度方向贯通源区域5以及阱区域4而到达至漂移层3内的栅沟槽6。
接下来，在图9所示的工序中，将蚀刻掩模RM1用作离子注入掩模，进行p型的杂质的离子注入，而在栅沟槽6的底面下形成p型的沟槽底面电场缓和区域13。此时，沟槽底面电场缓和区域13具有1×1017cm-3以上且1×1020cm-3以下的杂质浓度。
接下来，在去除蚀刻掩模RM1后，在图10所示的工序中，使用抗蚀剂材料对离子注入掩模RM11进行构图。离子注入掩模RM11具有仅在栅沟槽6中的、包括设置侧壁阱连接层12的侧壁的部分设置有开口部OP11的图案，在包括未设置侧壁阱连接层12的侧壁的部分中未设置开口部。这样，通过经由离子注入掩模RM11从倾斜方向对p型的杂质进行离子注入(倾斜离子注入)，形成与栅沟槽6的一方侧壁以及沟槽底面电场缓和区域13的一方侧面相接的侧壁阱连接层12。
关于用于形成侧壁阱连接层12的离子注入，使处于晶片状态的碳化硅半导体基板1倾斜来进行，其入射角度相对与晶片垂直地注入的0度注入设为20度～60度的范围，杂质浓度设为5×1016cm-3以上且1×1020cm-3以下，从阱区域4的表面起的深度(漂移层3的厚度方向的长度)设为0.3μm以上。由此，能够覆盖栅沟槽6的侧壁以及沟槽底面电场缓和区域13的侧面。
此外，在上述中示出在形成沟槽底面电场缓和区域13之后形成侧壁阱连接层12的例子，但也可以在形成侧壁阱连接层12之后形成沟槽底面电场缓和区域13。
另外，在上述中说明了在形成栅沟槽6之后形成沟槽底面电场缓和区域13以及侧壁阱连接层12的例子，但也可以在形成栅沟槽6之前分别形成沟槽底面电场缓和区域13以及侧壁阱连接层12，与沟槽底面电场缓和区域13以及侧壁阱连接层12的形成位置匹配地形成栅沟槽6。在该情况下，还能够通过在后面进行沟槽底面电场缓和区域13的形成，在栅沟槽6的形成中利用在沟槽底面电场缓和区域13的离子注入中使用的离子注入掩模。此时的离子注入也可以与晶片垂直地注入。
接下来，在1500℃以上且2200℃以下的温度范围，以0.5分钟以上且60分钟以下的时间，进行用于使注入的离子活性化的退火。
进而，通过利用热氧化法或者化学气相生长(CVD：chemical vapor deposition)法等，在碳化硅半导体基板1上形成绝缘膜之后，进行湿蚀刻或者干蚀刻，从而形成用于保护终端区域32(图1)的场绝缘膜(未图示)。
之后，通过热氧化法或者CVD法等，以覆盖栅沟槽6的内壁面以及栅沟槽6的周边的方式形成栅绝缘膜7。
接下来，在图11所示的工序中，在形成有栅绝缘膜7的漂移层3上，通过CVD等形成比较高浓度地包含杂质的多晶硅等导电体层PS。在用CVD法形成多晶硅的情况下，在栅沟槽6内，多晶硅不仅从底面朝向垂直方向生长，而且多晶硅从侧面向水平方向也生长，所以向栅沟槽6的内部比较容易地埋入多晶硅。
接下来，通过蚀刻去除漂移层3上的多晶硅，形成于漂移层3的表面的多晶硅通过蚀刻被去除，但埋入于栅沟槽6的内部的多晶硅由于膜厚较厚而残存，构成栅电极8。
但是，为了在晶片面内完全去除漂移层3的表面上的多晶硅，需要不止一点过蚀刻，所以在将漂移层3的表面上的多晶硅全部蚀刻的情况下，栅沟槽6的内部的栅电极8的上表面形成于比栅沟槽6的开口端后退的位置。
接下来，在图12所示的工序中，在以覆盖终端区域32(图1)以及活性区域30的方式形成层间绝缘膜9之后，在层间绝缘膜9上，对在与源触点16的形成区域对应的部分具有开口部OP2的蚀刻掩模RM2，使用抗蚀剂材料进行构图。在该蚀刻掩模RM2的形成时，也将上述对准用标记作为基准即可。然后，通过经由蚀刻掩模RM2进行干蚀刻等，如图13所示形成贯通层间绝缘膜9而达到漂移层3上的源触点16。此时，与层间绝缘膜9一起，不需要的栅绝缘膜7也被去除。
此外，也可以在蚀刻掩模RM2设置用于形成在终端区域32(图1)形成的栅触点(未图示)的开口部，也可以通过经由该开口部进行干蚀刻等，去除层间绝缘膜9而同时形成栅触点。当然，也可以在不同的工序中形成源触点16和栅触点。
接下来，在图14所示的工序中，以覆盖源触点16内以及层间绝缘膜9上面的方式用溅射法等形成镍等的金属膜ML。之后，通过进行300℃～1200℃的退火，如图15所示，在源触点16的底面露出的源区域5以及阱触点区域15的上部形成金属硅化物膜(在此NiSi2膜)而作为硅化物膜17。
之后，通过以埋入源触点16的方式用溅射法等形成源电极10，将源电极10与阱触点区域15以及源区域5电连接，得到图3以及图4所示的剖面结构。此外，从未图示的栅触点内到上部形成栅焊盘或者向栅焊盘的连接用的布线。
最后，通过在碳化硅半导体基板1的另一方的主面上用溅射法等形成漏电极11，能够得到图2～图3所示的沟槽栅型MOSFET100。
<特征>
接下来，说明沟槽栅型MOSFET100的特征。如图3以及图4所示，通过在栅沟槽6的下方设置沟槽底面电场缓和区域13，能够利用从沟槽底面电场缓和区域13伸张的耗尽层大幅缓和在MOSFET是截止状态时施加到栅绝缘膜7的电场。
另外，如图3所示侧壁阱连接层12与沟槽底面电场缓和区域13的一方侧面相接，侧壁阱连接层12与阱区域4也相接，所以沟槽底面电场缓和区域13与阱区域4电连接。其结果，在MOSFET的开关动作时由沟槽底面电场缓和区域13和漂移层3形成的pn结的充放电用的电流路径被确保，能够降低开关损耗。即，伴随在pn结中形成的耗尽层的伸张以及缩小而流过的位移电流的电流路径被侧壁阱连接层12确保。在未设置侧壁阱连接层12的情况下，沟槽底面电场缓和区域13成为浮置电位(floating potential)，所以针对MOSFET的导通、截止动作的沟槽底面电场缓和区域13的电位追随变得迟钝。其结果，在上述pn结中形成的耗尽层的应答速度变慢，成为不易关断、接通的构造，开关损耗增大。通过设置侧壁阱连接层12，在pn结中形成的耗尽层的应答速度变快，能够降低开关损耗。
侧壁阱连接层12仅形成于沟槽侧壁的一部分，所以不会导致沟道密度的大幅降低，能够抑制设置侧壁阱连接层12所致的导通电阻增加。另外，通过将未形成侧壁阱连接层12的沟槽侧壁设为在与偏离方向平行的方向延伸的沟槽侧壁，能够实现均匀的沟道特性，所以电流集中到特定的沟道面被抑制，并且不会导致阈值电压的不稳定性，能够实现动作稳定性高的MOSFET。
另外，侧壁阱连接层12仅配置于栅沟槽6的一方侧壁侧，所以设置侧壁阱连接层12所致的导通电阻增加的抑制效果极其高。
另外，在俯视时在栅沟槽6的延伸方向相邻的侧壁阱连接层12的配设间隔最好与栅沟槽6的配设间隔相同或者成为其以上。通过以这样的间隔配设侧壁阱连接层12，能够进一步抑制沟道密度的降低，设置侧壁阱连接层12所致的导通电阻增加的抑制效果提高。
另外，侧壁阱连接层12被设置成从栅沟槽6的侧壁在相对栅沟槽6的延伸方向(第1方向、图2的左右方向)垂直的方向(第2方向、图3的左右方向)延伸，但其第2方向的长度比相邻的栅沟槽之间的长度短，相邻的栅沟槽之间不会被侧壁阱连接层12切断。因此，在栅沟槽6的延伸方向相邻的侧壁阱连接层12之间的漂移层3中流过电流，所以电流在漂移层3内扩散，能够抑制设置侧壁阱连接层12所致的导通电阻增加。
另外，侧壁阱连接层12被形成为其深度(漂移层的厚度方向的长度)随着从栅沟槽6的侧壁在第2方向远离而变浅，所以电流更易于扩散，导通电阻增加的抑制效果进一步提高。
<变形例1>
接下来，使用图16～图18说明本发明所涉及的实施方式1的变形例的沟槽栅型MOSFET100A的结构。此外，图16～图18是与图2～图4对应的附图，对与图2～图4相同的结构附加同一符号，省略重复的说明。此外，图17是图16的C-C线的向视剖面图，图18是图16的D-D线的向视剖面图。
如图16～图18所示，沟槽栅型MOSFET100A具有与侧壁阱连接层12以及沟槽底面电场缓和区域13邻接，且以包含侧壁阱连接层12以及沟槽底面电场缓和区域13的方式设置的n型的电流扩散区域19。
电流扩散区域19如图18所示在不具有侧壁阱连接层12的部分中，以使外缘超过沟槽底面电场缓和区域13的两侧面以及下表面的方式设置于漂移层3内，如图17所示在具有壁阱连接层12的部分中，以使外缘超过沟槽底面电场缓和区域13的一方侧面以及下表面并且超过侧壁阱连接层12的侧面以及下表面的方式设置于漂移层3内。
另外，如图16所示，电流扩散区域19沿着延伸的栅沟槽6的全域设置，在电流扩散区域19的形成中能够使用在与栅沟槽6的形成区域对应的部分具有开口部OP1的蚀刻掩模RM1。
即，在图9所示的工序中在栅沟槽6的底面下形成p型的沟槽底面电场缓和区域13之后，如图19所示，将蚀刻掩模RM1用作离子注入掩模，从倾斜方向对n型的杂质进行离子注入(倾斜离子注入)，从而以使外缘超过沟槽底面电场缓和区域13的两侧面以及下表面的方式在漂移层3内形成电流扩散区域19。关于用于形成电流扩散区域19的离子注入，使处于晶片状态的碳化硅半导体基板1倾斜来进行，其入射角度相对与晶片垂直地注入的0度注入设为20度～60度的范围，针对栅沟槽6的两侧壁进行注入。杂质浓度设为5×1015cm-3以上且1×1018cm-3以下。在此，举出使用蚀刻掩模RM1的例子，但也可以在去除蚀刻掩模RM1之后向晶片整个面进行离子注入。
此外，使漂移层3的杂质浓度设为1×1014cm-3以上且1×1017cm-3以下而进行了说明，但电流扩散区域19被形成为在上述杂质浓度的范围高于漂移层3的杂质浓度。
在形成电流扩散区域19之后，如使用图10说明那样，使用具有仅在栅沟槽6中的、包括设置侧壁阱连接层12的侧壁的部分设置有开口部OP11的图案，在包括未设置壁阱连接层12的侧壁的部分未设置开口部的离子注入掩模，形成与栅沟槽6的一方侧壁以及沟槽底面电场缓和区域13的一方侧面相接的侧壁阱连接层12即可。
通过设置杂质浓度比漂移层3高的电流扩散区域19，在MOSFET的导通状态下，未设置电流扩散区域19的漂移层3的区域的电阻比电流扩散区域19高，所以电流优先地流向电阻更低的电流扩散区域19，作为结果能够降低导通电阻。在设置电流扩散区域19的情况下，高浓度掺杂层14既可以形成也可以不形成。
此外，在图16～图18中，示出以使电流扩散区域19的外缘超过沟槽底面电场缓和区域13的两方的侧面的方式配设的例子，但也可以以仅超过沟槽底面电场缓和区域13中的某一方侧面的方式配设。
<变形例2>
在图2所示的实施方式1的沟槽栅型MOSFET100的平面结构中，示出侧壁阱连接层12仅配置于栅沟槽6的一方侧壁侧的结构，但也可以成为如图20所示的沟槽栅型MOSFET100B那样，在栅沟槽6的两方的侧壁侧交替地配置的结构。由此，沟道面的面积在栅沟槽6的两方的侧壁中相同，相比于将侧壁阱连接层12仅配置于栅沟槽6的一方侧壁侧的情况，在沟道中流过的电流的平衡得到改善。
另外，也可以成为如图21所示的沟槽栅型MOSFET100C那样，侧壁阱连接层12配置于栅沟槽6的两方的侧壁侧的结构。图22是图21的E-E线的向视剖面图。这样，通过在栅沟槽6的两方的侧壁侧配置侧壁阱连接层12，侧壁阱连接层12的个数成为2倍，在MOSFET的开关动作时由沟槽底面电场缓和区域13和漂移层3形成的pn结的充放电用的电流路径变得更宽，能够更可靠地降低开关损耗。沟道面的面积在栅沟槽6的两方的侧壁中相同，相比于将侧壁阱连接层12仅配置于栅沟槽6的一方侧壁侧的情况，在沟道中流过的电流的平衡得到改善。此时，形成于栅沟槽6的两方的侧壁侧的侧壁阱连接层12的浓度既可以相同，也可以不同。
此外，侧壁阱连接层12的配设图案不限定于上述，只要不对MOSFET的动作造成障碍，则侧壁阱连接层12的配设图案没有限定。
<变形例3>
在图2所示的实施方式1的沟槽栅型MOSFET100的平面结构中，使活性区域30内的部件单元31在俯视时成为连续的条纹状，但不限定于此。例如，既可以使栅沟槽6的俯视时形状成为格子状，也可以成为相邻的栅沟槽6彼此部分性地连接的梯子状或者T字状。另外，栅沟槽6也可以部分性地具有多边形，也可以是波动形状。
<变形例4>
另外，在本实施方式1中，漂移层3的主面设为具有向[11-20]轴方向倾斜的偏离角θ的(0001)面，但即使设为具有向[11-20]轴方向倾斜的偏离角θ的(000-1)面，也能够得到起到同样的效果的沟槽栅型MOSFET。另外，漂移层3的表面当然也可以是(1-100)面、(03-38)面。
<变形例5>
另外，在实施方式1中，示出在与偏离方向平行的方向延伸的条纹状的栅沟槽6的侧壁设置有侧壁阱连接层12的结构，但也可以在与偏离方向垂直的方向延伸的条纹状的栅沟槽6的侧壁设置侧壁阱连接层12。在该情况下，也不会导致沟道密度的大幅降低，能够降低导通电阻。
<变形例6>
另外，在实施方式1中，作为形成侧壁阱连接层12的方法的一个例子，使用倾斜离子注入，但沟槽底面电场缓和区域13也可以具有向沟槽侧壁的倾斜离子注入时的反射离子被追加注入的浓度分布。即，通过针对沟槽侧壁进行倾斜离子注入，由沟槽侧壁反射的离子还被注入到沟槽底面，从而向沟槽底面电场缓和区域13追加p型杂质。由沟槽侧壁反射的离子量相对向沟槽侧壁倾斜离子注入的离子量成为几％～10％程度。另外，此时，随着接近侧壁阱连接层12，沟槽底面电场缓和区域13的杂质浓度变高。其原因为，越接近沟槽侧壁，由沟槽侧壁反射而注入的离子量越多。通过沟槽底面电场缓和区域13的一部分的杂质浓度高，确保更低电阻的pn结的充放电用的电流路径，能够降低开关损耗。
<实施方式2>
接下来，使用图23～图25，说明本发明所涉及的实施方式2的沟槽栅型MOSFET200。此外，图23～图25是与图2～图4对应的附图，对与图2～图4相同的结构附加同一符号，省略重复的说明。此外，图24是图23的F-F线的向视剖面图，图25是图23的G-G线的向视剖面图。
如图23所示，在实施方式2的沟槽栅型MOSFET200中，其特征在于，以与邻接的阱触点区域15连接的方式配置有侧壁阱连接层12。
即，如图24所示，以与沟槽底面电场缓和区域13的侧面和栅沟槽6的侧壁的一部分相接的方式设置的侧壁阱连接层12被配置成与阱区域4相接并且与阱触点区域15也相接。
这样，侧壁阱连接层12与低电阻的阱触点区域15相接，所以相比于仅与阱区域4相接的情况，在MOSFET的开关时，从由沟槽底面电场缓和区域13和漂移层3形成的pn结流出的位移电流的电流路径的路径电阻被降低。其结果，能够实现更高速开关且更低开关损耗的MOSFET。
此外，在实施方式1中，说明为阱区域4以具有1×1016cm-3以上且3×1019cm-3以下的杂质浓度的方式形成，侧壁阱连接层12的杂质浓度以成为5×1016cm-3以上且1×1020cm-3以下的方式形成，但在上述杂质浓度的范围，以高于阱区域4的杂质浓度的方式，例如在1×1017cm-3以上且5×1019cm-3以下的范围形成侧壁阱连接层12的杂质浓度。由此，可以说侧壁阱连接层12与阱触点区域15相接。
<变形例1>
侧壁阱连接层12无需一定与1个阱触点区域15连接，而也可以成为与多个阱触点区域15连接的结构。
即，也可以成为如图26所示的沟槽栅型MOSFET200A那样，侧壁阱连接层12被设置成在俯视时跨越在栅沟槽6的延伸方向相邻的2个阱触点区域15之间，且与该2个阱触点区域15连接的结构。
通过增加连接的阱触点区域15的个数，从由沟槽底面电场缓和区域13和漂移层3形成的pn结流出的位移电流的电流路径增加，路径电阻进一步降低，开关损耗进一步降低。
<变形例2>
侧壁阱连接层12也可以具有2层构造。即，如图27所示的沟槽栅型MOSFET200B那样，侧壁阱连接层12以与栅沟槽6相接的方式形成杂质浓度高的p型的第1侧壁阱层12a(第1连接层)，在侧壁阱层12a的外侧形成杂质浓度比第1侧壁阱层12a低的p型的第2侧壁阱层12b(第2连接层)，由第1侧壁阱层12a和第2侧壁阱层12b构成2层构造的侧壁阱连接层12。此外，第1侧壁阱层12a的一部分与源区域5相接，第2侧壁阱层12b的一部分与阱触点区域15相接。
这样，在侧壁阱连接层12中第1侧壁阱层12a的杂质浓度高，所以确保更低电阻的pn结的充放电用的电流路径，能够降低开关损耗。另外，第2侧壁阱层12b的杂质浓度低，所以能够使在截止时施加到在侧壁阱连接层12与漂移层3之间形成的pn结的电场缓和，能够使雪崩耐压提高。此外，在5×1016cm-3以上且1×1020cm-3以下、更优选1×1017cm-3以上且5×1019cm-3以下的范围，以满足上述高低关系的方式分别设定第1侧壁阱层12a及第2侧壁阱层12b的杂质浓度。
此外，第1侧壁阱层12a及第2侧壁阱层12b能够通过在倾斜离子注入中改变p型杂质的剂量和注入能量来形成。即，能够通过在高的注入能量下以低的剂量对p型杂质进行倾斜离子注入来形成第2侧壁阱层12b，通过在低的注入能量下以高的剂量对p型杂质进行倾斜离子注入来形成第1侧壁阱层12a。
<变形例3>
作为2层构造的侧壁阱连接层12，不限定于如图27所示的相同的导电类型下的2层构造，也可以成为不同的导电类型下的2层构造。即，如图28所示，侧壁阱连接层12以与栅沟槽6相接的方式形成杂质浓度高的n型的第1侧壁阱层12c(第1连接层)，在第1侧壁阱层12c的外侧形成杂质浓度比第1侧壁阱层12c低的、p型的第2侧壁阱层12d(第2连接层)，由第1侧壁阱层12c和第2侧壁阱层12d构成2层构造的侧壁阱连接层12。此外，第1侧壁阱层12c的一部分与源区域5相接，第2侧壁阱层12d的一部分与源区域5以及阱触点区域15相接。
这样，在侧壁阱连接层12中第1侧壁阱层12c的杂质浓度高，所以能够确保更低电阻的pn结的充放电用的电流路径。
此外，在5×1016cm-3以上且1×1020cm-3以下、更优选1×1017cm-3以上且5×1019cm-3以下的范围，以满足上述高低关系的方式分别设定第1侧壁阱层12c以及第2侧壁阱连接层12d的杂质浓度。
此外，关于第1侧壁阱层12c及第2侧壁阱层12d，通过倾斜离子注入，对p型杂质进行离子注入而在侧壁阱连接层12整体形成第2侧壁阱层12d之后，以p型杂质以上的剂量对n型杂质进行倾斜离子注入来形成第1侧壁阱层12c。关于此时的倾斜离子注入，通过相比于第2侧壁阱层12d的形成时减小倾斜注入角，在沟槽侧壁的极浅处形成第1侧壁阱层12c，在沟槽底面电场缓和区域13的上层部也形成倾斜的第1侧壁阱层12c。
<实施方式3>
接下来，使用图29以及图30，说明本发明所涉及的实施方式3的沟槽栅型MOSFET300。此外，图29以及图30是与图23以及图25对应的附图，对与图23以及图25相同的结构附加同一符号，省略重复的说明。此外，图30是图29的H-H线的向视剖面图。
如图29所示，在实施方式3的沟槽栅型MOSFET300中，源触点16的开口部的俯视时形状成为以包括在俯视时在栅沟槽6的延伸方向相邻的2个阱触点区域15的方式设置的长条状(长方形)。
另外，在沟槽栅型MOSFET300中，如图30所示存在未形成源触点16的区域，但只要将该区域的活性区域30内的面积比设定为不对MOSFET的动作造成障碍的程度则没有问题。另外，只要满足该条件，则源触点16的开口部的俯视时形状没有限定，既可以是均匀的直径的圆形，也可以是均匀的宽度的四边形等。
<实施方式4>
接下来，使用图31～图33，说明本发明所涉及的实施方式4的沟槽栅型MOSFET400。此外，图31～图33是与图23～图25对应的附图，对与图23～图25相同的结构附加同一符号，省略重复的说明。此外，图32是图31的I-I线的向视剖面图，图33是图31的J-J线的向视剖面图。
如图32所示，在实施方式4的沟槽栅型MOSFET400中，其特征在于，在一部分的栅沟槽6中，在内部未设置栅绝缘膜7以及栅电极8，用肖特基电极18覆盖内壁面。将这样的在内部不具有栅绝缘膜7以及栅电极8且用肖特基电极18覆盖内壁面的栅沟槽6称为第2栅沟槽，将在内部具有栅绝缘膜7以及栅电极8的栅沟槽6称为第1栅沟槽。
而且，如图32所示，肖特基电极18在栅沟槽6的底部与沟槽底面电场缓和区域13相接，沟槽底面电场缓和区域13经由侧壁阱连接层12与源触点16连接。
在源触点16的底部，存在用肖特基电极18覆盖内壁面的栅沟槽6(第2栅沟槽)，在由肖特基电极18包围的区域内埋入有源电极10。此外，肖特基电极18通过用溅射法等形成Ti、Mo、Ni等而得到。
在碳化硅MOSFET中，成为如针对由阱区域4以及沟槽底面电场缓和区域13和漂移层3形成的pn二极管，例如在恢复动作时等作为恢复电流在pn二极管中流过大电流来进行双极性动作那样的状态的情况下，漂移层3内的结晶缺陷扩展，作为结果，存在动作特性劣化的可能性。
但是，在沟槽栅型MOSFET400中，不会使由阱区域4以及沟槽底面电场缓和区域13和漂移层3形成的pn二极管导通，而能够经由肖特基电极18使恢复电流作为单极性电流流过。即，在相对源电极10对漏电极11施加低的电压、即对MOSFET施加反电动势电压的状态下，从源电极10朝向漏电极11流过回流电流。在该状态下，对形成于沟槽底面电场缓和区域13和肖特基电极18的接触部的肖特基结施加正向的电场(正偏压)，能够使作为电子电流的单极性电流作为恢复电流从肖特基电极18流向沟槽底面电场缓和区域13。其结果，结晶缺陷不扩展，能够抑制动作特性劣化。
此外，在相对源电极10对漏电极11施加高的电压并且对栅电极8施加阈值以上的正的电压的情况下，是所谓导通状态，在该导通状态下，在沟道区域形成反转沟道，形成作为载流子的电子流过的路径。另一方面，对形成于肖特基电极18和沟槽底面电场缓和区域13的接触部的肖特基结，施加使电流难以流过的方向、即逆向的电场(逆偏压)，所以不流过电流。这样，由肖特基电极18和沟槽底面电场缓和区域13构成的肖特基势垒二极管作为恢复二极管(续流二极管)发挥功能。
另外，能够通过在形成有肖特基电极18的栅沟槽6的底面下形成的沟槽底面电场缓和区域13，使在MOSFET的截止时施加到肖特基电极18的电场缓和。另外，通过侧壁阱连接层12将沟槽底面电场缓和区域13与阱区域4电连接，所以在开关动作时确保由沟槽底面电场缓和区域13和漂移层3形成的pn结的充放电用的电流路径，由该pn结形成的耗尽层的开关动作时的应答速度变快，能够降低开关损耗。
进而，侧壁阱连接层12仅形成于沟槽侧壁的一部分，所以能够确保作为MOSFET发挥功能的沟道密度，并且还能够确保作为肖特基二极管发挥功能的的肖特基电极密度，所以针对如使大电流开关那样的情况的恢复动作，也能够降低在1个肖特基电极18中流过的恢复电流，能够防止MOSFET的劣化。
<变形例>
在本实施方式中，也可以如使用图16～图18说明的那样，设置与侧壁阱连接层12以及沟槽底面电场缓和区域13邻接且以覆盖至少沟槽底面电场缓和区域13的方式设置的n型的电流扩散区域19。
通过设置电流扩散区域19，能够进一步降低导通电阻，并且能够降低向肖特基电极18的恢复电流所致的损耗。
<实施方式5>
接下来，使用图34说明本发明所涉及的实施方式5的沟槽栅型MOSFET500。此外，图34是与图24对应的附图，对与图24相同的结构，附加同一符号，省略重复的说明。此外，图34与图23的F-F线的向视剖面图对应。
如图34所示，在实施方式5的沟槽栅型MOSFET500中，以在漂移层3的深处，到达至碳化硅半导体基板1的一方的主面的附近的方式形成有侧壁阱连接层12以及沟槽底面电场缓和区域13。侧壁阱连接层12以及沟槽底面电场缓和区域13构成p型柱(pillar)(第2导电类型的柱)，相邻的p型柱之间的漂移层3构成n型柱(第1导电类型的柱)，从而成为超级结构造。
这样，通过设置到达至漂移层3的深的位置的侧壁阱连接层12以及沟槽底面电场缓和区域13所构成的p型柱而设为超级结构造，能够使漂移层3的杂质浓度成为高浓度，能够降低导通电阻。
即，在使漂移层3的导电类型成为n型的情况下，除了从存在于沟槽栅型MOSFET500的表面的pn结面或者金属接合面扩展的耗尽层以外，还有从p型柱层与n型柱层之间的pn结面扩展的耗尽层。即，在漂移层3中形成与柱层的深度相同的量的耗尽层。由此，即使在使n型柱层的杂质浓度、即漂移层3的杂质浓度成为高浓度的情况下，与p型柱层的杂质浓度取得平衡，n型柱层内完全耗尽化，能够维持耐压。其结果，沟槽栅型MOSFET500的耐压和导通电阻的折中关系戏剧性地得到改善，能够降低漂移电阻(drift resistance)，所以能够降低导通电阻。
<其他应用例>
在以上说明的本发明所涉及的实施方式1～5中，示出将本发明应用于MOSFET的例子，但本发明的应用不限于MOSFET。例如，能够应用于去除碳化硅半导体基板1并替代地向漂移层3的背面导入p型的杂质形成p型的杂质层(第3半导体层)而得到的IGBT、或者通过使用p型的基板作为碳化硅半导体基板1而得到的IGBT，起到与MOSFET的情况同样的效果。在该情况下，源区域5与IGBT的发射极区域相当，漏电极11与IGBT的集电极电极相当。
另外，在实施方式1～5中，作为半导体装置说明了碳化硅半导体装置，但也可以使用其他半导体材料。作为半导体材料，例如可以举出Si(硅(Silicon))、碳化硅以外的宽带隙材料。
作为碳化硅以外的宽带隙材料，可以举出Ga2O3、GaN(氮化镓(Gallium Nitride))以及金刚石。
使用碳化硅等宽带隙材料的半导体装置特别期待高温、高耐压下的用途。在高温下，绝缘膜的可靠性易于降低，应用本实施方式的效果大。另外，在高耐压化中，施加到绝缘膜的电压也变大，应用本实施方式的效果大。
另外，在碳化硅半导体装置中，已知在栅绝缘膜7和作为碳化硅层的漂移层3的MOS界面中产生的电子陷阱比Si半导体装置多，MOS界面以及栅绝缘膜7的可靠性比Si半导体装置低。因此，应用能够降低施加到栅绝缘膜7的电场的本实施方式的效果大。
<实施方式6>
本实施方式是将上述实施方式1～5所涉及的半导体装置应用于电力变换装置的例子。实施方式1～5所涉及的半导体装置不限定于特定的电力变换装置，以下，作为实施方式6，说明应用于三相的逆变器的情况。
图35是示出应用本实施方式所涉及的电力变换装置的电力变换系统的结构的框图。
图35所示的电力变换系统由电源800、电力变换装置600、负载700构成。电源800是直流电源，对电力变换装置600供给直流电力。电源800能够由各种电源构成，例如，能够由直流系统、太阳能电池、蓄电池构成，并且也可以由与交流系统连接的整流电路、AC/DC转换器构成。另外，也可以由将从直流系统输出的直流电力变换为预定的电力的DC/DC转换器构成电源800。
电力变换装置600是连接于电源800与负载700之间的三相的逆变器，将从电源800供给的直流电力变换为交流电力，对负载700供给交流电力。电力变换装置600如图35所示，具备：主变换电路601，将直流电力变换为交流电力而输出；驱动电路602，输出驱动主变换电路601的各开关元件的驱动信号；以及控制电路603，将控制驱动电路602的控制信号输出到驱动电路602。
负载700是通过从电力变换装置600供给的交流电力驱动的三相的电动机。此外，负载700不限于特定的用途，而为搭载于各种电气设备的电动机，例如被用作面向混合动力汽车、电动汽车、铁路车辆、电梯、或者空调设备的电动机。
以下，详细说明电力变换装置600。主变换电路601具备开关元件和续流二极管(未图示)，通过开关元件开关，将从电源800供给的直流电力变换为交流电力，供给给负载700。主变换电路601的具体的电路结构有各种例子，本实施方式所涉及的主变换电路601是2电平的三相全桥电路，能够由6个开关元件和与各个开关元件逆并联的6个续流二极管构成。在主变换电路601的各开关元件中，应用上述实施方式1～5中的任意实施方式所涉及的半导体装置。6个开关元件针对每2个开关元件串联连接而构成上下支路，各上下支路构成全桥电路的各相(U相、V相、W相)。而且，各上下支路的输出端子、即主变换电路601的3个输出端子与负载700连接。
驱动电路602生成驱动主变换电路601的开关元件的驱动信号，供给给主变换电路601的开关元件的控制电极。具体而言，依照来自后述控制电路603的控制信号，将使开关元件成为导通状态的驱动信号和使开关元件成为截止状态的驱动信号输出到各开关元件的控制电极。在将开关元件维持为导通状态的情况下，驱动信号是开关元件的阈值电压以上的电压信号(导通信号)，在将开关元件维持为截止状态的情况下，驱动信号成为小于开关元件的阈值电压的电压信号(截止信号)。
控制电路603以对负载700供给期望的电力的方式控制主变换电路601的开关元件。具体而言，根据应供给给负载700的电力，计算主变换电路601的各开关元件应成为导通状态的时间(导通时间)。例如，能够通过根据应输出的电压调制开关元件的导通时间的PWM控制，控制主变换电路601。而且，以在各时间点，向应成为导通状态的开关元件输出导通信号，向应成为截止状态的开关元件输出截止信号的方式，向驱动电路602输出控制指令(控制信号)。驱动电路602依照该控制信号，向各开关元件的控制电极作为驱动信号输出导通信号或者截止信号。
在本实施方式所涉及的电力变换装置中，作为主变换电路601的开关元件，应用实施方式1～5中的任意实施方式所涉及的半导体装置，所以能够缓和在开关元件是截止状态时施加到栅沟槽底面的电场。另外，通过侧壁阱连接层12对沟槽底面电场缓和区域13和阱区域4进行电连接，所以确保由沟槽底面电场缓和区域13和漂移层3形成的pn结的充放电用的电流路径，能够降低开关损耗。
在本实施方式中，以2电平的三相逆变器为例子进行了说明，但不限于此，能够应用于各种电力变换装置。在本实施方式中，设为2电平的电力变换装置，但也可以是3电平、多电平的电力变换装置，在对单相负载供给电力的情况下，也可以应用于单相的逆变器。另外，在对直流负载等供给电力的情况下，还能够应用于DC/DC转换器、AC/DC转换器。
另外，上述负载不限定于电动机的情况，例如，还能够用作放电加工机、激光加工机或者感应加热烹调器、非接触器供电系统的电源装置，进而还能够用作太阳能发电系统、蓄电系统等的功率调节器。
<最后>
在本说明书中说明的上述各实施方式中，有时记载各构成要素的材质、材料、尺寸、形状、相对的配置关系或者实施的条件等，但它们在所有方面中仅为例示，不限于各实施方式记载的例子。因此，能够在各实施方式的范围内，设想未例示的无数的变形例。例如，包括将任意的构成要素变形的情况、追加的情况或者省略的情况、进而抽出至少1个实施方式中的至少1个构成要素并与其他实施方式的构成要素组合的情况。
另外，只要不产生矛盾，在上述各实施方式中记载为具备“1个”的构成要素也可以具备“1个以上”。进而，各构成要素是概念性的单位，包括1个构成要素由多个构造物构成的情况以及1个构成要素与某个构造物的一部分对应的情况。
另外，本说明书中的说明都不应认定为是现有技术。
此外，能够自由地组合各实施方式或者将各实施方式适宜地变形、省略。

Claims (20)

1.一种半导体装置，具备：
第1导电类型的第1半导体层；
第1导电类型的第1半导体区域，选择性地设置于所述第1半导体层的上层部；
第2导电类型的第2半导体区域，在所述第1半导体层的上层部与所述第1半导体区域相接地设置；
第2导电类型的第3半导体区域，与所述第1半导体区域及所述第2半导体区域的底面相接地设置；
栅沟槽，以在厚度方向贯通所述第1半导体区域及所述第3半导体区域的方式设置有多个，其底面到达所述第1半导体层内，为在俯视时在一个方向延伸的条纹状；
第2导电类型的电场缓和区域，以与所述栅沟槽的底部相接的方式设置；
层间绝缘膜，在所述第1半导体区域及所述第2半导体区域的上方具有触点开口部；
连接层，以与和与所述栅沟槽的延伸方向平行的第1方向垂直的第2方向上的至少一方的沟槽侧壁相接的方式在所述第1半导体层内隔开间隔而设置有多个，对所述电场缓和区域和所述第3半导体区域进行电连接；
第1主电极，覆盖所述层间绝缘膜上面，并且埋入于所述触点开口部内；以及
第2主电极，设置于所述第1半导体层的与设置有所述第1主电极的一侧相反的主面侧，
所述第1半导体层具有大于0度的偏离角，
所述第1方向为与偏离方向平行的方向，
所述连接层沿着所述第1方向相互隔离地设置有多个。
2.根据权利要求1所述的半导体装置，其中，
所述第1半导体层是碳化硅层，
所述第1半导体层在<11-20>方向具有比0度大的偏离角，
所述栅沟槽的侧壁面是(1-100)面或者(-1100)面。
3.根据权利要求1所述的半导体装置，其中，
所述连接层以从所述栅沟槽的侧壁在所述第2方向延伸的方式设置，其所述第2方向的长度比相邻的栅沟槽之间的长度短。
4.根据权利要求2所述的半导体装置，其中，
所述连接层以从所述栅沟槽的侧壁在所述第2方向延伸的方式设置，其所述第2方向的长度比相邻的栅沟槽之间的长度短。
5.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述连接层具有：
第1连接层，以与所述栅沟槽相接的方式设置；以及
第2连接层，设置于比第1连接层远离所述栅沟槽的位置，
所述第1连接层的杂质浓度高于所述第2连接层的杂质浓度。
6.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述连接层的杂质浓度是1×1017cm-3以上且5×1019cm-3以下。
7.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述连接层的所述第1半导体层的厚度方向的长度是0.3μm以上。
8.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述连接层具有：
第1连接层，以与所述栅沟槽相接的方式设置；以及
第2连接层，设置于比所述第1连接层远离所述栅沟槽的位置，
所述第1连接层及所述第2连接层的导电类型是第2导电类型。
9.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述连接层具有：
第1连接层，以与所述栅沟槽相接的方式设置；以及
第2连接层，设置于比所述第1连接层远离所述栅沟槽的位置，
所述第1连接层的导电类型是第1导电类型，所述第2连接层的导电类型是第2导电类型。
10.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述连接层被形成为其所述第1半导体层的厚度方向的长度随着在所述第2方向远离所述栅沟槽的侧壁而变短。
11.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述连接层仅设置于所述栅沟槽的所述第2方向的一方侧壁侧。
12.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述连接层交替设置于所述栅沟槽的所述第2方向的一方侧壁侧以及另一方侧壁侧。
13.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述连接层以与所述第3半导体区域以及所述第2半导体区域相接的方式设置。
14.根据权利要求1至4中的任意一项所述的半导体装置，其中，
还具备第1导电类型的电流扩散区域，该第1导电类型的电流扩散区域设置于所述第1半导体层的内部，与所述连接层以及所述电场缓和区域相接，
所述电流扩散区域被设定成杂质浓度高于所述第1半导体层。
15.根据权利要求1至4中的任意一项所述的半导体装置，其中，
还具备第1导电类型的第2半导体层，该第1导电类型的第2半导体层与所述第3半导体区域的底面相接地设置。
16.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述栅沟槽包括：
第1栅沟槽，内壁面被栅绝缘膜覆盖，在其内部埋入有栅电极；以及
第2栅沟槽，内壁面被肖特基电极覆盖，在其内部埋入有所述第1主电极，
所述第1栅沟槽的上部被所述层间绝缘膜覆盖。
17.根据权利要求1所述的半导体装置，其中，
所述连接层是第2导电类型，
由所述连接层和所述电场缓和区域构成第2导电类型的柱，
相邻的所述第2导电类型的柱之间的所述第1半导体层构成第1导电类型的柱，
由所述第1导电类型的柱和所述第2导电类型的柱形成超级结构造。
18.根据权利要求1至4中的任意一项所述的半导体装置，其中，
还具备第2导电类型的第3半导体层，该第2导电类型的第3半导体层设置于所述第2主电极与所述第1半导体层之间。
19.根据权利要求1至4中的任意一项所述的半导体装置，其中，
所述触点开口部的至少所述第2方向的长度在配设有所述栅沟槽的活性区域内均匀。
20.一种电力变换装置，具备：
主变换电路，具有权利要求1至19中的任意一项所述的半导体装置，该主变换电路将输入的电力进行变换而输出；
驱动电路，将驱动所述半导体装置的驱动信号输出到所述半导体装置；以及
控制电路，将控制所述驱动电路的控制信号输出到所述驱动电路。
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