WO2020100960A1 - 半導体装置、電力変換装置、半導体装置の製造方法、および、電力変換装置の製造方法 - Google Patents

半導体装置、電力変換装置、半導体装置の製造方法、および、電力変換装置の製造方法 Download PDF

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diffusion layer
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semiconductor device
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文寿 山本
健介 田口
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三菱電機株式会社
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the technology disclosed in the specification of the present application relates to a semiconductor device, a power conversion device, a method for manufacturing a semiconductor device, and a method for manufacturing a power conversion device.
  • a SiC semiconductor is used in a manufacturing process. Since the surface of the substrate cannot be easily oxidized, first, a step as a mark is formed on the surface of the SiC semiconductor substrate. Then, photolithography is performed using the mark until the step of forming the gate electrode, thereby forming a layer structure in each step.
  • MOSFET metal-oxide-semiconductor field-effect transistor
  • the step of forming the back gate region is a step of performing ion implantation using a resist mask, and thus a step is formed. This is because it cannot be done.
  • the photolithography for forming the N-type source region was aligned with the P-type body region via the mark formed on the surface of the SiC semiconductor substrate.
  • the P-type body region of the P-type body region is used for the mark formed on the surface of the SiC semiconductor substrate. If the deviation amount of the photolithography for forming the diffusion layer and the deviation amount of the photolithography for forming the N type diffusion layer in the N type source region are slightly different (in the deviation direction or the deviation amount), the OFF breakdown voltage of the MOSFET decreases. There is a case. As a result, there is a problem that the yield is reduced.
  • the technique disclosed in the specification of the present application has been made in order to solve the problems described above, and an object thereof is to provide a technique for suppressing a decrease in OFF breakdown voltage in a semiconductor device. It is a thing.
  • a first aspect of the technology disclosed in the present specification is to form a plurality of first diffusion layers of a second conductivity type, which are partially formed on a surface layer of a silicon carbide semiconductor layer of a first conductivity type, It is formed on a part of the surface layer of the mark layer, which is one of the plurality of first diffusion layers, and on a part of the surface layer of the body layer, which is one of the plurality of first diffusion layers.
  • a second diffusion layer of a first conductivity type, the second diffusion layer is formed at an edge portion of the mark layer in plan view, and the second diffusion layer is formed of the body layer. It is formed inside in a plan view.
  • a second aspect of the technology disclosed in the specification of the present application is to include the semiconductor device described above, a conversion circuit that converts and outputs input power, and a drive for driving the semiconductor device.
  • a drive circuit that outputs a signal to the semiconductor device and a control circuit that outputs a control signal for controlling the drive circuit to the drive circuit are provided.
  • a third aspect of the technique disclosed in the specification of the present application is to form a first recess on the upper surface of a silicon carbide semiconductor layer of the first conductivity type, and use the first recess as a mark to perform the carbonization.
  • a first resist on the upper surface of the silicon semiconductor layer and etching the upper surface of the silicon carbide semiconductor layer using the first resist
  • a plurality of second recesses are formed on the upper surface of the silicon carbide semiconductor layer.
  • forming a plurality of second conductivity type impurities by implanting a second conductivity type impurity into the silicon carbide semiconductor layer corresponding to the plurality of second recesses using the first resist.
  • a first diffusion layer is formed, and a second resist is formed on the upper surface of the silicon carbide semiconductor layer using a mark recess, which is one of the plurality of second recesses, as a mark.
  • a second diffusion layer of the first conductivity type is formed by implanting an impurity of the first conductivity type into the first diffusion layer corresponding to the plurality of second recesses using a resist. ..
  • a fourth aspect of the technique disclosed in the specification of the present application is to form a mark film on the upper surface of a silicon carbide semiconductor layer of the first conductivity type and etch the mark film using a first resist.
  • the upper surface of the silicon carbide semiconductor layer is exposed at a plurality of locations, and a second conductivity type impurity is injected into the exposed silicon carbide semiconductor layer at a plurality of locations using the first resist.
  • the plurality of first diffusion layers of the second conductivity type are formed, and the carbonization is performed using the mark position which is one of the exposed upper surfaces of the silicon carbide semiconductor layer as a mark.
  • a second resist is formed on the upper surface of the silicon semiconductor layer, and the second resist is used to form a first resist in the first diffusion layer corresponding to the exposed upper surfaces of the silicon carbide semiconductor layer.
  • a second diffusion layer of the first conductivity type is formed by implanting impurities of the conductivity type.
  • a fifth aspect of the technology disclosed in the specification of the present application has a semiconductor device manufactured by the manufacturing method described above, and further includes a conversion circuit that converts input power and outputs the converted power.
  • a drive circuit that outputs a drive signal for driving the device to the semiconductor device is provided, and a control circuit that outputs a control signal for controlling the drive circuit to the drive circuit is provided.
  • a sixth aspect of the technique disclosed in the specification of the present application is that the surface layer of the first conductivity type first diffusion layer formed on the surface layer of the first conductivity type silicon carbide semiconductor layer is partially formed.
  • the height of the upper surface of the second diffusion layer is lower than the height of the interface between the first diffusion layer and the gate insulating film.
  • a first aspect of the technology disclosed in the present specification is to form a plurality of first diffusion layers of a second conductivity type, which are partially formed on a surface layer of a silicon carbide semiconductor layer of a first conductivity type, It is formed on a part of the surface layer of the mark layer, which is one of the plurality of first diffusion layers, and on a part of the surface layer of the body layer, which is one of the plurality of first diffusion layers.
  • a second diffusion layer of a first conductivity type, the second diffusion layer is formed at an edge portion of the mark layer in plan view, and the second diffusion layer is formed of the body layer. It is formed inside in a plan view.
  • a second aspect of the technology disclosed in the specification of the present application is to include the semiconductor device described above, a conversion circuit that converts and outputs input power, and a drive for driving the semiconductor device.
  • a drive circuit that outputs a signal to the semiconductor device and a control circuit that outputs a control signal for controlling the drive circuit to the drive circuit are provided.
  • the first diffusion layer and the second diffusion layer can be formed within the deviation range that does not affect the channel length, and thus the reduction of the OFF breakdown voltage in the semiconductor device can be suppressed. it can.
  • a third aspect of the technique disclosed in the specification of the present application is to form a first recess on the upper surface of a silicon carbide semiconductor layer of the first conductivity type, and use the first recess as a mark to perform the carbonization.
  • a first resist on the upper surface of the silicon semiconductor layer and etching the upper surface of the silicon carbide semiconductor layer using the first resist
  • a plurality of second recesses are formed on the upper surface of the silicon carbide semiconductor layer.
  • forming a plurality of second conductivity type impurities by implanting a second conductivity type impurity into the silicon carbide semiconductor layer corresponding to the plurality of second recesses using the first resist.
  • a first diffusion layer is formed, and a second resist is formed on the upper surface of the silicon carbide semiconductor layer using a mark recess, which is one of the plurality of second recesses, as a mark.
  • a second diffusion layer of the first conductivity type is formed by implanting an impurity of the first conductivity type into the first diffusion layer corresponding to the plurality of second recesses using a resist. ..
  • a fourth aspect of the technique disclosed in the specification of the present application is to form a mark film on the upper surface of a silicon carbide semiconductor layer of the first conductivity type and etch the mark film using a first resist.
  • the upper surface of the silicon carbide semiconductor layer is exposed at a plurality of locations, and a second conductivity type impurity is injected into the exposed silicon carbide semiconductor layer at a plurality of locations using the first resist.
  • the plurality of first diffusion layers of the second conductivity type are formed, and the carbonization is performed using the mark position which is one of the exposed upper surfaces of the silicon carbide semiconductor layer as a mark.
  • a second resist is formed on the upper surface of the silicon semiconductor layer, and the second resist is used to form a first resist in the first diffusion layer corresponding to the exposed upper surfaces of the silicon carbide semiconductor layer.
  • a second diffusion layer of the first conductivity type is formed by implanting impurities of the conductivity type.
  • a fifth aspect of the technology disclosed in the specification of the present application has a semiconductor device manufactured by the manufacturing method described above, and includes a conversion circuit that converts input power and outputs the converted power.
  • a drive circuit that outputs a drive signal for driving the device to the semiconductor device is provided, and a control circuit that outputs a control signal for controlling the drive circuit to the drive circuit is provided.
  • the first diffusion layer and the second diffusion layer can be formed within a deviation range that does not affect the channel length, so that the reduction of the OFF breakdown voltage in the semiconductor device can be suppressed. it can.
  • a sixth aspect of the technique disclosed in the specification of the present application is that the surface layer of the first conductivity type first diffusion layer formed on the surface layer of the first conductivity type silicon carbide semiconductor layer is partially formed.
  • the height of the upper surface of the second diffusion layer is lower than the height of the interface between the first diffusion layer and the gate insulating film.
  • FIG. 3 is a plan view schematically showing an example of the configuration of the semiconductor device of the embodiment.
  • FIG. 3 is a plan view schematically showing an example of the configuration of the semiconductor device of the embodiment.
  • FIG. 3 is a cross-sectional view corresponding to the A-A ′ cross section in FIG. 2.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of the embodiment until an epitaxial layer is formed.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of the embodiment until a mark is formed.
  • FIG. 3 is a cross-sectional view schematically showing an example of a configuration up to ion implantation for forming a drain region in the configuration of the semiconductor device of the embodiment.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device according to the embodiment up to ion implantation for improving the OFF breakdown voltage of the semiconductor device.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device according to the embodiment up to ion implantation of P-type ion species for forming a P-type body region.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device according to the embodiment up to the ion implantation of N-type ion species for forming the source region.
  • FIG. 3 is a cross-sectional view schematically showing an example of a configuration up to formation of a gate electrode in the configuration of the semiconductor device of the embodiment.
  • FIG. 3 is a cross-sectional view schematically showing an example of a configuration up to formation of an interlayer oxide film in the configuration of the semiconductor device of the embodiment.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration up to the formation of contacts in the configuration of the semiconductor device of the embodiment.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration up to the formation of wiring in the configuration of the semiconductor device of the embodiment.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of a semiconductor device according to an embodiment.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of the embodiment until P-type ion implantation for forming a P-type body region is performed.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device according to the embodiment up to the ion implantation of N-type ion species for forming the source region.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration up to the formation of wiring in the configuration of the semiconductor device of the embodiment.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of a semiconductor device according to an embodiment.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of the embodiment until P-type ion implantation for forming a P-type body region is performed.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device according to the embodiment up to the ion implantation of N-type ion species for forming the source region.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration up to the formation of wiring in the configuration of the semiconductor device of the embodiment.
  • FIG. 3 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of the embodiment until P-type ion implantation for forming a P-type body region is performed.
  • the configuration of the semiconductor device according to the embodiment after the mark used for forming the source region is formed, the configuration is performed until the P-type ion species for forming the P-type body region is ion-implanted.
  • FIG. 1 is a plan view schematically showing an example of the configuration of the semiconductor device of this embodiment.
  • a MOSFET is shown as an example of the semiconductor device.
  • MOSFET regions 801 that are regions where MOSFETs are formed are arranged vertically and horizontally in a plan view.
  • Each MOSFET region 801 is arranged so as to be surrounded by a scribe region 802, which is a region that is cut later during dicing. Then, in the scribe area 802, a mark area 803, which is an area where a mark is formed, is arranged.
  • FIG. 2 is a plan view schematically showing an example of the configuration of the semiconductor device of this embodiment.
  • the configuration illustrated in FIG. 2 corresponds to one MOSFET region 801 in FIG.
  • FIG. 3 is a cross-sectional view corresponding to the A-A ′ cross section in FIG. 2.
  • the MOSFET includes an N-type SiC semiconductor substrate 1, an N-type buffer layer 2 formed on the upper surface of the N-type SiC semiconductor substrate 1, and an N-type buffer layer 2.
  • the N type SiC epitaxial layer 3 formed on the upper surface, the N type diffusion layer 7 which is a drain region formed on the surface layer of the N type SiC epitaxial layer 3, and the surface layer of the N type diffusion layer 7 are partially formed.
  • the P type diffusion layer 9 which is the body region formed in the above, the N type diffusion layer 11 which is the source region partially formed in the surface layer of the P type diffusion layer 9, and the N type diffusion layer 7.
  • a TEOS oxide film 30 partially formed on the upper surface and a gate electrode 222 partially formed on the upper surface of the N-type diffusion layer 7 while exposing the N-type diffusion layer 11 are provided.
  • the MOSFET includes an N-type diffusion layer 11 positioned vertically and horizontally in a plan view, and a gate electrode 222 formed so as to fill a space between the N-type diffusion layers 11.
  • the TEOS oxide film 30 is formed to surround the gate electrode 222, and the N-type diffusion layer 7 is formed to the outside of the TEOS oxide film 30.
  • FIG. 4 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device according to the present embodiment until the epitaxial layer is formed.
  • an N-type buffer layer 2 is formed on the upper surface of an N-type SiC semiconductor substrate 1. Then, the N-type SiC epitaxial layer 3 is epitaxially grown on the upper surface of the N-type buffer layer 2.
  • a MOSFET region 101 and a MOSFET peripheral region 104 that are regions where MOSFETs are formed, a mark region 102 that surrounds the MOSFET region 101 in plan view and that is a region where marks are formed, and a mark The area 102 is defined in a plan view, and a mark area 103, which is an area where a mark is formed, is defined.
  • N-type SiC semiconductor substrate 1, N-type buffer layer 2 and N-type SiC epitaxial layer 3 are formed in all of MOSFET region 101, MOSFET peripheral region 104, mark region 102 and mark region 103.
  • FIG. 5 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device according to the present embodiment until a mark is formed.
  • a MOSFET region 101 a MOSFET peripheral region 104, a mark region 102 and a mark region 103 are respectively shown.
  • the oxide film 4 is formed on all of the MOSFET region 101, the MOSFET peripheral region 104, the mark region 102 and the mark region 103. To form. Then, by photolithography, the oxide film 4 in the mark region 102 is partially removed. Then, the recess 5 is formed on the upper surface of the N-type SiC epitaxial layer 3 in the mark region 102 by dry etching.
  • the depth when forming the recess 5 is larger than 0.2 ⁇ m. That is, the depth when forming the concave portion 5 is deeper than the depth when forming the substrate step 201 described later. For example, the depth when forming the recess 5 is 0.3 ⁇ m or more deeper than the depth when forming the substrate step 201.
  • the recess 5 is used as a mark in the photolithography until the gate electrode is formed, other than the photolithography in the step of forming the source region.
  • FIG. 6 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of this embodiment up to ion implantation for forming a drain region.
  • a MOSFET region 101 a MOSFET region 101
  • a MOSFET peripheral region 104 a mark region 102 and a mark region 103 are respectively shown.
  • a resist is applied on the upper surface of the N-type SiC epitaxial layer 3 to perform photoengraving.
  • the resist 6 is formed in the mark region 102 and the MOSFET peripheral region 104, respectively.
  • an N type diffusion layer 7 for lowering the resistance of the drain region is formed on the surface layer of the N type SiC epitaxial layer 3 by implanting nitrogen or phosphorus which is an N type ion species. ..
  • FIG. 7 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of the present embodiment up to ion implantation for improving the OFF breakdown voltage of the semiconductor device.
  • a MOSFET region 101 a MOSFET region 101
  • a MOSFET peripheral region 104 a mark region 102 and a mark region 103 are respectively shown.
  • photolithography is performed by applying a resist 26 on the upper surface of the N-type SiC epitaxial layer 3. At this time, when the mask mark is aligned with the concave portion 5 in the mark region 102 and exposure is performed, a resist 26 is formed.
  • a P-type diffusion layer 25 (guard ring) is formed on the surface layer of the N-type SiC epitaxial layer 3.
  • FIG. 8 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of the present embodiment until ion implantation of P-type ion species for forming a P-type body region. Is.
  • a MOSFET region 101, a MOSFET peripheral region 104, a mark region 102 and a mark region 103 are respectively shown.
  • a resist 8 is applied on the upper surface of the N type diffusion layer 7 in the MOSFET region 101, the MOSFET peripheral region 104, the mark region 102 and the mark region 103, and is further formed in FIG. Photolithography is performed using the marked marks (recesses 5). At this time, when the mark of the mask is aligned with the concave portion 5 in the mark area 102 and exposure is performed, the resist 8 is formed at a position corresponding to the concave portion 5 in the mark area 102.
  • etching is performed using the resist 8 to etch the N type diffusion layer 7 in the MOSFET region 101, the mark region 102, and the mark region 103. Then, by the etching, in the MOSFET region 101, a recessed portion 1000 to be a region for forming the P type diffusion layer 9 is set.
  • a substrate step 201 which is a mark for forming the source area, is formed. The side surface of the substrate step 201 is perpendicular to the upper surface of the N type diffusion layer 7. Although the substrate step 201 is formed in the mark region 103 in FIG. 8, it may be formed in the mark region 102 or the MOSFET region 101.
  • the height difference (step) between the upper surface of the N-type diffusion layer 7 and the upper surface of the P-type diffusion layer 9 in the substrate step 201 during formation is, for example, 0.2 ⁇ m or less.
  • the substrate step 201 is as small as 0.2 ⁇ m or less, and the step becomes smaller in the process of forming the structure in the P type diffusion layer 9, so that the step is marked after the step of forming the gate electrode.
  • the recess 5 is used as a mark.
  • the P type diffusion layer 9 to be the P type body region is partially formed.
  • the ion implantation of the P-type ion species may be performed multiple times by changing the implantation energy.
  • the P-type diffusion layer 9 in the substrate step 201 among the plurality of P-type diffusion layers 9 is also referred to as a mark layer. Further, the P-type diffusion layer 9 in the recess 1000 among the plurality of P-type diffusion layers 9 is also referred to as a body layer.
  • FIG. 9 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of the present embodiment until ion implantation of an N-type ion species for forming a source region.
  • a MOSFET region 101, a MOSFET peripheral region 104, a mark region 102 and a mark region 103 are respectively shown.
  • the P-type diffusion layer 9 that is the P-type body region and the N-type drain region that is the drain region are formed.
  • a resist 10 is applied so as to cover the diffusion layer 7 and the N-type SiC epitaxial layer 3 exposed in the mark region 102.
  • photoengraving is performed using the marks (that is, the substrate step 201) formed in FIG.
  • the resist 10 is formed in the MOSFET region 101 so as to partially expose the P-type diffusion layer 9, and the mark region 103 is formed.
  • the resist 10 is formed at a position corresponding to the substrate step 201.
  • the substrate step 201 serving as the mark of the resist 10 is also referred to as a mark recess.
  • the substrate step 201 which is a mark used when exposing the resist 10
  • the substrate step 201 is used as a mark to define the resist 10. If formed, the resist 10 can be directly aligned with the recess 1000 in which the P-type diffusion layer 9 is formed with high accuracy.
  • nitrogen, phosphorus, or arsenic which is an N-type ionic species, is implanted into the P-type diffusion layer 9 that is a P-type body region at an implantation angle of 0 ° or more and 10 ° or less.
  • the N + type diffusion layer 11 that is the source region is formed.
  • the mark region 103 N type ions are implanted into the N type diffusion layer 7 and the P type diffusion layer 9 exposed from the resist 10 to form the N + type diffusion layer 11.
  • the N + type diffusion layer 11 is formed inside the body layer in plan view in the MOSFET region 101, and is formed at the edge of the mark layer in plan view in the mark region 103.
  • the distance of the portion corresponds to the channel length 502 of the MOSFET and is, for example, 0.5 ⁇ m or less.
  • FIG. 10 shows a P-type diffusion layer for forming a P + -type diffusion layer which is ohmic of the P-type diffusion layer 9 which is the P-type body region in the configuration of the semiconductor device of the present embodiment.
  • FIG. 3 is a cross-sectional view schematically showing an example of a configuration up to ion implantation of the ion species of FIG.
  • a MOSFET region 101, a MOSFET peripheral region 104, a mark region 102 and a mark region 103 are respectively shown.
  • the N-type diffusion layer 7 that is the drain region and the P-type body region that is the P-type body region are used.
  • a resist 12 is applied so as to cover the diffusion layer 9, the N + type diffusion layer 11 serving as the source region, and the N type SiC epitaxial layer 3 exposed in the mark region 102.
  • photoengraving is performed using the marks (recesses 5) formed in FIG.
  • the resist 12 is formed in the mark area 102 at a position corresponding to the concave portion 5.
  • the recess 5 is used as the mark, but the substrate step 201 may be used as the mark instead.
  • an annealing treatment is performed at 1700 ° C. or higher.
  • a carbon film eg, graphite film
  • the carbon-based film is removed after the annealing treatment (not shown here).
  • TEOS oxide film is deposited at, for example, 10000 ⁇ or more and 15000 ⁇ or less.
  • photoengraving is performed.
  • dry etching and wet etching are performed on the TEOS oxide film.
  • the TEOS oxide film after the above etching is left as a field oxide film at a distance of, for example, several ⁇ m or more and several tens of ⁇ m or less from the channel portion of the MOSFET (not shown here).
  • the above etching may be dry etching only or wet etching only.
  • FIG. 11 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device according to the present embodiment up to the formation of the gate electrode.
  • a MOSFET region 101 a MOSFET region 101
  • a MOSFET peripheral region 104 a mark region 102 and a mark region 103 are respectively shown.
  • the upper surface of the N-type diffusion layer 7 which is the drain region and the upper surface of the P-type diffusion layer 9 which is the back gate region (that is, the body region) are respectively activated.
  • the upper surface of the N + type diffusion layer 11 which is the source region and the upper surface of the P + type diffusion layer 13 for taking ohmic contact with the P type body region are oxidized.
  • the gate oxide film 14 having a thickness of 30 nm or more and 70 nm or less is formed.
  • N-type polysilicon is deposited on the upper surface of the gate oxide film 14. Then, the polysilicon is dry-etched by performing photoengraving on the polysilicon using the recesses 5 as marks. Then, the gate electrode 15 is formed in the MOSFET region 101 and the mark region 102. Immediately below the gate oxide film 14 corresponding to the position where the gate electrode 15 is arranged, there is the N-type diffusion layer 7 in the drain region.
  • FIG. 12 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of the present embodiment up to the formation of an interlayer oxide film.
  • a MOSFET region 101 a MOSFET region 101
  • a MOSFET peripheral region 104 a mark region 102 and a mark region 103 are respectively shown.
  • a TEOS oxide film 16 is deposited on the upper surface of the gate oxide film 14 and the upper surface of the gate electrode 15.
  • a borophosphosilicate glass (BPSG) film 17 is deposited at a thickness of, for example, 300 nm or more and 1000 nm or less. Then, the TEOS oxide film 18 is deposited again to form an interlayer oxide film.
  • BPSG borophosphosilicate glass
  • FIG. 13 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of the present embodiment up to the formation of contacts.
  • a MOSFET region 101 a MOSFET peripheral region 104, a mark region 102 and a mark region 103 are respectively shown.
  • a resist is deposited on the upper surface of the TEOS oxide film 18, and then photoengraving is performed. Then, wet etching is performed, and then dry etching is performed. By doing so, a contact 19 is formed in the MOSFET region 101, as shown in the example in FIG.
  • the TEOS oxide film 16 When forming the contact 19, the TEOS oxide film 16, the boron phosphor silicate glass (BPSG) film 17 and the TEOS oxide film 18 may be etched only by dry etching, or by wet etching after dry etching. Good.
  • BPSG boron phosphor silicate glass
  • FIG. 14 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of this embodiment up to the formation of wiring.
  • a MOSFET region 101 a MOSFET peripheral region 104, a mark region 102 and a mark region 103 are respectively shown.
  • Ni is sputtered on the upper surface of the P + type diffusion layer 13 exposed after forming the contact 19 to reduce the contact resistance, and further heat treatment is performed. By doing so, the NiSi film 20 is formed in the MOSFET region 101.
  • a Ti / TiN film 21 is sputtered on the side surface of the BPSG film 17 and the upper surface of the TEOS oxide film 18 as a barrier of aluminum or AlSi, and further, on the upper surface of the Ti / TiN film 21, for wiring.
  • the wiring layer 22 made of aluminum or AlSi is sputtered.
  • the Ti / TiN film 21 and the wiring layer 22 are partially removed by performing photolithography, thereby forming the wiring layer 22 having a shape as shown in FIG. 14 in the MOSFET region 101. ..
  • a SiN film or a conductive nitride film (for example, SiN—SiN film) is deposited on the upper surface of the wiring layer 22 in the MOSFET region 101 and the upper surface of the TEOS oxide film 18 in the mark region 103 (here, shown in the figure). do not do).
  • the polyimide is deposited (not shown here).
  • Photolithography at the time of forming the N + type diffusion layer 11 that is the source region can be performed by using the substrate step 201 formed at the same time as the recess 1000 as a mark. Therefore, the resist 10 can be directly aligned with the P-type diffusion layer 9 that is the P-type body region formed in the recess 1000 with high accuracy.
  • the recess 5 in advance before forming the substrate step 201 used when forming the N + type diffusion layer 11 that is the source region, and using the recess 5 when forming the resist 26,
  • the N-type diffusion layer 7 in the drain region and the P-type diffusion layer 25 formed to improve the breakdown voltage can be accurately formed. Therefore, the breakdown voltage is less likely to decrease, and the reduction in yield caused by the decrease in breakdown voltage is suppressed.
  • the P-type diffusion layer 9 and the N + -type diffusion layer 11 can be formed within a deviation range that does not affect the channel length of 0.5 ⁇ m. Therefore, it is possible to suppress a decrease in the OFF breakdown voltage of the semiconductor device.
  • the deviation between the P type diffusion layer 9 and the N + type diffusion layer 11 does not affect the channel length, the variation in ON resistance can be suppressed to a small value.
  • FIG. 15 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of this embodiment.
  • a MOSFET as a semiconductor device includes an N-type SiC epitaxial layer 3, an N-type diffusion layer 7 formed on a surface layer of the N-type SiC epitaxial layer 3, and an N-type SiC epitaxial layer 3.
  • the gate oxide film 14 formed over the diffusion layer 11 (that is, the gate insulating film formed in contact with the P type diffusion layer 9 sandwiched between the N type diffusion layer 7 and the N type diffusion layer 11). ), A gate electrode 15 formed to cover the gate oxide film 14, and a source electrode 70 for short-circuiting the N type diffusion layer 11 which is a source region and the P type diffusion layer 9 which is a P type body region. , A drain electrode 71 connected to the lower surface of the N-type SiC epitaxial layer 3 and a gate electrode terminal 72 connected to the gate electrode 15.
  • the N type SiC epitaxial layer 3 and the N type diffusion layer 7 correspond to the drain region.
  • the channel length 501 of the MOSFET includes a channel length 5011 in a portion where the corresponding gate oxide film 14 is thin and a channel length 5012 in a portion where the corresponding gate oxide film 14 is thick.
  • a step immediately below the gate electrode 15, that is, the upper surface of the N-type diffusion layer 7 is higher than the upper surface of the P-type diffusion layer 9.
  • the depletion layer width 607 at the corner portion of the step and the depletion layer width 608 at the portion other than the corner portion are different.
  • the corner portion of the step is the strong electric field portion 605.
  • 0 [V] is applied to the source electrode 70 and the drain electrode 71, and further a voltage is applied to the gate electrode terminal 72.
  • a negative voltage is applied to the gate electrode terminal 72, the depletion layer 600 immediately below the gate electrode 15 expands.
  • the electric field applied to the strong electric field portion 605, which is the corner portion of the step gradually becomes higher than the electric field applied to the portion other than the corner portion. Therefore, the difference between the depletion layer width 607 at the corner of the step and the depletion layer width 608 other than the corner becomes large, and the depletion layer width 607 at the corner of the step becomes wide.
  • the depletion layer width 607 at the corner of the step is not extended, and the electric field applied to the strong electric field portion 605 is further increased. Then, the gate oxide film 14 may be destroyed.
  • the corner of the step becomes an obtuse angle, the electric field is relaxed, and the breakdown voltage of the gate oxide film 14 increases.
  • 0 [V] is applied to the source electrode 70, several thousand [V] is applied to the drain electrode 71, and further a voltage is applied to the gate electrode terminal 72.
  • a positive voltage is applied to the gate electrode terminal 72, an inversion layer (not shown here) is formed in the channel length 501 of the P type body region.
  • the channel length 501 includes the channel length 5011 in the portion where the corresponding gate oxide film 14 is thin and the channel length 5012 in the portion where the corresponding gate oxide film 14 is thick.
  • the voltage for forming the inversion layer is different between the channel length 5011 and the channel length 5012, and the voltage for forming the inversion layer in the channel length 5012 in the thick portion of the gate oxide film 14 is the same as that in the thin portion of the gate oxide film 14. The voltage becomes higher than the voltage at which the inversion layer is formed in the channel length 5011.
  • the size of the step may reduce the operating performance of the MOSFET. ..
  • the threshold voltage (V TH ) of the MOSFET may increase because the step forms a thick portion of the gate oxide film 14.
  • the semiconductor device manufacturing method according to the present embodiment is similar to the manufacturing method described in the first embodiment in main parts, and thus detailed description of similar steps will be omitted.
  • FIG. 16 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of the present embodiment until P-type ion implantation for forming a P-type body region is performed. That is, this is a configuration in which the P-type body region is formed in the configuration of FIG. 6 in the first embodiment.
  • MOSFET region 101, mark region 102, and mark region 103 are shown, respectively.
  • a resist 8 is applied on the upper surface of the N type diffusion layer 7 in the MOSFET region 101, the mark region 102, and the mark region 103, and the mark (recessed portion 5) formed in FIG. ) Is used for photoengraving.
  • the resist 8 is formed at a position corresponding to the recess 5 in the mark area 102.
  • etching is performed using the resist 8 to etch the N type diffusion layer 7 in the MOSFET region 101, the mark region 102, and the mark region 103. Then, by the etching, in the MOSFET region 101, a concave portion 1000A which is a region for forming the P type diffusion layer 9A is set.
  • a substrate step 202 which is a mark for forming the source area, is formed. The side surface of the substrate step 202 is inclined by 45 ° or more with respect to the upper surface of the N-type diffusion layer 7.
  • the substrate step 202 is formed in the mark region 103 in FIG. 16, it may be formed in the mark region 102 or the MOSFET region 101.
  • the P type diffusion layer 9A to be the P type body region is formed.
  • the ion implantation of the P-type ion species is also performed on the inclined side surface of the substrate step 202. Further, the ion implantation of the P-type ion species may be performed plural times by changing the implantation energy.
  • FIG. 17 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of the present embodiment up to ion implantation of N-type ion species for forming a source region.
  • MOSFET region 101, mark region 102, and mark region 103 are shown, respectively.
  • the substrate step 202 which is a mark used when exposing the resist 10
  • the substrate step 202 is used as a mark for the resist 10. If the resist is formed, the resist 10 can be directly aligned with the recess 1000A in which the P-type diffusion layer 9A is formed with high accuracy.
  • nitrogen, phosphorus, or arsenic which is an N-type ion species, is implanted into the P-type diffusion layer 9A that is a P-type body region at an implantation angle of 0 ° or more and 10 ° or less.
  • the N + type diffusion layer 11 that is the source region is formed.
  • the mark region 103 N type ions are implanted into the N type diffusion layer 7 and the P type diffusion layer 9A exposed from the resist 10 to form the N + type diffusion layer 11.
  • the distance of the portion corresponds to the channel length 502 of the MOSFET and is, for example, 0.5 ⁇ m or less.
  • FIG. 18 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of this embodiment up to the formation of wiring.
  • MOSFET region 101, mark region 102, and mark region 103 are respectively shown.
  • the side surface of the step (that is, the N type diffusion layer 7 higher than the upper surface of the P type diffusion layer 9A) formed immediately below the gate electrode 15 is inclined.
  • the P-type diffusion layer 9A that is the P-type body region is continuously formed on the inclined side surface of the N-type diffusion layer 7.
  • the gate oxide film 14 formed between the gate electrode 15 and the P-type diffusion layer 9A has the same thickness including the corners of the step.
  • the threshold voltage (V TH ) of the MOSFET is determined by the thickness of the gate oxide film 14 and the concentration of the P type diffusion layer 9A which is the P type body region. Therefore, according to the above configuration, it is possible to reduce variations in the threshold voltage (V TH ) of the MOSFET.
  • FIG. 19 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of this embodiment.
  • a MOSFET as a semiconductor device includes an N-type SiC epitaxial layer 3, an N-type diffusion layer 7 formed on the surface layer of the N-type SiC epitaxial layer 3, and an N-type diffusion layer 7.
  • a P type diffusion layer 9A which is a P type body region formed on the surface layer of the diffusion layer 7, an N type diffusion layer 11 which is a source region formed on the surface layer of the P type diffusion layer 9A, and a P type Of the P + type diffusion layer 9A formed on the surface layer of the N type diffusion layer 9A and having an ohmic contact with the P type body region, and the N type diffusion layer 9A and the N type diffusion layer 9A on the upper surface of the N type diffusion layer 7.
  • the channel length 502 of the MOSFET includes a channel length 5025 corresponding to the bottom of the step of the N type diffusion layer 7 and a channel length 5026 corresponding to the side surface of the step of the N type diffusion layer 7.
  • the height of the upper surface of the P type diffusion layer 9A is lower than the height of the upper surface of the N type diffusion layer 7. Further, a step shape is formed between the upper surface of the P-type diffusion layer 9A and the upper surface of the N-type diffusion layer 7. The step-shaped side surface is an inclined surface.
  • the channel length 502 includes the channel length 5025 corresponding to the bottom of the step of the N type diffusion layer 7 and the channel length 5026 corresponding to the side surface of the step of the N type diffusion layer 7. included.
  • the distance between the gate electrode 15 and the P-type diffusion layer 9A (that is, the thickness of the gate oxide film 14) is about the same at the bottom and side surfaces of the step, an inversion layer is formed at the channel length 5025.
  • the applied voltage is equal to the voltage at which the inversion layer is formed in the channel length 5026.
  • the threshold voltage (V TH ) of the MOSFET can be suppressed to a desired value and the variation in the value can be reduced. Therefore, the yield is improved.
  • the channel length is formed on the side surface where the step is inclined, the channel length is increased in the inclined portion. Therefore, since the channel resistance of the MOSFET in the ON state is high, the ON resistance is high.
  • the semiconductor device manufacturing method according to the present embodiment is similar to the manufacturing method described in the first embodiment in main parts, and thus detailed description of similar steps is omitted.
  • FIG. 20 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of the present embodiment until the P-type ion implantation for forming the P-type body region is performed. That is, this is a configuration in which the P-type body region is formed in the configuration of FIG. 6 in the first embodiment.
  • MOSFET region 101, mark region 102, and mark region 103 are shown, respectively.
  • a TEOS oxide film 21B is deposited on the upper surface of the N type diffusion layer 7 in the MOSFET region 101, the mark region 102 and the mark region 103 to a thickness of 2000 ⁇ or more and 5000 ⁇ or less. Then, a resist 8 is applied to the upper surface of the TEOS oxide film 21B, and photolithography is performed using the marks (recesses 5) formed in FIG.
  • the resist 8 is formed at a position corresponding to the concave portion 5 in the mark area 102.
  • an oxide film step 301 which is a mark for forming the source region is formed in the mark region 103.
  • the etching of the TEOS oxide film 21B may be wet etching.
  • the oxide film step 301 is formed in the mark region 103 in FIG. 20, it may be formed in the mark region 102 or the MOSFET region 101.
  • the oxide film step 301 of the TEOS oxide film 21B is used as a mark and the TEOS oxide film 21B is removed after forming the source region, no step is formed in the channel portion. Therefore, electric field concentration immediately below the gate oxide film 14 is suppressed, and gate leakage or element destruction is less likely to occur.
  • P-type ion species such as aluminum, boron or BF 2 is implanted into the surface layer of the N-type diffusion layer 7 including the oxide film step 301.
  • the P type diffusion layer 9 that is the P type body region is formed.
  • a nitride film may be formed instead of the TEOS oxide film 21B deposited on the upper surface of the N type diffusion layer 7.
  • the ion implantation of the P-type ion species may be performed plural times by changing the implantation energy.
  • FIG. 21 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of the present embodiment until the ion implantation of N-type ion species for forming the source region.
  • MOSFET region 101, mark region 102, and mark region 103 are shown, respectively.
  • the resist 10 is formed so as to cover the P type diffusion layer 9 which is the P type body region and the N type diffusion layer 7 which is the drain region. Apply. Then, photoengraving is performed using the mark (that is, the oxide film step 301) formed in FIG. At this time, when the mask mark is exposed with the oxide film step 301 in the mark region 103, the resist 10 is formed in the MOSFET region 101 so as to partially expose the P type diffusion layer 9, and the mark region is exposed. In 103, the resist 10 is formed at a position corresponding to the oxide film step 301.
  • the oxide film step 301 serving as a mark of the resist 10 is also referred to as a mark portion.
  • the oxide film step 301 which is a mark used when exposing the resist 10, has a shape that defines the P-type diffusion layer 9 of the mark region 103 formed at the same time as the P-type diffusion layer 9 of the MOSFET region 101. Therefore, if the resist 10 is formed using the oxide film step 301 as a mark, the resist 10 can be directly aligned with the P-type diffusion layer 9 in the MOSFET region 101 with high accuracy.
  • N-type diffusion layer 9 that is a P-type body region.
  • the N + type diffusion layer 11 that is the source region is formed.
  • N type ions are implanted into the N type diffusion layer 7 and the P type diffusion layer 9 exposed from the resist 10 to form the N + type diffusion layer 11.
  • the distance of the portion corresponds to the channel length 501 of the MOSFET and is, for example, 0.5 ⁇ m or less.
  • FIG. 22 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of this embodiment up to the formation of wiring.
  • MOSFET region 101, mark region 102, and mark region 103 are shown, respectively.
  • the manufacturing process from the structure shown in FIG. 22 to the structure is the same as that shown in the first embodiment, and therefore detailed description will be omitted.
  • the TEOS oxide film 21B is appropriately removed.
  • the mark used when forming the source region is the oxide film step 301 obtained by etching the TEOS oxide film 21B, as shown in the example of FIG.
  • the oxide film step 301 When the oxide film step 301 is used as a mark, there can be almost no step in the MOSFET region 101 when the oxide film step 301 is formed. However, in order to suppress variations in the dimensions of the P-type body region, dry etching is preferable as the etching for forming the oxide film step 301.
  • the step in the MOSFET region 101 is several nm or less, and can be confirmed by using, for example, a transmission electron microscope (that is, TEM).
  • the oxide film step 301 is formed by wet etching, the dimensional variation of the P type body region becomes large. Therefore, the variation in breakdown voltage of the MOSFET increases. Therefore, the size of the MOSFET becomes large and the current density per unit area becomes low.
  • the photoengraving process during the formation the photoengraving during the formation of the N + type diffusion layer 11 that is the source region is performed by the P-type of the mark region 103 formed simultaneously with the P-type diffusion layer 9 of the MOSFET region 101.
  • the oxide film step 301 that defines the diffusion layer 9 can be used as a mark. Therefore, the resist 10 can be directly aligned with the P-type diffusion layer 9, which is the P-type body region of the MOSFET region 101, with high accuracy.
  • the P-type diffusion layer 9 and the N + -type diffusion layer 11 can be formed within a deviation range that does not affect the channel length of 0.5 ⁇ m. Therefore, it is possible to suppress a decrease in the OFF breakdown voltage of the semiconductor device.
  • the step formed immediately below the gate electrode 15 (that is, the N type diffusion layer 7 higher than the upper surface of the P type diffusion layer 9) is formed. It can be several nm or less. Therefore, it is possible to suppress a decrease in the breakdown voltage of the gate oxide film 14, an increase in the threshold voltage (V TH ) of the MOSFET, and a variation in the threshold voltage (V TH ) of the MOSFET. Therefore, the yield is improved.
  • the breakdown voltage of the gate oxide film 14 decreases.
  • V TH the threshold voltage (V TH ) of the semiconductor device (MOSFET) becomes high, and its variation may increase.
  • the semiconductor device manufacturing method according to the present embodiment is similar to the manufacturing method described in the first embodiment in main parts, and thus detailed description of similar steps is omitted.
  • FIG. 23 is a cross-sectional view schematically showing an example of the configuration of the semiconductor device of the present embodiment until P-type ion implantation for forming a P-type body region is performed. That is, this is a configuration in which the P-type body region is formed in the configuration of FIG. 6 in the first embodiment.
  • MOSFET region 101, mark region 102, and mark region 103 are shown, respectively.
  • a TEOS oxide film 850 is deposited on the upper surface of the N type diffusion layer 7 in the MOSFET region 101, the mark region 102 and the mark region 103 to a thickness of 6000 ⁇ or more and 10000 ⁇ or less. Then, a resist 8 is applied on the upper surface of the TEOS oxide film 850, and photolithography is performed using the marks (recesses 5) formed in FIG.
  • the resist 8 is formed at a position corresponding to the concave portion 5 in the mark area 102.
  • an oxide film step 302 which is a mark for forming the source region, is formed in the mark region 103.
  • the etching of the TEOS oxide film 850 may be wet etching.
  • the oxide film step 302 is formed in the mark region 103 in FIG. 23, it may be formed in the mark region 102 or the MOSFET region 101.
  • a nitride film may be formed instead of the TEOS oxide film 850 deposited on the upper surface of the N type diffusion layer 7. Further, the ion implantation of the P-type ion species may be performed plural times by changing the implantation energy.
  • FIG. 24 shows a P-type ion species for forming a P-type body region after a mark used for forming a source region is formed in the structure of the semiconductor device of the present embodiment.
  • FIG. 3 is a cross-sectional view schematically showing an example of a configuration until ion implantation is performed.
  • the MOSFET region 101, the mark region 102, and the mark region 103 are shown.
  • the resist 8 is removed after forming the oxide film step 302 which is a mark for forming the source region.
  • a P-type diffusion layer 9 which is a P-type body region is formed.
  • the resist 8 is removed at the time of ion implantation, it is possible to perform the ion implantation at a high processing temperature.
  • ion implantation can be performed at a processing temperature of 200 ° C.
  • the ion implantation of the P-type ion species may be performed plural times by changing the implantation energy.
  • the present embodiment applies the semiconductor device according to the above-described embodiments to a power conversion device.
  • the power conversion device to be applied is not limited to a specific one, but a case where the power conversion device is applied to a three-phase inverter will be described below.
  • FIG. 25 is a diagram conceptually showing an example of the configuration of a power conversion system including the power conversion device according to the present embodiment.
  • the power conversion system includes a power supply 100, a power conversion device 200, and a load 300.
  • the power supply 100 is a DC power supply and supplies DC power to the power converter 200.
  • the power supply 100 can be configured by various things, for example, a direct current system, a solar cell, a storage battery, or the like. Further, the power supply 100 can be composed of a rectifying circuit or an AC-DC converter connected to an AC system. Further, the power supply 100 can also be configured by a DC-DC converter that converts DC power output from the DC system into predetermined power.
  • the power conversion device 200 is a three-phase inverter connected between the power supply 100 and the load 300.
  • the power conversion device 200 converts the DC power supplied from the power supply 100 into AC power, and further supplies the AC power to the load 300.
  • the power conversion device 200 converts a conversion circuit 1201 that converts DC power into AC power and outputs the AC power, and a drive signal for driving each switching element of the conversion circuit 1201.
  • a drive circuit 1202 for outputting and a control circuit 203 for outputting a control signal for controlling the drive circuit 1202 to the drive circuit 1202 are provided.
  • the load 300 is a three-phase electric motor driven by the AC power supplied from the power converter 200.
  • the load 300 is not limited to a specific application, but is an electric motor mounted on various electric devices, and is used as, for example, an electric motor for a hybrid vehicle, an electric vehicle, a railway vehicle, an elevator, or an air conditioner. Is.
  • the conversion circuit 1201 includes a switching element and a free wheeling diode (not shown here). Then, the switching element performs a switching operation to convert the DC power supplied from the power supply 100 into AC power, and further supplies the AC power to the load 300.
  • the conversion circuit 1201 is a two-level three-phase full bridge circuit, and has six switching elements and respective switching elements. It is provided with six free wheeling diodes connected in anti-parallel.
  • the semiconductor device is applied to at least one of each switching element and each freewheeling diode in the conversion circuit 1201.
  • the six switching elements are connected in series for every two switching elements to configure upper and lower arms, and the respective upper and lower arms configure each phase (that is, U phase, V phase and W phase) of the full bridge circuit.
  • the output terminals of the upper and lower arms (that is, the three output terminals of the conversion circuit 1201) are connected to the load 300.
  • the drive circuit 1202 generates a drive signal for driving the switching element of the conversion circuit 1201, and further supplies the drive signal to the control electrode of the switching element of the conversion circuit 1201. Specifically, based on a control signal output from a control circuit 203 described later, a drive signal for turning on the switching element and a drive signal for turning off the switching element are output to the control electrodes of the respective switching elements. To do.
  • the drive signal When maintaining the switching element in the ON state, the drive signal is a voltage signal equal to or higher than the threshold voltage of the switching element (that is, ON signal), and when maintaining the switching element in the OFF state, the drive signal is equal to or lower than the threshold voltage of the switching element. Voltage signal (that is, an off signal).
  • the control circuit 203 controls the switching elements of the conversion circuit 1201 so that desired power is supplied to the load 300. Specifically, the time when each switching element of the conversion circuit 1201 should be in the ON state (that is, the ON time) is calculated based on the power to be supplied to the load 300.
  • the conversion circuit 1201 can be controlled by PWM control that modulates the on-time of the switching element according to the voltage to be output.
  • control circuit 203 outputs a control signal to the drive circuit 1202 so that the ON signal is output to the switching element that should be in the ON state and the OFF signal is output to the switching element that should be in the OFF state at each time point. That is, a control signal) is output.
  • the drive circuit 1202 outputs an ON signal or an OFF signal as a drive signal to the control electrode of each switching element based on the control signal.
  • the semiconductor device according to any one of the embodiments described above is applied as the switching element of the conversion circuit 1201, so that the on-resistance after passing the energization cycle can be stabilized. it can.
  • the semiconductor device according to any of the above-described embodiments is applied to the two-level three-phase inverter
  • the application example is not limited to this.
  • the semiconductor device according to any of the embodiments described above can be applied to various power conversion devices.
  • the two-level power conversion device has been described, but the semiconductor device according to any of the above-described embodiments may be applied to the three-level or multi-level power conversion device. ..
  • the semiconductor device according to any one of the embodiments described above may be applied to the single-phase inverter.
  • the semiconductor device in the case of supplying power to a DC load or the like, can be applied to the DC-DC converter or the AC-DC converter.
  • the power conversion device to which the semiconductor device according to any of the above-described embodiments is applied is not limited to the case where the load described above is an electric motor, and, for example, an electric discharge machine, laser processing. It can also be used as a power source for a machine, an induction heating cooker, or a non-contact electric power feeding system. Further, the power conversion device to which the semiconductor device according to any of the above-described embodiments is applied can also be used as a power conditioner in a solar power generation system, a power storage system, or the like.
  • the semiconductor switching element used in the embodiments described above is not limited to a switching element made of a silicon (Si) semiconductor.
  • the semiconductor switching element is a non-Si semiconductor having a wider band gap than the Si semiconductor. It may be made of a material.
  • Wide band gap semiconductors that are non-Si semiconductor materials include, for example, silicon carbide, gallium nitride-based materials, and diamond.
  • a switching element made of a wide band gap semiconductor can be used even in a high voltage region where it is difficult to operate unipolarly with a Si semiconductor, and the switching loss generated during the switching operation can be greatly reduced. Therefore, it is possible to greatly reduce the power loss.
  • switching elements made of wide band gap semiconductors have low power loss and high heat resistance. Therefore, when the power module including the cooling unit is configured, the heat radiation fins of the heat sink can be downsized, and thus the semiconductor module can be further downsized.
  • the switching element made of wide band gap semiconductor is suitable for high frequency switching operation. Therefore, when it is applied to a converter circuit that is required to have a high frequency, a high frequency switching frequency can reduce the size of a reactor or a capacitor connected to the converter circuit.
  • the semiconductor switching element in the above-described embodiments is a switching element made of a wide-gap semiconductor such as silicon carbide.
  • the replacement may be performed across a plurality of embodiments. That is, there may be a case where the respective configurations of which examples are shown in different embodiments are combined to produce the same effect.
  • the semiconductor device includes a plurality of P-type first diffusion layers and an N-type second diffusion layer.
  • the first diffusion layer corresponds to, for example, the P-type diffusion layer 9 or the P-type diffusion layer 9A.
  • the second diffusion layer corresponds to, for example, the N + type diffusion layer 11.
  • the plurality of P type diffusion layers 9 are partially formed in the surface layer of the N type silicon carbide semiconductor layer.
  • the silicon carbide semiconductor layer includes, for example, an N-type SiC semiconductor substrate 1, an N-type buffer layer 2, an N-type SiC epitaxial layer 3 and an N-type diffusion layer 7.
  • the N + type diffusion layer 11 is a part of the surface layer of the mark layer, which is one of the plurality of P type diffusion layers 9, and the body layer, which is one of the plurality of P type diffusion layers 9. Is formed on a part of the surface layer of. Then, the N + type diffusion layer 11 is formed at the edge of the mark layer in plan view. Further, the N + type diffusion layer 11 is formed inside the body layer in plan view.
  • the height of the upper surface of the P type diffusion layer 9 is lower than the height of the upper surface of the N type diffusion layer 7.
  • a step shape is formed between the upper surface of the P-type diffusion layer 9A and the upper surface of the N-type diffusion layer 7.
  • the step-shaped side surface is an inclined surface.
  • the power conversion device includes the semiconductor device described above, and converts the input power to output the conversion circuit 1201 and the semiconductor device. And a control circuit 203 for outputting a control signal for controlling the drive circuit 1202 to the drive circuit 1202.
  • the first diffusion layer and the second diffusion layer can be formed within the deviation range that does not affect the channel length, and thus the reduction of the OFF breakdown voltage in the semiconductor device can be suppressed. it can.
  • the first recess is formed on the upper surface of the N type diffusion layer 7.
  • the first concave portion corresponds to the concave portion 5, for example.
  • a first resist is formed on the upper surface of the N-type diffusion layer 7 using the recess 5 as a mark.
  • the first resist corresponds to the resist 8, for example.
  • the resist 8 is used to etch the upper surface of the N-type diffusion layer 7 to form a plurality of second recesses in the upper surface of the N-type diffusion layer 7.
  • the second concave portion corresponds to, for example, the concave portion 1000, the substrate step 201, and the substrate step 202.
  • a plurality of P-type diffusion layers 9 are formed by implanting P-type impurities into the N-type diffusion layers 7 corresponding to the plurality of second recesses using the resist 8.
  • a second resist is formed on the upper surface of the N-type diffusion layer 7 using the mark recess, which is one of the plurality of second recesses, as a mark.
  • the mark concave portion corresponds to, for example, the substrate step 201 and the substrate step 202.
  • the second resist corresponds to the resist 10, for example.
  • N-type impurities are implanted into the P-type diffusion layer 9 corresponding to the plurality of second recesses, thereby forming the N + -type diffusion layer 11.
  • the photolithography when forming the N + type diffusion layer 11 that is the source region can be performed by using the substrate step formed at the same time as the recess 1000 as a mark. Therefore, the resist 10 can be directly aligned with the P-type diffusion layer 9 with high accuracy. Therefore, the P-type diffusion layer 9 and the N + -type diffusion layer 11 can be formed within the deviation range that does not affect the channel length of 0.5 ⁇ m, so that the reduction of the OFF breakdown voltage in the semiconductor device can be suppressed. it can.
  • the mark recess is formed in the mark area surrounding the element area in plan view. With such a configuration, it is not necessary to form the mark recess in the element region, so that the number of P-type diffusion layers 9 formed in the element region can be increased and the element region can be effectively used.
  • the resist 8 is formed with the second recess formed on the upper surface of the N-type diffusion layer 7 as a mark.
  • the second concave portion corresponds to the concave portion 5, for example.
  • the mark film is formed on the upper surface of the N type diffusion layer 7.
  • the mark film corresponds to, for example, the TEOS oxide film 21B.
  • the TEOS oxide film 21B is etched using the resist 8 to expose the upper surface of the N-type diffusion layer 7 at a plurality of locations.
  • a plurality of P-type diffusion layers 9 are formed by implanting P-type impurities into the exposed N-type diffusion layers 7 using the resist 8.
  • the resist 10 is formed on the upper surface of the N-type diffusion layer 7 by using the mark position, which is one of the exposed upper surfaces of the N-type diffusion layer 7, as a mark.
  • the mark location corresponds to, for example, the oxide film step 301 or the oxide film step 302. Then, by using the resist 10 to inject N-type impurities into the P-type diffusion layer 9 corresponding to the exposed upper surfaces of the N-type diffusion layer 7 at a plurality of locations, the N + -type diffusion layer is formed. 11 is formed.
  • the photolithography at the time of forming the N + type diffusion layer 11 which is the source region is performed by the P type diffusion of the mark region 103 formed simultaneously with the P type diffusion layer 9 of the MOSFET region 101.
  • This can be performed by using the oxide film step 301 that defines the diffusion layer 9 as a mark. Therefore, the resist 10 can be directly aligned with the P-type diffusion layer 9, which is the P-type body region of the MOSFET region 101, with high accuracy.
  • the level difference formed immediately below the gate electrode 15 (that is, the N-type diffusion layer 7 higher than the upper surface of the P-type diffusion layer 9) can be set to several nm or less. Therefore, it is possible to suppress a decrease in the breakdown voltage of the gate oxide film 14, an increase in the threshold voltage (V TH ) of the MOSFET, and a variation in the threshold voltage (V TH ) of the MOSFET.
  • the TEOS oxide film 21B is formed with a thickness of 6000 ⁇ or more and 10000 ⁇ or less. With such a configuration, when the P type diffusion layer 9 that is the P type body region is formed, ion implantation can be performed at a processing temperature of 200 ° C., for example.
  • the conversion circuit that has the semiconductor device manufactured by the above manufacturing method and that converts and outputs the input power. 1201 is provided. Then, a drive circuit 1202 that outputs a drive signal for driving the semiconductor device to the semiconductor device is provided. Then, a control circuit 203 for outputting a control signal for controlling the drive circuit 1202 to the drive circuit 1202 is provided. According to such a configuration, the first diffusion layer and the second diffusion layer can be formed within the deviation range that does not affect the channel length, and thus the reduction of the OFF breakdown voltage in the semiconductor device can be suppressed. it can.
  • the semiconductor device includes the plurality of P-type second diffusion layers, the N-type third diffusion layer, the gate insulating film, and the gate electrode 15.
  • the second diffusion layer corresponds to, for example, the P-type diffusion layer 9 or the P-type diffusion layer 9A.
  • the third diffusion layer corresponds to, for example, the N + type diffusion layer 11.
  • the gate insulating film corresponds to the gate oxide film 14, for example.
  • the plurality of P-type diffusion layers 9 are partially formed on the surface layer of the N-type first diffusion layer formed on the surface layer of the N-type silicon carbide semiconductor layer.
  • the silicon carbide semiconductor layer includes, for example, an N-type SiC semiconductor substrate 1, an N-type buffer layer 2 and an N-type SiC epitaxial layer 3.
  • the first diffusion layer corresponds to, for example, the N type diffusion layer 7.
  • the N + type diffusion layer 11 is partially formed on the surface layer of the plurality of P type diffusion layers 9.
  • the gate oxide film 14 is formed in contact with the P type diffusion layer 9 sandwiched between the N type diffusion layer 7 and the N + type diffusion layer 11.
  • the gate electrode 15 is formed so as to cover the gate oxide film 14.
  • the height of the upper surface of the P type diffusion layer 9 is lower than the height of the interface between the N type diffusion layer 7 and the gate oxide film 14.
  • the photolithography when forming the N + type diffusion layer 11 that is the source region can be performed by using the substrate step 201 formed at the same time as the recess 1000 as a mark. Therefore, the resist 10 can be directly aligned with the P-type diffusion layer 9 with high accuracy.
  • each constituent element in the above-described embodiments is a conceptual unit, and within the scope of the technology disclosed in the present specification, one constituent element is composed of a plurality of structures.
  • the case where one component corresponds to a part of a structure, and the case where a plurality of components are provided in one structure are included.
  • the respective constituent elements in the above-described embodiments include structures having other structures or shapes as long as they exhibit the same function.
  • the semiconductor substrate is N-type, but it may be P-type. That is, in the embodiments described above, the MOSFET has been described as an example of the silicon carbide semiconductor device, but an example of the silicon carbide semiconductor device is an insulated gate bipolar transistor (ie, IGBT). The case can be assumed.
  • IGBT insulated gate bipolar transistor
  • the source electrode corresponds to the emitter electrode and the drain electrode corresponds to the collector electrode.
  • a layer having a conductivity type opposite to that of the drift layer is located on the lower surface of the drift layer, but the layer located on the lower surface of the drift layer is the lower surface of the drift layer. It may be a newly formed layer or a semiconductor substrate on which a drift layer is formed as in the case of the embodiments described above.
  • planar type MOSFET has been described in the above-described embodiments, the case where it is applied to the trench type MOSFET in which the trench is formed on the upper surface of the drift layer can also be assumed. ..
  • a groove portion that is, a trench is formed on the upper surface of the drift layer, and a gate electrode is embedded in the groove portion.
  • the gate electrode is buried between the bottom surface and the side surface of the trench via the gate insulating film.

Abstract

半導体装置におけるＯＦＦ耐圧の低下を抑制する。半導体装置は、第１の導電型の炭化珪素半導体層（１、２、３、７）の表層に部分的に形成される、第２の導電型の複数の第１の拡散層（９、９Ａ）と、複数の第１の拡散層のうちの１つであるマーク層の表層の一部と、複数の第１の拡散層のうちの１つであるボディ層の表層の一部とに形成される、第１の導電型の第２の拡散層（１１）とを備える。第２の拡散層は、マーク層の平面視における縁部に形成され、第２の拡散層は、ボディ層の平面視における内部に形成される。

Description

半導体装置、電力変換装置、半導体装置の製造方法、および、電力変換装置の製造方法
　本願明細書に開示される技術は、半導体装置、電力変換装置、半導体装置の製造方法、および、電力変換装置の製造方法に関連するものである。
　従来の、たとえば、特許文献１に示されるような、ＳｉＣ半導体基板を用いる金属－酸化膜－半導体電界効果トランジスタ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ－ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）の製造工程では、ＳｉＣ半導体基板の表面を容易に酸化させることができないため、まず、マークとしての段差をＳｉＣ半導体基板の表面に形成する。そして、ゲート電極が形成される工程まで当該マークを用いて写真製版を行うことによって、それぞれの工程で層構造を形成していく。
特開２００４－０３９７４４号公報
　上記のように、ＳｉＣ半導体基板の表面を酸化させることは容易ではない。また、ＭＯＳＦＥＴを構成するＰ型のボディ領域およびＮ型のソース領域を形成する際に、Ｐ型のボディ領域において、写真製版に用いるマークを形成することができない。Ｐ型のボディ領域においてマークを形成することができない理由は、バックゲート領域（すなわち、Ｐ型のボディ領域）を形成する工程がレジストマスクを用いてイオン注入を行う工程であるため、段差を形成することができないためである。
　そのため、Ｎ型のソース領域を形成する写真製版は、ＳｉＣ半導体基板の表面に形成されたマークを介して、Ｐ型のボディ領域に位置合わせしていた。
　ここで、Ｎ型のソース領域とＰ型のボディ領域とでは位置合わせに高い精度が要求されるため、ＳｉＣ半導体基板の表面に形成されたマークに対して、Ｐ型のボディ領域のＰ型の拡散層形成の写真製版のズレ量と、Ｎ型のソース領域のＮ型の拡散層形成の写真製版のズレ量とが（ズレ方向またはズレ量において）少しでも異なると、ＭＯＳＦＥＴのＯＦＦ耐圧が低下する場合がある。その結果として、歩留まりの低下が生じるという問題がある。
　本願明細書に開示される技術は、以上に記載されたような問題を解決するためになされたものであり、半導体装置におけるＯＦＦ耐圧の低下を抑制するための技術を提供することを目的とするものである。
　本願明細書に開示される技術の第１の態様は、第１の導電型の炭化珪素半導体層の表層に部分的に形成される、第２の導電型の複数の第１の拡散層と、複数の前記第１の拡散層のうちの１つであるマーク層の表層の一部と、複数の前記第１の拡散層のうちの１つであるボディ層の表層の一部とに形成される、第１の導電型の第２の拡散層とを備え、前記第２の拡散層は、前記マーク層の平面視における縁部に形成され、前記第２の拡散層は、前記ボディ層の平面視における内部に形成される。
　また、本願明細書に開示される技術の第２の態様は、上記の半導体装置を有し、かつ、入力される電力を変換して出力する変換回路と、前記半導体装置を駆動するための駆動信号を前記半導体装置に出力する駆動回路と、前記駆動回路を制御するための制御信号を前記駆動回路に出力する制御回路とを備える。
　また、本願明細書に開示される技術の第３の態様は、第１の導電型の炭化珪素半導体層の上面に、第１の凹部を形成し、前記第１の凹部をマークとして、前記炭化珪素半導体層の上面に第１のレジストを形成し、前記第１のレジストを用いて、前記炭化珪素半導体層の上面をエッチングすることによって、前記炭化珪素半導体層の上面に複数の第２の凹部を形成し、前記第１のレジストを用いて、複数の前記第２の凹部に対応する前記炭化珪素半導体層内に第２の導電型の不純物を注入することによって、第２の導電型の複数の第１の拡散層を形成し、複数の前記第２の凹部のうちの１つであるマーク凹部をマークとして、前記炭化珪素半導体層の上面に第２のレジストを形成し、前記第２のレジストを用いて、複数の前記第２の凹部に対応する前記第１の拡散層内に第１の導電型の不純物を注入することによって、第１の導電型の第２の拡散層を形成する。
　また、本願明細書に開示される技術の第４の態様は、第１の導電型の炭化珪素半導体層の上面に、マーク膜を形成し、第１のレジストを用いて、前記マーク膜をエッチングすることによって、前記炭化珪素半導体層の上面を複数箇所において露出させ、前記第１のレジストを用いて、露出している複数箇所の前記炭化珪素半導体層内に第２の導電型の不純物を注入することによって、第２の導電型の複数の第１の拡散層を形成し、露出している複数箇所の前記炭化珪素半導体層の上面のうちの１つであるマーク箇所をマークとして、前記炭化珪素半導体層の上面に第２のレジストを形成し、前記第２のレジストを用いて、露出している複数箇所の前記炭化珪素半導体層の上面に対応する前記第１の拡散層内に第１の導電型の不純物を注入することによって、第１の導電型の第２の拡散層を形成する。
　また、本願明細書に開示される技術の第５の態様は、上記の製造方法で製造される半導体装置を有し、かつ、入力される電力を変換して出力する変換回路を設け、前記半導体装置を駆動するための駆動信号を前記半導体装置に出力する駆動回路を設け、前記駆動回路を制御するための制御信号を前記駆動回路に出力する制御回路を設ける。
　また、本願明細書に開示される技術の第６の態様は、第１の導電型の炭化珪素半導体層の表層に形成される第１の導電型の第１の拡散層の表層に部分的に形成される、第２の導電型の複数の第２の拡散層と、複数の前記第２の拡散層の表層に部分的に形成される、第１の導電型の第３の拡散層と、前記第１の拡散層と前記第３の拡散層とに挟まれる前記第２の拡散層に接触して形成されるゲート絶縁膜と、前記ゲート絶縁膜を覆って形成されるゲート電極とを備え、前記第２の拡散層の上面の高さは、前記第１の拡散層と前記ゲート絶縁膜との間の界面の高さよりも低い。
　本願明細書に開示される技術の第１の態様は、第１の導電型の炭化珪素半導体層の表層に部分的に形成される、第２の導電型の複数の第１の拡散層と、複数の前記第１の拡散層のうちの１つであるマーク層の表層の一部と、複数の前記第１の拡散層のうちの１つであるボディ層の表層の一部とに形成される、第１の導電型の第２の拡散層とを備え、前記第２の拡散層は、前記マーク層の平面視における縁部に形成され、前記第２の拡散層は、前記ボディ層の平面視における内部に形成される。このような構成によれば、ソース領域を形成する際の写真製版を、ボディ層と同時に形成されたマーク層をマークとして用いて行うことができる。そのため、レジストを、第１の拡散層と高い精度で直接位置合わせすることができる。よって、チャネル長に影響しないズレ範囲内で、第１の拡散層と第２の拡散層とを形成することができるため、半導体装置におけるＯＦＦ耐圧の低下を抑制することができる。
　また、本願明細書に開示される技術の第２の態様は、上記の半導体装置を有し、かつ、入力される電力を変換して出力する変換回路と、前記半導体装置を駆動するための駆動信号を前記半導体装置に出力する駆動回路と、前記駆動回路を制御するための制御信号を前記駆動回路に出力する制御回路とを備える。このような構成によれば、チャネル長に影響しないズレ範囲内で、第１の拡散層と第２の拡散層とを形成することができるため、半導体装置におけるＯＦＦ耐圧の低下を抑制することができる。
　また、本願明細書に開示される技術の第３の態様は、第１の導電型の炭化珪素半導体層の上面に、第１の凹部を形成し、前記第１の凹部をマークとして、前記炭化珪素半導体層の上面に第１のレジストを形成し、前記第１のレジストを用いて、前記炭化珪素半導体層の上面をエッチングすることによって、前記炭化珪素半導体層の上面に複数の第２の凹部を形成し、前記第１のレジストを用いて、複数の前記第２の凹部に対応する前記炭化珪素半導体層内に第２の導電型の不純物を注入することによって、第２の導電型の複数の第１の拡散層を形成し、複数の前記第２の凹部のうちの１つであるマーク凹部をマークとして、前記炭化珪素半導体層の上面に第２のレジストを形成し、前記第２のレジストを用いて、複数の前記第２の凹部に対応する前記第１の拡散層内に第１の導電型の不純物を注入することによって、第１の導電型の第２の拡散層を形成する。このような構成によれば、ソース領域を形成する際の写真製版を、マーク凹部をマークとして用いて行うことができる。そのため、レジストを、第１の拡散層と高い精度で直接位置合わせすることができる。よって、チャネル長に影響しないズレ範囲内で、第１の拡散層と第２の拡散層とを形成することができるため、半導体装置におけるＯＦＦ耐圧の低下を抑制することができる。
　また、本願明細書に開示される技術の第４の態様は、第１の導電型の炭化珪素半導体層の上面に、マーク膜を形成し、第１のレジストを用いて、前記マーク膜をエッチングすることによって、前記炭化珪素半導体層の上面を複数箇所において露出させ、前記第１のレジストを用いて、露出している複数箇所の前記炭化珪素半導体層内に第２の導電型の不純物を注入することによって、第２の導電型の複数の第１の拡散層を形成し、露出している複数箇所の前記炭化珪素半導体層の上面のうちの１つであるマーク箇所をマークとして、前記炭化珪素半導体層の上面に第２のレジストを形成し、前記第２のレジストを用いて、露出している複数箇所の前記炭化珪素半導体層の上面に対応する前記第１の拡散層内に第１の導電型の不純物を注入することによって、第１の導電型の第２の拡散層を形成する。このような構成によれば、ソース領域を形成する際の写真製版を、マーク箇所をマークとして用いて行うことができる。そのため、レジストを、第１の拡散層と、高い精度で直接位置合わせすることができる。
　また、本願明細書に開示される技術の第５の態様は、上記の製造方法で製造される半導体装置を有し、かつ、入力される電力を変換して出力する変換回路を設け、前記半導体装置を駆動するための駆動信号を前記半導体装置に出力する駆動回路を設け、前記駆動回路を制御するための制御信号を前記駆動回路に出力する制御回路を設ける。このような構成によれば、チャネル長に影響しないズレ範囲内で、第１の拡散層と第２の拡散層とを形成することができるため、半導体装置におけるＯＦＦ耐圧の低下を抑制することができる。
　また、本願明細書に開示される技術の第６の態様は、第１の導電型の炭化珪素半導体層の表層に形成される第１の導電型の第１の拡散層の表層に部分的に形成される、第２の導電型の複数の第２の拡散層と、複数の前記第２の拡散層の表層に部分的に形成される、第１の導電型の第３の拡散層と、前記第１の拡散層と前記第３の拡散層とに挟まれる前記第２の拡散層に接触して形成されるゲート絶縁膜と、前記ゲート絶縁膜を覆って形成されるゲート電極とを備え、前記第２の拡散層の上面の高さは、前記第１の拡散層と前記ゲート絶縁膜との間の界面の高さよりも低い。このような構成によれば、チャネル長に影響しないズレ範囲内で、第１の拡散層と第２の拡散層とを形成することができるため、半導体装置におけるＯＦＦ耐圧の低下を抑制することができる。
　また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態の、半導体装置の構成の例を概略的に示す平面図である。 実施の形態の、半導体装置の構成の例を概略的に示す平面図である。 図２におけるＡ－Ａ’断面に対応する断面図である。 実施の形態の半導体装置の構成のうち、エピタキシャル層が形成されるまでの構成の例を概略的に示す断面図である。 実施の形態の半導体装置の構成のうち、マークが形成されるまでの構成の例を概略的に示す断面図である。 実施の形態の半導体装置の構成のうち、ドレイン領域を形成するためのイオン注入までの構成の例を概略的に示す断面図である。 実施の形態の半導体装置の構成のうち、半導体装置のＯＦＦ耐圧を向上させるためのイオン注入までの構成の例を概略的に示す断面図である。 実施の形態の半導体装置の構成のうち、Ｐ型のボディ領域を形成するためのＰ型のイオン種をイオン注入するまでの構成の例を概略的に示す断面図である。 実施の形態の半導体装置の構成のうち、ソース領域を形成するためのＮ型のイオン種のイオン注入するまでの構成の例を概略的に示す断面図である。 実施の形態の半導体装置の構成のうち、Ｐ型のボディ領域のオーミックを取る、Ｐ＋型の拡散層を形成するためのＰ型のイオン種のイオン注入までの構成の例を概略的に示す断面図である。 実施の形態の半導体装置の構成のうち、ゲート電極の形成までの構成の例を概略的に示す断面図である。 実施の形態の半導体装置の構成のうち、層間酸化膜の形成までの構成の例を概略的に示す断面図である。 実施の形態の半導体装置の構成のうち、コンタクトの形成までの構成の例を概略的に示す断面図である。 実施の形態の半導体装置の構成のうち、配線の形成までの構成の例を概略的に示す断面図である。 実施の形態の、半導体装置の構成の例を概略的に示す断面図である。 実施の形態の半導体装置の構成のうち、Ｐ型のボディ領域を形成するためのＰ型のイオン注入を行うまでの構成の例を概略的に示す断面図である。 実施の形態の半導体装置の構成のうち、ソース領域を形成するためのＮ型のイオン種のイオン注入するまでの構成の例を概略的に示す断面図である。 実施の形態の半導体装置の構成のうち、配線の形成までの構成の例を概略的に示す断面図である。 実施の形態の、半導体装置の構成の例を概略的に示す断面図である。 実施の形態の半導体装置の構成のうち、Ｐ型のボディ領域を形成するためのＰ型のイオン注入を行うまでの構成の例を概略的に示す断面図である。 実施の形態の半導体装置の構成のうち、ソース領域を形成するためのＮ型のイオン種のイオン注入するまでの構成の例を概略的に示す断面図である。 実施の形態の半導体装置の構成のうち、配線の形成までの構成の例を概略的に示す断面図である。 実施の形態の半導体装置の構成のうち、Ｐ型のボディ領域を形成するためのＰ型のイオン注入を行うまでの構成の例を概略的に示す断面図である。 実施の形態の半導体装置の構成のうち、ソース領域を形成するために用いるマークが形成された後の、Ｐ型のボディ領域を形成するためのＰ型のイオン種をイオン注入するまでの構成の例を概略的に示す断面図である。 実施の形態の電力変換装置を含む電力変換システムの構成の例を概念的に示す図である。
　以下、添付される図面を参照しながら実施の形態について説明する。そして、それぞれの実施の形態によって生じる効果の例については、すべての実施の形態の説明の後でまとめて記述する。
　なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
　また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
　また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
　また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
　＜第１の実施の形態＞
　以下、本実施の形態の半導体装置、および、半導体装置の製造方法について説明する。なお、以下の説明においては、第１の導電型がＮ型であり、第２の導電型がＰ型であるとする。
　＜半導体装置の構成について＞
　図１は、本実施の形態の半導体装置の構成の例を概略的に示す平面図である。図１においては、半導体装置の例としてＭＯＳＦＥＴが示される。
　図１に例が示されるように、ＭＯＳＦＥＴが形成される領域であるＭＯＳＦＥＴ領域８０１が、平面視において縦横に配列されている。
　それぞれのＭＯＳＦＥＴ領域８０１は、後にダイシングの際に切断される領域であるスクライブ領域８０２に囲まれて配置される。そして、スクライブ領域８０２内において、マークが形成された領域であるマーク領域８０３が配置される。
　図２は、本実施の形態の半導体装置の構成の例を概略的に示す平面図である。図２に例が示される構成は、図１における１つのＭＯＳＦＥＴ領域８０１に対応する。また、図３は、図２におけるＡ－Ａ’断面に対応する断面図である。
　図３に例が示されるように、ＭＯＳＦＥＴは、Ｎ型のＳｉＣ半導体基板１と、Ｎ型のＳｉＣ半導体基板１の上面に形成されたＮ型のバッファ層２と、Ｎ型のバッファ層２の上面に形成されたＮ型のＳｉＣエピタキシャル層３と、Ｎ型のＳｉＣエピタキシャル層３の表層に形成されたドレイン領域であるＮ型の拡散層７と、Ｎ型の拡散層７の表層において部分的に形成されたボディ領域であるＰ型の拡散層９と、Ｐ型の拡散層９の表層において部分的に形成されたソース領域であるＮ型の拡散層１１と、Ｎ型の拡散層７の上面において部分的に形成されたＴＥＯＳ酸化膜３０と、Ｎ型の拡散層７の上面においてＮ型の拡散層１１を露出させつつ部分的に形成されたゲート電極２２２とを備える。
　また、図２に例が示されるように、ＭＯＳＦＥＴは、平面視において縦横に位置するＮ型の拡散層１１と、Ｎ型の拡散層１１の間を埋めるように形成されたゲート電極２２２と、ゲート電極２２２を囲んで形成されたＴＥＯＳ酸化膜３０と、ＴＥＯＳ酸化膜３０の外側まで形成されたＮ型の拡散層７とを備える。
　＜半導体装置の製造方法について＞
　次に、図４から図１４を参照しつつ、本実施の形態の半導体装置の製造方法を説明する。
　図４は、本実施の形態の半導体装置の構成のうち、エピタキシャル層が形成されるまでの構成の例を概略的に示す断面図である。
　図４に例が示されるように、Ｎ型のＳｉＣ半導体基板１の上面にＮ型のバッファ層２を形成する。そして、Ｎ型のバッファ層２の上面にＮ型のＳｉＣエピタキシャル層３をエピタキシャル成長させる。
　ここで、図４において、ＭＯＳＦＥＴが形成される領域であるＭＯＳＦＥＴ領域１０１およびＭＯＳＦＥＴ周辺領域１０４と、ＭＯＳＦＥＴ領域１０１を平面視において囲み、かつ、マークが形成される領域であるマーク領域１０２と、マーク領域１０２を平面視において囲み、かつ、マークが形成される領域であるマーク領域１０３とをそれぞれ定義する。Ｎ型のＳｉＣ半導体基板１、Ｎ型のバッファ層２およびＮ型のＳｉＣエピタキシャル層３は、ＭＯＳＦＥＴ領域１０１、ＭＯＳＦＥＴ周辺領域１０４、マーク領域１０２およびマーク領域１０３すべてに形成される。
　次に、図５は、本実施の形態の半導体装置の構成のうち、マークが形成されるまでの構成の例を概略的に示す断面図である。図５において、ＭＯＳＦＥＴ領域１０１、ＭＯＳＦＥＴ周辺領域１０４、マーク領域１０２およびマーク領域１０３がそれぞれ示されている。
　図５に例が示されるように、Ｎ型のＳｉＣエピタキシャル層３の表面にＴＥＯＳ酸化膜を堆積させることによって、ＭＯＳＦＥＴ領域１０１、ＭＯＳＦＥＴ周辺領域１０４、マーク領域１０２およびマーク領域１０３すべてに酸化膜４を形成する。そして、写真製版を行うことによって、マーク領域１０２における酸化膜４を部分的に除去する。そして、ドライエッチングによって、マーク領域１０２におけるＮ型のＳｉＣエピタキシャル層３の上面に凹部５を形成する。凹部５の形成時の深さは０．２μｍよりも大きい。つまり、後述の基板段差２０１の形成時の深さよりも、凹部５の形成時の深さの方が深い。たとえば、凹部５の形成時の深さは、基板段差２０１の形成時の深さよりも０．３μｍ以上深い。
　凹部５は、ソース領域を形成する工程の写真製版以外の、ゲート電極が形成されるまでの写真製版においてマークとして用いられる。
　次に、図６は、本実施の形態の半導体装置の構成のうち、ドレイン領域を形成するためのイオン注入までの構成の例を概略的に示す断面図である。図６において、ＭＯＳＦＥＴ領域１０１、ＭＯＳＦＥＴ周辺領域１０４、マーク領域１０２およびマーク領域１０３がそれぞれ示されている。
　図６に例が示されるように、Ｎ型のＳｉＣエピタキシャル層３の上面にレジストを塗布して写真製版を行う。この際、マーク領域１０２における凹部５にマスクのマークをあわせ露光を行うと、マーク領域１０２およびＭＯＳＦＥＴ周辺領域１０４においてレジスト６がそれぞれ形成される。
　写真製版の後、Ｎ型のイオン種である窒素またはリンをイオン注入することによって、ドレイン領域の抵抗を下げるためのＮ型の拡散層７を、Ｎ型のＳｉＣエピタキシャル層３の表層に形成する。
　次に、図７は、本実施の形態の半導体装置の構成のうち、半導体装置のＯＦＦ耐圧を向上させるためのイオン注入までの構成の例を概略的に示す断面図である。図７において、ＭＯＳＦＥＴ領域１０１、ＭＯＳＦＥＴ周辺領域１０４、マーク領域１０２およびマーク領域１０３がそれぞれ示されている。
　図７に例が示されるように、Ｎ型のＳｉＣエピタキシャル層３の上面にレジスト２６を塗布することによって写真製版を行う。この際、マーク領域１０２における凹部５にマスクのマークをあわせて露光を行うと、レジスト２６が形成される。
　上記の写真製版の後、凹部５をマークとして形成されたレジスト２６を用いて、Ｐ型のイオン種であるアルミニウム、ボロンまたはＢＦ２をイオン注入することによって、ＭＯＳＦＥＴ周辺領域１０４およびマーク領域１０２において、Ｎ型のＳｉＣエピタキシャル層３の表層に、Ｐ型の拡散層２５（ガードリング）を形成する。
　次に、図８は、本実施の形態の半導体装置の構成のうち、Ｐ型のボディ領域を形成するためのＰ型のイオン種をイオン注入するまでの構成の例を概略的に示す断面図である。図８において、ＭＯＳＦＥＴ領域１０１、ＭＯＳＦＥＴ周辺領域１０４、マーク領域１０２およびマーク領域１０３がそれぞれ示されている。
　図８に例が示されるように、ＭＯＳＦＥＴ領域１０１、ＭＯＳＦＥＴ周辺領域１０４、マーク領域１０２およびマーク領域１０３におけるＮ型の拡散層７の上面にレジスト８を塗布して、さらに、図５において形成されたマーク（凹部５）を用いて写真製版を行う。この際、マーク領域１０２における凹部５にマスクのマークをあわせ露光を行うと、マーク領域１０２においては、凹部５に対応する位置にレジスト８が形成される。
　次に、レジスト８を用いつつドライエッチングを行うことによって、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３におけるＮ型の拡散層７をエッチングする。そして、当該エッチングによって、ＭＯＳＦＥＴ領域１０１においては、Ｐ型の拡散層９を形成する領域となる凹部１０００が設定される。また、マーク領域１０３においては、ソース領域の形成のためのマークである基板段差２０１が形成される。なお、基板段差２０１の側面は、Ｎ型の拡散層７の上面に対して垂直である。また、基板段差２０１は、図８においてはマーク領域１０３に形成されているが、マーク領域１０２またはＭＯＳＦＥＴ領域１０１に形成されていてもよい。
　ここで、形成時の基板段差２０１における、Ｎ型の拡散層７の上面とＰ型の拡散層９の上面との高さの差（段差）は、たとえば０．２μｍ以下である。基板段差２０１は０．２μｍ以下と小さく、かつ、Ｐ型の拡散層９内における構造を形成していく過程で当該段差は小さくなっていくため、ゲート電極を形成する工程以降に当該段差をマークとして用いると、写真製版時の凹凸として認識しにくくなる。よって、ゲート電極を形成する工程以降（Ｐ型の拡散層９内における構造を形成する工程の後の工程）においては、凹部５をマークとして用いる。
　次に、Ｐ型のイオン種であるアルミニウム、ボロンまたはＢＦ２を、注入角０°以上かつ１０°以下で、凹部１０００および基板段差２０１を含むＮ型の拡散層７の表層に注入する。そうすることによって、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３において、Ｐ型のボディ領域となるＰ型の拡散層９を部分的に形成する。なお、Ｐ型のイオン種のイオン注入は、注入エネルギーを変えて複数回行われてもよい。
　ここで、複数のＰ型の拡散層９のうちの基板段差２０１におけるＰ型の拡散層９をマーク層とも称する。また、複数のＰ型の拡散層９のうちの凹部１０００におけるＰ型の拡散層９をボディ層とも称する。
　次に、図９は、本実施の形態の半導体装置の構成のうち、ソース領域を形成するためのＮ型のイオン種のイオン注入するまでの構成の例を概略的に示す断面図である。図９において、ＭＯＳＦＥＴ領域１０１、ＭＯＳＦＥＴ周辺領域１０４、マーク領域１０２およびマーク領域１０３がそれぞれ示されている。
　図９に例が示されるように、ＭＯＳＦＥＴ領域１０１、ＭＯＳＦＥＴ周辺領域１０４、マーク領域１０２およびマーク領域１０３において、Ｐ型のボディ領域であるＰ型の拡散層９と、ドレイン領域であるＮ型の拡散層７と、マーク領域１０２において露出しているＮ型のＳｉＣエピタキシャル層３とを覆うようにレジスト１０を塗布する。そして、図８において形成されたマーク（すなわち、基板段差２０１）を用いて写真製版を行う。この際、マーク領域１０３における基板段差２０１にマスクのマークをあわせ露光を行うと、ＭＯＳＦＥＴ領域１０１においては、Ｐ型の拡散層９を部分的に露出させるようにレジスト１０が形成され、マーク領域１０３においては、基板段差２０１に対応する位置にレジスト１０が形成される。ここで、レジスト１０のマークとなる基板段差２０１は、マーク凹部とも称する。
　また、レジスト１０を露光する際に用いるマークである基板段差２０１は、Ｐ型の拡散層９が形成されている凹部１０００と同時に形成された形状であるため、基板段差２０１をマークとしてレジスト１０を形成すれば、レジスト１０を、Ｐ型の拡散層９が形成されている凹部１０００と高い精度で直接位置合わせすることができる。
　次に、レジスト１０を用いつつＰ型のボディ領域であるＰ型の拡散層９内に、Ｎ型のイオン種である窒素、リンまたは砒素を注入角０°以上かつ１０°以下で注入する。
　そうすることによって、ＭＯＳＦＥＴ領域１０１においては、ソース領域であるＮ＋型の拡散層１１を形成する。一方で、マーク領域１０３においては、レジスト１０から露出しているＮ型の拡散層７内およびＰ型の拡散層９内にＮ型のイオンが注入され、Ｎ＋型の拡散層１１が形成される。
　具体的には、Ｎ＋型の拡散層１１は、ＭＯＳＦＥＴ領域１０１においては、ボディ層の平面視における内部に形成され、マーク領域１０３においては、マーク層の平面視における縁部に形成される。
　ここで、Ｐ型のボディ領域であるＰ型の拡散層９の、Ｎ型の拡散層７の表層において、ソース領域であるＮ＋型の拡散層１１とＮ型の拡散層７とに挟まれる部分の距離は、ＭＯＳＦＥＴのチャネル長５０２に相当し、かつ、たとえば０．５μｍ以下である。
　次に、図１０は、本実施の形態の半導体装置の構成のうち、Ｐ型のボディ領域であるＰ型の拡散層９のオーミックを取る、Ｐ＋型の拡散層を形成するためのＰ型のイオン種のイオン注入までの構成の例を概略的に示す断面図である。図１０において、ＭＯＳＦＥＴ領域１０１、ＭＯＳＦＥＴ周辺領域１０４、マーク領域１０２およびマーク領域１０３がそれぞれ示されている。
　図１０に例が示されるように、ＭＯＳＦＥＴ領域１０１、ＭＯＳＦＥＴ周辺領域１０４、マーク領域１０２およびマーク領域１０３において、ドレイン領域であるＮ型の拡散層７と、Ｐ型のボディ領域であるＰ型の拡散層９と、ソース領域であるＮ＋型の拡散層１１と、マーク領域１０２において露出しているＮ型のＳｉＣエピタキシャル層３とを覆うようにレジスト１２を塗布する。そして、図５において形成されたマーク（凹部５）を用いて写真製版を行う。この際、マーク領域１０２における凹部５にマスクのマークをあわせ露光を行うと、マーク領域１０２においては、凹部５に対応する位置にレジスト１２が形成される。
　なお、図１０におけるレジスト１２の露光では、マークとして凹部５を用いているが、代わりに、マークとして基板段差２０１を用いてもよい。
　次に、レジスト１２をマスクとして用いつつ、Ｐ型のイオン種であるアルミニウム、ボロンまたはＢＦ２をイオン注入する。そうすることによって、ＭＯＳＦＥＴ領域１０１において、Ｐ型のボディ領域のオーミックを取るためのＰ＋型の拡散層１３を形成する。一方で、マーク領域１０２およびマーク領域１０３においては、レジスト１２から露出しているＰ型の拡散層９にＰ型のイオンが注入され、Ｐ＋型の拡散層１３が形成される。
　次に、ドレイン領域であるＮ型の拡散層７と、耐圧を向上させるためのＰ型の拡散層２５と、Ｐ型のボディ領域であるＰ型の拡散層９と、ソース領域であるＮ型の拡散層１１と、Ｐ型のボディ領域のオーミックを取るためのＰ＋型の拡散層１３とを活性化するために、１７００℃以上でのアニ－ル処理を行う。
　１７００℃以上でのアニ－ル処理を行う際にＳｉの消化が起きないようにするために、カーボン系の膜（たとえば、グラファイト膜など）をデポしてからアニール処理を行う。そして、当該カーボン系の膜は、アニ－ル処理の後に除去する（ここでは、図示しない）。
　次に、ＴＥＯＳ酸化膜を、たとえば１００００Å以上かつ１５０００Å以下でデポした後、写真製版を行う。そして、ＴＥＯＳ酸化膜に対しドライエッチングとウェットエッチングとを行う。
　上記のエッチングがなされた後のＴＥＯＳ酸化膜は、ＭＯＳＦＥＴのチャネル部から、たとえば数μｍ以上、かつ、数十μｍ以下の距離だけ離れて、フィールド酸化膜として残る（ここでは、図示しない）。
　なお、上記のエッチングは、ドライエッチングのみ、または、ウェットエッチングのみであってもよい。
　次に、図１１は、本実施の形態の半導体装置の構成のうち、ゲート電極の形成までの構成の例を概略的に示す断面図である。図１１において、ＭＯＳＦＥＴ領域１０１、ＭＯＳＦＥＴ周辺領域１０４、マーク領域１０２およびマーク領域１０３がそれぞれ示されている。
　図１１に例が示されるように、それぞれ活性化している、ドレイン領域であるＮ型の拡散層７の上面と、バックゲート領域（すなわち、ボディ領域）であるＰ型の拡散層９の上面と、ソース領域であるＮ＋型の拡散層１１の上面と、Ｐ型のボディ領域のオーミックを取るためのＰ＋型の拡散層１３の上面とを酸化させる。そして、ＭＯＳＦＥＴ領域１０１、ＭＯＳＦＥＴ周辺領域１０４、マーク領域１０２およびマーク領域１０３において、たとえば、３０ｎｍ以上、かつ、７０ｎｍ以下の厚さを有するゲート酸化膜１４を形成する。
　次に、ゲート酸化膜１４の上面にＮ型のポリシリコンをデポする。そして、当該ポリシリコンに対して凹部５をマークとして写真製版を行うことによって、ポリシリコンをドライエッチする。そして、ＭＯＳＦＥＴ領域１０１およびマーク領域１０２において、ゲート電極１５を形成する。なお、ゲート電極１５が配置される位置に対応するゲート酸化膜１４の直下には、ドレイン領域のＮ型の拡散層７がある。
　次に、図１２は、本実施の形態の半導体装置の構成のうち、層間酸化膜の形成までの構成の例を概略的に示す断面図である。図１２において、ＭＯＳＦＥＴ領域１０１、ＭＯＳＦＥＴ周辺領域１０４、マーク領域１０２およびマーク領域１０３がそれぞれ示されている。
　図１２に例が示されるように、ゲート酸化膜１４の上面およびゲート電極１５の上面に、ＴＥＯＳ酸化膜１６をデポする。
　次に、ｂｏｒｏｎ　ｐｈｏｓｐｈｏｒ　ｓｉｌｉｃａｔｅ　ｇｌａｓｓ（ＢＰＳＧ）膜１７を、たとえば、３００ｎｍ以上、かつ、１０００ｎｍ以下の厚さでデポする。そして、再度ＴＥＯＳ酸化膜１８をデポすることによって、層間酸化膜を形成する。
　次に、図１３は、本実施の形態の半導体装置の構成のうち、コンタクトの形成までの構成の例を概略的に示す断面図である。図１３において、ＭＯＳＦＥＴ領域１０１、ＭＯＳＦＥＴ周辺領域１０４、マーク領域１０２およびマーク領域１０３がそれぞれ示されている。
　図１３に例が示されるように、ＴＥＯＳ酸化膜１８の上面にレジストをデポした上で、写真製版を行う。そして、ウェットエッチを行い、その後でドライエッチを行う。そうすることによって、図１３に例が示されるように、ＭＯＳＦＥＴ領域１０１においてコンタクト１９を形成する。
　コンタクト１９を形成する際のＴＥＯＳ酸化膜１６、ｂｏｒｏｎ　ｐｈｏｓｐｈｏｒ　ｓｉｌｉｃａｔｅ　ｇｌａｓｓ（ＢＰＳＧ）膜１７およびＴＥＯＳ酸化膜１８のエッチングは、ドライエッチのみであってもよいし、ドライエッチの後にウェットエッチを行ってもよい。
　次に、図１４は、本実施の形態の半導体装置の構成のうち、配線の形成までの構成の例を概略的に示す断面図である。図１４において、ＭＯＳＦＥＴ領域１０１、ＭＯＳＦＥＴ周辺領域１０４、マーク領域１０２およびマーク領域１０３がそれぞれ示されている。
　図１４に例が示されるように、コンタクト１９を形成した後に露出しているＰ＋型の拡散層１３の上面において、接触抵抗を下げるために、Ｎｉをスパッタし、さらに、熱処理を行う。そうすることによって、ＭＯＳＦＥＴ領域１０１においてＮｉＳｉ膜２０を形成する。
　次に、ＭＯＳＦＥＴ領域１０１において、ＢＰＳＧ膜１７の側面およびＴＥＯＳ酸化膜１８の上面に、アルミニウムまたはＡｌＳｉのバリアとしてＴｉ／ＴｉＮ膜２１をスパッタし、さらに、Ｔｉ／ＴｉＮ膜２１の上面に、配線用のアルミニウムまたはＡｌＳｉから成る配線層２２をスパッタする。
　次に、写真製版を行うことによって、Ｔｉ／ＴｉＮ膜２１および配線層２２を部分的に除去することによって、ＭＯＳＦＥＴ領域１０１において、図１４に例が示されるような形状の配線層２２を形成する。
　次に、ＭＯＳＦＥＴ領域１０１における配線層２２の上面、および、マーク領域１０３におけるＴＥＯＳ酸化膜１８の上面に、ＳｉＮ膜または導電性窒化膜（たとえば、ＳｉＮ－ＳｉＮ膜）をデポする（ここでは、図示しない）。そして、最後にポリイミドをデポする（ここでは、図示しない）。
　本実施の形態においては、チャネル長を決定しているＰ型のボディ領域であるＰ型の拡散層９とソース領域であるＮ＋型の拡散層１１とを形成する際の写真製版工程において、ソース領域であるＮ＋型の拡散層１１を形成する際の写真製版を、凹部１０００と同時に形成された基板段差２０１をマークとして用いて行うことができる。そのため、レジスト１０を、凹部１０００に形成されているＰ型のボディ領域であるＰ型の拡散層９と、高い精度で直接位置合わせすることができる。
　また、ソース領域であるＮ＋型の拡散層１１を形成する際に用いる基板段差２０１を形成する前に、あらかじめ凹部５を形成しておき、レジスト２６の形成の際に凹部５を用いることで、ドレイン領域のＮ型の拡散層７、および、耐圧を向上させるために形成されるＰ型の拡散層２５を精度よく形成することができる。そのため、耐圧の低下が生じにくくなり、耐圧の低下によって生じる歩留まり低下が抑制される。
　そのため、チャネル長０．５μｍに影響しないズレの範囲内で、Ｐ型の拡散層９とＮ＋型の拡散層１１とを形成することができる。よって、半導体装置のＯＦＦ耐圧の低下を抑制することができる。
　また、Ｐ型の拡散層９とＮ＋型の拡散層１１とのズレがチャネル長に影響しないため、ＯＮ抵抗のばらつきも小さく抑えることができる。
　図１５は、本実施の形態の半導体装置の構成の例を概略的に示す断面図である。
　図１５に例が示されるように、半導体装置としてのＭＯＳＦＥＴは、Ｎ型のＳｉＣエピタキシャル層３と、Ｎ型のＳｉＣエピタキシャル層３の表層に形成されたＮ型の拡散層７と、Ｎ型の拡散層７の表層に形成されたＰ型のボディ領域であるＰ型の拡散層９と、Ｐ型の拡散層９の表層に形成されたソース領域であるＮ型の拡散層１１と、Ｐ型の拡散層９の表層に形成され、かつ、Ｐ型のボディ領域のオーミックを取るＰ＋型の拡散層１３と、Ｎ型の拡散層７の上面において、Ｐ型の拡散層９とＮ型の拡散層１１とに跨って形成されたゲート酸化膜１４（すなわち、Ｎ型の拡散層７とＮ型の拡散層１１とに挟まれるＰ型の拡散層９に接触して形成されるゲート絶縁膜）と、ゲート酸化膜１４を覆って形成されたゲート電極１５と、ソース領域であるＮ型の拡散層１１とＰ型のボディ領域であるＰ型の拡散層９とをショートさせるソース電極７０と、Ｎ型のＳｉＣエピタキシャル層３の下面に接続されたドレイン電極７１と、ゲート電極１５に接続されたゲート電極端子７２とを備える。
　ここで、Ｎ型のＳｉＣエピタキシャル層３およびＮ型の拡散層７はドレイン領域に相当する。また、ＭＯＳＦＥＴのチャネル長５０１には、対応するゲート酸化膜１４が薄い部分のチャネル長５０１１と、対応するゲート酸化膜１４が厚い部分のチャネル長５０１２とが含まれる。
　また、Ｎ型の拡散層７内に拡がる空乏層６００は、ゲート電極１５の直下に段差、すなわち、Ｎ型の拡散層７の上面が、Ｐ型の拡散層９の上面よりも高くなっている箇所が形成されることによって、当該段差の角部における空乏層幅６０７と、角部以外における空乏層幅６０８とが異なっている。なお、当該段差の角部は、強電界部６０５である。
　図１５において、ソース電極７０とドレイン電極７１とに０［Ｖ］を印加し、さらに、ゲート電極端子７２に電圧を印加する。ゲート電極端子７２に負電圧が印加されると、ゲート電極１５の直下における空乏層６００が拡がる。
　そして、徐々に、段差の角部である強電界部６０５に印加される電界は、角部以外において印加される電界よりも高くなる。そのため、段差の角部における空乏層幅６０７と、角部以外における空乏層幅６０８との差が大きくなり、段差の角部における空乏層幅６０７が広くなる。
　さらに、ゲート電極端子７２に印加する電圧を負電圧側に下げていくと、段差の角部における空乏層幅６０７が伸びなくなり、強電界部６０５に印加される電界がさらに高くなる。そうすると、ゲート酸化膜１４の破壊が生じる場合もある。
　また、段差に少しでも傾斜がつくと段差の角部が鈍角となるため、電界は緩和され、ゲート酸化膜１４の破壊電圧が高くなる。
　また、図１５において、ソース電極７０に０［Ｖ］を印加し、ドレイン電極７１に数千［Ｖ］を印加し、さらに、ゲート電極端子７２に電圧を印加する。ゲート電極端子７２に正電圧が印加されると、Ｐ型のボディ領域のチャネル長５０１に反転層（ここでは、図示しない）が形成される。
　ここで、上記のとおり、チャネル長５０１には、対応するゲート酸化膜１４が薄い部分のチャネル長５０１１と、対応するゲート酸化膜１４が厚い部分のチャネル長５０１２とが含まれる。
　そして、チャネル長５０１１とチャネル長５０１２とで反転層が形成される電圧が異なり、ゲート酸化膜１４が厚い部分のチャネル長５０１２に反転層が形成される電圧は、ゲート酸化膜１４が薄い部分のチャネル長５０１１に反転層が形成される電圧よりも高くなる。
　そのため、ソース領域であるＮ型の拡散層１１を形成する際に用いるマークとして、ゲート電極１５の直下の段差を利用する場合、当該段差の大きさでＭＯＳＦＥＴの動作性能が低下する可能性がある。
　また、当該段差を極力小さくしたとしても、段差によってゲート酸化膜１４が厚い部分が形成されてしまうため、ＭＯＳＦＥＴのしきい値電圧（ＶＴＨ）が高くなることがある。
　＜第２の実施の形態＞
　本実施の形態の半導体装置、および、半導体装置の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の製造方法について＞
　本実施の形態の半導体装置の製造方法は、第１の実施の形態で説明された製造方法と主要な部分で同様であるため、同様である工程の詳細な説明を省略する。
　図１６から図１８を参照しつつ、本実施の形態の半導体装置の製造方法を説明する。
　図１６は、本実施の形態の半導体装置の構成のうち、Ｐ型のボディ領域を形成するためのＰ型のイオン注入を行うまでの構成の例を概略的に示す断面図である。すなわち、第１の実施の形態における図６までが行われた構成に、Ｐ型のボディ領域を形成する構成である。図１６において、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３がそれぞれ示されている。
　図１６に例が示されるように、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３におけるＮ型の拡散層７の上面にレジスト８を塗布して、さらに、図５において形成されたマーク（凹部５）を用いて写真製版を行う。
　ドライエッチングの際に、エッチングされた凹部の側壁にカーボン系の堆積物が付着するが、当該堆積物の量が増えると、凹部の側壁がテーパー形状となる。または、等方性のドライエッチングを行うと、凹部の側壁がテーパー形状となる。
　また、マーク領域１０２における凹部５にマスクのマークをあわせ露光を行うと、マーク領域１０２においては、凹部５に対応する位置にレジスト８が形成される。
　次に、レジスト８を用いつつドライエッチングを行うことによって、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３におけるＮ型の拡散層７をエッチングする。そして、当該エッチングによって、ＭＯＳＦＥＴ領域１０１においては、Ｐ型の拡散層９Ａを形成する領域となる凹部１０００Ａが設定される。また、マーク領域１０３においては、ソース領域の形成のためのマークである基板段差２０２が形成される。なお、基板段差２０２の側面は、Ｎ型の拡散層７の上面に対して４５°以上傾斜している。また、基板段差２０２は、図１６においてはマーク領域１０３に形成されているが、マーク領域１０２またはＭＯＳＦＥＴ領域１０１に形成されていてもよい。
　次に、Ｐ型のイオン種であるアルミニウム、ボロンまたはＢＦ２を、注入角０°以上かつ１０°以下で、凹部１０００Ａおよび基板段差２０２を含むＮ型の拡散層７の表層に注入する。そうすることによって、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３において、Ｐ型のボディ領域となるＰ型の拡散層９Ａを形成する。なお、Ｐ型のイオン種のイオン注入は、基板段差２０２の傾斜している側面にも行われる。また、Ｐ型のイオン種のイオン注入は、注入エネルギーを変えて複数回行われてもよい。
　次に、図１７は、本実施の形態の半導体装置の構成のうち、ソース領域を形成するためのＮ型のイオン種のイオン注入するまでの構成の例を概略的に示す断面図である。図１７において、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３がそれぞれ示されている。
　図１７に例が示されるように、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３において、Ｐ型のボディ領域であるＰ型の拡散層９Ａと、ドレイン領域であるＮ型の拡散層７と、マーク領域１０２において露出しているＮ型のＳｉＣエピタキシャル層３とを覆うようにレジスト１０を塗布する。そして、図１６において形成されたマーク（すなわち、基板段差２０２）を用いて写真製版を行う。この際、マーク領域１０３における基板段差２０２にマスクのマークをあわせ露光を行うと、ＭＯＳＦＥＴ領域１０１においては、Ｐ型の拡散層９Ａを部分的に露出させるようにレジスト１０が形成され、マーク領域１０３においては、基板段差２０２に対応する位置にレジスト１０が形成される。
　ここで、レジスト１０を露光する際に用いるマークである基板段差２０２は、Ｐ型の拡散層９Ａが形成されている凹部１０００Ａと同時に形成された形状であるため、基板段差２０２をマークとしてレジスト１０を形成すれば、レジスト１０を、Ｐ型の拡散層９Ａが形成されている凹部１０００Ａと高い精度で直接位置合わせすることができる。
　次に、レジスト１０を用いつつＰ型のボディ領域であるＰ型の拡散層９Ａ内に、Ｎ型のイオン種である窒素、リンまたは砒素を注入角０°以上かつ１０°以下で注入する。
　そうすることによって、ＭＯＳＦＥＴ領域１０１においては、ソース領域であるＮ＋型の拡散層１１を形成する。一方で、マーク領域１０３においては、レジスト１０から露出しているＮ型の拡散層７内およびＰ型の拡散層９Ａ内にＮ型のイオンが注入され、Ｎ＋型の拡散層１１が形成される。
　ここで、Ｐ型のボディ領域であるＰ型の拡散層９Ａの、Ｎ型の拡散層７の表層において、ソース領域であるＮ＋型の拡散層１１とＮ型の拡散層７とに挟まれる部分の距離は、ＭＯＳＦＥＴのチャネル長５０２に相当し、かつ、たとえば０．５μｍ以下である。
　次に、図１８は、本実施の形態の半導体装置の構成のうち、配線の形成までの構成の例を概略的に示す断面図である。図１８において、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３がそれぞれ示されている。
　図１７に例が示された構成から当該構成に至るまでの製造工程は、第１の実施の形態に示されたものと同様であるため、詳細な説明は省略する。
　図１８に例が示されるように、ゲート電極１５の直下に形成される段差（すなわち、Ｐ型の拡散層９Ａの上面よりも高くなっているＮ型の拡散層７）の側面を傾斜させて当該段差を台形状とすることによって、Ｎ型の拡散層７の傾斜している側面に、Ｐ型のボディ領域であるＰ型の拡散層９Ａが連続して形成されることとなる。
　そのため、ゲート電極１５とＰ型の拡散層９Ａとの間に形成されるゲート酸化膜１４は、当該段差の角部を含めて同程度の厚さとなる。
　ＭＯＳＦＥＴのしきい値電圧（ＶＴＨ）は、ゲート酸化膜１４の厚みとＰ型のボディ領域であるＰ型の拡散層９Ａの濃度とによって決まる。よって、上記の構成によれば、ＭＯＳＦＥＴのしきい値電圧（ＶＴＨ）のばらつきを低減することができる。
　＜半導体装置の構成について＞
　図１９は、本実施の形態の半導体装置の構成の例を概略的に示す断面図である。
　図１９に例が示されるように、半導体装置としてのＭＯＳＦＥＴは、Ｎ型のＳｉＣエピタキシャル層３と、Ｎ型のＳｉＣエピタキシャル層３の表層に形成されたＮ型の拡散層７と、Ｎ型の拡散層７の表層に形成されたＰ型のボディ領域であるＰ型の拡散層９Ａと、Ｐ型の拡散層９Ａの表層に形成されたソース領域であるＮ型の拡散層１１と、Ｐ型の拡散層９Ａの表層に形成され、かつ、Ｐ型のボディ領域のオーミックを取るＰ＋型の拡散層１３と、Ｎ型の拡散層７の上面において、Ｐ型の拡散層９ＡとＮ型の拡散層１１とに跨って形成されたゲート酸化膜１４と、ゲート酸化膜１４を覆って形成されたゲート電極１５と、ソース領域であるＮ型の拡散層１１とＰ型のボディ領域であるＰ型の拡散層９Ａとをショートさせるソース電極７０と、Ｎ型のＳｉＣエピタキシャル層３の下面に接続されたドレイン電極７１と、ゲート電極１５に接続されたゲート電極端子７２とを備える。
　ここで、Ｎ型のＳｉＣエピタキシャル層３およびＮ型の拡散層７はドレイン領域に相当する。また、ＭＯＳＦＥＴのチャネル長５０２には、Ｎ型の拡散層７の段差の底辺部に対応するチャネル長５０２５と、Ｎ型の拡散層７の段差の側面に対応するチャネル長５０２６とが含まれる。
　また、図１９において、Ｐ型の拡散層９Ａの上面の高さは、Ｎ型の拡散層７の上面の高さよりも低い。また、Ｐ型の拡散層９Ａの上面と、Ｎ型の拡散層７の上面との間には段差形状が形成される。また、段差形状の側面は、傾斜面である。
　図１９において、ソース電極７０に０［Ｖ］を印加し、ドレイン電極７１に数千［Ｖ］を印加し、さらに、ゲート電極端子７２に電圧を印加する。ゲート電極端子７２に正電圧が印加されると、Ｐ型のボディ領域のチャネル長５０２に反転層（ここでは、図示しない）が形成される。
　ここで、上記のとおり、チャネル長５０２には、Ｎ型の拡散層７の段差の底辺部に対応するチャネル長５０２５と、Ｎ型の拡散層７の段差の側面に対応するチャネル長５０２６とが含まれる。
　段差の底辺部および側面部において、ゲート電極１５とＰ型の拡散層９Ａとの間の距離（すなわち、ゲート酸化膜１４の厚さ）は同程度であるため、チャネル長５０２５に反転層が形成される電圧は、チャネル長５０２６に反転層が形成される電圧と等しくなる。
　よって、ＭＯＳＦＥＴのしきい値電圧（ＶＴＨ）は所望の値が抑えられ、その値のばらつきも小さくなる。そのため、歩留まりが改善される。
　しかしながら、チャネル長が段差の傾斜する側面に形成されることとなるため、チャネル長が傾斜部分で大きくなる。そのため、ＭＯＳＦＥＴのＯＮ状態でのチャネル抵抗が高くなるため、ＯＮ抵抗が高くなる。
　＜第３の実施の形態＞
　本実施の形態の半導体装置の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の製造方法について＞
　本実施の形態の半導体装置の製造方法は、第１の実施の形態で説明された製造方法と主要な部分で同様であるため、同様である工程の詳細な説明を省略する。
　図２０から図２２を参照しつつ、本実施の形態の半導体装置の製造方法を説明する。
　図２０は、本実施の形態の半導体装置の構成のうち、Ｐ型のボディ領域を形成するためのＰ型のイオン注入を行うまでの構成の例を概略的に示す断面図である。すなわち、第１の実施の形態における図６までが行われた構成に、Ｐ型のボディ領域を形成する構成である。図２０において、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３がそれぞれ示されている。
　図２０に例が示されるように、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３におけるＮ型の拡散層７の上面にＴＥＯＳ酸化膜２１Ｂを２０００Å以上かつ５０００Å以下の厚さで堆積させる。そして、ＴＥＯＳ酸化膜２１Ｂの上面に、レジスト８を塗布して、さらに、図５において形成されたマーク（凹部５）を用いて写真製版を行う。
　この際、マーク領域１０２における凹部５にマスクのマークをあわせ露光を行うと、マーク領域１０２においては、凹部５に対応する位置にレジスト８が形成される。
　次に、レジスト８を用いつつドライエッチングを行うことによって、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３におけるＴＥＯＳ酸化膜２１Ｂをエッチングする。そうすることによって、Ｎ型の拡散層７の上面を複数箇所において露出させる。そして、当該エッチングによって、マーク領域１０３においては、ソース領域の形成のためのマークである酸化膜段差３０１を形成する。なお、上記のＴＥＯＳ酸化膜２１Ｂのエッチングは、ウェットエッチングであってもよい。また、酸化膜段差３０１は、図２０においてはマーク領域１０３に形成されているが、マーク領域１０２またはＭＯＳＦＥＴ領域１０１に形成されていてもよい。上記のＴＥＯＳ酸化膜２１Ｂの酸化膜段差３０１をマークとして用い、ソース領域の形成後にＴＥＯＳ酸化膜２１Ｂを除去すると、チャネル部に段差が形成されない。そのため、ゲート酸化膜１４の直下における電界集中が抑制され、ゲートリークまたは素子破壊などが生じにくくなる。
　次に、Ｐ型のイオン種であるアルミニウム、ボロンまたはＢＦ２を酸化膜段差３０１を含むＮ型の拡散層７の表層に注入する。そうすることによって、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３において、Ｐ型のボディ領域であるＰ型の拡散層９を形成する。なお、Ｎ型の拡散層７の上面に堆積するＴＥＯＳ酸化膜２１Ｂの代わりに、窒化膜が形成されてもよい。また、Ｐ型のイオン種のイオン注入は、注入エネルギーを変えて複数回行われてもよい。
　次に、図２１は、本実施の形態の半導体装置の構成のうち、ソース領域を形成するためのＮ型のイオン種のイオン注入するまでの構成の例を概略的に示す断面図である。図２１において、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３がそれぞれ示されている。
　図２１に例が示されるように、ＴＥＯＳ酸化膜２１Ｂをエッチングした後、Ｐ型のボディ領域であるＰ型の拡散層９とドレイン領域であるＮ型の拡散層７とを覆うようにレジスト１０を塗布する。そして、図２０において形成されたマーク（すなわち、酸化膜段差３０１）を用いて写真製版を行う。この際、マーク領域１０３における酸化膜段差３０１にマスクのマークをあわせ露光を行うと、ＭＯＳＦＥＴ領域１０１においては、Ｐ型の拡散層９を部分的に露出させるようにレジスト１０が形成され、マーク領域１０３においては、酸化膜段差３０１に対応する位置にレジスト１０が形成される。ここで、レジスト１０のマークとなる酸化膜段差３０１は、マーク箇所とも称する。
　また、レジスト１０を露光する際に用いるマークである酸化膜段差３０１は、ＭＯＳＦＥＴ領域１０１のＰ型の拡散層９と同時に形成されたマーク領域１０３のＰ型の拡散層９を規定する形状であるため、酸化膜段差３０１をマークとしてレジスト１０を形成すれば、レジスト１０を、ＭＯＳＦＥＴ領域１０１のＰ型の拡散層９と高い精度で直接位置合わせすることができる。
　次に、レジスト１０を用いつつＰ型のボディ領域であるＰ型の拡散層９内に、Ｎ型のイオン種である窒素、リンまたは砒素を注入する。そして、ＭＯＳＦＥＴ領域１０１においては、ソース領域であるＮ＋型の拡散層１１を形成する。一方で、マーク領域１０３においては、レジスト１０から露出しているＮ型の拡散層７内およびＰ型の拡散層９内にＮ型のイオンが注入され、Ｎ＋型の拡散層１１が形成される。
　ここで、Ｐ型のボディ領域であるＰ型の拡散層９の、Ｎ型の拡散層７の表層において、ソース領域であるＮ＋型の拡散層１１とＮ型の拡散層７とに挟まれる部分の距離は、ＭＯＳＦＥＴのチャネル長５０１に相当し、かつ、たとえば０．５μｍ以下である。
　次に、図２２は、本実施の形態の半導体装置の構成のうち、配線の形成までの構成の例を概略的に示す断面図である。図２２において、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３がそれぞれ示されている。
　図２２に例が示された構成から当該構成に至るまでの製造工程は、第１の実施の形態に示されたものと同様であるため、詳細な説明は省略する。なお、ＴＥＯＳ酸化膜２１Ｂは適宜除去される。
　上記のように、ソース領域を形成する際に用いるマークは、図２０に例が示されるように、ＴＥＯＳ酸化膜２１Ｂをエッチングすることによって得られる酸化膜段差３０１である。
　酸化膜段差３０１をマークとして用いる場合、酸化膜段差３０１を形成する際に生じるＭＯＳＦＥＴ領域１０１における段差は、ほとんどない状態にすることができる。ただし、Ｐ型のボディ領域の寸法のばらつきを抑えるためには、酸化膜段差３０１を形成するためのエッチングはドライエッチングがよい。
　上記のＭＯＳＦＥＴ領域１０１における段差は数ｎｍ以下であり、たとえば、透過型電子顕微鏡（ｔｒａｎｓｍｉｓｓｉｏｎ　ｅｌｅｃｔｒｏｎ　ｍｉｃｒｏｓｃｏｐｅ、すなわち、ＴＥＭ）を用いて確認することができる。
　酸化膜段差３０１の形成をウェットエッチングによって行う場合、Ｐ型のボディ領域の寸法ばらつきが大きくなる。そのため、ＭＯＳＦＥＴの耐圧ばらつきが大きくなる。よって、ＭＯＳＦＥＴのサイズが大きくなり、単位面積当たりの電流密度が低くなってしまう。
　本実施の形態においては、チャネル長を決定しているＰ型のボディ領域であるＰ型の拡散層９の形成の際の写真製版工程、および、ソース領域であるＮ＋型の拡散層１１の形成の際の写真製版工程において、ソース領域であるＮ＋型の拡散層１１の形成の際の写真製版を、ＭＯＳＦＥＴ領域１０１のＰ型の拡散層９と同時に形成されたマーク領域１０３のＰ型の拡散層９を規定する酸化膜段差３０１をマークとして用いて行うことができる。そのため、レジスト１０を、ＭＯＳＦＥＴ領域１０１のＰ型のボディ領域であるＰ型の拡散層９と、高い精度で直接位置合わせすることができる。
　そのため、チャネル長０．５μｍに影響しないズレの範囲内で、Ｐ型の拡散層９とＮ＋型の拡散層１１とを形成することができる。よって、半導体装置のＯＦＦ耐圧の低下を抑制することができる。
　また、本実施の形態に示された構成によれば、ゲート電極１５の直下に形成される段差（すなわち、Ｐ型の拡散層９の上面よりも高くなっているＮ型の拡散層７）を数ｎｍ以下にすることができる。そのため、ゲート酸化膜１４の破壊電圧の低下と、ＭＯＳＦＥＴのしきい値電圧（ＶＴＨ）の上昇と、ＭＯＳＦＥＴのしきい値電圧（ＶＴＨ）のばらつきとをそれぞれ抑えることができる。そのため、歩留まりが改善される。
　しかし、ゲート電極１５の直下に形成される段差が数十ｎｍよりも大きくなると、段差の角部で電界集中が生じる。そのため、ゲート酸化膜１４の破壊電圧は低下する。
　また、半導体装置（ＭＯＳＦＥＴ）のしきい値電圧（ＶＴＨ）も高くなり、そのばらつきも増大する場合がある。
　＜第４の実施の形態＞
　本実施の形態の半導体装置の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の製造方法について＞
　本実施の形態の半導体装置の製造方法は、第１の実施の形態で説明された製造方法と主要な部分で同様であるため、同様である工程の詳細な説明を省略する。
　図２３および図２４を参照しつつ、本実施の形態の半導体装置の製造方法を説明する。
　図２３は、本実施の形態の半導体装置の構成のうち、Ｐ型のボディ領域を形成するためのＰ型のイオン注入を行うまでの構成の例を概略的に示す断面図である。すなわち、第１の実施の形態における図６までが行われた構成に、Ｐ型のボディ領域を形成する構成である。図２３において、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３がそれぞれ示されている。
　図２３に例が示されるように、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３におけるＮ型の拡散層７の上面にＴＥＯＳ酸化膜８５０を６０００Å以上かつ１００００Å以下の厚さで堆積させる。そして、ＴＥＯＳ酸化膜８５０の上面に、レジスト８を塗布して、さらに、図５において形成されたマーク（凹部５）を用いて写真製版を行う。
　この際、マーク領域１０２における凹部５にマスクのマークをあわせ露光を行うと、マーク領域１０２においては、凹部５に対応する位置にレジスト８が形成される。
　次に、レジスト８を用いつつドライエッチングを行うことによって、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３におけるＴＥＯＳ酸化膜８５０をエッチングする。そして、当該エッチングによって、マーク領域１０３においては、ソース領域の形成のためのマークである酸化膜段差３０２を形成する。なお、上記のＴＥＯＳ酸化膜８５０のエッチングは、ウェットエッチングであってもよい。また、酸化膜段差３０２は、図２３においてはマーク領域１０３に形成されているが、マーク領域１０２またはＭＯＳＦＥＴ領域１０１に形成されていてもよい。
　また、Ｎ型の拡散層７の上面に堆積するＴＥＯＳ酸化膜８５０の代わりに、窒化膜が形成されてもよい。また、Ｐ型のイオン種のイオン注入は、注入エネルギーを変えて複数回行われてもよい。
　次に、図２４は、本実施の形態の半導体装置の構成のうち、ソース領域を形成するために用いるマークが形成された後の、Ｐ型のボディ領域を形成するためのＰ型のイオン種をイオン注入するまでの構成の例を概略的に示す断面図である。図２４において、ＭＯＳＦＥＴ領域１０１、マーク領域１０２およびマーク領域１０３がそれぞれ示されている。
　図２３に例が示されるように、ソース領域の形成のためのマークである酸化膜段差３０２を形成した後、レジスト８を除去する。
　次に、Ｐ型のイオン種であるアルミニウム、ボロンまたはＢＦ２を注入することによって、Ｐ型のボディ領域であるＰ型の拡散層９を形成する。
　なお、イオン注入時にはレジスト８が除去されているため、処理温度を高くしてイオン注入を行うことができる。たとえば、２００℃の処理温度でイオン注入を行うことができる。また、Ｐ型のイオン種のイオン注入は、注入エネルギーを変えて複数回行われてもよい。
　＜第５の実施の形態＞
　本実施の形態に関する電力変換装置、および、電力変換装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜電力変換装置の構成について＞
　本実施の形態は、以上に記載された実施の形態に関する半導体装置を電力変換装置に適用するものである。適用する電力変換装置は特定の用途のものに限定されるものではないが、以下では、三相のインバータに適用する場合について説明する。
　図２５は、本実施の形態の電力変換装置を含む電力変換システムの構成の例を概念的に示す図である。
　図２５に例が示されるように、電力変換システムは、電源１００と、電力変換装置２００と、負荷３００とを備える。電源１００は、直流電源であり、かつ、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、たとえば、直流系統、太陽電池または蓄電池などで構成することができる。また、電源１００は、交流系統に接続された整流回路またはＡＣ－ＤＣコンバータなどで構成することができる。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ－ＤＣコンバータによって構成することもできる。
　電力変換装置２００は、電源１００と負荷３００との間に接続される三相のインバータである。電力変換装置２００は、電源１００から供給された直流電力を交流電力に変換し、さらに、負荷３００に当該交流電力を供給する。
　また、電力変換装置２００は、図２５に例が示されるように、直流電力を交流電力に変換して出力する変換回路１２０１と、変換回路１２０１のそれぞれのスイッチング素子を駆動するための駆動信号を出力する駆動回路１２０２と、駆動回路１２０２を制御するための制御信号を駆動回路１２０２に出力する制御回路２０３とを備える。
　負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載される電動機であり、たとえば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられるものである。
　以下、電力変換装置２００の詳細を説明する。変換回路１２０１は、スイッチング素子と還流ダイオードとを備える（ここでは、図示せず）。そして、スイッチング素子がスイッチング動作をすることによって、電源１００から供給される直流電力を交流電力に変換し、さらに、負荷３００に供給する。
　変換回路１２０１の具体的な回路構成は種々のものがあるが、本実施の形態に関する変換回路１２０１は、２レベルの三相フルブリッジ回路であり、かつ、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列に接続される６つの還流ダイオードとを備えるものである。
　変換回路１２０１におけるそれぞれのスイッチング素子とそれぞれの還流ダイオードの少なくとも一方には、以上に記載された実施の形態のいずれかにおける半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続されて上下アームを構成し、それぞれの上下アームは、フルブリッジ回路の各相（すなわち、Ｕ相、Ｖ相およびＷ相）を構成する。そして、それぞれの上下アームの出力端子（すなわち、変換回路１２０１の３つの出力端子）は、負荷３００に接続される。
　駆動回路１２０２は、変換回路１２０１のスイッチング素子を駆動するための駆動信号を生成し、さらに、変換回路１２０１のスイッチング素子の制御電極に当該駆動信号を供給する。具体的には、後述する制御回路２０３から出力される制御信号に基づいて、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とをそれぞれのスイッチング素子の制御電極に出力する。
　スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（すなわち、オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（すなわち、オフ信号）となる。
　制御回路２０３は、負荷３００に所望の電力が供給されるよう変換回路１２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて変換回路１２０１のそれぞれのスイッチング素子がオン状態となるべき時間（すなわち、オン時間）を算出する。たとえば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって、変換回路１２０１を制御することができる。
　そして、制御回路２０３は、それぞれの時点においてオン状態となるべきスイッチング素子にはオン信号が、オフ状態となるべきスイッチング素子にはオフ信号がそれぞれ出力されるように、駆動回路１２０２に制御指令（すなわち、制御信号）を出力する。駆動回路１２０２は、当該制御信号に基づいて、それぞれのスイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
　本実施の形態に関する電力変換装置２００では、変換回路１２０１のスイッチング素子として以上に記載された実施の形態のいずれかにおける半導体装置を適用するため、通電サイクルを経た後のオン抵抗を安定させることができる。
　なお、本実施の形態では、２レベルの三相インバータに以上に記載された実施の形態のいずれかにおける半導体装置を適用する例が説明されたが、適用例はこれに限られるものではなく、種々の電力変換装置に以上に記載された実施の形態のいずれかにおける半導体装置を適用することができる。
　また、本実施の形態では、２レベルの電力変換装置について説明されたが、３レベルまたはマルチレベルの電力変換装置に以上に記載された実施の形態のいずれかにおける半導体装置が適用されてもよい。また、単相負荷に電力を供給する場合には、単相のインバータに以上に記載された実施の形態のいずれかにおける半導体装置が適用されてもよい。
　また、直流負荷などに電力を供給する場合には、ＤＣ－ＤＣコンバータまたはＡＣ－ＤＣコンバータに、以上に記載された実施の形態のいずれかにおける半導体装置を適用することもできる。
　また、以上に記載された実施の形態のいずれかにおける半導体装置が適用された電力変換装置は、上述された負荷が電動機である場合に限定されるものではなく、たとえば、放電加工機、レーザー加工機、誘導加熱調理器または非接触器給電システムの電源装置として用いることもできる。また、以上に記載された実施の形態のいずれかにおける半導体装置が適用された電力変換装置は、太陽光発電システムまたは蓄電システムなどにおけるパワーコンディショナーとして用いることもできる。
　以上に記載された実施の形態において用いられる半導体スイッチング素子は、シリコン（Ｓｉ）半導体から成るスイッチング素子に限られるものではなく、例えば、半導体スイッチング素子は、Ｓｉ半導体よりもバンドギャップが広い非Ｓｉ半導体材料から成るものであってもよい。
　非Ｓｉ半導体材料であるワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料またはダイヤモンドなどがある。
　ワイドバンドギャップ半導体から成るスイッチング素子は、Ｓｉ半導体ではユニポーラ動作が困難な高電圧領域でも使用可能であり、スイッチング動作時に発生するスイッチング損失を大きく低減できる。そのため、電力損失の大きな低減が可能となる。
　また、ワイドバンドギャップ半導体から成るスイッチング素子は、電力損失が小さく、耐熱性も高い。そのため、冷却部を備えるパワーモジュールを構成する場合、ヒートシンクの放熱フィンを小型化することが可能であるため、半導体モジュールの一層の小型化が可能となる。
　また、ワイドバンドギャップ半導体から成るスイッチング素子は、高周波スイッチング動作に適している。そのため、高周波化の要求が大きいコンバータ回路に適用された場合、スイッチング周波数の高周波化によって、コンバータ回路に接続されるリアクトルまたはコンデンサなどを小型化することもできる。
　よって、以上に記載された実施の形態における半導体スイッチング素子は、炭化珪素などのワイドギャップ半導体から成るスイッチング素子となる場合にも、同様な効果が得られる。
　＜以上に記載された実施の形態によって生じる効果について＞
　次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
　また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
　以上に記載された実施の形態によれば、半導体装置は、Ｐ型の複数の第１の拡散層と、Ｎ型の第２の拡散層とを備える。ここで、第１の拡散層は、たとえば、Ｐ型の拡散層９またはＰ型の拡散層９Ａに対応するものである。また、第２の拡散層は、たとえば、Ｎ＋型の拡散層１１に対応するものである。複数のＰ型の拡散層９は、Ｎ型の炭化珪素半導体層の表層に部分的に形成される。ここで、炭化珪素半導体層は、たとえば、Ｎ型のＳｉＣ半導体基板１、Ｎ型のバッファ層２、Ｎ型のＳｉＣエピタキシャル層３およびＮ型の拡散層７を含むものである。Ｎ＋型の拡散層１１は、複数のＰ型の拡散層９のうちの１つであるマーク層の表層の一部と、複数のＰ型の拡散層９のうちの１つであるボディ層の表層の一部とに形成される。そして、Ｎ＋型の拡散層１１は、マーク層の平面視における縁部に形成される。また、Ｎ＋型の拡散層１１は、ボディ層の平面視における内部に形成される。
　このような構成によれば、ソース領域であるＮ＋型の拡散層１１を形成する際の写真製版を、ボディ層と同時に形成されたマーク層をマークとして用いて行うことができる。そのため、レジスト１０を、Ｐ型の拡散層９と高い精度で直接位置合わせすることができる。よって、チャネル長０．５μｍに影響しないズレ範囲内で、Ｐ型の拡散層９とＮ＋型の拡散層１１とを形成することができるため、半導体装置におけるＯＦＦ耐圧の低下を抑制することができる。特にＳｉＣを用いる半導体装置においては、ＳｉＣを酸化させることが容易ではないため、マークを形成することができる工程が限られる。そのため、ボディ層と同時に形成されたマーク層をマークとして用いることが有効である。
　なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、以上に記載された実施の形態によれば、Ｐ型の拡散層９の上面の高さは、Ｎ型の拡散層７の上面の高さよりも低い。このような構成によれば、ソース領域であるＮ＋型の拡散層１１を形成する際の写真製版を、凹部１０００と同時に形成された基板段差２０１をマークとして用いて行うことができる。そのため、レジスト１０を、Ｐ型の拡散層９と高い精度で直接位置合わせすることができる。
　また、以上に記載された実施の形態によれば、Ｐ型の拡散層９Ａの上面と、Ｎ型の拡散層７の上面との間には段差形状が形成される。また、段差形状の側面は、傾斜面である。このような構成によれば、段差の底辺部および側面部において、ゲート電極１５とＰ型の拡散層９Ａとの間の距離（すなわち、ゲート酸化膜１４の厚さ）は同程度となるため、チャネル長５０２５に反転層が形成される電圧は、チャネル長５０２６に反転層が形成される電圧と等しくなる。よって、ＭＯＳＦＥＴのしきい値電圧（ＶＴＨ）は所望の値が抑えられ、その値のばらつきも小さくなる。
　また、以上に記載された実施の形態によれば、電力変換装置は、上記の半導体装置を有し、かつ、入力される電力を変換して出力する変換回路１２０１と、半導体装置を駆動するための駆動信号を半導体装置に出力する駆動回路１２０２と、駆動回路１２０２を制御するための制御信号を駆動回路１２０２に出力する制御回路２０３とを備える。このような構成によれば、チャネル長に影響しないズレ範囲内で、第１の拡散層と第２の拡散層とを形成することができるため、半導体装置におけるＯＦＦ耐圧の低下を抑制することができる。
　以上に記載された実施の形態によれば、半導体装置の製造方法において、Ｎ型の拡散層７の上面に、第１の凹部を形成する。ここで、第１の凹部は、たとえば、凹部５に対応するものである。そして、凹部５をマークとして、Ｎ型の拡散層７の上面に第１のレジストを形成する。ここで、第１のレジストは、たとえば、レジスト８に対応するものである。そして、レジスト８を用いて、Ｎ型の拡散層７の上面をエッチングすることによって、Ｎ型の拡散層７の上面に複数の第２の凹部を形成する。ここで、第２の凹部は、たとえば、凹部１０００、基板段差２０１および基板段差２０２に対応するものである。そして、レジスト８を用いて、複数の第２の凹部に対応するＮ型の拡散層７内にＰ型の不純物を注入することによって、複数のＰ型の拡散層９を形成する。そして、複数の第２の凹部のうちの１つであるマーク凹部をマークとして、Ｎ型の拡散層７の上面に第２のレジストを形成する。ここで、マーク凹部は、たとえば、基板段差２０１および基板段差２０２に対応するものである。また、第２のレジストは、たとえば、レジスト１０に対応するものである。そして、レジスト１０を用いて、複数の第２の凹部に対応するＰ型の拡散層９内にＮ型の不純物を注入することによって、Ｎ＋型の拡散層１１を形成する。
　このような構成によれば、ソース領域であるＮ＋型の拡散層１１を形成する際の写真製版を、凹部１０００と同時に形成された基板段差をマークとして用いて行うことができる。そのため、レジスト１０を、Ｐ型の拡散層９と高い精度で直接位置合わせすることができる。よって、チャネル長０．５μｍに影響しないズレ範囲内で、Ｐ型の拡散層９とＮ＋型の拡散層１１とを形成することができるため、半導体装置におけるＯＦＦ耐圧の低下を抑制することができる。
　なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
　また、以上に記載された実施の形態によれば、マーク凹部は、平面視において素子領域を囲むマーク領域に形成される。このような構成によれば、素子領域においてマーク凹部を形成する必要がなくなるため、素子領域におけるＰ型の拡散層９の形成個数を増大させ、素子領域を有効利用することができる。
　また、以上に記載された実施の形態によれば、レジスト８は、Ｎ型の拡散層７の上面に形成された第２の凹部をマークとして形成される。ここで、第２の凹部は、たとえば、凹部５に対応するものである。このような構成によれば、複数のマークを使い分けてレジストを形成することができる。
　また、以上に記載された実施の形態によれば、半導体装置の製造方法において、Ｎ型の拡散層７の上面に、マーク膜を形成する。ここで、マーク膜は、たとえば、ＴＥＯＳ酸化膜２１Ｂに対応するものである。そして、レジスト８を用いて、ＴＥＯＳ酸化膜２１Ｂをエッチングすることによって、Ｎ型の拡散層７の上面を複数箇所において露出させる。そして、レジスト８を用いて、露出している複数箇所のＮ型の拡散層７内にＰ型の不純物を注入することによって、複数のＰ型の拡散層９を形成する。そして、露出している複数箇所のＮ型の拡散層７の上面のうちの１つであるマーク箇所をマークとして、Ｎ型の拡散層７の上面にレジスト１０を形成する。ここで、マーク箇所は、たとえば、酸化膜段差３０１または酸化膜段差３０２に対応するものである。そして、レジスト１０を用いて、露出している複数箇所のＮ型の拡散層７の上面に対応するＰ型の拡散層９内にＮ型の不純物を注入することによって、Ｎ＋型の拡散層１１を形成する。
　このような構成によれば、ソース領域であるＮ＋型の拡散層１１の形成の際の写真製版を、ＭＯＳＦＥＴ領域１０１のＰ型の拡散層９と同時に形成されたマーク領域１０３のＰ型の拡散層９を規定する酸化膜段差３０１をマークとして用いて行うことができる。そのため、レジスト１０を、ＭＯＳＦＥＴ領域１０１のＰ型のボディ領域であるＰ型の拡散層９と、高い精度で直接位置合わせすることができる。また、ゲート電極１５の直下に形成される段差（すなわち、Ｐ型の拡散層９の上面よりも高くなっているＮ型の拡散層７）を数ｎｍ以下にすることができる。そのため、ゲート酸化膜１４の破壊電圧の低下と、ＭＯＳＦＥＴのしきい値電圧（ＶＴＨ）の上昇と、ＭＯＳＦＥＴのしきい値電圧（ＶＴＨ）のばらつきとをそれぞれ抑えることができる。
　なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
　また、以上に記載された実施の形態によれば、ＴＥＯＳ酸化膜２１Ｂは、６０００Å以上かつ１００００Å以下の厚さで形成される。このような構成によれば、Ｐ型のボディ領域であるＰ型の拡散層９を形成する際に、たとえば、２００℃の処理温度でイオン注入を行うことができる。
　また、以上に記載された実施の形態によれば、電力変換装置の製造方法において、上記の製造方法で製造される半導体装置を有し、かつ、入力される電力を変換して出力する変換回路１２０１を設ける。そして、半導体装置を駆動するための駆動信号を半導体装置に出力する駆動回路１２０２を設ける。そして、駆動回路１２０２を制御するための制御信号を駆動回路１２０２に出力する制御回路２０３を設ける。このような構成によれば、チャネル長に影響しないズレ範囲内で、第１の拡散層と第２の拡散層とを形成することができるため、半導体装置におけるＯＦＦ耐圧の低下を抑制することができる。
　また、以上に記載された実施の形態によれば、半導体装置は、Ｐ型の複数の第２の拡散層と、Ｎ型の第３の拡散層と、ゲート絶縁膜と、ゲート電極１５とを備える。ここで、第２の拡散層は、たとえば、Ｐ型の拡散層９またはＰ型の拡散層９Ａに対応するものである。また、第３の拡散層は、たとえば、Ｎ＋型の拡散層１１に対応するものである。また、ゲート絶縁膜は、たとえば、ゲート酸化膜１４に対応するものである。複数のＰ型の拡散層９は、Ｎ型の炭化珪素半導体層の表層に形成されるＮ型の第１の拡散層の表層に部分的に形成される。ここで、炭化珪素半導体層は、たとえば、Ｎ型のＳｉＣ半導体基板１、Ｎ型のバッファ層２およびＮ型のＳｉＣエピタキシャル層３を含むものである。また、第１の拡散層は、たとえば、Ｎ型の拡散層７に対応するものである。Ｎ＋型の拡散層１１は、複数のＰ型の拡散層９の表層に部分的に形成される。ゲート酸化膜１４は、Ｎ型の拡散層７とＮ＋型の拡散層１１とに挟まれるＰ型の拡散層９に接触して形成される。ゲート電極１５は、ゲート酸化膜１４を覆って形成される。そして、Ｐ型の拡散層９の上面の高さは、Ｎ型の拡散層７とゲート酸化膜１４との間の界面の高さよりも低い。
　このような構成によれば、ソース領域であるＮ＋型の拡散層１１を形成する際の写真製版を、凹部１０００と同時に形成された基板段差２０１をマークとして用いて行うことができる。そのため、レジスト１０を、Ｐ型の拡散層９と高い精度で直接位置合わせすることができる。
　なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　＜以上に記載された実施の形態における変形例について＞
　以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
　したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
　また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
　さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
　また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
　また、本願明細書における説明は、本技術に関連するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
　また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
　また、以上に記載された実施の形態では、半導体基板がＮ型とされたが、Ｐ型とされる場合であってもよいものとする。すなわち、以上に記載された実施の形態では、炭化珪素半導体装置の例としてＭＯＳＦＥＴが説明されたが、炭化珪素半導体装置の例が絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ　ｇａｔｅ　ｂｉｐｏｌａｒ　ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）である場合も想定することができるものとする。
　なお、炭化珪素半導体装置の例がＩＧＢＴである場合には、ソース電極がエミッタ電極に対応し、かつ、ドレイン電極がコレクタ電極に対応するものとする。また、炭化珪素半導体装置の例がＩＧＢＴである場合には、ドリフト層の下面にドリフト層とは逆の導電型の層が位置するが、ドリフト層の下面に位置する層は、ドリフト層の下面に新たに形成される層であってもよいし、以上に記載された実施の形態における場合のようにドリフト層が形成されるための半導体基板であってもよい。
　また、以上に記載された実施の形態では、いわゆる縦型のＭＯＳＦＥＴについて説明されたが、横型のＭＯＳＦＥＴに適用される場合も想定することができるものとする。
　また、以上に記載された実施の形態では、プレーナ型のＭＯＳＦＥＴについて説明されたが、ドリフト層の上面にトレンチが形成されたトレンチ型のＭＯＳＦＥＴに適用される場合も想定することができるものとする。トレンチ型のＭＯＳＦＥＴに適用される場合、ドリフト層の上面に溝部、すなわち、トレンチが形成され、当該溝部内にゲート電極が埋め込まれる。ゲート電極は、トレンチの底面および側面との間に、ゲート絶縁膜を介して埋め込まれる。
　１　ＳｉＣ半導体基板、２　バッファ層、３　ＳｉＣエピタキシャル層、４　酸化膜、５，１０００，１０００Ａ　凹部、６，８，１０，１２，２６　レジスト、７，９，９Ａ，１１，１３，２５　拡散層、１４　ゲート酸化膜、１５，２２２　ゲート電極、１６，１８，２１Ｂ，３０，８５０　ＴＥＯＳ酸化膜、１７　ＢＰＳＧ膜、１９　コンタクト、２０　ＮｉＳｉ膜、２１　Ｔｉ／ＴｉＮ膜、２２　配線層、７０　ソース電極、７１　ドレイン電極、７２　ゲート電極端子、１００　電源、１０１，８０１　ＭＯＳＦＥＴ領域、１０２，１０３，８０３　マーク領域、１０４　ＭＯＳＦＥＴ周辺領域、２００　電力変換装置、２０１，２０２　基板段差、２０３　制御回路、３００　負荷、３０１，３０２　酸化膜段差、５０１，５０２，５０１１，５０１２，５０２５，５０２６　チャネル長、６００　空乏層、６０５　強電界部、６０７，６０８　空乏層幅、８０２　スクライブ領域、１２０１　変換回路、１２０２　駆動回路。

Claims (17)

  1. 　第１の導電型の炭化珪素半導体層の表層に部分的に形成される、第２の導電型の複数の第１の拡散層と、
    　複数の前記第１の拡散層のうちの１つであるマーク層の表層の一部と、複数の前記第１の拡散層のうちの１つであるボディ層の表層の一部とに形成される、第１の導電型の第２の拡散層とを備え、
    　前記第２の拡散層は、前記マーク層の平面視における縁部に形成され、
    　前記第２の拡散層は、前記ボディ層の平面視における内部に形成される、
    　半導体装置。
  2. 　前記第１の拡散層の上面の高さは、前記炭化珪素半導体層の上面の高さよりも低い、
    　請求項１に記載の半導体装置。
  3. 　前記第１の拡散層の上面と、前記炭化珪素半導体層の上面との間には段差形状が形成され、
    　前記段差形状の側面は、傾斜面である、
    　請求項２に記載の半導体装置。
  4. 　前記マーク層は、素子領域に形成される、
    　請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
  5. 　前記マーク層は、平面視において素子領域を囲むマーク領域に形成される、
    　請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
  6. 　請求項１から請求項５のうちのいずれか１項に記載の半導体装置を有し、かつ、入力される電力を変換して出力する変換回路と、
    　前記半導体装置を駆動するための駆動信号を前記半導体装置に出力する駆動回路と、
    　前記駆動回路を制御するための制御信号を前記駆動回路に出力する制御回路とを備える、
    　電力変換装置。
  7. 　第１の導電型の炭化珪素半導体層の上面に、第１の凹部を形成し、
    　前記第１の凹部をマークとして、前記炭化珪素半導体層の上面に第１のレジストを形成し、
    　前記第１のレジストを用いて、前記炭化珪素半導体層の上面をエッチングすることによって、前記炭化珪素半導体層の上面に複数の第２の凹部を形成し、
    　前記第１のレジストを用いて、複数の前記第２の凹部に対応する前記炭化珪素半導体層内に第２の導電型の不純物を注入することによって、第２の導電型の複数の第１の拡散層を形成し、
    　複数の前記第２の凹部のうちの１つであるマーク凹部をマークとして、前記炭化珪素半導体層の上面に第２のレジストを形成し、
    　前記第２のレジストを用いて、複数の前記第２の凹部に対応する前記第１の拡散層内に第１の導電型の不純物を注入することによって、第１の導電型の第２の拡散層を形成する、
    　半導体装置の製造方法。
  8. 　前記マーク凹部は、平面視において素子領域を囲むマーク領域に形成される、
    　請求項７に記載の半導体装置の製造方法。
  9. 　前記第１の凹部の形成時の深さは、前記第２の凹部の形成時の深さよりも深い、
    　請求項７または８に記載の半導体装置の製造方法。
  10. 　前記第１の凹部をマークとして形成された第３のレジストを用いて、第２導電型の第３の拡散層を形成する、
    　請求項７から９のうちのいずれか１項に記載の半導体装置の製造方法。
  11. 　前記第１の凹部をマークとして写真製版を行うことによって、前記炭化珪素半導体層の上面に、ゲート絶縁膜を介してゲート電極を形成する、
    　請求項７から１０のうちのいずれか１項に記載の半導体装置の製造方法。
  12. 　第１の導電型の炭化珪素半導体層の上面に、マーク膜を形成し、
    　第１のレジストを用いて、前記マーク膜をエッチングすることによって、前記炭化珪素半導体層の上面を複数箇所において露出させ、
    　前記第１のレジストを用いて、露出している複数箇所の前記炭化珪素半導体層内に第２の導電型の不純物を注入することによって、第２の導電型の複数の第１の拡散層を形成し、
    　露出している複数箇所の前記炭化珪素半導体層の上面のうちの１つであるマーク箇所をマークとして、前記炭化珪素半導体層の上面に第２のレジストを形成し、
    　前記第２のレジストを用いて、露出している複数箇所の前記炭化珪素半導体層の上面に対応する前記第１の拡散層内に第１の導電型の不純物を注入することによって、第１の導電型の第２の拡散層を形成する、
    　半導体装置の製造方法。
  13. 　前記マーク膜は、６０００Å以上かつ１００００Å以下の厚さで形成される、
    　請求項１２に記載の半導体装置の製造方法。
  14. 　前記マーク箇所は、平面視において素子領域を囲むマーク領域に形成される、
    　請求項１２または請求項１３に記載の半導体装置の製造方法。
  15. 　請求項７から請求項１４のうちのいずれか１項に記載の製造方法で製造される半導体装置を有し、かつ、入力される電力を変換して出力する変換回路を設け、
    　前記半導体装置を駆動するための駆動信号を前記半導体装置に出力する駆動回路を設け、
    　前記駆動回路を制御するための制御信号を前記駆動回路に出力する制御回路を設ける、
    　電力変換装置の製造方法。
  16. 　第１の導電型の炭化珪素半導体層の表層に形成される第１の導電型の第１の拡散層の表層に部分的に形成される、第２の導電型の複数の第２の拡散層と、
    　複数の前記第２の拡散層の表層に部分的に形成される、第１の導電型の第３の拡散層と、
    　前記第１の拡散層と前記第３の拡散層とに挟まれる前記第２の拡散層に接触して形成されるゲート絶縁膜と、
    　前記ゲート絶縁膜を覆って形成されるゲート電極とを備え、
    　前記第２の拡散層の上面の高さは、前記第１の拡散層と前記ゲート絶縁膜との間の界面の高さよりも低い、
    　半導体装置。
  17. 　前記第２の拡散層の上面と、前記第１の拡散層の上面との間には段差形状が形成され、
    　前記段差形状の側面は、傾斜面である、
    　請求項１６に記載の半導体装置。
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