WO2024024073A1 - 半導体装置、電力変換装置および半導体装置の製造方法 - Google Patents

Abstract

半導体装置は、ゲート電極（８）が埋め込まれた複数のゲートトレンチ（６）の下方に形成された第２導電型の第１ピラー領域（１３）と、隣り合う第１ピラー領域（１３）の間に形成され、ドリフト層（２）よりも不純物のピーク濃度が高い第１導電型の第２ピラー領域（１４）と、を備える。第２ピラー領域（１４）は、高濃度領域（１４ａ）と、第２ピラー領域（１４）の少なくとも片方の側部に設けられ高濃度領域（１４ａ）よりも不純物のピーク濃度が低い低濃度領域（１４ｂ）とから構成される。

Description

半導体装置、電力変換装置および半導体装置の製造方法

　本開示は、半導体装置に関し、特に、トレンチゲート型の半導体装置に関する。

　パワーエレクトロニクス機器では、電気モータ等の負荷を駆動するために電力供給の実行と停止とを切り替える必要がある。そのため、シリコンを用いたＩＧＢＴ（Insulated Gate Bipolar Transistor）またはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のスイッチング素子が使用される。

　電力用半導体装置としての使用が想定されるスイッチングデバイスには、縦型構造のＭＯＳＦＥＴやＩＧＢＴが採用されることが多く、それぞれ「縦型ＭＯＳＦＥＴ」、「縦型ＩＧＢＴ」と呼ばれる。また、縦型ＭＯＳＦＥＴおよび縦型ＩＧＢＴには、ゲート構造によってプレーナゲート型とトレンチゲート型とがある。

　第１導電型（例えばｎ型）のドリフト層の活性領域にゲート電極が埋め込まれたトレンチ（以下「ゲートトレンチ」という）を有するトレンチゲート型ＭＯＳＦＥＴでは、その構造上、オフ時にゲートトレンチ底面のゲート絶縁膜に高電界がかかり、ゲートトレンチ底面でゲート絶縁膜が破壊する恐れがある。

　この問題を解決するための技術として、例えば特許文献１には、ゲートトレンチ底面を覆うように第２導電型（例えばｐ型）の電界緩和領域である「トレンチ底部保護層」を設けることで、ゲートトレンチ底面のゲート絶縁膜にかかる電界を緩和する技術が開示されている。さらに、特許文献１では、ゲートトレンチの側面に第１導電型の電流拡散層である「空乏化抑制層」を設けることで、トレンチ底部保護層によってゲートトレンチ間のオン電流の経路が狭窄されることを防止し、オン時の導通損失を低減させている。特許文献１の空乏化抑制層は、傾斜イオン注入によってゲートトレンチの側面にドナーとなる第１導電型の不純物を注入することで形成される。

特許第６３７７３０９号公報

　上述したトレンチ底部保護層と空乏化抑制層とをドリフト層の深くにまで伸ばし、それらをセミスーパージャンクション構造のｐ型ピラー領域およびｎ型ピラー領域として利用すると、トレンチゲート型ＭＯＳＦＥＴの低抵抗化および高耐圧化を図ることができる。なお、セミスーパージャンクション構造とは、ｐ型ピラー領域およびｎ型ピラー領域が半導体層の途中の深さまで形成されたスーパージャンクション構造のことをいう。

　しかし、空乏化抑制層としてのｎ型ピラー領域を傾斜イオン注入によってゲートトレンチの浅い位置に形成する場合、ゲートトレンチの幅や深さにばらつきがあると、トレンチ底部保護層としてのｐ型ピラー領域に多くのドナー（ｎ型のドーパント）が注入されてしまう。そうなると、ｐ型ピラー領域とｎ型ピラー領域のチャージバランスがとり辛くなり、半導体装置の耐圧特性にばらつきが生じるため、セミスーパージャンクション構造による低抵抗化および高耐圧化の効果が十分に得られなくなる。

　本開示は以上のような課題を解決するためになされたものであり、セミスーパージャンクション構造を有する半導体装置において、ゲートトレンチの下の第１ピラー領域に第２ピラー領域のドーパントが注入されることを抑制することを目的とする。

　本開示に係る半導体装置は、半導体層と、前記半導体層に形成された第１導電型のドリフト層と、前記半導体層の表層部に形成された第２導電型のウェル領域と、前記ウェル領域の表層部に形成された第１導電型のソース領域と、前記ウェル領域および前記ソース領域に電気的に接続されたソース電極と、前記ソース領域および前記ウェル領域を貫通し、ゲート絶縁膜を介してゲート電極が埋め込まれた複数のゲートトレンチと、複数の前記ゲートトレンチの下方に形成された第２導電型の第１ピラー領域と、隣り合う前記第１ピラー領域の間に形成され、前記ドリフト層よりも不純物のピーク濃度が高い第１導電型の第２ピラー領域と、を備え、前記第２ピラー領域は、高濃度領域と、前記第２ピラー領域の少なくとも片方の側部に設けられ前記高濃度領域よりも不純物のピーク濃度が低い低濃度領域とから構成される。

　本開示に係る半導体装置によれば、ゲートトレンチの下の第１ピラー領域に第２ピラー領域のドーパントが注入されることを抑制することができる。よって第１ピラー領域と第２ピラー領域とのチャージバランスが崩れることを防止でき、セミスーパージャンクション構造による低抵抗化および高耐圧化に寄与できる。

　本開示の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。

実施の形態１に係る半導体装置の構造を模式的に表す断面図である。 実施の形態１の変形例に係る半導体装置の構造を模式的に表す断面図である。 実施の形態１の変形例に係る半導体装置の構造を模式的に表す断面図である。 実施の形態１の変形例に係る半導体装置の構造を模式的に表す断面図である。 実施の形態１の変形例に係る半導体装置の構造を模式的に表す断面図である。 実施の形態１に係る半導体装置の製造方法を模式的に表す断面図である。 実施の形態１に係る半導体装置の製造方法を模式的に表す断面図である。 実施の形態１に係る半導体装置の製造方法を模式的に表す断面図である。 実施の形態２に係る半導体装置の構造を模式的に表す平面図である。 図９のＡ１－Ａ２線に沿った断面図である。 図９のＢ１－Ｂ２線に沿った断面図である。 図９のＣ１－Ｃ２線に沿った断面図である。 実施の形態３に係る半導体装置の構造を模式的に表す断面図である。 実施の形態４に係る半導体装置の構造を模式的に表す平面図である。 図１４のＡ１－Ａ２線に沿った断面図である。 図１４のＢ１－Ｂ２線に沿った断面図である。 図１４のＣ１－Ｃ２線に沿った断面図である。 実施の形態５に係る電力変換システムの構成を示すブロック図である。

　以下、図面を参照しながら本開示に係る技術の実施の形態について説明する。なお、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている構成要素のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、異なる図面においても、互いに同一または対応する構成要素には同じ符号を付しており、それらについて重複する説明は省略する場合がある。また、説明における「上」、「下」、「側」、「底」、「表」または「裏」など、位置または方向を意味する用語は、理解を容易にするため便宜上用いられており、実使用時の位置または方向を表しているとは限らない。

　また、以下の実施の形態では、第１導電型をｎ型、第２導電型をｐ型としているが、それとは逆に、第１導電型をｐ型、第２導電型をｎ型としてもよい。

　＜実施の形態１＞
　図１は、実施の形態１に係る半導体装置の構造を模式的に表す断面図である。実施の形態１では、半導体装置の例として、縦型のトレンチゲート型炭化珪素ＭＯＳＦＥＴを示す。実施の形態１に係る半導体装置は、ＭＯＳＦＥＴセル（活性ユニットセル）が並べて形成された活性領域と、活性領域の外側の終端領域とを有するが、図１は活性領域の構成を示している。

　実施の形態１に係る半導体装置は、４Ｈのポリタイプを有する炭化珪素からなるｎ型（第１導電型）の半導体基板１を用いて形成されている。半導体基板１の上には、炭化珪素からなる半導体層２０が形成されている。半導体基板１の上面は、［１１－２０］軸方向へ傾斜するオフ角θを有する（０００１）面としている。オフ角θは１０°以下であればよい。半導体層２０には、半導体基板１よりも不純物のピーク濃度が低いｎ型のドリフト層２が形成されている。

　活性領域において、半導体層２０の表層部には、ｐ型（第２導電型）のウェル領域３が形成されている。ウェル領域３の表層部には、ｎ型のソース領域４と、ウェル領域３よりも不純物のピーク濃度が高いｐ型のウェルコンタクト領域５とが、それぞれ選択的（すなわち部分的）に形成されている。ウェルコンタクト領域５は、ソース領域４に接するように設けられ、後述するソース電極１０とウェル領域３とを電気的に接続させる。

　また、半導体層２０には、ソース領域４およびウェル領域３を貫通するようにゲートトレンチ６が形成されている。ゲートトレンチ６の側面および底面にはゲート絶縁膜７が形成されている。ゲート絶縁膜７の上に、ゲート電極８が、ゲートトレンチ６に埋め込まれるように形成されている。ゲート電極８の上面は、半導体層２０の表面よりも深い位置にある。すなわち、ゲート電極８の上面は、ゲートトレンチ６の上端よりも深い位置にある。ゲートトレンチ６内の上部には、ゲート電極８を覆うように層間絶縁膜９が形成されている。

　本実施の形態では、ゲートトレンチ６はソース領域４を貫通しているため、半導体層２０におけるゲートトレンチ６の縁の部分はソース領域４となる。しかし、ゲートトレンチ６の上端部には、ゲート電極８は形成されておらず、その部分のゲート絶縁膜７は層間絶縁膜９で覆われている。そのため、ゲートトレンチ６の縁の部分では、ソース領域４とゲート電極８とが対向していない。

　半導体層２０上には、ソース電極１０が形成されている。ソース電極１０は、ソース領域４およびウェル領域３と電気的に接続される。本実施の形態では、ソース領域４およびウェルコンタクト領域５の表面にはシリサイド層１５が形成されており、ソース電極１０の底面にはバリアメタル１６が設けられている。よって、ソース電極１０は、シリサイド層１５およびバリアメタル１６を介して、ソース領域４およびウェルコンタクト領域５に接続される。さらに、半導体基板１の下面には、半導体基板１と電気的に接続されたドレイン電極１１が形成されている。

　半導体層２０におけるゲートトレンチ６の底部には、ｐ型のトレンチ底部保護層１２が形成されている。トレンチ底部保護層１２は、ソース電極１０と電気的に接続されている。トレンチ底部保護層１２は、ＭＯＳＦＥＴのオフ時にゲートトレンチ６の底面および側面に印加される電界を緩和するように機能する。トレンチ底部保護層１２は、ゲートトレンチ６に接していることが望ましい。

　半導体層２０は、ｐ型の第１ピラー領域であるｐ型ピラー領域１３とｎ型の第２ピラー領域であるｎ型ピラー領域１４とが交互に配置されてなるセミスーパージャンクション構造を有している。ｐ型ピラー領域１３は、トレンチ底部保護層１２の下方に形成されており、ｎ型ピラー領域１４は、隣り合うｐ型ピラー領域１３の間に形成されている。

　本実施の形態では、ｎ型ピラー領域１４が、高濃度領域である高濃度ｎ型ピラー領域１４ａと、低濃度領域である低濃度ｎ型ピラー領域１４ｂとから構成される（図示の便宜を図るため、各図の高濃度ｎ型ピラー領域１４ａには砂目パターンでハッチングしている）。高濃度ｎ型ピラー領域１４ａの不純物のピーク濃度は、低濃度ｎ型ピラー領域１４ｂの不純物のピーク濃度よりも高い。低濃度ｎ型ピラー領域１４ｂは、ｎ型ピラー領域１４の側部（すなわち、ｐ型ピラー領域１３に接する部分）の少なくとも一部に配設される。以下、ｎ型ピラー領域１４の側部を「高濃度ｎ型ピラー領域１４ａの側部」ということもある。

　ｎ型ピラー領域１４は２つのｐ型ピラー領域１３に挟まれるため、ｎ型ピラー領域１４には側部が２つある。低濃度ｎ型ピラー領域１４ｂは、ｎ型ピラー領域１４の２つの側部の少なくとも片方に形成される。すなわち、高濃度ｎ型ピラー領域１４ａは、高濃度ｎ型ピラー領域１４ａの片方の側部にだけ設けられてもよい。

　また、図１では、低濃度ｎ型ピラー領域１４ｂの上部の幅と底部の幅とが同じであるが、例えば図２のように、低濃度ｎ型ピラー領域１４ｂの底部の幅が上部の幅よりも広くなるように、低濃度ｎ型ピラー領域１４ｂの上面または側面が傾斜していてもよい。

　詳細は後述するが、図１および図２に示した高濃度ｎ型ピラー領域１４ａおよび低濃度ｎ型ピラー領域１４ｂの構造は、ゲートトレンチ６の両側の側面に対して傾斜イオン注入、すなわち半導体層２０の深さ方向に対して傾斜した方向からのイオン注入を行うことで形成される。

　ただし、高濃度ｎ型ピラー領域１４ａおよび低濃度ｎ型ピラー領域１４ｂからなるｎ型ピラー領域１４は、ゲートトレンチ６の片側の側面に対する傾斜イオン注入だけでも形成可能である。その場合、図３、図４または図５に示すように、ｎ型ピラー領域１４の底が傾斜して、ｎ型ピラー領域１４の深さは左右非対称になる。図３は、傾斜イオン注入において、注入面となるゲートトレンチ６の側面から、その隣のゲートトレンチ６との間の中間の位置に高濃度の不純物を注入して低濃度ｎ型ピラー領域１４ｂを形成した例である。図４は、傾斜イオン注入の注入面であるゲートトレンチ６の側面から深い位置（隣のゲートトレンチ６の下のトレンチ底部保護層１２およびｐ型ピラー領域１３の近傍）に高濃度の不純物を注入して低濃度ｎ型ピラー領域１４ｂを形成した例である。図５は、傾斜イオン注入の注入面であるゲートトレンチ６の側面から浅い位置（当該ゲートトレンチ６の下のトレンチ底部保護層１２およびｐ型ピラー領域１３の近傍）に高濃度の不純物を注入して低濃度ｎ型ピラー領域１４ｂを形成した例である。

　半導体層２０の上面からの深さ方向における、ｐ型ピラー領域１３とｎ型ピラー領域１４との位置関係について、隣接するｐ型ピラー領域１３間の電流狭窄を避けるためには、高濃度ｎ型ピラー領域１４ａもしくは低濃度ｎ型ピラー領域１４ｂの下端は、ｐ型ピラー領域１３の下端と同じ深さか、それよりもさらに深い位置にあるのが望ましい。

　また、ｐ型ピラー領域１３とｎ型ピラー領域１４は、ゲートトレンチ６の底の位置を基準にして、隣り合うゲートトレンチ６間の距離よりも深い位置まで、あるいは、隣り合うｐ型ピラー領域１３間の距離よりも深い位置まで、形成されることが望ましい。つまり、ゲートトレンチ６の底からｐ型ピラー領域１３の下端までの深さ、ならびに、ゲートトレンチ６の底からｎ型ピラー領域１４の下端までの深さは、隣り合うゲートトレンチ６間の距離、あるいは、隣り合うｐ型ピラー領域１３間の距離よりも長いことが望ましい。

　以下、図１に示した実施の形態１に係る半導体装置の製造方法について説明する。

　まず、４Ｈのポリタイプを有するｎ型の半導体基板１の表面に、比較的高抵抗なｎ型（ｎ^－型）の炭化珪素からなる半導体層２０をエピタキシャル成長させる。このとき、半導体層２０は、１×１０^１４［ｃｍ^－３］以上１×１０^１７［ｃｍ^－３］以下のｎ型の不純物濃度を有するように形成されればよい。

　次に、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により、半導体層２０にアライメントマークを形成する。このアライメントマークは、ゲートトレンチ６と同時に形成してもよい。

　その後、アライメントマークを基準にして、半導体層２０の表層部に、ｐ型のウェル領域３と比較的低抵抗なｎ型（ｎ^＋型）のソース領域４とをイオン注入によって形成する。イオン注入でソース領域４を選択的に形成するための注入マスクとしては、例えばレジストマスクなどを用いることができる。

　ソース領域４は、５×１０^１８［ｃｍ^－３］以上５×１０^２０［ｃｍ^－３］以下のｎ型の不純物濃度を有し、ウェル領域３は１×１０^１６［ｃｍ^－３］以上３×１０^１９［ｃｍ^－３］以下のｐ型の不純物濃度を有するように形成されればよい。なお、ソース領域４をウェル領域３の表層部に形成するために、ソース領域４のｎ型不純物濃度は、ウェル領域３のｐ型不純物濃度より高くなるように設定される。このとき、半導体層２０においてウェル領域３およびソース領域４が形成されていないｎ型の領域がドリフト層２として残る。

　ウェル領域３の不純物濃度は、深さ方向に一定であってもよいし、一定でなくてもよい。例えば、ウェル領域３の表面部分で濃度が低くなるような分布であってもよいし、深い部分にピークを有するような分布であってもよい。

　次に、ｐ型のウェルコンタクト領域５をイオン注入によって形成する。このとき、ウェルコンタクト領域５は、１×１０^１９［ｃｍ^－３］以上１×１０^２２［ｃｍ^－３］以下のｐ型の不純物濃度を有するように形成されればよい。

　次に、半導体層２０上に、ゲートトレンチ６の形成領域が開口されたパターンのエッチングマスク１８（図６参照）を形成し、当該エッチングマスク１８を用いたＲＩＥにより、半導体層２０に、ウェル領域３を貫通してドリフト層２に達するゲートトレンチ６を形成する。

　次に、図６のように、エッチングマスク１８を注入マスクとして用いるイオン注入により、ゲートトレンチ６の底面にｐ型のトレンチ底部保護層１２およびｐ型ピラー領域１３を形成する。このとき、トレンチ底部保護層１２は、１×１０^１７［ｃｍ^－３］以上１×１０^２０［ｃｍ^－３］以下のｐ型の不純物濃度を有するように形成されればよく、ｐ型ピラー領域１３は、１×１０^１６［ｃｍ^－３］以上１×１０^１８［ｃｍ^－３］以下のｐ型の不純物濃度を有するように形成されればよい。

　エッチングマスク１８を除去した後、傾斜イオン注入によって、ゲートトレンチ６の間のメサ状の半導体層２０の下に、高濃度ｎ型ピラー領域１４ａおよび低濃度ｎ型ピラー領域１４ｂからなるｎ型ピラー領域１４を形成する。具体的には、まず図７のように、傾斜イオン注入によって、ゲートトレンチ６の一方の側面にｎ型の不純物を注入することで、メサ状の半導体層２０の下に低濃度ｎ型ピラー領域１４ｂを形成する。さらに図８のように、傾斜イオン注入によって、ゲートトレンチ６のもう一方の側面にもｎ型の不純物を注入することで、メサ状の半導体層２０の下に低濃度ｎ型ピラー領域１４ｂを形成する。この２回の傾斜イオン注入によって不純物が重ねて注入された領域に、高濃度ｎ型ピラー領域１４ａが形成される。

　高濃度ｎ型ピラー領域１４ａおよび低濃度ｎ型ピラー領域１４ｂを形成するための傾斜イオン注入においては、各ゲートトレンチ６の側面から、その隣のゲートトレンチ６の下のトレンチ底部保護層１２およびｐ型ピラー領域１３の近傍にまでｎ型の不純物を注入することが重要である。

　また、当該傾斜イオン注入では、ゲートトレンチ６の下面はメサ状の半導体層２０の陰となるため、ゲートトレンチ６の下面にｎ型の不純物が注入されることが抑制される。ゲートトレンチ６の下のトレンチ底部保護層１２およびｐ型ピラー領域１３にドナーが注入されることが抑制され、安定したチャージバランスを実現できる。構造的な特徴としては、ｐ型ピラー領域１３に含まれるｎ型の不純物の濃度は、低濃度ｎ型ピラー領域１４ｂに含まれるｎ型の不純物の濃度よりも低いものとなる。

　高濃度ｎ型ピラー領域１４ａは１×１０^１５［ｃｍ^－３］以上５×１０^１８［ｃｍ^－３］以下のｎ型の不純物濃度を有するように形成されればよく、低濃度ｎ型ピラー領域１４ｂは５×１０^１４［ｃｍ^－３］以上１×１０^１８［ｃｍ^－３］以下のｎ型の不純物濃度を有するように形成されればよい。

　その後、１５００℃以上２２００℃以下の温度範囲で、０．５分以上６０分以下の時間、注入されたイオンを活性化するためのアニールを行う。

　さらに、熱酸化法または化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法などによって、半導体層２０の表面に絶縁膜を形成し、当該絶縁膜をウェットエッチングまたはドライエッチングでパターニングすることで、終端領域を保護するためのフィールド絶縁膜（不図示）を形成する。

　次に、熱酸化法またはＣＶＤ法などによって、ゲートトレンチ６の内部を含む半導体層２０の表面にゲート絶縁膜７を形成する。

　次に、ゲート絶縁膜７が形成された半導体層２０の全面に、ゲート電極８の材料である不純物がドープされたポリシリコンなどを、ＣＶＤ法などにより形成する。このときゲートトレンチ６の内部をポリシリコンで充満させる。ポリシリコンをＣＶＤ法で形成する場合、ゲートトレンチ６内では、ゲートトレンチ６の底面から上方向だけでなく横方向にもポリシリコンが成長するため、比較的容易にポリシリコンでゲートトレンチ６を充満させることができる。

　次に、半導体層２０の表面上のポリシリコンをエッチバックにより除去する。このとき、ゲートトレンチ６内に埋められたポリシリコンは除去されずに残り、ゲート電極８となる。なお、半導体層２０の表面上のポリシリコンを完全に除去する場合、少なからずオーバーエッチが必要となるため、ゲートトレンチ６内のゲート電極８の上面は、ゲートトレンチ６の上端部よりも深い位置になる。

　次に、終端領域およびゲート電極８を覆うように層間絶縁膜９を形成し、ドライエッチングなどによりソース領域４およびウェルコンタクト領域５を層間絶縁膜９から露出させる。そして、ウェルコンタクト領域５およびｎ型のソース領域４の上部に、シリサイド層１５を形成する。さらに、層間絶縁膜９に、ゲート電極８に達するゲートコンタクトホール（不図示）をドライエッチングまたはウェットエッチングなどにより形成する。

　その後、半導体層２０の上にソース電極１０を形成する。また、ゲートコンタクトホールを通してゲート絶縁膜７に接続するゲートパッドあるいはゲートパッドへの接続用の配線を形成する。

　最後に、半導体基板１の下面にドレイン電極１１を形成することで、図１に示した構造の半導体装置が完成する。

　以下、実施の形態１に係る半導体装置が奏する効果について説明する。

　まず、トレンチ底部保護層１２の効果について述べる。ゲートトレンチ６の下方にトレンチ底部保護層１２を設けることにより、ＭＯＳＦＥＴがオフ状態の時にゲート絶縁膜７に印加される電界を大幅に緩和させることができる。

　次に、ｐ型ピラー領域１３およびｎ型ピラー領域１４（高濃度ｎ型ピラー領域１４ａ、低濃度ｎ型ピラー領域１４ｂ）の効果について述べる。ドリフト層２の深くまでｐ型ピラー領域１３およびｎ型ピラー領域１４を設け、ｐ型ピラー領域１３とｎ型ピラー領域１４とのチャージバランスをとりながらそれらの不純物濃度をドリフト層２よりも大きくすることにより、スーパージャンクション効果が得られる。すなわち、半導体装置のオフ時においては、ｐ型ピラー領域１３とｎ型ピラー領域１４との間で横方向に空乏層が伸長し、ｐ型ピラー領域１３およびｎ型ピラー領域１４の領域にドリフト層２よりも大きい電界を分担させることができるため、半導体装置の高耐圧化に寄与できる。また、半導体装置のオン時においては、ドリフト層２よりも低抵抗なｎ型ピラー領域１４が電流経路になるため、半導体装置の低オン抵抗化に寄与できる。

　ここで、ｎ型ピラー領域１４が、高濃度ｎ型ピラー領域１４ａと低濃度ｎ型ピラー領域１４ｂとで構成されることによる効果について述べる。上述のスーパージャンクション効果において、高濃度ｎ型ピラー領域１４ａはオン時において、より低抵抗な電流経路として機能し、低濃度ｎ型ピラー領域１４ｂはオフ時において、より空乏層を伸張しやすくして高耐圧な領域として機能する。

　また、高濃度ｎ型ピラー領域１４ａおよび低濃度ｎ型ピラー領域１４ｂの形成方法がもたらす効果について述べる。高濃度ｎ型ピラー領域１４ａおよび低濃度ｎ型ピラー領域１４ｂを傾斜イオン注入で形成すると、ゲートトレンチ６の下面はメサ状の半導体層２０の陰となるため、ゲートトレンチ６の下面にｎ型の不純物が注入されることが抑制される。よって、ゲートトレンチ６の下のトレンチ底部保護層１２およびｐ型ピラー領域１３にドナーが注入されることが抑制され、安定したチャージバランスを実現できる。

　より高いスーパージャンクション効果を得るためには、ｐ型ピラー領域１３とｎ型ピラー領域１４が、ゲートトレンチ６の底の位置を基準にして、隣り合うゲートトレンチ６間の距離よりも深い位置まで、あるいは、隣り合うｐ型ピラー領域１３間の距離よりも深い位置まで形成されることが望ましい。

　半導体装置の活性領域内に形成されるセル構造は、任意の構造でよく、例えば、平面視で一続きのストライプ形状でもよいし、ゲートトレンチ６に架橋を形成する形で部分的に格子状やＴ字状になっていてもよい。他にも、部分的に多角形または波型などであってもよい。

　また、ゲートトレンチ６の側面の結晶方位はどのような結晶面であってもよい。すなわち、（１１－２０）面や（－１１２０）面、（１－１００）面や（－１１００）面などいずれでもよく、限定されることはない。

　また、実施の形態１では、半導体基板１の表面が、［１１－２０］軸方向へ傾斜するオフ角θを有する（０００１）面であるものとしたが、［１１－２０］軸方向へ傾斜するオフ角θを有する（０００－１）面としても、同様の構造を備えるトレンチゲート型ＭＯＳＦＥＴを作製することができ、実施の形態１の効果が得られる。その他、（１－１００）面や（０３－３８）面でもよいことは言うまでもない。

　また、半導体装置はＭＯＳＦＥＴに限られない。例えば、図１の構造に対し、半導体基板１の導電型をｐ型にする、あるいは、半導体基板１を除去してドリフト層２の下面にｐ型の不純物領域を形成すれば、ＩＧＢＴの構成となる。この場合、ソース領域４がＩＧＢＴのエミッタ領域に相当し、ドレイン電極１１がＩＧＢＴのコレクタ電極に相当する。半導体装置がＩＧＢＴであっても、ＭＯＳＦＥＴの場合と同様の効果が得られる。

　実施の形態１では、半導体装置を構成する半導体材料として炭化珪素（ＳｉＣ）が用いられた例を示したが、その他の半導体材料が用いられてもよい。半導体材料としては、例えば、シリコン（Ｓｉ）や、ワイドバンドギャップ材料が挙げられる。ワイドバンドギャップ材料としては、ＳｉＣの他、Ｇａ_２Ｏ_３、ＧａＮ（Gallium Nitride）やダイヤモンドなどがある。

　ワイドバンドギャップ材料を用いた半導体装置は、特に、高温、高耐圧での用途が期待されている。高温下では絶縁膜の信頼性が低下しやすいため、実施の形態１を適用する効果は大きい。また、半導体装置が高耐圧化されると、絶縁膜に印加される電圧も大きくなるため、実施の形態１を適用する効果は大きくなる。

　また、炭化珪素半導体装置では、ゲート絶縁膜７とドリフト層２との間のＭＯＳ界面に発生する電子トラップがＳｉに比べて多いことが知られており、ＭＯＳ界面およびゲート絶縁膜７の信頼性がシリコン（Ｓｉ）半導体装置に比べて低い。そのため、ゲート絶縁膜７に印加される電界を低減できる実施の形態１を適用する効果は大きい。

　なお、実施の形態１においては、ｎ型の不純物としては窒素、リンなどが想定され、ｐ型の不純物としてはアルミニウム、ボロンなどが想定される。

　＜実施の形態２＞
　図９は、実施の形態２に係る半導体装置としてのトレンチゲート型ＭＯＳＦＥＴの構造を模式的に示す平面図である。また、図１０は、図９のＡ１－Ａ２線に沿った断面図であり、図１１は、図９のＢ１－Ｂ２線に沿った断面図であり、図１２は、図９のＣ１－Ｃ２線に沿った断面図である。

　実施の形態２では、図１０のように、ゲートトレンチ６の側壁の一部にｐ型の側壁ウェル領域１７が形成されている。側壁ウェル領域１７は、トレンチ底部保護層１２またはｐ型ピラー領域１３と、ウェル領域３あるいはウェルコンタクト領域５とを電気的に接続する役割を担う。

　なお、図９においては、側壁ウェル領域１７の配置をより分かりやすく示すために一部の構成の図示を省略している。図１０～図１２では、活性領域においてゲートトレンチ６を断面に含む位置のユニットセルの周期構造の断面が示されている。

　図１１のように、図９のＢ１－Ｂ２線に沿った断面では、側壁ウェル領域１７は形成されていないが、ウェルコンタクト領域５は形成されている。図１２のように、図９のＣ１－Ｃ２線に沿った断面では、側壁ウェル領域１７もウェルコンタクト領域５も形成されておらず、ウェル領域３が半導体層２０の表面に達している。このように、実施の形態２に係る半導体装置は、側壁ウェル領域１７はないがウェルコンタクト領域５がある断面の部分や、側壁ウェル領域１７もウェルコンタクト領域５もない断面の部分を有していてもよい。

　また、半導体装置の活性領域の１つの断面に、図１０～図１２に示した断面構造のセルの２つ以上が混在していてもよい。すなわち、図１０～図１２に示した断面構造はそれぞれ局所的なものであってもよい。また、図１０～図１２に示した断面構造のそれぞれが配置される割合に制約はなく、自由に設計することができる。

　ｐ型の側壁ウェル領域１７の製造方法について説明する。側壁ウェル領域１７は、ゲートトレンチ６を形成した後に、傾斜イオン注入などによってｐ型の不純物をゲートトレンチ６の側壁に注入することで形成できる。側壁ウェル領域１７は、トレンチ底部保護層１２と同時に形成してもよいし、別々に形成してもよい。側壁ウェル領域１７は１×１０^１７［ｃｍ^－３］以上１×１０^２２［ｃｍ^－３］以下のｐ型の不純物濃度を有するように形成されればよい。

　側壁ウェル領域１７が奏する効果について説明する。側壁ウェル領域１７は、トレンチ底部保護層１２およびｐ型ピラー領域１３を、ウェル領域３またはウェルコンタクト領域５に電気的に接続させる。その結果、ＭＯＳＦＥＴのスイッチング動作時に、トレンチ底部保護層１２およびｐ型ピラー領域１３とｎ型ピラー領域１４およびドリフト層２との間に形成されるｐｎ接合を充放電するための電流経路が確保され、スイッチング損失を低減することができる。側壁ウェル領域１７は、ゲートトレンチ６の側壁の一部にのみ形成されるため、チャネル密度の大幅な低下は招かず、結果、オン抵抗を低減することができる。

　ゲートトレンチ６をオフ角方向に平行なストライプ状にし、側壁ウェル領域１７が形成されない側壁を持つゲートトレンチ６を形成してもよい。その場合、均一なチャネル特性の反転チャネルが形成されるため、特定のチャネル面への電流集中や閾値電圧の不安定性を招くことはなく、動作安定性の高いデバイスが実現できる。

　実施の形態２では、図９および図１０のように、ゲートトレンチ６の片側の側壁にだけ側壁ウェル領域１７を設けた例を示したが、ゲートトレンチ６の両側の側壁に側壁ウェル領域１７を設けてもよく、側壁ウェル領域１７の形成位置に制約はない。ただし、側壁ウェル領域１７の間隔が狭すぎるとチャネル密度の低下を招くおそれがあるため、隣り合う側壁ウェル領域１７同士の間隔は、隣り合うゲートトレンチ６同士の間隔と同じかそれ以上であることが好ましい。

　＜実施の形態３＞
　図１３は、実施の形態３に係る半導体装置としてのトレンチゲート型ＭＯＳＦＥＴの構造を模式的に示す平面図である。実施の形態３に係る半導体装置においては、トレンチ底部保護層１２が省略されており、ｐ型ピラー領域１３がゲートトレンチ６の底に接するように形成されている。よって、実施の形態３では、ｐ型ピラー領域１３が、ゲートトレンチ６の底面および側面に印加される電界を緩和するトレンチ底部保護層１２の役割を担うことになる。

　実施の形態３によれば、トレンチ底部保護層１２の形成を省略できるため、製造工程が簡略化され、半導体装置の製造コストを抑えることができる。また、トレンチ底部保護層１２の代わりに、ｐ型ピラー領域１３がゲートトレンチ６の底面および側面に印加される電界を緩和することができるため、実施の形態１と同様の効果が得られる。

　＜実施の形態４＞
　図１４は、実施の形態４の半導体装置としてのトレンチゲート型ＭＯＳＦＥＴの構造を模式的に示す平面図である。また、図１５は、図１４のＡ１－Ａ２線に沿った断面図であり、図１６は、図１４のＢ１－Ｂ２線に沿った断面図であり、図１７は、図１４のＣ１－Ｃ２線に沿った断面図である。

　実施の形態４では、図１４のように、ウェルコンタクト領域５がゲートトレンチ６と直交するライン状に形成されている。つまり、ウェルコンタクト領域５は、隣り合うゲートトレンチ６の両方に接するように、その間のメサ状の半導体層２０を横切るように延在している。

　また、実施の形態４では、実施の形態２の技術を適用し、ゲートトレンチ６の一部の側壁に側壁ウェル領域１７を設けている。側壁ウェル領域１７は、トレンチ底部保護層１２またはｐ型ピラー領域１３と、ウェル領域３あるいはウェルコンタクト領域５とを電気的に接続する役割を担う。

　図１５のように、図１４のＡ１－Ａ２線に沿った断面では、側壁ウェル領域１７がウェルコンタクト領域５に接するように形成されている。図１６のように、図１４のＢ１－Ｂ２線に沿った断面では、側壁ウェル領域１７は形成されていないが、ウェルコンタクト領域５は形成されている。図１７のように、図９のＣ１－Ｃ２線に沿った断面では、側壁ウェル領域１７もウェルコンタクト領域５も形成されておらず、ウェル領域３が半導体層２０の表面に達している。

　例えば、実施の形態２で示した図９の平面図のように、ウェルコンタクト領域５が島状である場合、写真製版工程での位置合わせにずれが生じると、ゲートトレンチ６に対するウェルコンタクト領域５の位置がずれ、チャネル特性にばらつきが生じるおそれがある。

　それに対し、実施の形態４では、ウェルコンタクト領域５がゲートトレンチ６と直交するライン状であるため、写真製版工程での位置合わせにずれが生じても、ゲートトレンチ６に対するウェルコンタクト領域５の位置に影響しないので、チャネル特性にばらつきが生じることが防止される。

　また、側壁ウェル領域１７が、トレンチ底部保護層１２およびｐ型ピラー領域１３をウェルコンタクト領域５に電気的に接続させるため、ＭＯＳＦＥＴのスイッチング動作時に、トレンチ底部保護層１２およびｐ型ピラー領域１３とｎ型ピラー領域１４およびドリフト層２との間に形成されるｐｎ接合を充放電するための電流経路が確保され、スイッチング損失を低減することができる。

　＜実施の形態５＞
　図１８は、実施の形態５に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。図１８に示す電力変換システムは、電源１００、電力変換装置２００および負荷３００で構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路およびＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。

　電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１８に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。

　負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、若しくは、空調機器向けの電動機として用いられる。

　以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路２０１は、２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードで構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１～４およびそれらの変形例のいずれかに係る半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。

　駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧未満の電圧信号（オフ信号）となる。

　制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。

　本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１～４に係る半導体装置を適用するため、低損失な電力変換装置を実現することができる。

　本実施の形態では、２レベルの三相インバータに実施の形態１～４に係る半導体装置を適用する例を説明したが、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが、３レベルまたはマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに適用することも可能である。

　また、実施の形態１～４に係る半導体装置を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、または誘導加熱調理器、非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。

　なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

　上記した説明は、すべての態様において、例示であって、例示されていない無数の変形例が想定され得るものと解される。

　１　半導体基板、２　ドリフト層、３　ウェル領域、４　ソース領域、５　ウェルコンタクト領域、６　ゲートトレンチ、７　ゲート絶縁膜、８　ゲート電極、９　層間絶縁膜、１０　ソース電極、１１　ドレイン電極、１２　トレンチ底部保護層、１３　ｐ型ピラー領域、１４　ｎ型ピラー領域、１４ａ　高濃度ｎ型ピラー領域、１４ｂ　低濃度ｎ型ピラー領域、１５　シリサイド層、１６　バリアメタル、１７　側壁ウェル領域、１８　エッチングマスク、２０　半導体層、１００　電源、２００　電力変換装置、２０１　主変換回路、２０２　駆動回路、２０３　制御回路、３００　負荷。

Claims (15)

1. 　半導体層と、
   　前記半導体層に形成された第１導電型のドリフト層と、
   　前記半導体層の表層部に形成された第２導電型のウェル領域と、
   　前記ウェル領域の表層部に形成された第１導電型のソース領域と、
   　前記ウェル領域および前記ソース領域に電気的に接続されたソース電極と、
   　前記ソース領域および前記ウェル領域を貫通し、ゲート絶縁膜を介してゲート電極が埋め込まれた複数のゲートトレンチと、
   　複数の前記ゲートトレンチの下方に形成された第２導電型の第１ピラー領域と、
   　隣り合う前記第１ピラー領域の間に形成され、前記ドリフト層よりも不純物のピーク濃度が高い第１導電型の第２ピラー領域と、
   を備え、
   　前記第２ピラー領域は、高濃度領域と、前記第２ピラー領域の少なくとも片方の側部に設けられ前記高濃度領域よりも不純物のピーク濃度が低い低濃度領域とから構成される、
   半導体装置。
2. 　前記ゲートトレンチの底部に形成され、前記第１ピラー領域よりも不純物のピーク濃度が高い第２導電型のトレンチ底部保護層をさらに備え、
   　前記第１ピラー領域は、前記トレンチ底部保護層の下方に形成されている、
   請求項１に記載の半導体装置。
3. 　前記低濃度領域は、前記第２ピラー領域の両側の側部に設けられている、
   請求項１または請求項２に記載の半導体装置。
4. 　前記第１ピラー領域に含まれる第１導電型の不純物の濃度は、前記低濃度領域に含まれる第１導電型の不純物の濃度よりも低い、
   請求項１から請求項３のいずれか一項に記載の半導体装置。
5. 　前記低濃度領域の下端は、前記第１ピラー領域の下端よりも前記半導体層の表面から深い位置にある、
   請求項１から請求項４のいずれか一項に記載の半導体装置。
6. 　前記ゲートトレンチの底から前記第１ピラー領域の下端までの深さは、隣り合う前記ゲートトレンチ間の距離よりも長い、
   請求項１から請求項５のいずれか一項に記載の半導体装置。
7. 　前記ゲートトレンチの底から前記第１ピラー領域の下端までの深さは、隣り合う前記第１ピラー領域間の距離よりも長い、
   請求項１から請求項５のいずれか一項に記載の半導体装置。
8. 　前記ウェル領域の表層部に前記ソース領域と接するように形成され、前記ウェル領域よりも不純物のピーク濃度が高い第２導電型のウェルコンタクト領域をさらに備える、
   請求項１から請求項７のいずれか一項に記載の半導体装置。
9. 　前記ウェルコンタクト領域は、前記ゲートトレンチと直交するライン状に形成されている、
   請求項８に記載の半導体装置。
10. 　前記ゲートトレンチの側壁の一部に形成され、前記トレンチ底部保護層および前記第１ピラー領域と前記ソース電極とを電気的に接続するための第２導電型の側壁ウェル領域をさらに備える、
    請求項２に記載の半導体装置。
11. 　隣り合う前記側壁ウェル領域の間隔は、隣り合う前記ゲートトレンチの間隔以上である、
    請求項１０に記載の半導体装置。
12. 　前記ウェル領域の表層部に前記ソース領域と接するように形成され、前記ウェル領域よりも不純物のピーク濃度が高い第２導電型のウェルコンタクト領域をさらに備え、
    　前記側壁ウェル領域は、前記ウェルコンタクト領域と接している、
    請求項１０または請求項１１に記載の半導体装置。
13. 　前記ウェルコンタクト領域は、前記ゲートトレンチと直交するライン状に形成されている、
    請求項１２に記載の半導体装置。
14. 　請求項１から請求項１３のいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    　前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
    　前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
    を備えた電力変換装置。
15. 　第１導電型のドリフト層を含む半導体層を形成する工程と、
    　前記半導体層の表層部に第２導電型のウェル領域を形成する工程と、
    　前記ウェル領域の表層部に第１導電型のソース領域を形成する工程と、
    　前記ソース領域および前記ウェル領域を貫通する複数のゲートトレンチを形成する工程と、
    　複数の前記ゲートトレンチの下方に第２導電型の第１ピラー領域を形成する工程と、
    　隣り合う前記第１ピラー領域の間に、前記ドリフト層よりも不純物のピーク濃度が高い第１導電型の第２ピラー領域を形成する工程と、
    　複数の前記ゲートトレンチ内にゲート絶縁膜を介してゲート電極を形成する工程と、
    　前記ウェル領域および前記ソース領域に電気的に接続されたソース電極を形成する工程と、
    を備え、
    　前記第２ピラー領域は、高濃度領域と、前記第２ピラー領域の少なくとも片方の側部に設けられ前記高濃度領域よりも不純物のピーク濃度が低い低濃度領域とから構成され、
    　前記高濃度領域および前記低濃度領域の形成は、前記半導体層の深さ方向に対して傾斜した確度からのイオン注入により、複数の前記ゲートトレンチの側面に第１導電型の不純物を注入することによって行われる、
    半導体装置の製造方法。

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