WO2023166657A1 - 半導体装置および電力変換装置 - Google Patents

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WO2023166657A1
WO2023166657A1 PCT/JP2022/009114 JP2022009114W WO2023166657A1 WO 2023166657 A1 WO2023166657 A1 WO 2023166657A1 JP 2022009114 W JP2022009114 W JP 2022009114W WO 2023166657 A1 WO2023166657 A1 WO 2023166657A1
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gate
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貴亮 富永
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三菱電機株式会社
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the technology disclosed in the specification of the present application relates to a semiconductor device.
  • switching devices such as silicon IGBTs (Insulated Gate Bipolar Transistors) and MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) are used as a means of switching on and off power supply to drive loads such as electric motors. It is used.
  • vertical MOSFETs vertical MOSFETs
  • IGBTs vertical IGBTs
  • vertical MOSFETs include planar type and trench type (trench gate type) depending on the gate structure.
  • a high electric field is applied to the gate insulating film at the bottom of the gate trench when turned off. , the gate insulating film may be destroyed at the bottom of the gate trench.
  • a second conductivity type (p-type) electric field relaxation region is provided so as to be in contact with the bottom surface of the gate trench. is in the off state, the electric field applied to the bottom surface of the gate trench can be relaxed.
  • the well region and the electric field relaxation region are electrically connected by the p-type sidewall well connection layer that connects the p-type well region formed on the side surface of the gate trench and the electric field relaxation region, the electric field relaxation region A path for charge/discharge current (displacement current) of the pn junction formed by the semiconductor layer of the drift layer is secured, and switching loss can be reduced.
  • Patent Document 2 discloses a technique of improving the avalanche resistance by providing a p-type base diode region separately from the well region in a trench gate MOSFET, thereby concentrating the avalanche current in the base diode region. disclosed.
  • the drain voltage of the MOSFET that is, the voltage of the drain electrode rises sharply and changes from approximately 0V to several hundreds of volts. Then, the displacement current generated on the drain electrode side flows to the drain electrode, and the displacement current generated on the source electrode side flows to the source electrode via the well region or to the gate electrode via the gate insulating film capacitance. Also, when the MOSFET is switched from the off state to the on state, a displacement current flows through the well region in the direction opposite to that when the MOSFET is switched from the on state to the off state.
  • the increase in electromagnetic noise during switching operation may cause malfunction or failure of external equipment, so it is required to suppress it.
  • Patent Document 2 since the configuration disclosed in Patent Document 2 does not have an electric field relaxation region, when it is applied to a silicon carbide trench gate type MOSFET, a high electric field is applied to the gate insulating film at the bottom of the gate trench when turned off, and the gate trench The gate insulating film may break down at the bottom.
  • the technology disclosed in the specification of the present application has been made in view of the problems described above, and is a technology for suppressing potential fluctuations during switching operation and preventing an increase in switching loss.
  • a semiconductor device includes a first semiconductor layer of a first conductivity type; and a first gate trench of a second conductivity type provided in an upper layer portion of the first semiconductor layer and extending in the first direction.
  • a well region a well region; a first impurity region of a first conductivity type provided in an upper layer portion of the first well region; at least one first well contact region of the second conductivity type in contact with an impurity region; electrically connected to the first impurity region and at least one of the first well contact regions; at least one first contact electrically connected to a first main electrode provided above one semiconductor layer;
  • a second conductivity type second impurity region having no first conductivity type impurity region therein is provided separated by the gate trench in a second direction along the second conductivity type, extends in the first direction, and has a first conductivity type impurity region therein.
  • At least one second contact connected and electrically connected to a first main electrode provided above the first semiconductor layer and provided to contact the bottom of the gate trench.
  • a plurality of electric field relaxation regions of a second conductivity type and a plurality of electric field relaxation regions provided in contact with mutually opposing side walls of the adjacent gate trenches, respectively, and electrically connecting the electric field relaxation regions and the second well region; and a second main electrode provided below the first semiconductor layer, the connection layer being provided on the sidewall contacting the second well region.
  • a gate insulating film is formed on the side surface of the first impurity region, the side surface of the first well region, the side surface of the second well region, the electric field relaxation region and the connection layer inside the gate trench.
  • a gate electrode is provided therethrough.
  • potential fluctuations in the first well region can be suppressed during switching operation. Therefore, it is possible to suppress an increase in switching loss while suppressing voltage oscillation between the gate and the source.
  • FIG. 1 is a plan view schematically showing a top structure of an entire semiconductor device according to an embodiment
  • FIG. 2 is an enlarged plan view of area "X" indicated in FIG. 1
  • FIG. 3 is a cross-sectional view taken along line AA of FIG. 2
  • FIG. 3 is a cross-sectional view taken along line BB of FIG. 2
  • FIG. 3 is a cross-sectional view taken along line CC of FIG. 2
  • FIG. 4 is a schematic diagram for explaining the effect produced by the trench gate type MOSFET of the present embodiment
  • 3 is an equivalent circuit diagram of a transistor region
  • FIG. 3 is an equivalent circuit diagram including a transistor region and a dummy region
  • FIG. FIG. 9 is an equivalent circuit diagram when switching the trench gate type MOSFET at low speed in FIG.
  • FIG. 9 is an equivalent circuit diagram when switching the trench gate type MOSFET at high speed in FIG.
  • FIG. 3 is a modified example of a cross-sectional view taken along line CC of FIG. 2
  • FIG. 11 is a plan view showing a modification of the configuration of the characterizing portion of a trench gate type MOSFET formed on a silicon carbide semiconductor substrate
  • 13 is a cross-sectional view taken along line AA of FIG. 12
  • FIG. FIG. 13 is a cross-sectional view taken along line BB of FIG. 12
  • FIG. 13 is a cross-sectional view along line CC of FIG. 12
  • 1 is a plan view schematically showing the configuration of a trench gate type MOSFET of this embodiment
  • FIG. 1 is a plan view schematically showing the configuration of a trench gate type MOSFET of this embodiment
  • FIG. 1 is a plan view schematically showing the configuration of a trench gate type MOSFET of this embodiment
  • FIG. 1 is a cross-sectional view schematically showing the configuration of a trench gate type MOSFET of this embodiment
  • FIG. 10 is a cross-sectional view schematically showing a modification of the configuration of the trench gate type MOSFET of the present embodiment
  • FIG. 10 is a cross-sectional view schematically showing a modification of the configuration of the trench gate type MOSFET of the present embodiment
  • 1 is a plan view schematically showing the configuration of a trench gate type MOSFET of this embodiment
  • FIG. 10 is a plan view showing a modification of the configuration of the characterizing portion of a trench gate type MOSFET formed on a silicon carbide semiconductor substrate (SiC substrate); BRIEF DESCRIPTION OF THE DRAWINGS It is a block diagram which shows the structure of the power conversion system to which the power converter regarding embodiment is applied.
  • FIG. 10 is a plan view showing a modification of the configuration of the characterizing portion of a trench gate type MOSFET formed on a silicon carbide semiconductor substrate (SiC substrate);
  • MOS Metal-Oxide-Semiconductor
  • MOS transistor a field effect transistor having a MOS structure
  • polycrystalline silicon has been adopted as the material of the gate electrode instead of metal, mainly from the viewpoint of forming the source-drain in a self-aligned manner.
  • a material with a high dielectric constant is employed as the material of the gate insulating film, but the material is not necessarily limited to oxide.
  • MOS is not necessarily limited only to the stacked structure of metal/oxide/semiconductor, and this specification does not presuppose such a limitation.
  • MOS here is not only an abbreviation derived from its etymology, but also broadly includes the layered structure of conductor/insulator/semiconductor.
  • n-type is generally defined as “first conductivity type” and p-type as “second conductivity type” with respect to the conductivity type of impurities, but the definition may be reversed.
  • FIG. 1 is a plan view schematically showing the top structure of the entire semiconductor device according to the present embodiment.
  • the semiconductor device according to the present embodiment has a rectangular outer shape, and at the center thereof is a minimum unit structure of a MOSFET (MOSFET cell) called a "unit cell”.
  • MOSFET cell MOSFET cell
  • a plurality of active regions 30 are provided, and the outer sides of the active regions 30 are surrounded by termination regions 34 .
  • a plurality of gate trenches 20 are provided in parallel at intervals in the active region 30 .
  • the plurality of gate trenches 20 are connected to gate wiring provided in the active region 30, and the gate wiring is connected to a gate pad, but illustration and description of these are omitted.
  • FIG. 2 is an enlarged plan view of area "X" shown in FIG.
  • the characteristic configuration shown in the region "X" will be described as this embodiment and its modification, and FIG. 1 is common to each embodiment and its modification.
  • FIG. 2 is a plan view showing an example of the configuration of the characteristic portion of the semiconductor device of the present embodiment, more specifically, a trench gate type MOSFET formed on a silicon carbide semiconductor substrate (SiC substrate).
  • the trench gate type MOSFET according to the present embodiment includes two adjacent gate trenches 20 and respective impurity regions (connection layer 12 and second well region) provided therebetween. including the region 14) constitute one unit cell 31.
  • FIG. 1 is shown in FIG. 2, the trench gate type MOSFET according to the present embodiment includes two adjacent gate trenches 20 and respective impurity regions (connection layer 12 and second well region) provided therebetween. including the region 14) constitute one unit cell 31.
  • FIG. 1 the trench gate type MOSFET according to the present embodiment includes two adjacent gate trenches 20 and respective impurity regions (connection layer 12 and second well region) provided therebetween. including the region 14) constitute one unit cell 31.
  • the gate trenches 20 are provided in stripes so as to extend in a direction parallel to the off direction of the silicon carbide semiconductor substrate, and divide the active regions 30 into MOSFET cell units.
  • the inner wall of gate trench 20 is covered with gate insulating film 7 , and gate electrode 9 is embedded in the region surrounded by gate insulating film 7 .
  • the active region 30 between the gate trenches 20 is provided with a first contact 6 and a second contact 16 penetrating through an interlayer insulating film (here, not shown).
  • One or more first well contact regions 8 are provided on the bottom surface of the first contact 6
  • a second well contact region 18 is provided on the bottom surface of the second contact 16 .
  • FIG. 3 is a cross-sectional view along line AA in FIG.
  • FIG. 4 is a cross-sectional view taken along line BB of FIG.
  • FIG. 5 is a cross-sectional view taken along line CC of FIG. 3, 4 and 5 show the periodic structure of the unit cell 31 at a position including the gate trench 20 in cross section in the active region 30.
  • FIG. 2 the configuration above the connection layer 12 in the drift layer 3 is omitted for the sake of convenience so that the arrangement of the connection layer 12 in the drift layer 3 can be understood.
  • the trench gate MOSFET of the present embodiment includes n-type drift layer 3 provided on one main surface (first main surface) of silicon carbide semiconductor substrate 1 and , a gate trench 20 provided in the drift layer 3 extending in the first direction (the depth direction of the paper surface in FIG. 3), and a p-type trench 20 provided in the upper layer portion of the drift layer 3 and extending in the first direction.
  • First contact 6 electrically connected to electrode 10 is separated by gate trench 20 in a second direction (a direction along the first main surface of silicon carbide semiconductor substrate 1) orthogonal to the first direction.
  • a p-type second well region 14 extending in the first direction and having no n-type impurity region therein; , a p-type second well contact region 18, and a second contact electrically connected to the second well contact region 18 and electrically connected to the source electrode 10 provided above the drift layer 3.
  • p-type electric field relaxation region 13 provided in contact with the bottom of gate trench 20, and a second direction (silicon carbide semiconductor provided in the drift layer 3 so as to be in contact with the sidewall of at least one of the gate trenches 20 in the direction along the first main surface of the substrate 1, and the electric field relaxation regions 13 and the second well regions 14 It has a p-type connection layer 12 for electrical connection and a drain electrode 11 provided below the drift layer 3 .
  • a gate electrode 9 is provided via the film 7 .
  • An interlayer insulating film 19 is provided so as to cover the gate trenches 20 and their surroundings. contacts 16 (contact openings) are respectively formed. The bottom surfaces of the first contact 6 and the second contact 16 are covered with a silicide film 17 , and the source electrode 10 is connected to the first contact 6 and the second contact 16 .
  • silicon carbide semiconductor substrate 1 has a polytype of 4H, and the main surface of silicon carbide semiconductor substrate 1 and the main surface of drift layer 3 have an off angle ⁇ inclined in the [11-20] axial direction ( 0001) plane.
  • the off angle ⁇ may be, for example, 10° or less.
  • the first well region 4 in the upper layer portion of the drift layer 3 is provided in an active region 30 in which MOSFET cells are arranged, and selectively (partially) in the first well region 4, the first A source region 5 and a first well contact region 8 are provided.
  • the first well contact region 8 is surrounded by the first source region 5 in plan view, as shown in FIG.
  • the second well region 14 in the upper layer portion of the drift layer 3 is provided within the active region 30 in which the MOSFET cells are arranged.
  • a well contact region 18 is provided.
  • the second well contact region 18 is surrounded by the second well region 14 in plan view as shown in FIG.
  • a gate electrode 9 is embedded in the gate trench 20 with the gate insulating film 7 interposed therebetween, and the top surface of the gate electrode 9 is located deeper than the outermost surface of the first source region 5 . That is, the upper surface of gate electrode 9 is located at a position recessed from the opening end of gate trench 20 . This is the same for the cross section taken along line BB, an example of which is shown in FIG.
  • the electric field relaxation region 13 provided under the bottom surface of the gate trench 20 is provided for relaxing the electric field applied to the bottom surface and side surfaces of the gate trench 20 when the MOSFET is turned off, and is preferably in contact with the gate trench 20. .
  • connection layer 12 provided so as to be in contact with the side surface of the electric field relaxation region 13 and part of the side wall of the gate trench 20 is also in contact with the second well region 14 so as to separate the electric field relaxation region 13 and the second well region 14 . It plays a role of electrically connecting with the well region 14 .
  • a region including the second well region 14 is a dummy region 33 and a region other than the dummy region 33 that functions as a transistor is a transistor region 32 .
  • connection layer 12 only contacts part of the sidewalls of the gate trenches 20, in FIG. It is provided continuously or discontinuously only on the side wall on the side in contact with 14 .
  • An inversion channel is formed on the side wall of the gate trench 20 on the side contacting the first well region 4 under gate bias, and functions as a channel region of the MOSFET. At this time, the channel characteristics of each side wall of the gate trench 20 are substantially the same and are configured so as not to be non-uniform.
  • the drift layer 3 has an off-angle in the ⁇ 11-20> direction, it is not affected by the anisotropy of the electrical characteristics caused by the difference in the crystal plane between the side walls of the gate trench 20. Identical and uniform channel characteristics can be achieved.
  • the gate trench 20 penetrates the first source region 5 , the n-type first source region 5 is formed in the portion corresponding to the corner of the opening end of the gate trench 20 .
  • the upper surface of the gate electrode 9 recedes from the opening end of the gate trench 20 at the corners of the opening end of the gate trench 20 , so that the first source region 5 and the gate electrode 9 do not face each other with the gate insulating film 7 interposed therebetween.
  • the active region 30 as a whole does not have to have the planar configuration and cross-sectional configuration illustrated in FIGS. It may be Moreover, there is no limit to the ratio of the cross-sectional configurations shown in FIGS. 3 to 5, and configurations such as a configuration in which one side is large and the other side is small can be freely set.
  • FIG. 23 is a modification of the cross-sectional view taken along line AA in FIG. As shown in FIG. 23, the first well contact region 8A and the second well contact region 18A are formed on the entire bottom surfaces of the first contact 6 and the second contact 16, respectively. I don't mind.
  • FIG. 11 is a modified example of a cross-sectional view taken along line CC of FIG. As an example is shown in FIG. 11, a region in which the second contact 16 is not formed may be provided in the direction in which the gate trench 20 extends.
  • the impurity concentration (cm ⁇ 3 ) indicates the peak value of the impurity concentration in the respective impurity layers and impurity regions.
  • Nitrogen (N) or phosphorus (P) may be used as the n-type impurity, and aluminum (Al) or boron (B) may be used as the p-type impurity.
  • n-type silicon carbide semiconductor substrate 1 in a wafer state having a polytype of 4H First, on one main surface of n-type silicon carbide semiconductor substrate 1 in a wafer state having a polytype of 4H, relatively high-resistance carbonization having a relatively low n-type impurity concentration (n ⁇ ) is formed.
  • a drift layer 3 of silicon is formed by epitaxial growth. At this time, the drift layer 3 is formed so that the impurity concentration thereof is 1 ⁇ 10 14 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • RIE reactive ion etching
  • photolithography is performed with reference to the alignment marks formed on the dicing lines
  • an ion implantation mask is formed on the drift layer 3, and the ion implantation is performed.
  • Impurity ion implantation is performed through a mask.
  • a p-type first well region 4 and a p-type second well region 14 are formed in the upper layer portion of the drift layer 3, and furthermore, the upper layer portion of the p-type first well region 4 is formed.
  • a first source region 5 having a relatively low resistance and having a relatively high n-type impurity concentration (n + ) is formed in the region.
  • the ion implantation mask for example, a resist mask or the like is used.
  • first source region 5 has an impurity concentration of, for example, 5 ⁇ 10 18 cm ⁇ 3 or more and 5 ⁇ 10 20 cm ⁇ 3 or less
  • first well region 4 and second well region 4 have an impurity concentration of 5 ⁇ 10 20 cm ⁇ 3 or less.
  • Region 14 is formed to have an impurity concentration of, for example, 1 ⁇ 10 16 cm ⁇ 3 or more and 3 ⁇ 10 19 cm ⁇ 3 or less.
  • the n-type impurity concentration of the first source region 5 is equal to that of the first well region 4 is set higher than the p-type impurity concentration of .
  • the concentration in the first well region 4 and the second well region 14 may or may not be constant in the depth direction.
  • the distribution may be such that the surface concentration is low, or the distribution may be such that it has a peak in the depth direction.
  • a p-type first well contact region 8 is formed in the first source region 5, and a p-type second well contact region 18 is formed in the second well region 14 by ion implantation.
  • the first well contact region 8 and the second well contact region 18 have a p-type impurity concentration of, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 1 ⁇ 10 22 cm ⁇ 3 or less. to form.
  • the thickness of the first well contact region 8 is formed to be equal to or greater than the thickness of the first source region 5, so that the first well contact region 8 becomes the first well. Ensure contact with area 4.
  • the formation order of impurity layers and impurity regions formed in drift layer 3 is not limited to the case described in the present embodiment.
  • an etching mask having openings corresponding to the forming regions of the gate trenches 20 on the drift layer 3 is patterned.
  • the alignment marks may be used as a reference.
  • a gate trench 20 is formed through the first source region 5, the first well region 4 and the second well region 14 in the thickness direction and reaching the drift layer 3 by RIE using an etching mask. .
  • electric field relaxation region 13 has an impurity concentration of, for example, 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the ion implantation mask is patterned using a resist material.
  • the ion implantation mask has a pattern in which openings are provided only in portions of the gate trenches 20 that include the side walls where the connection layer 12 is provided, and openings are provided in portions including the side walls where the connection layer 12 is not provided. Not provided.
  • connection layer 12 is performed by tilting silicon carbide semiconductor substrate 1 in the wafer state. and 60 degrees or less, the impurity concentration is, for example, 5 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less, and the depth from the surface is 0.3 ⁇ m or more. .
  • connection layer 12 is formed after the electric field relaxation region 13 is formed.
  • the gate trench 20 may be formed in accordance with the formation positions of the electric field relaxation region 13 and the connection layer 12 .
  • the ion implantation mask used for the ion implantation of the electric field relaxation region 13 for the formation of the gate trench 20 .
  • the ion implantation for forming the connection layer 12 may be performed perpendicularly to the wafer.
  • annealing for activating the implanted ions is performed at a temperature range of 1500° C. or more and 2200° C. or less for a time of 0.5 minutes or more and 60 minutes or less.
  • a field insulating film (not shown here) is formed.
  • the gate insulating film 7 is formed to cover the inner wall surface of the gate trench 20 and the periphery of the gate trench 20 by thermal oxidation, CVD, or the like.
  • a conductor layer such as polysilicon containing a relatively high concentration of impurities is formed by CVD or the like.
  • the polysilicon not only grows vertically from the bottom surface of the gate trench 20 but also grows horizontally from the side surface of the gate trench 20 .
  • Polysilicon is relatively easily buried inside.
  • the polysilicon on the drift layer 3 is removed by etching.
  • the polysilicon formed on the surface of the drift layer 3 is removed by etching, but the polysilicon buried inside the gate trench 20 remains because of its large film thickness, and constitutes the gate electrode 9 .
  • the upper surface of gate electrode 9 inside trench 20 is formed at a position recessed from the open end of gate trench 20 .
  • the interlayer insulating film 19 After forming the interlayer insulating film 19 so as to cover the termination region 34 (see FIG. 1) and the active region 30 , formation regions of the first contact 6 and the second contact 16 are formed on the interlayer insulating film 19 .
  • a resist material is used to pattern an etching mask having openings in portions corresponding to . When forming this etching mask, the alignment marks may be used as a reference.
  • the interlayer insulating film 19 is formed to cover the termination region 34 (see FIG. 1) and the active region 30, the entire surface of the active region 30 is dry-etched to form the first contact 6 and the second contact. Contacts 16 may be formed.
  • the interlayer insulating film 19 formed on the surface of the drift layer 3 is removed by etching. , and maintains the function of electrically insulating the gate electrode 9 and the source electrode 10 .
  • the etching mask may be provided with an opening for forming a gate contact (here, not shown) formed in the termination region 34 (see FIG. 1).
  • a gate contact here, not shown
  • the interlayer insulating film 19 may be removed and the gate contact may be formed at the same time.
  • the first contact 6, the second contact 16 and the gate contact may be formed in separate steps.
  • a metal film such as nickel is formed by a sputtering method or the like so as to cover the first contact 6, the second contact 16 and the interlayer insulating film 19.
  • a metal film such as nickel is formed by a sputtering method or the like so as to cover the first contact 6, the second contact 16 and the interlayer insulating film 19.
  • FIG. After that, for example, by performing annealing at 300° C. or more and 1200° C. or less, the first source region 5 and the first well contact exposed at the bottom surface of the first contact 6 and the bottom surface of the second contact 16 are exposed.
  • a metal silicide film (here, NiSi 2 film) is formed over the region 8 and the second well contact region 18 to form a silicide film 17 to form an ohmic contact.
  • the ohmic contact is not formed and the Schottky contact is formed.
  • the source electrode 10 is formed by a sputtering method or the like so as to bury the first contact 6 and the second contact 16, and the source electrode 10 is formed in the first source region 5, the first well contact region 8 and the second well contact region 8. It is electrically connected to well contact region 18 .
  • a cross-sectional configuration examples of which are shown in FIGS. 3 and 4, can be obtained.
  • a gate pad or a wiring for connection to the gate pad is formed from the inside of the gate contact (not shown) to the upper portion.
  • the drain electrode 11 is formed on the other main surface of the silicon carbide semiconductor substrate 1 by sputtering or the like, thereby obtaining the trench gate type MOSFET whose examples are shown in FIGS.
  • connection layer 12 contacts one side surface of the electric field relaxation region 13 .
  • Connection layer 12 also contacts second well region 14 . Therefore, electric field relaxation region 13 is electrically connected to second well region 14 .
  • connection layer 12 secures a current path for a displacement current that flows as the depletion layer formed in the pn junction expands and contracts.
  • the electric field relaxation region 13 When the connection layer 12 is not provided, the electric field relaxation region 13 has a floating potential, so that the potential follow-up of the electric field relaxation region 13 to the ON/OFF operation of the MOSFET becomes slow. As a result, the response speed of the depletion layer formed by the pn junction becomes slow, resulting in a structure that is difficult to turn off and turn on. As a result, switching loss increases.
  • connection layer 12 By providing the connection layer 12, the response speed of the depletion layer formed by the pn junction can be increased, and switching loss can be reduced.
  • connection layer 12 Since the connection layer 12 is formed only on the sidewall of the gate trench 20 on the side contacting the second well region 14, the channel density does not decrease, and the on-resistance increases due to the provision of the connection layer 12. can be suppressed. In addition, uniform channel characteristics can be realized by making the trench side wall where the connection layer 12 is not formed to be the trench side wall extending in the direction parallel to the off-direction. As a result, concentration of current on a specific channel surface is suppressed, and a MOSFET with high operational stability can be realized without instability of the threshold voltage.
  • connection layer 12 is formed only on the sidewall of the gate trench 20 on the side contacting the second well region 14 , the first well region 4 and the electric field relaxation region 13 are electrically separated in the active region 30 . not properly connected. In other words, the first well region 4 and the second well region 14 are not electrically connected in the active region 30 . That is, current for charging/discharging the pn junction formed by electric field relaxation region 13 and drift layer 3 mainly flows through second well region 14 . Therefore, it is possible to suppress the potential fluctuation occurring in the first well region 4 during the switching operation, and it is possible to realize a MOSFET with high operational stability.
  • the first well region 4 and the second well region 14 may be electrically connected in the termination region 34, and this does not limit the effect of realizing a MOSFET with high operational stability. .
  • FIG. 6 is a schematic diagram for explaining the effect produced by the trench gate type MOSFET of this embodiment.
  • FIG. 7 is an equivalent circuit diagram of the transistor region 32. As shown in FIG. In FIG. 7, illustration of the contact resistance ⁇ a is omitted for the sake of convenience.
  • FIG. 8 is an equivalent circuit diagram combining the transistor region 32 and the dummy region 33. As shown in FIG. In FIG. 8, contact resistances ⁇ a and ⁇ b are omitted for convenience.
  • Cgs is the capacitance between the gate electrode 9 and the source electrode 10 (hereinafter referred to as gate-source capacitance), and Cgd is the capacitance between the gate electrode 9 and the drain electrode 11 (hereinafter referred to as gate-drain capacitance).
  • Cds is the capacitance between the drain electrode 11 and the source electrode 10 (hereinafter referred to as drain-source capacitance)
  • Cgp is the capacitance between the gate electrode 9 and the second well region 14 (hereinafter referred to as , gate-well capacitance)
  • Cdp is the capacitance between the drain electrode 11 and the second well region 14 (hereinafter referred to as drain-well capacitance).
  • Rp is the resistance component of the connection layer 12, the electric field relaxation region 13 and the second well region 14; contact resistance.
  • a region including the second well region 14 is a dummy region 33 and a region other than the dummy region 33 that functions as a transistor is a transistor region 32 .
  • FIG. 9 is an equivalent circuit diagram when switching the trench gate type MOSFET at low speed in FIG. In FIG. 9, gate-well capacitance Cgp is removed from the circuit diagram shown in FIG.
  • a displacement current is generated in the electric field relaxation region 13 and the second well region 14 due to charging and discharging of the drain-well capacitance Cdp. Since the impedance is sufficiently large, the displacement current mainly flows to the source electrode 10 via the resistance component Rp.
  • FIG. 10 is an equivalent circuit diagram when switching the trench gate type MOSFET at high speed in FIG.
  • resistance component Rp of electric field relaxation region 13 and second well region 14 is removed from the circuit diagram shown in FIG.
  • a displacement current is generated in the electric field relaxation region 13 and the second well region 14 due to charging and discharging of the drain-well capacitance Cdp. Since the impedance is sufficiently smaller than Rp, the displacement current mainly flows to the gate electrode 9 via the gate-well capacitance Cgp.
  • the effective capacitive coupling between the drain electrode 11 and the gate electrode 9 becomes larger than in the case of low-speed switching.
  • connection layer 12 extends from the sidewall of the gate trench 20 in a direction (second direction, left-right direction in FIG. 3) perpendicular to the extending direction of the gate trench 20 (first direction, left-right direction in FIG. 2). provided to exist.
  • Drift layer 3 between adjacent gate trenches 20 may be blocked by two opposing connection layers 12, but in order to increase the pn junction capacitance formed by connection layer 12 and drift layer 3, drift More preferably, layer 3 is not interrupted.
  • connection layers 12 are provided separated from each other along the extending direction of the gate trenches 20 (the first direction, the horizontal direction in FIG. 2), and an example is shown in FIG. As shown, the connecting layer 12 may be provided continuously in the first direction.
  • FIG. 24 is a plan view showing a modification of the configuration of the characterizing portion of a trench gate type MOSFET formed on a silicon carbide semiconductor substrate (SiC substrate).
  • connection layer 12A is provided continuously along the direction in which the gate trench 20 extends.
  • FIG. 26 is a plan view showing a modification of the configuration of the characterizing portion of a trench gate type MOSFET formed on a silicon carbide semiconductor substrate (SiC substrate). 26 are the same as those in FIGS. 3 and 4, respectively.
  • the first well contact region 8 and the second well contact region 18 are discontinuously formed in the extending direction of the gate trench 20, but in FIG.
  • Well contact region 8B and second well contact region 18B are formed continuously in the direction in which gate trench 20 extends. Even when such a configuration is adopted, it is possible to suppress an increase in switching loss and reduce electromagnetic noise.
  • FIG. 12 is a plan view showing a modification of the configuration of the characterizing portion of a trench gate type MOSFET formed on a silicon carbide semiconductor substrate (SiC substrate).
  • FIG. 13 is a cross-sectional view along line AA in FIG. 14 is a cross-sectional view taken along line BB of FIG. 12.
  • FIG. 15 is a cross-sectional view taken along line CC of FIG. 12.
  • FIG. 13, 14 and 15 show the periodic structure of the unit cell 31 at a position including the gate trench 20 in cross section in the active region 30.
  • the second well region 14 was provided with the second well contact region 18, but in the configuration shown in FIG. 2 of the well contact region 18, an n-type second source region 15 having a smaller area than the first source region 5 in plan view is provided.
  • a second source region 15 is provided in the upper layer portion of the second well region 14 and contacts the side surface of the second well contact region 18 .
  • the n-type impurity concentration of the second source region 15 should be, for example, 5 ⁇ 10 18 cm ⁇ 3 or more and 5 ⁇ 10 20 cm ⁇ 3 or less, like the first source region 5. is preferred.
  • FIG. 16 is a plan view schematically showing the configuration of the trench gate type MOSFET of this embodiment.
  • the n-type second source region 15 extends in the extending direction of the gate trench 20 (first direction, right and left in FIG. 16). direction) (second direction, left-right direction in FIG. 3), the connection layer 12 or the second well contact region 18 are not flush with each other. That is, the second source region 15 is not located in the cross section taken along line AA in FIG. Similarly, the second source region 15 is not located in the cross section taken along line BB of FIG.
  • FIG. 17 is a plan view schematically showing the configuration of the trench gate type MOSFET of this embodiment.
  • the p-type second well contact region 18C has a larger area in plan view than the first well contact region 8. is small.
  • ⁇ b can be increased, and effective capacitive coupling between the drain electrode 11 and the gate electrode 9 can be increased in the high frequency region. Therefore, the effect of reducing electromagnetic noise can be enhanced.
  • FIG. 18 is a plan view schematically showing the configuration of the trench gate type MOSFET of this embodiment.
  • a direction second , the left-right direction in FIG. 3
  • the connection layer 12 and the second well contact region 18 are not located on the same plane.
  • the connection layer 12 is located and the second well contact region 18 is not located.
  • the second well contact region 18 is located and the connection layer 12 is not located in the cross section along line BB in FIG.
  • the resistance component Rp can be increased, and the effective capacitive coupling between the drain electrode 11 and the gate electrode 9 can be increased in the high frequency region. Therefore, the effect of reducing electromagnetic noise can be enhanced.
  • the impurity concentration of the second well region 14 forming the dummy region 33 in FIG. 3 is equal to the impurity concentration of the first well region 4 forming the transistor region 32 in FIG. lower than
  • the resistance component Rp of the second well region 14 can be increased, and the effective capacitive coupling between the drain electrode 11 and the gate electrode 9 can be increased in the high frequency region. Therefore, the effect of reducing electromagnetic noise can be enhanced.
  • the impurity concentration of the second well region 14 may be even slightly lower than the impurity concentration of the first well region 4.
  • the effect can be obtained by reducing the impurity concentration by several percent to several tens of percent.
  • the length of the two well regions 14 is formed smaller than the width of the first well region 4 (in that direction) that constitutes the transistor region 32 in FIG.
  • the resistance component Rp of the second well region 14 can be increased, and the effective capacitive coupling between the drain electrode 11 and the gate electrode 9 can be increased in the high frequency region. Therefore, the effect of reducing electromagnetic noise can be enhanced.
  • the width of the second well region 14 may be made even slightly smaller than the width of the first well region 4. For example, the effect can be obtained by reducing the width by several percent to several tens of percent.
  • FIG. 19 is a cross-sectional view schematically showing the structure of the trench gate type MOSFET of this embodiment. The corresponding plan view is similar to FIG.
  • the impurity concentration of the high-concentration region 21 is preferably lower than the p-type impurity concentration of the connection layer 12 , the electric field relaxation region 13 and the second well region 14 .
  • the impurity concentration of the high-concentration region 21 is set higher than that of the drift layer 3 .
  • the drain-well capacitance Cdp can be increased, and the effective capacitive coupling between the drain electrode 11 and the gate electrode 9 can be increased in the high frequency region. Therefore, the effect of reducing electromagnetic noise can be enhanced.
  • FIG. 20 is a cross-sectional view schematically showing a modification of the configuration of the trench gate type MOSFET of this embodiment. The corresponding plan view is similar to FIG.
  • the high concentration region 21A is provided not only directly below the second well region 14 but also directly below the first well region 4. As shown in FIG. 20, in the trench gate type MOSFET, the high concentration region 21A is provided not only directly below the second well region 14 but also directly below the first well region 4. As shown in FIG. 20, in the trench gate type MOSFET, the high concentration region 21A is provided not only directly below the second well region 14 but also directly below the first well region 4. As shown in FIG. 20, in the trench gate type MOSFET, the high concentration region 21A is provided not only directly below the second well region 14 but also directly below the first well region 4. As shown in FIG.
  • the impurity concentration of the high-concentration region 21A is preferably lower than that of the first well region 4. This is because the depletion layers formed by the pn junctions formed between the high-concentration region 21A and the first well region 4 and between the high-concentration region 21A and the electric field relaxation region 13 are shifted toward the high-concentration region 21A side. This is for stretching.
  • the impurity concentration of the high-concentration region 21A is made higher than that of the drift layer 3.
  • FIG. 21 is a cross-sectional view schematically showing a modification of the configuration of the trench gate type MOSFET of this embodiment. The corresponding plan view is similar to FIG.
  • the high-concentration region 21 as shown in FIG. 21 is formed by forming the gate trench 20, removing the etching mask, and implanting n-type impurity ions from an oblique direction to form the side wall of the gate trench 20 and the electric field. It is formed in contact with the relaxation region 13 .
  • the high concentration region 21 is formed directly under the second well region 14 or directly under the first well region 4 and directly under the second well region 14 . The effects produced by this configuration are similar to those produced by the configurations shown in FIGS.
  • FIG. 22 is a plan view schematically showing the configuration of the trench gate type MOSFET of this embodiment.
  • the first source regions 5 are discontinuously formed in the extending direction of the first well region 4 .
  • the impurity concentrations of the p-type impurities in the first well contact region 8 and the second well contact region 18 are the same.
  • the contact resistivity ( ⁇ cm 2 ) is also the same, for example, the opening area of the second contact 16 above the second well contact region 18 is the same as that of the first well contact region 8 of the first contact 6 .
  • the contact resistance ⁇ a to the second well contact region 18 can be made larger than the contact resistance ⁇ b to the first well contact region 8 .
  • the contact resistance .rho it can be made larger than the contact resistance ⁇ b for the contact region 8 .
  • the contact resistance ⁇ b (see FIG. 6) with respect to the second well contact region 18 can be increased, and the effective capacitive coupling between the drain electrode 11 and the gate electrode 9 can be increased in the high frequency region. can be done. Therefore, the effect of reducing electromagnetic noise can be enhanced.
  • the first well contact region 8 and the second well contact region 18 have the same p-type impurity concentration, and the contact resistivity ( ⁇ cm 2 ) is , the contact resistivity for the second well contact region 18 can also be formed to be greater than the contact resistivity for the first well contact region 8 .
  • the above can be realized by setting the impurity concentration of the p-type impurities on the outermost surface of the second well contact region 18 to be lower than the impurity concentration of the p-type impurities on the outermost surface of the first well contact region 8. be.
  • the contact resistance ⁇ b (FIG. 6) with respect to the second well contact region 18 can be increased, and the effective capacitive coupling between the drain electrode 11 and the gate electrode 9 can be increased in the high frequency region. . Therefore, the effect of reducing electromagnetic noise can be enhanced.
  • the semiconductor devices according to the first to eighth embodiments are applied to a power converter.
  • the present embodiment is not limited to application to a specific power converter, a case where the semiconductor device described above is applied to a three-phase inverter will be described below as a ninth embodiment.
  • FIG. 25 is a block diagram showing the configuration of a power conversion system to which the power conversion device according to this embodiment is applied.
  • the power conversion system shown in FIG. 25 includes a power supply 500, a power conversion device 600, and a load 700.
  • the power supply 500 is a DC power supply and supplies DC power to the power conversion device 600 .
  • the power supply 500 can be configured with various devices, for example, it can be configured with a DC system, a solar battery, or a storage battery, or it can be configured with a rectifier circuit or an AC/DC converter connected to an AC system. may Also, power supply 500 may be configured by a DC/DC converter that converts DC power output from a DC system into predetermined power.
  • the power conversion device 600 is a three-phase inverter connected between the power supply 500 and the load 700 , converts the DC power supplied from the power supply 500 into AC power, and supplies the AC power to the load 700 . As shown in FIG. 25, the power conversion device 600 outputs a main conversion circuit 601 that converts DC power into AC power and outputs a drive signal that drives the switching elements of the main conversion circuit 601. A drive circuit 602 and a control circuit 603 that outputs a control signal for controlling the drive circuit 602 to the drive circuit 602 are provided.
  • a load 700 is a three-phase electric motor driven by AC power supplied from the power converter 600 .
  • the load 700 is not limited to a specific application, and is an electric motor mounted on various electrical equipment, such as a hybrid vehicle, an electric vehicle, a railroad vehicle, an elevator, or an electric motor for air conditioning equipment.
  • the main conversion circuit 601 includes a switching element and a freewheeling diode (here, not shown). By switching the switching element, the DC power supplied from the power supply 500 is converted into AC power and supplied to the load 700. do.
  • the main conversion circuit 601 has various specific circuit configurations, the main conversion circuit 601 according to the present embodiment is a two-level three-phase full bridge circuit, and has six switching elements and an inverse switching element for each switching element. It can consist of six freewheeling diodes in parallel.
  • the semiconductor device according to any one of the first to eighth embodiments is applied to each switching element of the main conversion circuit 601 .
  • the six switching elements are connected in series every two switching elements to form upper and lower arms, and the respective upper and lower arms form respective phases (U phase, V phase, W phase) of the full bridge circuit.
  • Output terminals of the respective upper and lower arms, that is, three output terminals of the main conversion circuit 601 are connected to the load 700 .
  • the drive circuit 602 generates a drive signal for driving the switching element of the main conversion circuit 601 and supplies it to the control electrode of the switching element of the main conversion circuit 601 .
  • a drive signal for turning on a switching element and a drive signal for turning off a switching element are output to control electrodes of the respective switching elements.
  • the driving signal When maintaining the switching element in the ON state, the driving signal is a voltage signal (ON signal) equal to or higher than the threshold voltage of the switching element, and when maintaining the switching element in the OFF state, the driving signal is equal to the threshold voltage of the switching element. It becomes a voltage signal (OFF signal) below the voltage.
  • the control circuit 603 controls the switching elements of the main conversion circuit 601 so that the desired power is supplied to the load 700 . Specifically, based on the power to be supplied to the load 700, the time (on time) during which each switching element of the main conversion circuit 601 should be in the ON state is calculated. For example, the main conversion circuit 601 can be controlled by PWM control that modulates the ON time of the switching element according to the voltage to be output. Then, a control command (control signal) is output to the drive circuit 602 so that an ON signal is output to the switching element that should be in the ON state at each time point, and an OFF signal is output to the switching element that should be in the OFF state. The drive circuit 602 outputs an ON signal or an OFF signal as a drive signal to the control electrode of each switching element according to this control signal.
  • the semiconductor device according to any one of the first to eighth embodiments is applied as the switching element of the main conversion circuit 601
  • An electric field applied to the bottom surface of the gate trench can be relaxed.
  • the electric field relaxation region 13 at the bottom of the trench and the first well region 4 are electrically connected by the connection layer 12, the pn junction formed by the electric field relaxation region 13 at the bottom of the trench and the drift layer 3 is filled. A current path for discharging is secured, and switching loss can be reduced.
  • the application is not limited to this, and can be applied to various power converters.
  • a two-level power converter is used, but a three-level or multi-level power converter may be used.
  • when power is supplied to a single-phase load it may be applied to a single-phase inverter.
  • when power is supplied to a DC load or the like it can be applied to a DC/DC converter or an AC/DC converter.
  • the power conversion device to which the above semiconductor device is applied is not limited to the case where the above load is an electric motor. It can also be used as a power supply device for a solar power generation system or a power storage system.
  • the replacement may be made across multiple embodiments. In other words, it may be the case that the respective configurations whose examples are shown in the different embodiments are combined to produce the same effect.
  • the semiconductor device includes a first semiconductor layer of a first conductivity type, a gate trench 20 and a first well region 4 of a second conductivity type (p-type). , a first impurity region of the first conductivity type, and at least one first well contact region 8 of the second conductivity type (p-type) (or the first well contact region 8A, the first well contact region 8A). contact region 8B), at least one first contact 6, a second well region 14 of the second conductivity type (p-type), and at least one second well region 14 of the second conductivity type (p-type).
  • Well contact region 18 (or second well contact region 18A, second well contact region 18B, second well contact region 18C), at least one second contact 16, and a second conductivity type (p type) electric field relaxation region 13, a plurality of connection layers 12 (or connection layers 12A) of the second conductivity type (p-type), and a second main electrode.
  • the first conductivity type first semiconductor layer corresponds to, for example, the n-type drift layer 3 or the like.
  • the first impurity region of the first conductivity type corresponds to, for example, the n-type first source region 5 or the like.
  • the second main electrode corresponds to, for example, the drain electrode 11 and the like.
  • Gate trench 20 is provided on the upper surface of drift layer 3 to extend in a first direction along the upper surface of drift layer 3 (that is, the depth direction in FIG. 3).
  • the first well region 4 is provided in the upper layer portion of the drift layer 3 and extends in the first direction.
  • a first source region 5 is provided in an upper layer portion of the first well region 4 .
  • a first well contact region 8 is provided in the upper layer of the first well region 4 and contacts the first source region 5 on the side surface.
  • a first contact 6 is electrically connected to the first source region 5 and the at least one first well contact region 8 and electrically to a first main electrode provided above the drift layer 3 .
  • the first main electrode corresponds to, for example, the source electrode 10 or the like.
  • the second well regions 14 are separated by the gate trenches 20 in a second direction (that is, the horizontal direction in FIG. 3) along the upper surface of the drift layer 3 and perpendicular to the first direction, and , extending in the first direction and having no impurity region of the first conductivity type therein.
  • a second well contact region 18 is provided in an upper layer portion of the second well region 14 .
  • the second contact 16 is electrically connected to the second well contact region 18 and electrically connected to the source electrode 10 provided above the drift layer 3 .
  • Electric field relaxation region 13 is provided in contact with the bottom of gate trench 20 .
  • connection layer 12 is provided in contact with mutually opposing sidewalls (sidewalls in contact with the second well region 14 ) of the adjacent gate trenches 20 , and separates the electric field relaxation region 13 and the second well region 14 . Connect electrically. Drain electrode 11 is provided below drift layer 3 . Inside the gate trench 20, a gate insulating film is formed on the side surface of the first source region 5, the side surface of the first well region 4, the side surface of the second well region 14, the electric field relaxation region 13, and the connection layer 12. A gate electrode 9 is provided via 7 .
  • the semiconductor device includes the drift layer 3, the gate trench 20, the first well region 4, the first source region 5, and the first well contact region. 8, a first contact 6, a second well region 14, a second well contact region 18, at least one second impurity region of the first conductivity type (n-type), and a second A contact 16 , an electric field relaxation region 13 , a connection layer 12 and a drain electrode 11 are provided.
  • the second impurity region corresponds to, for example, the n-type second source region 15 or the like.
  • the second well region 14 is provided separated by the gate trench 20 in a second direction along the upper surface of the drift layer 3, which is a direction orthogonal to the first direction, and extends in the first direction. .
  • the second source region 15 is provided in the upper layer portion of the second well region 14, is in contact with the side surface of at least one second well contact region 18, and has an area of the first source region in plan view. less than 5. Also, the connection layer 12 is not provided on the side wall that contacts the first well region 4 . Inside the gate trench 20, a gate insulating film is formed on the side surface of the first source region 5, the side surface of the first well region 4, the side surface of the second well region 14, the electric field relaxation region 13, and the connection layer 12. A gate electrode 9 is provided via 7 .
  • the effect of reducing the on-resistance can be obtained. Further, by providing the n-type second source region 15, even if the MOSFET is partially formed in the second well region 14, the region where the MOSFET exists in the first well region 4 and the second If there is a gate-well capacitance Cgp in the portion where the n-type region is not formed in the second well region 14 with respect to the sum of the region where the MOSFET is partially formed in the well region 14 of the second well region 14, The effect of reducing electromagnetic noise can be obtained in the same manner as the configuration in which the n-type region is not formed in the second well region 14 .
  • the second source region 15 is not formed coplanar with the connection layer 12 or the second well contact region 18 in the second direction. According to such a configuration, it is possible to effectively reduce the on-resistance of the trench gate type MOSFET.
  • the second well contact region 18C has a smaller area than the first well contact region 8 in plan view.
  • the second well contact region 18 and the connection layer 12 are not formed on the same plane in the second direction.
  • the resistance component Rp can be increased, and the effective capacitive coupling between the drain electrode 11 and the gate electrode 9 can be increased in the high frequency region. Therefore, the effect of reducing electromagnetic noise can be enhanced.
  • the second well region 14 has a lower impurity concentration than the first well region 4 .
  • the resistance component Rp of the second well region 14 can be increased, and the effective capacitive coupling between the drain electrode 11 and the gate electrode 9 can be increased in the high frequency region. . Therefore, the effect of reducing electromagnetic noise can be enhanced.
  • the length of the second well region 14 in the second direction is shorter than the length of the first well region 4 in the second direction.
  • the resistance component Rp of the second well region 14 can be increased, and the effective capacitive coupling between the drain electrode 11 and the gate electrode 9 can be increased in the high frequency region. . Therefore, the effect of reducing electromagnetic noise can be enhanced.
  • the semiconductor device is provided below the second well region 14 and has a first conductivity type high concentration region having a higher impurity concentration than the drift layer 3 . 21 (or high concentration region 21A).
  • the drain-well capacitance Cdp can be increased, and effective capacitive coupling between the drain electrode 11 and the gate electrode 9 can be increased in a high frequency region. Therefore, the effect of reducing electromagnetic noise can be enhanced.
  • the high-concentration region 21A is also provided below the first well region 4 .
  • the effect of reducing the on-resistance can be obtained.
  • the first source regions 5 are formed discontinuously in the first direction. According to such a configuration, it is possible to arbitrarily set the trade-off relationship between the on-characteristics of the MOSFET and the withstand voltage. That is, by providing the portion where the first source region 5 is not formed, the voltage resistance can be improved, and by providing the portion where the first source region 5 is formed, the on-characteristics of the MOSFET can be improved. . Therefore, by adjusting the ratio of the portion where the first source region 5 is not formed and the portion where the first source region 5 is formed, it is possible to arbitrarily set the trade-off relationship between the on-characteristics of the MOSFET and the withstand voltage. can be done.
  • the contact resistance of the at least one second contact 16 to the at least one second well contact region 18 is less than that of the at least one first contact 6 . greater than the contact resistance to the first well contact region 8.
  • the contact resistance ⁇ b (FIG. 6) with respect to the second well contact region 18 can be increased, and the effective capacitive coupling between the drain electrode 11 and the gate electrode 9 can be improved in the high frequency region. can be increased. Therefore, the effect of reducing electromagnetic noise can be enhanced.
  • the impurity concentration of at least one second well contact region 18 is lower than the impurity concentration of at least one first well contact region 8 .
  • the contact resistance ⁇ b (FIG. 6) with respect to the second well contact region 18 can be increased, and the effective capacitive coupling between the drain electrode 11 and the gate electrode 9 can be improved in the high frequency region. can be increased. Therefore, the effect of reducing electromagnetic noise can be enhanced.
  • the opening area of the at least one second contact 16 above the at least one second well contact region 18 is at least 100% of the at least one first contact 6 . smaller than the opening area on one first well contact region 8 .
  • the material when a material name is described without being specified, unless there is a contradiction, the material contains other additives, such as an alloy. shall be included.
  • each component in the embodiments described above is a conceptual unit, and within the scope of the technology disclosed in this specification, when one component is composed of a plurality of structures , the case where one component corresponds to a part of a structure, and further the case where a plurality of components are provided in one structure.
  • each component in the embodiments described above includes structures having other structures or shapes as long as they exhibit the same function.
  • first well region 6 first contact, 7 gate insulating film, 8 first well contact region, 8A first well contact region, 8B first well contact region, 9 gate electrode, 12 connection layer, 12A connection layer, 13 electric field relaxation region, 14 second well region, 16 second contact, 18 second well contact region, 18A second well contact region, 18B second well contact region, 18C second well contact region Well contact region, 20 gate trench, 21 high concentration region, 21A high concentration region, 600 power conversion device, 601 main conversion circuit, 602 drive circuit, 603 control circuit.

Abstract

スイッチング動作時の電位変動を抑制し、スイッチング損失を増大させない。半導体装置は、第１の半導体層と、ゲートトレンチと、第１のウェル領域と、第１の不純物領域と、第１のウェルコンタクト領域と、第２のウェル領域と、第２のウェルコンタクト領域と、電界緩和領域と、隣り合うゲートトレンチの互いに対向する側壁にそれぞれ接触して設けられ、かつ、電界緩和領域と第２のウェル領域とを電気的に接続する複数の第２の導電型の接続層と、第２の主電極とを備え、接続層は、第２のウェル領域と接触する側壁に設けられる。

Description

半導体装置および電力変換装置
　本願明細書に開示される技術は、半導体装置に関するものである。
　パワーエレクトロニクス機器では、電気モータなどの負荷を駆動するための電力供給の実行と停止とを切り替える手段として、シリコンＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）およびＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などのスイッチングデバイスが使用されている。
　電力用半導体装置としての使用が想定されるスイッチングデバイスには、縦型構造のＭＯＳＦＥＴ（縦型ＭＯＳＦＥＴ）およびＩＧＢＴ（縦型ＩＧＢＴ）が採用されることが多い。たとえば、縦型ＭＯＳＦＥＴには、そのゲート構造によってプレーナ型およびトレンチ型（トレンチゲート型）などが挙げられる。
　第１の導電型（ｎ型）のドリフト層の活性領域に、溝部であるゲートトレンチが形成されたトレンチゲート型ＭＯＳＦＥＴでは、その構造上、オフ時にゲートトレンチ底面のゲート絶縁膜に高電界がかかり、ゲートトレンチ底面でゲート絶縁膜が破壊する可能性がある。
　この問題に対し、たとえば、特許文献１では、炭化珪素のトレンチゲート型ＭＯＳＦＥＴにおいて、ゲートトレンチの底面に接触するように第２の導電型（ｐ型）の電界緩和領域を設けることで、半導体装置がオフ状態のときにゲートトレンチ底面に印加される電界を緩和することができる。また、ゲートトレンチ側面に形成されたｐ型のウェル領域と電界緩和領域とを接続するｐ型の側壁ウェル接続層によりウェル領域と電界緩和領域とが電気的に接続されるので、電界緩和領域とドリフト層の半導体層により形成されるｐｎ接合の充放電電流（変位電流）の経路が確保され、スイッチング損失を低減することができる。
　また、たとえば、特許文献２には、トレンチゲート型ＭＯＳＦＥＴにおいて、ウェル領域とは別にｐ型のベースダイオード領域を設けることで、アバランシェ電流をベースダイオード領域へと集中させ、アバランシェ耐量を向上する技術が開示されている。
　炭化珪素を用いたトレンチゲート型ＭＯＳＦＥＴを、たとえば、数十ｋＨｚ超の周波数駆動を行う電力変換回路に用いる場合には、そのスイッチング損失が全電力損失において大きな割合を占めるため、スイッチング損失をさらに低減することが重要である。
　ＭＯＳＦＥＴがオン状態からオフ状態へとスイッチングされると、ＭＯＳＦＥＴのドレイン電圧、すなわち、ドレイン電極の電圧が急激に上昇して、略０Ｖから数百Ｖへ変化する。そうすると、ドレイン電極側に発生した変位電流はドレイン電極へと流れ、ソース電極側に発生した変位電流はウェル領域を経由してソース電極へまたはゲート絶縁膜容量を介してゲート電極へと流れる。また、ＭＯＳＦＥＴがオフ状態からオン状態へとスイッチングされると、オン状態からオフ状態へとスイッチングされる場合とは逆方向の変位電流がウェル領域を経由して流れる。
　スイッチング損失をより一層低減するために、スイッチング素子をより高速で駆動することが求められている。換言すれば、損失を低減するために、時間ｔに対するドレイン電圧Ｖの変動であるｄＶ／ｄｔおよびドレイン電流Ｉの変動であるｄＩ／ｄｔをより一層大きくすることが求められている。その結果、スイッチング動作時に、寄生容量および寄生インダクタンスに起因する、ゲート－ソース間の電圧発振が生じやすくなり、電磁ノイズが増大する。
　スイッチング動作時の電磁ノイズ増大は、外部機器の誤動作または故障を誘発する恐れがあるため、これを抑制することが求められる。
特許第６７５３９５１号公報 特開２００９－０７６５４０号公報
　しかしながら、特許文献１に開示の構成では、スイッチング損失を低減するためにスイッチング素子をより高速で駆動する場合に、より大きな変位電流が電界緩和領域から側壁ウェル接続層を介してウェル領域へと流れるため、ウェル領域に大きな電位変動が生じる。これによって、チャネルのしきい値電圧変動が引き起こされ、スイッチング損失増大を招く。
　また、特許文献２に開示の構成では、電界緩和領域を有さないため、炭化珪素のトレンチゲート型ＭＯＳＦＥＴに適用した場合に、オフ時にゲートトレンチ底面のゲート絶縁膜に高電界がかかり、ゲートトレンチ底面でゲート絶縁膜が破壊する可能性がある。
　本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、スイッチング動作時の電位変動を抑制し、スイッチング損失を増大させないための技術である。
　本願明細書に開示される技術の第１の態様である半導体装置は、第１の導電型の第１の半導体層と、前記第１の半導体層の上面において、前記第１の半導体層の上面に沿う第１の方向に延在して設けられるゲートトレンチと、前記第１の半導体層の上層部に設けられ、かつ、前記第１の方向に延在する第２の導電型の第１のウェル領域と、前記第１のウェル領域の上層部に設けられる第１の導電型の第１の不純物領域と、前記第１のウェル領域の上層部に設けられ、かつ、側面において前記第１の不純物領域に接触する第２の導電型の少なくとも１つの第１のウェルコンタクト領域と、前記第１の不純物領域および少なくとも１つの前記第１のウェルコンタクト領域に電気的に接続され、かつ、前記第１の半導体層の上方に設けられる第１の主電極に電気的に接続される少なくとも１つの第１のコンタクトと、前記第１の方向と直交する方向であり前記第１の半導体層の上面に沿う第２の方向に前記ゲートトレンチで分離されて設けられ、かつ、前記第１の方向に延在し、内部には第１の導電型の不純物領域を有さない第２の導電型の第２のウェル領域と、前記第２のウェル領域の上層部に設けられる、第２の導電型の少なくとも１つの第２のウェルコンタクト領域と、少なくとも１つの前記第２のウェルコンタクト領域に電気的に接続され、かつ、前記第１の半導体層の上方に設けられた第１の主電極に電気的に接続される少なくとも１つの第２のコンタクトと、前記ゲートトレンチの底部に接触するように設けられる第２の導電型の電界緩和領域と、隣り合う前記ゲートトレンチの互いに対向する側壁にそれぞれ接触して設けられ、かつ、前記電界緩和領域と前記第２のウェル領域とを電気的に接続する複数の第２の導電型の接続層と、前記第１の半導体層の下方に設けられる第２の主電極とを備え、前記接続層は、前記第２のウェル領域と接触する前記側壁に設けられ、前記ゲートトレンチの内部には、前記第１の不純物領域の側面、前記第１のウェル領域の側面、前記第２のウェル領域の側面、前記電界緩和領域および前記接続層に、ゲート絶縁膜を介してゲート電極が設けられる。
　本願明細書に開示される技術の少なくとも第１の態様によれば、スイッチング動作時において第１のウェル領域の電位変動を抑制することができる。そのため、ゲート－ソース間の電圧発振を抑制しつつ、スイッチング損失の増大を抑制することができる。
　また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する半導体装置全体の上面構成を模式的に示す平面図である。 図１に示された領域“Ｘ”の拡大平面図である。 図２のＡ－Ａ線での断面図である。 図２のＢ－Ｂ線での断面図である。 図２のＣ－Ｃ線での断面図である。 本実施の形態のトレンチゲート型ＭＯＳＦＥＴによって生じる効果を説明する模式図である。 トランジスタ領域の等価回路図である。 トランジスタ領域とダミー領域とを合わせた等価回路図である。 図８において、低速でトレンチゲート型ＭＯＳＦＥＴをスイッチングする場合の等価回路図である。 図８において、高速でトレンチゲート型ＭＯＳＦＥＴをスイッチングする場合の等価回路図である。 図２のＣ－Ｃ線での断面図の変形例である。 炭化珪素半導体基板上に形成されたトレンチゲート型ＭＯＳＦＥＴの特徴部の構成の変形例を示す平面図である。 図１２のＡ－Ａ線での断面図である。 図１２のＢ－Ｂ線での断面図である。 図１２のＣ－Ｃ線での断面図である。 本実施の形態のトレンチゲート型ＭＯＳＦＥＴの構成を模式的に示す平面図である。 本実施の形態のトレンチゲート型ＭＯＳＦＥＴの構成を模式的に示す平面図である。 本実施の形態のトレンチゲート型ＭＯＳＦＥＴの構成を模式的に示す平面図である。 本実施の形態のトレンチゲート型ＭＯＳＦＥＴの構成を模式的に示す断面図である。 本実施の形態のトレンチゲート型ＭＯＳＦＥＴの構成の変形例を模式的に示す断面図である。 本実施の形態のトレンチゲート型ＭＯＳＦＥＴの構成の変形例を模式的に示す断面図である。 本実施の形態のトレンチゲート型ＭＯＳＦＥＴの構成を模式的に示す平面図である。 図２のＡ－Ａ線での断面図の変形例である。 炭化珪素半導体基板（ＳｉＣ基板）上に形成されたトレンチゲート型ＭＯＳＦＥＴの特徴部の構成の変形例を示す平面図である。 実施の形態に関する電力変換装置を適用した電力変換システムの構成を示すブロック図である。 炭化珪素半導体基板（ＳｉＣ基板）上に形成されたトレンチゲート型ＭＯＳＦＥＴの特徴部の構成の変形例を示す平面図である。
　＜はじめに＞
　以下、添付の図面を参照しながら本技術に関する実施の形態について説明する。なお、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
　また、以下の説明では、「上」、「下」、「側」、「底」、「表」および「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
　また、「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の接合構造に用いられており、Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化または製造プロセスの改善などの観点からゲート絶縁膜またはゲート電極の材料が改善されている。
　たとえば、ＭＯＳトランジスタにおいては、主としてソース－ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
　したがって「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
　また、以下の記載では、不純物の導電型に関して、ｎ型を「第１の導電型」、ｐ型を「第２の導電型」として一般的に定義するが、その逆の定義でも構わない。
　＜第１の実施の形態＞
　＜装置構成＞
　図１は、本実施の形態に関する半導体装置全体の上面構成を模式的に示す平面図である。図１に例が示されるように、本実施の形態に関する半導体装置は四角形状の外形を有し、その中央部には、「ユニットセル」と呼称されるＭＯＳＦＥＴの最小単位構造（ＭＯＳＦＥＴセル）が複数配置された活性領域３０が設けられ、さらに、活性領域３０の外側は終端領域３４で囲まれている。
　活性領域３０には複数のゲートトレンチ２０が互いに間隔を開けて並列に設けられている。なお、複数のゲートトレンチ２０は、活性領域３０内に設けられたゲート配線に接続され、ゲート配線はゲートパッドに接続されるが、これらの図示および説明は省略する。
　図２は、図１に示された領域“Ｘ”の拡大平面図である。なお、以下においては、当該領域“Ｘ”に示される特徴的な構成を本実施の形態およびその変形例として説明し、図１は、それぞれの実施の形態およびその変形例において共通とする。
　図２は、本実施の形態の半導体装置、より具体的には、炭化珪素半導体基板（ＳｉＣ基板）上に形成されたトレンチゲート型ＭＯＳＦＥＴの特徴部の構成の例を示す平面図である。
　図２に例が示されるように、本実施の形態に関するトレンチゲート型ＭＯＳＦＥＴは、隣り合う２つのゲートトレンチ２０と、それらの間に設けられたそれぞれの不純物領域（接続層１２および第２のウェル領域１４を含む）とで１つのユニットセル３１を構成している。
　ゲートトレンチ２０は、炭化珪素半導体基板のオフ方向と平行な方向に延在するようにストライプ状に設けられ、活性領域３０をＭＯＳＦＥＴセル単位に区分けしている。ゲートトレンチ２０の内壁はゲート絶縁膜７で被覆され、ゲート絶縁膜７で囲まれた領域内にはゲート電極９が埋め込まれている。
　また、ゲートトレンチ２０間の活性領域３０には、層間絶縁膜（ここでは、図示しない）を貫通する第１のコンタクト６と、第２のコンタクト１６とが設けられる。そして、第１のコンタクト６の底面には、１つ以上の第１のウェルコンタクト領域８が設けられ、第２のコンタクト１６の底面には、第２のウェルコンタクト領域１８が設けられている。
　図３は、図２のＡ－Ａ線での断面図である。図４は、図２のＢ－Ｂ線での断面図である。図５は、図２のＣ－Ｃ線での断面図である。図３、図４および図５には、活性領域３０においてゲートトレンチ２０を断面に含む位置のユニットセル３１の周期構造が示されている。なお、図２においては、ドリフト層３内の接続層１２の配置が判るように、それよりも上部の構成が便宜的に省略して示されている。
　図３に例が示されるように、本実施の形態のトレンチゲート型ＭＯＳＦＥＴは、炭化珪素半導体基板１の一方の主面（第１の主面）上に設けられたｎ型のドリフト層３と、ドリフト層３に第１の方向（図３における紙面奥行き方向）に延在して設けられたゲートトレンチ２０と、ドリフト層３の上層部に設けられ、第１の方向に延在するｐ型の第１のウェル領域４と、第１のウェル領域４の上層部に設けられたｎ型の第１のソース領域５と、第１のウェル領域４の上層部に設けられ、側面において第１のソース領域５に接触するｐ型の第１のウェルコンタクト領域８と、第１のソース領域５および第１のウェルコンタクト領域８に電気的に接続され、ドリフト層３の上方に設けられたソース電極１０に電気的に接続される第１のコンタクト６と、第１の方向と直交する第２の方向（炭化珪素半導体基板１の第１の主面に沿う方向）に、ゲートトレンチ２０で分離されて設けられ、第１の方向に延在し、内部にはｎ型の不純物領域を有さないｐ型の第２のウェル領域１４と、第２のウェル領域１４の上層部に設けられた、ｐ型の第２のウェルコンタクト領域１８と、第２のウェルコンタクト領域１８に電気的に接続され、ドリフト層３の上方に設けられたソース電極１０に電気的に接続される第２のコンタクト１６と、ゲートトレンチ２０の底部に接触して設けられたｐ型の電界緩和領域１３と、ゲートトレンチ２０の延在方向に平行な第１の方向とは直交する第２の方向（炭化珪素半導体基板１の第１の主面に沿う方向）における少なくとも一方のゲートトレンチ２０の側壁に接触するようにドリフト層３内に複数設けられ、かつ、電界緩和領域１３と第２のウェル領域１４とを電気的に接続するｐ型の接続層１２と、ドリフト層３の下方に設けられたドレイン電極１１とを備える。
　ゲートトレンチ２０内部には、ドリフト層３、第１のソース領域５の側面、第１のウェル領域４の側面、第２のウェル領域１４の側面、電界緩和領域１３、接続層１２に、ゲート絶縁膜７を介してゲート電極９が設けられる。
　また、ゲートトレンチ２０上とその周囲とを覆うように層間絶縁膜１９が設けられ、層間絶縁膜１９で覆われていないゲートトレンチ２０間は第１のコンタクト６（コンタクト開口部）と、第２のコンタクト１６（コンタクト開口部）とがそれぞれ形成されている。また、第１のコンタクト６および第２のコンタクト１６それぞれの底面はシリサイド膜１７で覆われ、第１のコンタクト６および第２のコンタクト１６には、ソース電極１０が接続されている。
　ここで、炭化珪素半導体基板１は４Ｈのポリタイプを有し、炭化珪素半導体基板１の主面およびドリフト層３の主面は、［１１－２０］軸方向に傾斜するオフ角θを有する（０００１）面とする。オフ角θとしては、たとえば、１０°以下であればよい。
　ドリフト層３の上層部の第１のウェル領域４は、ＭＯＳＦＥＴセルが配置される活性領域３０内に設けられ、第１のウェル領域４内には、選択的（部分的）に、第１のソース領域５および第１のウェルコンタクト領域８が設けられる。第１のウェルコンタクト領域８は、図２に例が示されるように、平面視において第１のソース領域５に囲まれることとなる。
　ドリフト層３の上層部の第２のウェル領域１４は、ＭＯＳＦＥＴセルが配置される活性領域３０内に設けられ、第２のウェル領域１４内には、選択的（部分的）に、第２のウェルコンタクト領域１８が設けられる。第２のウェルコンタクト領域１８は、図２に例が示されるように平面視において第２のウェル領域１４に囲まれることとなる。
　ゲートトレンチ２０には、ゲート絶縁膜７を間に介してゲート電極９が埋め込まれているが、ゲート電極９の上面は、第１のソース領域５の最表面よりも深い位置にある。すなわち、ゲート電極９の上面は、ゲートトレンチ２０の開口端よりも後退した位置にある。これは、図４に例が示されるＢ－Ｂ線での断面においても同じである。
　ゲートトレンチ２０の底面下に設けられる電界緩和領域１３は、ＭＯＳＦＥＴのオフ時にゲートトレンチ２０の底面および側面に印加される電界を緩和するために設けられ、ゲートトレンチ２０に接触していることが望ましい。
　また、電界緩和領域１３の側面とゲートトレンチ２０の側壁の一部とに接触するように設けられた接続層１２は、第２のウェル領域１４にも接触し、電界緩和領域１３と第２のウェル領域１４とを電気的に接続する役割を担う。
　また、図３に例が示されるように、第２のウェル領域１４を含む領域をダミー領域３３とし、それ以外のトランジスタとして機能する領域をトランジスタ領域３２とする。
　なお、図２および図３に例が示されるように、接続層１２は、ゲートトレンチ２０の側壁の一部に接触するだけであり、図２では、それぞれのゲートトレンチ２０の第２のウェル領域１４と接触する側の側壁だけに、連続的にまたは不連続的に設けられている。
　ゲートトレンチ２０の第１のウェル領域４に接触する側の側壁は、ゲートバイアス下で反転チャネルが形成され、ＭＯＳＦＥＴのチャネル領域として機能する。このとき、ゲートトレンチ２０の側壁ごとのチャネル特性はほぼ同一であり、かつ、不均一とならないように構成する。
　すなわち、ゲートトレンチ２０の延在方向（第１の方向）を、オフ方向である＜１１－２０＞方向と平行にすることで、トレンチ側壁は（０００１）面に垂直な（１－１００）面および（－１１００）面にほぼ近い面となる。このため、ドリフト層３が＜１１－２０＞方向にオフ角を有する場合であっても、ゲートトレンチ２０の側壁ごとの結晶面の差異に起因する電気特性の異方性の影響を受けず、同一で、均一なチャネル特性を実現することができる。
　また、ゲートトレンチ２０は第１のソース領域５を貫通しているため、ゲートトレンチ２０の開口端の角部に対応する部分にはｎ型の第１のソース領域５が形成されている。ただし、活性領域３０内において、ゲートトレンチ２０の開口端の角部においては、ゲート電極９の上面がゲートトレンチ２０の開口端よりも後退しているため、第１のソース領域５とゲート電極９とがゲート絶縁膜７を介して対向していない。
　なお、活性領域３０の全体が、図２から図５に例が示される平面構成および断面構成となっていなくてもよく、部分的に図２から図５に例が示される平面構成および断面構成となっていてもよい。また、図３から図５に例が示される断面構成の割合に制限はなく、一方が多く、一方が少ない構成なども自由に設定可能である。
　図２３は、図２のＡ－Ａ線での断面図の変形例である。図２３に例が示されるように、第１のウェルコンタクト領域８Ａ、第２のウェルコンタクト領域１８Ａは、それぞれ第１のコンタクト６、第２のコンタクト１６の底面全体に形成される構成を採っても構わない。
　図１１は、図２のＣ－Ｃ線での断面図の変形例である。図１１に例が示されるように、ゲートトレンチ２０の延在方向において、第２のコンタクト１６が形成されていない領域が設けられても構わない。
　＜製造方法＞
　なお、以下において、それぞれの不純物層および不純物領域の不純物濃度が濃度プロファイルを有する場合において、不純物濃度（ｃｍ－３）とはそれぞれの不純物層および不純物領域における不純物濃度のピーク値を示すものとする。
　また、ｎ型の不純物としては、窒素（Ｎ）またはリン（Ｐ）などであればよく、ｐ型の不純物としては、アルミニウム（Ａｌ）またはホウ素（Ｂ）などであればよい。
　以下、本実施の形態に関するトレンチゲート型ＭＯＳＦＥＴの製造方法を説明する。
　まず、４Ｈのポリタイプを有するウエハ状態にあるｎ型の炭化珪素半導体基板１の一方の主面上に、ｎ型の不純物濃度が比較的低濃度（ｎ－）である比較的高抵抗な炭化珪素のドリフト層３をエピタキシャル成長によって形成する。このとき、ドリフト層３の不純物濃度が、１×１０１４ｃｍ－３以上、かつ、１×１０１７ｃｍ－３以下となるように形成する。
　次に、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法によって、ダイシングライン上に形成されたアライメント用マークを基準として写真製版を行い、ドリフト層３上にイオン注入マスクを形成し、当該イオン注入マスクを介して不純物のイオン注入を行う。そうすることで、ドリフト層３の上層部に、ｐ型の第１のウェル領域４およびｐ型の第２のウェル領域１４を形成し、さらに、ｐ型の第１のウェル領域４の上層部にｎ型の不純物濃度が比較的高濃度（ｎ＋）である比較的低抵抗な第１のソース領域５を形成する。イオン注入マスクとしては、たとえば、レジストマスクなどを用いる。
　ここで、第１のソース領域５は、たとえば、５×１０１８ｃｍ－３以上、かつ、５×１０２０ｃｍ－３以下の不純物濃度を有し、第１のウェル領域４および第２のウェル領域１４は、たとえば、１×１０１６ｃｍ－３以上、かつ、３×１０１９ｃｍ－３以下の不純物濃度を有するように形成される。なお、ｎ型の第１のソース領域５をｐ型の第１のウェル領域４の上層部に形成するために、第１のソース領域５のｎ型の不純物濃度は、第１のウェル領域４のｐ型の不純物濃度よりも高く設定する。
　ここで、第１のウェル領域４および第２のウェル領域１４は、深さ方向に濃度が一定であってもよいし、一定でなくてもよい。たとえば、表面濃度が低くなるような分布であってもよいし、深さ方向にピークを有するような分布であってもよい。
　次に、第１のソース領域５内にｐ型の第１のウェルコンタクト領域８を、第２のウェル領域１４内にｐ型の第２のウェルコンタクト領域１８を、イオン注入によってそれぞれ形成する。このとき、第１のウェルコンタクト領域８および第２のウェルコンタクト領域１８は、たとえば、１×１０１９ｃｍ－３以上、かつ、１×１０２２ｃｍ－３以下のｐ型の不純物濃度を有するように形成する。
　また、第１のウェルコンタクト領域８の厚みは、第１のソース領域５の厚みと同じか、それ以上の厚みとなるように形成することで、第１のウェルコンタクト領域８が第１のウェル領域４に確実に接触するようにする。なお、ドリフト層３に形成される不純物層および不純物領域の形成順序は、本実施の形態で説明された場合に限定されない。
　次に、ドリフト層３上のゲートトレンチ２０の形成領域に対応する部分に開口部を有するエッチングマスクを、レジスト材を用いてパターニングする。この、エッチングマスクの形成の際にも、上記のアライメント用マークを基準とすればよい。
　そして、エッチングマスクを介するＲＩＥ法によって、第１のソース領域５、第１のウェル領域４および第２のウェル領域１４を厚み方向に貫通し、ドリフト層３内にまで達するゲートトレンチ２０を形成する。
　次に、エッチングマスクをイオン注入マスクとして使用し、ｐ型の不純物のイオン注入を行ってゲートトレンチ２０の底面下にｐ型の電界緩和領域１３を形成する。このとき、電界緩和領域１３は、たとえば、１×１０１７ｃｍ－３以上、かつ、１×１０２０ｃｍ－３以下の不純物濃度を有する。
　次に、エッチングマスクを除去した後、イオン注入マスクをレジスト材を用いてパターニングする。イオン注入マスクは、ゲートトレンチ２０のうち、接続層１２が設けられる側壁を含む部分のみに開口部が設けられたパターンを有し、接続層１２が設けられない側壁を含む部分には開口部が設けられていない。このようなイオン注入マスクを介して、ｐ型の不純物を斜め方向からイオン注入することで、ゲートトレンチ２０の第２のウェル領域１４に接触する側の側壁および電界緩和領域１３の一方の側面に接触する接続層１２を形成する。
　接続層１２を形成するためのイオン注入は、ウエハ状態にある炭化珪素半導体基板１を傾けて行うが、その入射角度は、ウエハに垂直に注入する０度注入に対して、たとえば、２０度以上、かつ、６０度以下の範囲とし、不純物濃度は、たとえば、５×１０１６ｃｍ－３以上、かつ、１×１０２０ｃｍ－３以下とし、表面からの深さは、０．３μｍ以上とする。
　なお、上記では、電界緩和領域１３を形成した後に接続層１２を形成する例が示されたが、接続層１２を形成した後に電界緩和領域１３を形成してもよい。
　また、上記では、ゲートトレンチ２０を形成した後に電界緩和領域１３および接続層１２を形成する例が示されたが、ゲートトレンチ２０を形成する前に、電界緩和領域１３および接続層１２をそれぞれ形成し、電界緩和領域１３および接続層１２の形成位置に合わせてゲートトレンチ２０を形成してもよい。その場合、電界緩和領域１３の形成を後に行うことで、電界緩和領域１３のイオン注入に使用するイオン注入マスクを、ゲートトレンチ２０の形成に利用することも可能である。この場合、接続層１２を形成するためのイオン注入は、ウエハに垂直に注入してもよい。
　次に、１５００℃以上、かつ、２２００℃以下の温度範囲で、０．５分以上、かつ、６０分以下の時間で、注入されたイオンを活性化するためのアニールを行う。
　さらに、熱酸化法または化学気相成長（ＣＶＤ：ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）法などによって、炭化珪素半導体基板１上に絶縁膜を形成した後、ウェットエッチングまたはドライエッチングを行うことで、終端領域３４（図１を参照）の保護のためのフィールド絶縁膜（ここでは、図示しない）を形成する。
　その後、熱酸化法またはＣＶＤ法などによって、ゲートトレンチ２０の内壁面およびゲートトレンチ２０の周辺を覆うようにゲート絶縁膜７を形成する。
　次に、ゲート絶縁膜７が形成されたドリフト層３上に、不純物を比較的高濃度に含むポリシリコンなどの導電体層をＣＶＤなどによって形成する。ポリシリコンがＣＶＤ法で形成される場合、ゲートトレンチ２０内では、底面から垂直方向に向けてポリシリコンが成長するだけでなく、側面から水平方向にもポリシリコンが成長するため、ゲートトレンチ２０の内部には比較的容易にポリシリコンが埋め込まれる。
　次に、ドリフト層３上のポリシリコンをエッチングによって除去する。ドリフト層３の表面に形成されたポリシリコンはエッチングによって除去されるが、ゲートトレンチ２０の内部に埋め込まれたポリシリコンは膜厚が厚いために残存し、ゲート電極９を構成する。
　ただし、ドリフト層３の表面上のポリシリコンをウエハ面内で完全に除去するには、少なからずオーバーエッチングが必要とされるため、ドリフト層３の表面上のポリシリコンをすべてエッチングした場合、ゲートトレンチ２０の内部のゲート電極９の上面は、ゲートトレンチ２０の開口端よりも後退した位置に形成される。
　次に、終端領域３４（図１を参照）および活性領域３０を覆うように層間絶縁膜１９を形成した後、層間絶縁膜１９上に、第１のコンタクト６および第２のコンタクト１６の形成領域に対応する部分に開口部を有するエッチングマスクを、レジスト材を用いてパターニングする。このエッチングマスクの形成の際にも、上記のアライメント用マークを基準とすればよい。
　そして、エッチングマスクを介してドライエッチングなどを行うことで、層間絶縁膜１９を貫通してドリフト層３上に達する第１のコンタクト６および第２のコンタクト１６を形成する。この際、層間絶縁膜１９とともに不要なゲート絶縁膜７も除去される。
　なお、終端領域３４（図１を参照）および活性領域３０を覆うように層間絶縁膜１９を形成した後、活性領域３０内の全面をドライエッチングすることによって、第１のコンタクト６および第２のコンタクト１６を形成してもよい。この場合、ドリフト層３の表面に形成された層間絶縁膜１９はエッチングによって除去されるが、ゲートトレンチ２０内に埋め込まれたゲート電極９上に形成された層間絶縁膜１９は膜厚が厚いために残存し、ゲート電極９とソース電極１０とを電気的に絶縁する機能を保つ。
　なお、エッチングマスクには、終端領域３４（図１を参照）に形成されるゲートコンタクト（ここでは、図示しない）を形成するための開口部が設けられていてもよく、当該開口部を介してドライエッチングなどを行うことで、層間絶縁膜１９を除去してゲートコンタクトを同時に形成してもよい。また、第１のコンタクト６、第２のコンタクト１６およびゲートコンタクトは、それぞれ別工程で形成しても構わない。
　次に、第１のコンタクト６、第２のコンタクト１６および層間絶縁膜１９上を覆うように、ニッケルなどの金属膜をスパッタリング法などで形成する。その後、たとえば、３００℃以上、かつ、１２００℃以下のアニールを行うことで、第１のコンタクト６の底面および第２のコンタクト１６の底面に露出した第１のソース領域５、第１のウェルコンタクト領域８および第２のウェルコンタクト領域１８の上部に金属シリサイド膜（ここではＮｉＳｉ２膜）を形成してシリサイド膜１７とし、オーミック接触を形成する。
　この際、第２のコンタクト１６の底面に第２のウェル領域１４が露出している場合、オーミック接触は形成されずショットキー接触となる。
　その後、第１のコンタクト６および第２のコンタクト１６を埋め込むようにスパッタリング法などでソース電極１０を形成し、ソース電極１０を第１のソース領域５、第１のウェルコンタクト領域８および第２のウェルコンタクト領域１８に電気的に接続する。そうすることで、図３および図４に例が示される断面構成を得ることができる。なお、図示されないゲートコンタクト内から上部にかけて、ゲートパッドまたはゲートパッドへの接続用の配線を形成する。
　最後に、炭化珪素半導体基板１の他方の主面上にスパッタリング法などでドレイン電極１１を形成することで、図１から図４に例が示されるトレンチゲート型ＭＯＳＦＥＴを得ることができる。
　＜特徴＞
　次に、トレンチゲート型ＭＯＳＦＥＴの特徴について説明する。図３および図４に例が示されたように、ゲートトレンチ２０の下方には電界緩和領域１３を設けることによって、ＭＯＳＦＥＴがオフ状態のときにゲート絶縁膜７に印加される電界を、電界緩和領域１３から伸張する空乏層によって大幅に緩和することができる。
　また、図３に例が示されたように、電界緩和領域１３の一方の側面には接続層１２が接触する。また、接続層１２は第２のウェル領域１４にも接触している。そのため、電界緩和領域１３は、第２のウェル領域１４と電気的に接続されることとなる。
　その結果、ＭＯＳＦＥＴのスイッチング動作時に、電界緩和領域１３とドリフト層３とによって形成されるｐｎ接合の充放電用の電流経路が確保され、スイッチング損失を低減することができる。すなわち、ｐｎ接合において形成される空乏層の伸張および縮小に伴って流れる変位電流の電流経路が接続層１２によって確保される。
　接続層１２を設けない場合は、電界緩和領域１３が浮遊電位となるため、ＭＯＳＦＥＴのオンオフ動作に対する電界緩和領域１３の電位追従が鈍くなる。この結果、上記のｐｎ接合で形成される空乏層の応答速度が遅くなり、ターンオフおよびターンオンしにくい構造となる。そうすると、スイッチング損失が増大する。
　接続層１２を設けることで、ｐｎ接合で形成される空乏層の応答速度が早くなり、スイッチング損失を低減することができる。
　接続層１２は、ゲートトレンチ２０の第２のウェル領域１４に接触する側の側壁にのみ形成されるため、チャネル密度の低下を招くことはなく、接続層１２を設けることによるオン抵抗の増加を抑制することができる。加えて、接続層１２が形成されないトレンチ側壁を、オフ方向に平行な方向に延在するトレンチ側壁とすることで、均一なチャネル特性を実現することができる。よって、特定のチャネル面に電流が集中することが抑制され、また、しきい値電圧の不安定性を招かずに動作安定性の高いＭＯＳＦＥＴが実現することができる。
　また、接続層１２は、ゲートトレンチ２０の第２のウェル領域１４に接触する側の側壁にのみ形成されているため、活性領域３０において、第１のウェル領域４と電界緩和領域１３とは電気的に接続していない。つまり、活性領域３０において、第１のウェル領域４と第２のウェル領域１４とは電気的に接続していない。すなわち、電界緩和領域１３とドリフト層３とにより形成されるｐｎ接合の充放電用の電流は、主として第２のウェル領域１４を通じて流れる。そのため、スイッチング動作時に第１のウェル領域４に生じる電位変動を抑制することができ、動作安定性の高いＭＯＳＦＥＴが実現することができる。ここで、第１のウェル領域４と第２のウェル領域１４とは、終端領域３４において、電気的に接続していてもよく、これによって、動作安定性の高いＭＯＳＦＥＴを実現する効果は制限されない。
　図６は、本実施の形態のトレンチゲート型ＭＯＳＦＥＴによって生じる効果を説明する模式図である。図７は、トランジスタ領域３２の等価回路図である。図７では、便宜的にコンタクト抵抗ρａは図示が省略されている。図８は、トランジスタ領域３２とダミー領域３３とを合わせた等価回路図である。図８では、便宜的にコンタクト抵抗ρａ、ρｂは図示が省略されている。
　ここで、Ｃｇｓはゲート電極９とソース電極１０との間の容量（以下、ゲート－ソース間容量）であり、Ｃｇｄはゲート電極９とドレイン電極１１との間の容量（以下、ゲート－ドレイン間容量）であり、Ｃｄｓはドレイン電極１１とソース電極１０との間の容量（以下、ドレイン－ソース間容量）であり、Ｃｇｐはゲート電極９と第２のウェル領域１４との間の容量（以下、ゲート－ウェル間容量）であり、Ｃｄｐはドレイン電極１１と第２のウェル領域１４との間の容量（以下、ドレイン－ウェル間容量）である。
　また、Ｒｐは接続層１２、電界緩和領域１３および第２のウェル領域１４の抵抗成分であり、ρａは第１のウェルコンタクト領域８に対するコンタクト抵抗であり、ρｂは第２のウェルコンタクト領域１８に対するコンタクト抵抗である。
　また、図６に例が示されるように、第２のウェル領域１４を含む領域をダミー領域３３とし、それ以外のトランジスタとして機能する領域をトランジスタ領域３２とする。
　図９は、図８において、低速でトレンチゲート型ＭＯＳＦＥＴをスイッチングする場合の等価回路図である。図９においては、図８に示された回路図からゲート－ウェル間容量Ｃｇｐが除かれている。
　スイッチングする際に、ドレイン－ウェル間容量Ｃｄｐの充放電によって、電界緩和領域１３および第２のウェル領域１４に変位電流が生じるが、低速でスイッチングする場合、図８におけるゲート－ウェル間容量Ｃｇｐのインピーダンスが十分大きいため、変位電流は主として抵抗成分Ｒｐを介してソース電極１０へと流れる。
　図１０は、図８において、高速でトレンチゲート型ＭＯＳＦＥＴをスイッチングする場合の等価回路図である。図１０においては、図８に示された回路図から、電界緩和領域１３および第２のウェル領域１４の抵抗成分Ｒｐが除かれている。
　スイッチングする際に、ドレイン－ウェル間容量Ｃｄｐの充放電によって、電界緩和領域１３および第２のウェル領域１４に変位電流が生じるが、高速でスイッチングする場合、図８におけるゲート－ウェル間容量ＣｇｐのインピーダンスがＲｐに比べて十分小さいため、変位電流は主としてゲート－ウェル間容量Ｃｇｐを介してゲート電極９へと流れる。
　すなわち、高速スイッチングにおいては、低速スイッチングの場合に比べて、実効的にドレイン電極１１とゲート電極９との容量結合が大きくなる。
　よって、高周波数での実効的なドレイン電極１１とゲート電極９との容量結合が大きくなり、高周波数成分の電圧変動が抑制され、ゲート－ソース間の電圧発振を抑制して電磁ノイズを低減することができる。このとき、低周波数での実効的なドレイン電極１１とゲート電極９との容量結合は、通常のゲート－ドレイン間容量Ｃｇｄとほぼ変わらず小さい値に保たれるため、スイッチング損失増大を抑制することができる。
　接続層１２は、ゲートトレンチ２０の側壁からゲートトレンチ２０の延在方向（第１の方向、図２の左右方向）に対して垂直な方向（第２の方向、図３の左右方向）に延在するように設けられている。隣り合うゲートトレンチ２０間のドリフト層３が、対向する２つの接続層１２によって遮断されても構わないが、接続層１２とドリフト層３とによって形成されるｐｎ接合容量を増大させるために、ドリフト層３が遮断されないことがより好適である。
　接続層１２は、図２において、ゲートトレンチ２０の延在方向（第１の方向、図２の左右方向）に沿って互いに離隔して複数設けられる構成となっているが、図２４に例が示されるように、接続層１２が第１の方向に連続的に設けられてもよい。
　図２４は、炭化珪素半導体基板（ＳｉＣ基板）上に形成されたトレンチゲート型ＭＯＳＦＥＴの特徴部の構成の変形例を示す平面図である。
　図２４に例が示されるように、本実施の形態に関するトレンチゲート型ＭＯＳＦＥＴは、接続層１２Ａが、ゲートトレンチ２０の延在方向に沿って連続的に設けられている。
　＜変形例１＞
　図２６は、炭化珪素半導体基板（ＳｉＣ基板）上に形成されたトレンチゲート型ＭＯＳＦＥＴの特徴部の構成の変形例を示す平面図である。なお、図２６におけるＡ－Ａ線での断面図、Ｂ－Ｂ線での断面図は、それぞれ図３、図４と同じである。
　図２に示された例では、第１のウェルコンタクト領域８と第２のウェルコンタクト領域１８が、ゲートトレンチ２０の延在方向において不連続に形成されているが、図２６では、第１のウェルコンタクト領域８Ｂと第２のウェルコンタクト領域１８Ｂとが、ゲートトレンチ２０の延在方向に連続的に形成されている。このような構成を採った場合でも、スイッチング損失の増大を抑制し、かつ、電磁ノイズを低減することができる。
　＜変形例２＞
　図１２は、炭化珪素半導体基板（ＳｉＣ基板）上に形成されたトレンチゲート型ＭＯＳＦＥＴの特徴部の構成の変形例を示す平面図である。
　図１３は、図１２のＡ－Ａ線での断面図である。図１４は、図１２のＢ－Ｂ線での断面図である。図１５は、図１２のＣ－Ｃ線での断面図である。図１３、図１４および図１５には、活性領域３０においてゲートトレンチ２０を断面に含む位置のユニットセル３１の周期構造が示されている。
　図２に示された構成では、第２のウェル領域１４には第２のウェルコンタクト領域１８が設けられていたが、図１２に示された構成では、第２のウェル領域１４には、第２のウェルコンタクト領域１８の他に、第１のソース領域５よりも平面視での面積が小さいｎ型の第２のソース領域１５が設けられている。第２のソース領域１５は、第２のウェル領域１４の上層部に設けられ、第２のウェルコンタクト領域１８の側面に接触する。
　このような構成を採ることで、オン抵抗を低減する効果が得られる。一方、ｎ型の第２のソース領域１５を設けることによって、第２のウェル領域１４に部分的にＭＯＳＦＥＴが形成されたとしても、第１のウェル領域４のＭＯＳＦＥＴが存在する領域と、第２のウェル領域１４に部分的に形成されたＭＯＳＦＥＴが存在する領域との合計に対して、第２のウェル領域１４にｎ型領域が形成されていない部分のゲート－ウェル間容量Ｃｇｐがあれば、第２のウェル領域１４にｎ型領域が形成されていない構成と同様に電磁ノイズを低減する効果が得られる。
　なお、第２のソース領域１５のｎ型の不純物濃度は、第１のソース領域５と同様に、たとえば、５×１０１８ｃｍ－３以上、かつ、５×１０２０ｃｍ－３以下であることが好適である。
　＜第２の実施の形態＞
　図１６は、本実施の形態のトレンチゲート型ＭＯＳＦＥＴの構成を模式的に示す平面図である。図１６に例が示されるように、本実施の形態に関するトレンチゲート型ＭＯＳＦＥＴにおいては、ｎ型の第２のソース領域１５が、ゲートトレンチ２０の延在方向（第１の方向、図１６の左右方向）に対して垂直な方向（第２の方向、図３の左右方向）において、接続層１２、または、第２のウェルコンタクト領域１８と同一平面上には位置しない。すなわち、図１６のＡ－Ａ線での断面には、第２のソース領域１５は位置しない。同様に、図１６のＢ－Ｂ線での断面には、第２のソース領域１５は位置しない。
　このような構成を採ることで、トレンチゲート型ＭＯＳＦＥＴに対して、効果的にオン抵抗を低減する効果が得られる。
　＜第３の実施の形態＞
　図１７は、本実施の形態のトレンチゲート型ＭＯＳＦＥＴの構成を模式的に示す平面図である。図１７に例が示されるように、本実施の形態に関するトレンチゲート型ＭＯＳＦＥＴにおいては、ｐ型の第２のウェルコンタクト領域１８Ｃが、第１のウェルコンタクト領域８に比べて、平面視での面積が小さい。
　これによって、ρｂを増大させることができ、高周波数領域での実効的なドレイン電極１１とゲート電極９との容量結合を増大させることができる。よって、電磁ノイズを低減する効果を高めることができる。
　＜第４の実施の形態＞
　図１８は、本実施の形態のトレンチゲート型ＭＯＳＦＥＴの構成を模式的に示す平面図である。図１８に例が示されるように、本実施の形態に関するトレンチゲート型ＭＯＳＦＥＴにおいては、ゲートトレンチ２０の延在方向（第１の方向、図１８の左右方向）に対して垂直な方向（第２の方向、図３の左右方向）において、接続層１２と第２のウェルコンタクト領域１８とが同一平面上には位置しない。すなわち、図１８のＡ－Ａ線での断面には、接続層１２のみが位置し第２のウェルコンタクト領域１８は位置しない。一方で、図１８のＢ－Ｂ線での断面には、第２のウェルコンタクト領域１８のみが位置し接続層１２は位置しない。
　これによって、抵抗成分Ｒｐを増大させることができ、高周波数領域での実効的なドレイン電極１１とゲート電極９との容量結合を増大させることができる。よって、電磁ノイズを低減する効果を高めることができる。
　＜第５の実施の形態＞
　本実施の形態のトレンチゲート型ＭＯＳＦＥＴにおいては、図３におけるダミー領域３３を構成する第２のウェル領域１４の不純物濃度が、図３におけるトランジスタ領域３２を構成する第１のウェル領域４の不純物濃度よりも低い。
　そのため、第２のウェル領域１４の抵抗成分Ｒｐを増大させることができ、高周波数領域での実効的なドレイン電極１１とゲート電極９との容量結合を増大させることができる。よって、電磁ノイズを低減する効果を高めることができる。
　第２のウェル領域１４の不純物濃度は、第１のウェル領域４の不純物濃度よりも少しでも小さければよく、たとえば、数％から数十％程度小さくするだけでも効果が得られる。
　＜第６の実施の形態＞
　本実施の形態のトレンチゲート型ＭＯＳＦＥＴにおいては、図３におけるダミー領域３３を構成する第２のウェル領域１４の幅、すなわち、第１のウェル領域４および第２のウェル領域１４の配列方向における第２のウェル領域１４の長さが、図３におけるトランジスタ領域３２を構成する（当該方向における）第１のウェル領域４の幅よりも小さく形成される。
　そのため、第２のウェル領域１４の抵抗成分Ｒｐを増大させることができ、高周波数領域での実効的なドレイン電極１１とゲート電極９との容量結合を増大させることができる。よって、電磁ノイズを低減する効果を高めることができる。
　第２のウェル領域１４の幅は、第１のウェル領域４の幅より少しでも小さくすればよく、たとえば、数％から数十％程度小さくするだけでも効果が得られる。
　＜第７の実施の形態＞
　図１９は、本実施の形態のトレンチゲート型ＭＯＳＦＥＴの構成を模式的に示す断面図である。対応する平面図は、図２と同様である。
　図１９に例が示されるように、本実施の形態に関するトレンチゲート型ＭＯＳＦＥＴにおいては、図３に示される構成に加えて、第２のウェル領域１４の直下にｎ型の不純物濃度を比較的高濃度に有する高濃度領域２１が設けられている。
　高濃度領域２１の不純物濃度は、接続層１２、電界緩和領域１３および第２のウェル領域１４のｐ型不純物の不純物濃度よりも小さくすることが好適である。これは、高濃度領域２１と接続層１２との間、高濃度領域２１と電界緩和領域１３との間、および、高濃度領域２１と第２のウェル領域１４との間にそれぞれ形成されるｐｎ接合による空乏層を、より高濃度領域２１側に延伸させるためである。
　また、高濃度領域２１の不純物濃度は、ドリフト層３の不純物濃度よりも高くする。これによって、ドレイン－ウェル間容量Ｃｄｐを大きくすることができ、高周波数領域での実効的なドレイン電極１１とゲート電極９との容量結合を増大させることができる。よって、電磁ノイズを低減する効果を高めることができる。
　＜変形例１＞
　図２０は、本実施の形態のトレンチゲート型ＭＯＳＦＥＴの構成の変形例を模式的に示す断面図である。対応する平面図は、図２と同様である。
　図２０に例が示されるように、トレンチゲート型ＭＯＳＦＥＴにおいては、高濃度領域２１Ａが第２のウェル領域１４の直下だけでなく、第１のウェル領域４の直下にも設けられている。
　この場合、高濃度領域２１Ａの不純物濃度は、第１のウェル領域４の不純物濃度よりも小さくすることが好適である。これは、高濃度領域２１Ａと第１のウェル領域４との間、および、高濃度領域２１Ａと電界緩和領域１３との間で形成されるｐｎ接合による空乏層を、より高濃度領域２１Ａ側に延伸させるためである。
　また、高濃度領域２１Ａの不純物濃度は、ドリフト層３の不純物濃度よりも高くする。この構成を採ることで、オン抵抗を低減する効果が得られる。
　＜変形例２＞
　図２１は、本実施の形態のトレンチゲート型ＭＯＳＦＥＴの構成の変形例を模式的に示す断面図である。対応する平面図は、図２と同様である。
　図２１に例が示されるような高濃度領域２１は、ゲートトレンチ２０を形成し、エッチングマスクを除去した後、ｎ型の不純物を斜め方向からイオン注入することで、ゲートトレンチ２０の側壁および電界緩和領域１３に接触するように形成される。高濃度領域２１は、第２のウェル領域１４の直下、または、第１のウェル領域４の直下と第２のウェル領域１４の直下とに形成される。当該構成によって生じる効果は、図１９および図２０に示される構成によって生じる効果と同様である。
　＜第８の実施の形態＞
　図２２は、本実施の形態のトレンチゲート型ＭＯＳＦＥＴの構成を模式的に示す平面図である。図２２に例が示されるように、トレンチゲート型ＭＯＳＦＥＴにおいては、第１のソース領域５が第１のウェル領域４の延在方向に不連続的に形成されている。
　このような構成を採ることで、ＭＯＳＦＥＴのオン特性と電圧耐量とのトレードオフ関係を任意に設定することができる。すなわち、第１のソース領域５を形成しない部分を設けることで、電圧耐量を向上させることができ、第１のソース領域５を形成する部分を設けることで、ＭＯＳＦＥＴのオン特性を高めることができる。そのため、第１のソース領域５を形成しない部分と第１のソース領域５を形成する部分との比率を調整することで、ＭＯＳＦＥＴのオン特性と電圧耐量とのトレードオフ関係を任意に設定することができる。
　第１の実施の形態から第８の実施の形態においては、第１のウェルコンタクト領域８および第２のウェルコンタクト領域１８のｐ型不純物の不純物濃度は同じものとされた。この場合、コンタクト抵抗率（Ωｃｍ２）も同じとなるので、たとえば、第２のコンタクト１６の第２のウェルコンタクト領域１８上の開口面積を、第１のコンタクト６の第１のウェルコンタクト領域８上の開口面積よりも小さくすることで、第２のウェルコンタクト領域１８に対するコンタクト抵抗ρａが、第１のウェルコンタクト領域８に対するコンタクト抵抗ρｂよりも大きくすることができる。または、同一の開口面積でも、第２のコンタクト１６の開口数を、第１のコンタクト６の開口数よりも少なくすることで、第２のウェルコンタクト領域１８に対するコンタクト抵抗ρａを、第１のウェルコンタクト領域８に対するコンタクト抵抗ρｂよりも大きくすることができる。
　このため、第２のウェルコンタクト領域１８に対するコンタクト抵抗ρｂ（図６を参照）を増大させることができ、高周波数領域での実効的なドレイン電極１１とゲート電極９との容量結合を増大させることができる。よって、電磁ノイズを低減する効果を高めることができる。
　第１の実施の形態から第８の実施の形態においては、第１のウェルコンタクト領域８および第２のウェルコンタクト領域１８のｐ型不純物の不純物濃度は同じであり、コンタクト抵抗率（Ωｃｍ２）も同じであるものとされたが、第２のウェルコンタクト領域１８に対するコンタクト抵抗率を、第１のウェルコンタクト領域８に対するコンタクト抵抗率よりも大きく形成することもできる。
　たとえば、第２のウェルコンタクト領域１８の最表面のｐ型不純物の不純物濃度を、第１のウェルコンタクト領域８の最表面のｐ型不純物の不純物濃度よりも小さくすることで、上記が実現可能である。このためには、たとえば、同じ注入エネルギーで第２のウェルコンタクト領域１８へのドーズ量を少なくする方法が挙げられる。
　この場合、第２のウェルコンタクト領域１８に対するコンタクト抵抗ρｂ（図６）を増大させることができ、高周波数領域での実効的なドレイン電極１１とゲート電極９との容量結合を増大させることができる。よって、電磁ノイズを低減する効果を高めることができる。
　＜第９の実施の形態＞
　本実施の形態は、上記の第１の実施の形態から第８の実施の形態に関する半導体装置を電力変換装置に適用したものである。本実施の形態は特定の電力変換装置に限定して適用されるものではないが、以下、第９の実施の形態として、三相のインバータに上記の半導体装置を適用した場合について説明する。
　図２５は、本実施の形態に関する電力変換装置を適用した電力変換システムの構成を示すブロック図である。
　図２５に示す電力変換システムは、電源５００と、電力変換装置６００と、負荷７００とを備える。電源５００は、直流電源であり、電力変換装置６００に直流電力を供給する。
　電源５００は種々のもので構成することが可能であり、たとえば、直流系統、太陽電池または蓄電池などで構成することができ、また、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成してもよい。また、電源５００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成してもよい。
　電力変換装置６００は、電源５００と負荷７００との間に接続された三相のインバータであり、電源５００から供給された直流電力を交流電力に変換し、負荷７００に交流電力を供給する。電力変換装置６００は、図２５に例が示されるように、直流電力を交流電力に変換して出力する主変換回路６０１と、主変換回路６０１のそれぞれのスイッチング素子を駆動する駆動信号を出力する駆動回路６０２と、駆動回路６０２を制御する制御信号を駆動回路６０２に出力する制御回路６０３とを備えている。
　負荷７００は、電力変換装置６００から供給された交流電力によって駆動される三相の電動機である。なお、負荷７００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、たとえば、ハイブリッド自動車、電気自動車、鉄道車両、エレベータ、または、空調機器向けの電動機として用いられる。
　以下、電力変換装置６００の詳細を説明する。主変換回路６０１は、スイッチング素子と還流ダイオードを備えており（ここでは、図示しない）、スイッチング素子がスイッチングすることによって、電源５００から供給される直流電力を交流電力に変換し、負荷７００に供給する。
　主変換回路６０１の具体的な回路構成は種々のものがあるが、本実施の形態に関する主変換回路６０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードで構成することができる。主変換回路６０１のそれぞれのスイッチング素子には、上記の第１の実施の形態から第８の実施の形態のいずれかに関する半導体装置を適用する。
　６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、それぞれの上下アームはフルブリッジ回路のそれぞれの相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、それぞれの上下アームの出力端子、すなわち、主変換回路６０１の３つの出力端子は、負荷７００に接続される。
　駆動回路６０２は、主変換回路６０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路６０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路６０３からの制御信号にしたがい、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とをそれぞれのスイッチング素子の制御電極に出力する。
　スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子のしきい値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子のしきい値電圧以下の電圧信号（オフ信号）となる。
　制御回路６０３は、負荷７００に所望の電力が供給されるよう主変換回路６０１のスイッチング素子を制御する。具体的には、負荷７００に供給すべき電力に基づいて主変換回路６０１のそれぞれのスイッチング素子がオン状態となるべき時間（オン時間）を算出する。たとえば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路６０１を制御することができる。そして、それぞれの時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路６０２に制御指令（制御信号）を出力する。駆動回路６０２は、この制御信号にしたがい、それぞれのスイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
　本実施の形態に関する電力変換装置では、主変換回路６０１のスイッチング素子として第１の実施の形態から第８の実施の形態のいずれかに関する半導体装置を適用するため、スイッチング素子がオフ状態のときにゲートトレンチ底面に印加される電界を緩和することができる。また、接続層１２によってトレンチ底面の電界緩和領域１３と第１のウェル領域４とが電気的に接続されるので、トレンチ底面の電界緩和領域１３とドリフト層３とによって形成されるｐｎ接合の充放電用の電流経路が確保され、スイッチング損失を低減することができる。
　本実施の形態では、２レベルの三相インバータに上記の半導体装置を適用する例を説明したが、適用先はこれに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルまたはマルチレベルの電力変換装置であっても構わない。また、単相負荷に電力を供給する場合には単相のインバータに適用しても構わない。また、直流負荷などに電力を供給する場合にはＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに適用することも可能である。
　また、上記の半導体装置を適用した電力変換装置は、上記した負荷が電動機の場合に限定されるものではなく、たとえば、放電加工機またはレーザー加工機、または誘導加熱調理器または非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムまたは蓄電システムなどのパワーコンディショナーとして用いることも可能である。
　＜以上に記載された実施の形態によって生じる効果について＞
　次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。すなわち、以下では便宜上、対応づけられる具体的な構成のうちのいずれか１つのみが代表して記載される場合があるが、代表して記載された具体的な構成が対応づけられる他の具体的な構成に置き換えられてもよい。
　また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
　以上に記載された実施の形態によれば、半導体装置は、第１の導電型の第１の半導体層と、ゲートトレンチ２０と、第２の導電型（ｐ型）の第１のウェル領域４と、第１の導電型の第１の不純物領域と、第２の導電型（ｐ型）の少なくとも１つの第１のウェルコンタクト領域８（または、第１のウェルコンタクト領域８Ａ、第１のウェルコンタクト領域８Ｂ）と、少なくとも１つの第１のコンタクト６と、第２の導電型（ｐ型）の第２のウェル領域１４と、第２の導電型（ｐ型）の少なくとも１つの第２のウェルコンタクト領域１８（または、第２のウェルコンタクト領域１８Ａ、第２のウェルコンタクト領域１８Ｂ、第２のウェルコンタクト領域１８Ｃ）と、少なくとも１つの第２のコンタクト１６と、第２の導電型（ｐ型）の電界緩和領域１３と、複数の第２の導電型（ｐ型）の接続層１２（または、接続層１２Ａ）と、第２の主電極とを備える。ここで、第１の導電型の第１の半導体層は、たとえば、ｎ型のドリフト層３などに対応するものである。また、第１の導電型の第１の不純物領域は、たとえば、ｎ型の第１のソース領域５などに対応するものである。また、第２の主電極は、たとえば、ドレイン電極１１などに対応するものである。ゲートトレンチ２０は、ドリフト層３の上面において、ドリフト層３の上面に沿う第１の方向（すなわち、図３の奥行き方向）に延在して設けられる。第１のウェル領域４は、ドリフト層３の上層部に設けられ、かつ、第１の方向に延在する。第１のソース領域５は、第１のウェル領域４の上層部に設けられる。第１のウェルコンタクト領域８は、第１のウェル領域４の上層部に設けられ、かつ、側面において第１のソース領域５に接触する。第１のコンタクト６は、第１のソース領域５および少なくとも１つの第１のウェルコンタクト領域８に電気的に接続され、かつ、ドリフト層３の上方に設けられる第１の主電極に電気的に接続される。ここで、第１の主電極は、たとえば、ソース電極１０などに対応するものである。第２のウェル領域１４は、第１の方向と直交する方向でありドリフト層３の上面に沿う第２の方向（すなわち、図３の左右方向）にゲートトレンチ２０で分離されて設けられ、かつ、第１の方向に延在し、内部には第１の導電型の不純物領域を有さない。第２のウェルコンタクト領域１８は、第２のウェル領域１４の上層部に設けられる。第２のコンタクト１６は、第２のウェルコンタクト領域１８に電気的に接続され、かつ、ドリフト層３の上方に設けられたソース電極１０に電気的に接続される。電界緩和領域１３は、ゲートトレンチ２０の底部に接触するように設けられる。接続層１２は、隣り合うゲートトレンチ２０の互いに対向する側壁（第２のウェル領域１４と接触する側壁）にそれぞれ接触して設けられ、かつ、電界緩和領域１３と第２のウェル領域１４とを電気的に接続する。ドレイン電極１１は、ドリフト層３の下方に設けられる。そして、ゲートトレンチ２０の内部には、第１のソース領域５の側面、第１のウェル領域４の側面、第２のウェル領域１４の側面、電界緩和領域１３および接続層１２に、ゲート絶縁膜７を介してゲート電極９が設けられる。
　このような構成によれば、スイッチング動作時において第１のウェル領域４の電位変動を抑制することができる。そのため、ゲート－ソース間の電圧発振を抑制しつつ、スイッチング損失の増大を抑制することができる。
　なお、上記の構成に本願明細書に例が示された他の構成を適宜追加した場合、すなわち、上記の構成としては言及されなかった本願明細書中の他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、以上に記載された実施の形態によれば、半導体装置は、ドリフト層３と、ゲートトレンチ２０と、第１のウェル領域４と、第１のソース領域５と、第１のウェルコンタクト領域８と、第１のコンタクト６と、第２のウェル領域１４と、第２のウェルコンタクト領域１８と、第１の導電型（ｎ型）の少なくとも１つの第２の不純物領域と、第２のコンタクト１６と、電界緩和領域１３と、接続層１２と、ドレイン電極１１とを備える。ここで、第２の不純物領域は、たとえば、ｎ型の第２のソース領域１５などに対応するものである。第２のウェル領域１４は、第１の方向と直交する方向であるドリフト層３の上面に沿う第２の方向にゲートトレンチ２０で分離されて設けられ、かつ、第１の方向に延在する。第２のソース領域１５は、第２のウェル領域１４の上層部に設けられ、少なくとも１つの第２のウェルコンタクト領域１８の側面に接触し、かつ、平面視での面積が第１のソース領域５よりも小さい。また、接続層１２は、第１のウェル領域４と接触する側壁には設けられない。そして、ゲートトレンチ２０の内部には、第１のソース領域５の側面、第１のウェル領域４の側面、第２のウェル領域１４の側面、電界緩和領域１３および接続層１２に、ゲート絶縁膜７を介してゲート電極９が設けられる。
　このような構成によれば、オン抵抗を低減する効果が得られる。また、ｎ型の第２のソース領域１５を設けることによって、第２のウェル領域１４に部分的にＭＯＳＦＥＴが形成されたとしても、第１のウェル領域４のＭＯＳＦＥＴが存在する領域と、第２のウェル領域１４に部分的に形成されたＭＯＳＦＥＴが存在する領域との合計に対して、第２のウェル領域１４にｎ型領域が形成されていない部分のゲート－ウェル間容量Ｃｇｐがあれば、第２のウェル領域１４にｎ型領域が形成されていない構成と同様に電磁ノイズを低減する効果が得られる。
　また、以上に記載された実施の形態によれば、第２のソース領域１５が、第２の方向において、接続層１２または第２のウェルコンタクト領域１８と、同一平面上に形成されない。このような構成によれば、トレンチゲート型ＭＯＳＦＥＴに対して、効果的にオン抵抗を低減する効果が得られる。
　また、以上に記載された実施の形態によれば、第２のウェルコンタクト領域１８Ｃが、第１のウェルコンタクト領域８よりも平面視での面積が小さい。このような構成によれば、ρｂを増大させることができ、高周波数領域での実効的なドレイン電極１１とゲート電極９との容量結合を増大させることができる。よって、電磁ノイズを低減する効果を高めることができる。
　また、以上に記載された実施の形態によれば、第２のウェルコンタクト領域１８と接続層１２とが、第２の方向において、同一平面上に形成されない。このような構成によれば、抵抗成分Ｒｐを増大させることができ、高周波数領域での実効的なドレイン電極１１とゲート電極９との容量結合を増大させることができる。よって、電磁ノイズを低減する効果を高めることができる。
　また、以上に記載された実施の形態によれば、第２のウェル領域１４が、第１のウェル領域４よりも不純物濃度が低い。このような構成によれば、第２のウェル領域１４の抵抗成分Ｒｐを増大させることができ、高周波数領域での実効的なドレイン電極１１とゲート電極９との容量結合を増大させることができる。よって、電磁ノイズを低減する効果を高めることができる。
　また、以上に記載された実施の形態によれば、第２のウェル領域１４の第２の方向の長さが、第１のウェル領域４の第２の方向の長さよりも短い。このような構成によれば、第２のウェル領域１４の抵抗成分Ｒｐを増大させることができ、高周波数領域での実効的なドレイン電極１１とゲート電極９との容量結合を増大させることができる。よって、電磁ノイズを低減する効果を高めることができる。
　また、以上に記載された実施の形態によれば、半導体装置は、第２のウェル領域１４の下方に設けられ、かつ、ドリフト層３よりも不純物濃度が高い第１の導電型の高濃度領域２１（または、高濃度領域２１Ａ）を備える。このような構成によれば、ドレイン－ウェル間容量Ｃｄｐを大きくすることができ、高周波数領域での実効的なドレイン電極１１とゲート電極９との容量結合を増大させることができる。よって、電磁ノイズを低減する効果を高めることができる。
　また、以上に記載された実施の形態によれば、高濃度領域２１Ａが、第１のウェル領域４の下方にも設けられる。このような構成によれば、オン抵抗を低減する効果が得られる。
　また、以上に記載された実施の形態によれば、第１のソース領域５が、第１の方向において不連続に形成される。このような構成によれば、ＭＯＳＦＥＴのオン特性と電圧耐量とのトレードオフ関係を任意に設定することができる。すなわち、第１のソース領域５を形成しない部分を設けることで、電圧耐量を向上させることができ、第１のソース領域５を形成する部分を設けることで、ＭＯＳＦＥＴのオン特性を高めることができる。そのため、第１のソース領域５を形成しない部分と第１のソース領域５を形成する部分との比率を調整することで、ＭＯＳＦＥＴのオン特性と電圧耐量とのトレードオフ関係を任意に設定することができる。
　また、以上に記載された実施の形態によれば、少なくとも１つの第２のコンタクト１６の少なくとも１つの第２のウェルコンタクト領域１８に対するコンタクト抵抗が、少なくとも１つの第１のコンタクト６の少なくとも１つの第１のウェルコンタクト領域８に対するコンタクト抵抗よりも大きい。このような構成によれば、第２のウェルコンタクト領域１８に対するコンタクト抵抗ρｂ（図６）を増大させることができ、高周波数領域での実効的なドレイン電極１１とゲート電極９との容量結合を増大させることができる。よって、電磁ノイズを低減する効果を高めることができる。
　また、以上に記載された実施の形態によれば、少なくとも１つの第２のウェルコンタクト領域１８の不純物濃度が、少なくとも１つの第１のウェルコンタクト領域８の不純物濃度よりも低い。このような構成によれば、第２のウェルコンタクト領域１８に対するコンタクト抵抗ρｂ（図６）を増大させることができ、高周波数領域での実効的なドレイン電極１１とゲート電極９との容量結合を増大させることができる。よって、電磁ノイズを低減する効果を高めることができる。
　また、以上に記載された実施の形態によれば、少なくとも１つの第２のコンタクト１６の少なくとも１つの第２のウェルコンタクト領域１８上の開口面積が、少なくとも１つの第１のコンタクト６の少なくとも１つの第１のウェルコンタクト領域８上の開口面積よりも小さい。このような構成によれば、第２のウェルコンタクト領域１８に対するコンタクト抵抗ρｂ（図６を参照）を増大させることができ、高周波数領域での実効的なドレイン電極１１とゲート電極９との容量結合を増大させることができる。よって、電磁ノイズを低減する効果を高めることができる。
　＜以上に記載された実施の形態の変形例について＞
　以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、限定的なものではないものとする。
　したがって、例が示されていない無数の変形例と均等物とが、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態における構成要素と組み合わせる場合が含まれるものとする。
　また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
　また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」の構成要素が備えられる、と記載された場合に、当該構成要素が「１つ以上」備えられていてもよいものとする。
　さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
　また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
　また、本明細書における説明は、本技術のすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
　なお、本技術は、その範囲内において、それぞれの実施の形態を自由に組み合わせたり、それぞれの実施の形態を適宜、変形、省略することが可能である。
　４　第１のウェル領域、６　第１のコンタクト、７　ゲート絶縁膜、８　第１のウェルコンタクト領域、８Ａ　第１のウェルコンタクト領域、８Ｂ　第１のウェルコンタクト領域、９　ゲート電極、１２　接続層、１２Ａ　接続層、１３　電界緩和領域、１４　第２のウェル領域、１６　第２のコンタクト、１８　第２のウェルコンタクト領域、１８Ａ　第２のウェルコンタクト領域、１８Ｂ　第２のウェルコンタクト領域、１８Ｃ　第２のウェルコンタクト領域、２０　ゲートトレンチ、２１　高濃度領域、２１Ａ　高濃度領域、６００　電力変換装置、６０１　主変換回路、６０２　駆動回路、６０３　制御回路。

Claims (14)

  1. 　第１の導電型の第１の半導体層と、
    　前記第１の半導体層の上面において、前記第１の半導体層の上面に沿う第１の方向に延在して設けられるゲートトレンチと、
    　前記第１の半導体層の上層部に設けられ、かつ、前記第１の方向に延在する第２の導電型の第１のウェル領域と、
    　前記第１のウェル領域の上層部に設けられる第１の導電型の第１の不純物領域と、
    　前記第１のウェル領域の上層部に設けられ、かつ、側面において前記第１の不純物領域に接触する第２の導電型の少なくとも１つの第１のウェルコンタクト領域と、
    　前記第１の不純物領域および少なくとも１つの前記第１のウェルコンタクト領域に電気的に接続され、かつ、前記第１の半導体層の上方に設けられる第１の主電極に電気的に接続される少なくとも１つの第１のコンタクトと、
    　前記第１の方向と直交する方向であり前記第１の半導体層の上面に沿う第２の方向に前記ゲートトレンチで分離されて設けられ、かつ、前記第１の方向に延在し、内部には第１の導電型の不純物領域を有さない第２の導電型の第２のウェル領域と、
    　前記第２のウェル領域の上層部に設けられる、第２の導電型の少なくとも１つの第２のウェルコンタクト領域と、
    　少なくとも１つの前記第２のウェルコンタクト領域に電気的に接続され、かつ、前記第１の半導体層の上方に設けられた第１の主電極に電気的に接続される少なくとも１つの第２のコンタクトと、
    　前記ゲートトレンチの底部に接触するように設けられる第２の導電型の電界緩和領域と、
    　隣り合う前記ゲートトレンチの互いに対向する側壁にそれぞれ接触して設けられ、かつ、前記電界緩和領域と前記第２のウェル領域とを電気的に接続する複数の第２の導電型の接続層と、
    　前記第１の半導体層の下方に設けられる第２の主電極とを備え、
    　前記接続層は、前記第２のウェル領域と接触する前記側壁に設けられ、
    　前記ゲートトレンチの内部には、前記第１の不純物領域の側面、前記第１のウェル領域の側面、前記第２のウェル領域の側面、前記電界緩和領域および前記接続層に、ゲート絶縁膜を介してゲート電極が設けられる、
    　半導体装置。
  2. 　第１の導電型の第１の半導体層と、
    　前記第１の半導体層の上面において、前記第１の半導体層の上面に沿う第１の方向に延在して設けられるゲートトレンチと、
    　前記第１の半導体層の上層部に設けられ、かつ、前記第１の方向に延在する第２の導電型の第１のウェル領域と、
    　前記第１のウェル領域の上層部に設けられる第１の導電型の第１の不純物領域と、
    　前記第１のウェル領域の上層部に設けられ、かつ、側面において前記第１の不純物領域に接触する第２の導電型の少なくとも１つの第１のウェルコンタクト領域と、
    　前記第１の不純物領域および少なくとも１つの前記第１のウェルコンタクト領域に電気的に接続され、かつ、前記第１の半導体層の上方に設けられる第１の主電極に電気的に接続される少なくとも１つの第１のコンタクトと、
    　前記第１の方向と直交する方向であり前記第１の半導体層の上面に沿う第２の方向に前記ゲートトレンチで分離されて設けられ、かつ、前記第１の方向に延在する第２の導電型の第２のウェル領域と、
    　前記第２のウェル領域の上層部に設けられる、第２の導電型の少なくとも１つの第２のウェルコンタクト領域と、
    　前記第２のウェル領域の上層部に設けられ、少なくとも１つの前記第２のウェルコンタクト領域の側面に接触し、かつ、平面視での面積が前記第１の不純物領域よりも小さい第１の導電型の少なくとも１つの第２の不純物領域と、
    　少なくとも１つの前記第２のウェルコンタクト領域に電気的に接続され、かつ、前記第１の半導体層の上方に設けられた第１の主電極に電気的に接続される少なくとも１つの第２のコンタクトと、
    　前記ゲートトレンチの底部に接触するように設けられる第２の導電型の電界緩和領域と、
    　隣り合う前記ゲートトレンチの互いに対向する側壁にそれぞれ接触して設けられ、かつ、前記電界緩和領域と前記第２のウェル領域とを電気的に接続する複数の第２の導電型の接続層と、
    　前記第１の半導体層の下方に設けられる第２の主電極とを備え、
    　前記接続層は、前記第２のウェル領域と接触する前記側壁に設けられ、前記第１のウェル領域と接触する前記側壁には設けられず、
    　前記ゲートトレンチの内部には、前記第１の不純物領域の側面、前記第１のウェル領域の側面、前記第２のウェル領域の側面、前記電界緩和領域および前記接続層に、ゲート絶縁膜を介してゲート電極が設けられる、
    　半導体装置。
  3. 　請求項２に記載の半導体装置であり、
    　少なくとも１つの前記第２の不純物領域が、前記第２の方向において、前記接続層または少なくとも１つの前記第２のウェルコンタクト領域と、同一平面上に形成されない、
    　半導体装置。
  4. 　請求項１から３のうちのいずれか１つに記載の半導体装置であり、
    　少なくとも１つの前記第２のウェルコンタクト領域が、少なくとも１つの前記第１のウェルコンタクト領域よりも平面視での面積が小さい、
    　半導体装置。
  5. 　請求項１から４のうちのいずれか１つに記載の半導体装置であり、
    　少なくとも１つの前記第２のウェルコンタクト領域と前記接続層とが、前記第２の方向において、同一平面上に形成されない、
    　半導体装置。
  6. 　請求項１から５のうちのいずれか１つに記載の半導体装置であり、
    　前記第２のウェル領域が、前記第１のウェル領域よりも不純物濃度が低い、
    　半導体装置。
  7. 　請求項１から６のうちのいずれか１つに記載の半導体装置であり、
    　前記第２のウェル領域の前記第２の方向の長さが、前記第１のウェル領域の前記第２の方向の長さよりも短い、
    　半導体装置。
  8. 　請求項１から７のうちのいずれか１つに記載の半導体装置であり、
    　前記第２のウェル領域の下方に設けられ、かつ、前記第１の半導体層よりも不純物濃度が高い第１の導電型の高濃度領域をさらに備える、
    　半導体装置。
  9. 　請求項８に記載の半導体装置であり、
    　前記高濃度領域が、前記第１のウェル領域の下方にも設けられる、
    　半導体装置。
  10. 　請求項１から９のうちのいずれか１つに記載の半導体装置であり、
    　前記第１の不純物領域が、前記第１の方向において不連続に形成される、
    　半導体装置。
  11. 　請求項１から１０のうちのいずれか１つに記載の半導体装置であり、
    　少なくとも１つの前記第２のコンタクトの少なくとも１つの前記第２のウェルコンタクト領域に対するコンタクト抵抗が、少なくとも１つの前記第１のコンタクトの少なくとも１つの前記第１のウェルコンタクト領域に対するコンタクト抵抗よりも大きい、
    　半導体装置。
  12. 　請求項１から１１のうちのいずれか１つに記載の半導体装置であり、
    　少なくとも１つの前記第２のウェルコンタクト領域の不純物濃度が、少なくとも１つの前記第１のウェルコンタクト領域の不純物濃度よりも低い、
    　半導体装置。
  13. 　請求項１から１２のうちのいずれか１つに記載の半導体装置であり、
    　少なくとも１つの前記第２のコンタクトの少なくとも１つの前記第２のウェルコンタクト領域上の開口面積が、少なくとも１つの前記第１のコンタクトの少なくとも１つの前記第１のウェルコンタクト領域上の開口面積よりも小さい、
    　半導体装置。
  14. 　請求項１から請求項１３のうちのいずれか１項に記載の半導体装置を有し、かつ、入力される電力を変換して出力する主変換回路と、
    　前記半導体装置を駆動するための駆動信号を前記半導体装置に出力する駆動回路と、
    　前記駆動回路を制御するための制御信号を前記駆動回路に出力する制御回路とを備える、
    　電力変換装置。
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