JP2018101789A - 半導体スイッチング素子および炭化珪素半導体装置の製造方法 - Google Patents

半導体スイッチング素子および炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP2018101789A
JP2018101789A JP2018010194A JP2018010194A JP2018101789A JP 2018101789 A JP2018101789 A JP 2018101789A JP 2018010194 A JP2018010194 A JP 2018010194A JP 2018010194 A JP2018010194 A JP 2018010194A JP 2018101789 A JP2018101789 A JP 2018101789A
Authority
JP
Japan
Prior art keywords
region
base region
conductivity type
silicon carbide
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018010194A
Other languages
English (en)
Other versions
JP6592119B2 (ja
Inventor
慶亮 小林
Keisuke Kobayashi
慶亮 小林
久本　大
Masaru Hisamoto
大 久本
望月　和浩
Kazuhiro Mochizuki
和浩 望月
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2018010194A priority Critical patent/JP6592119B2/ja
Publication of JP2018101789A publication Critical patent/JP2018101789A/ja
Application granted granted Critical
Publication of JP6592119B2 publication Critical patent/JP6592119B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Inverter Devices (AREA)

Abstract

【課題】ゲート絶縁膜における耐圧に優れる炭化珪素半導体装置を提供する。【解決手段】第１導電型のSiC半導体基板と、SiC半導体基板の主面上に形成された第１導電型のドリフト領域と、ドリフト領域の表層に形成された第２導電型のベース領域と、ゲート電極とを備える。ベース領域は、ドリフト領域の表層に形成された第２導電型の第一のベース領域と第２導電型の第二のベース領域を備え、第一のベース領域は第二のベース領域よりも浅い位置に形成され、第二のベース領域は、第一のベース領域の下部に第一のベース領域と一部重なるように形成される。ゲート電極下における、第２導電型の不純物注入領域であるベース領域の水平方向拡がりがアップステップ側の単位セルとダウンステップ側の単位セルとで対称となる。【選択図】図１３Ｋ

Description

本発明は半導体装置と、その製造方法、及びこれらを用いた電力変換装置等に関するものである。
炭化珪素（ＳｉＣ）は、シリコンと比べてバンドギャップが大きく、絶縁破壊電界も１桁程度大きいという特徴がある。このため、次世代のパワーデバイスとして有望視され、ダイオードやトランジスタなど様々なデバイスの研究がなされている。特にＳｉＣ−ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）は、高耐圧、低損失、高速スイッチングが理論的に可能な素子であり、現在、主流となっているＳｉ-ＩＧＢＴ（Insulated Gate Bipolar Transistor）を置き換えることで電力損失を大幅に低減できると期待され、ＳｉＣ−ＭＯＳＦＥＴの研究開発が盛んに行われている。ＳｉＣはＳｉに比べてバンドギャップが広く、高い絶縁破壊強度を有するが、その分ＳｉＣ−ＭＯＳＦＥＴやＳｉＣ-ＩＧＢＴではゲート絶縁膜にかかる電界が問題となる。
このため、ゲート絶縁膜に掛かる電界に偏りが無い様、対称性の良い構造にする事が求められる。ＳｉＣ−ＤＭＯＳＦＥＴ（Double-Diffused MOSTET）では、電流密度向上を目的に、チャネル幅(W)を長くすることが求められる。チャネル幅(W)を長く出来、対称性の良い構造として、p型ベース領域を矩形、六角形にして並べる構造や、p型ベース領域を長辺の長い矩形とし、p型ベース領域の長辺端部同士を接続する構造が良く知られている。以下では、矩形のp型ベース領域を正方格子状に並べて配置した構造をＢＯＸ構造と称し、p型ベース領域を長辺の長い矩形とし、p型ベース領域の長辺端部同士を接続する構造をＳｔｒｉｎｇ構造と称す。
図１はＢＯＸ構造における従来の一般的なＳｉＣ−ＤＭＯＳＦＥＴのセルのパターン配置を示す上面図である。ｐ型ベース領域１０、ソース領域２０、ベースコンタクト領域１１の位置関係を示している。ここで（単位）セルとは、少なくともベース領域１０とソース領域２０を備える単位をいうものとする。
図２はＳｔｒｉｎｇ構造における従来の一般的なＳｉＣ−ＤＭＯＳＦＥＴのセルのパターン配置を示す上面図である。おなじく、ｐ型ベース領域１０、ソース領域２０、ベースコンタクト領域１１の位置関係を示している。
図３は図１及び、図２のＢ−Ｂ’における断面図である。図３において、１は基板，２はドリフト層，１０はベース領域，１１はベースコンタクト領域，２０はソース領域，２１はドレイン領域，３２はゲート絶縁膜，３３は層間膜，４０はゲート材料膜，４１はソースベースコンタクト共通電極，４２はドレインコンタクト電極，５１はソースベース共通コンタクト、５２はドレインコンタクトである。
図３に示すようなＳｉＣ−ＤＭＯＳＦＥＴは、ｎ＋型の炭化珪素基板上１に、ｎ−型ドリフト層２とｐ型ベース領域１０をエピタキシャル成長やイオン注入によって形成し、ｎ＋型のソース領域２０とｐ＋型のベースコンタクト領域１１とｎ＋型のドレイン領域２１をイオン注入によって形成する。この様な炭化珪素基板に対し、熱酸化法や堆積酸化膜を利用してゲート絶縁膜３２を形成し、ゲート絶縁膜３２を介してゲート電極を形成する。更に、ｎ＋型のソース領域２０とｐ＋型のベースコンタクト領域１１に接するように、ソースベース共通コンタクト５１と、ドレインコンタクト電極４２と、層間膜３３、表面保護膜を形成する事で、ＳｉＣ−ＤＭＯＳＦＥＴが完成する。
図４はＢＯＸ構造における電界集中点を示す。
ＤＭＯＳＦＥＴがオフの時、即ちゲート電極にオン電圧以下の電圧が印加されており、ドレインコンタクト電極に電圧が印加されている場合、図３、図４に示すように、ＢＯＸ構造においては、セルに囲まれたJFET領域の中心に電界が集中し、ゲート絶縁膜に掛かる電界強度が高くなる事が知られている。また、図２、図３に示すようにＳｔｒｉｎｇ構造においては、ｐ型ベース領域に挟まれたJFET領域の中心線上に電界が集中し、ゲート絶縁膜に掛かる電界強度が高くなる事が知られている。このゲート絶縁膜に掛かる電界を緩和することを目的に、特許文献１や特許文献２に示すようなＢＯＸ構造における電界集中領域にｐ型やｐ+型の電界緩和領域を追加する発明がある。
特開２００９−０９４３１４ 特開２０１３−２４７２５２
ＳｉＣ結晶を電子デバイス用途で用いるためには、異なるポリタイプの混在がないＳｉＣ単結晶のエピタキシャル成長技術が重要となる。品質の良いエピタキシャル成長技術としてステップフロー成長法がよく用いられている。ステップフロー成長とは、例えば{0001}面等の結晶面から数度(例えば4度、8度)のオフセット角(以下、オフ角と称す)を導入した面に対して、エピタキシャル成長を行う方法である。例えば図３の構成では、基板１表面にオフ角を導入し、その上にエピタキシャル成長を行う。
図５はステップフロー成長を用いたエピタキシャルウェハの表面形状を示す断面図である。図５Ａ、５Ｂに示すようにこのステップフロー成長を用いたエピタキシャルウェハには原理的にオフ角が存在しており、{0001}面はウェハ表面に対してオフ角（例えば２度〜８度、以下実施例では主に４度を例にする）の分だけ傾いた左右非対称な結晶となっている。ウェハ表面（主面）１８００は幾何学的には、基板表面の最も低い点あるいは高い点を結んだ平面と考えることができる。なお、図５は原理図のため、実際の製品では面や角が、厳密な平面や角を構成していない場合もある。実質的には、ウェハ表面の微細な凹凸を平均化あるいは無視した面と考えることができる。便宜的には、ウェハを例えば図３に示した板形状の物体として把握した場合、その表面と考えればよい。以下では、最も面積の広い面（図５では{0001}面）を階段の踏み面に見立てて、階段の上段側をアップステップ側、下段側をダウンステップ側と呼ぶ。更に、アップステップ側からダウンステップ側に向かう方向をオフ方向と定義する。
図６は，２次元モンテカルロシミュレーションによる，アルミニウムイオン（Ａｌ＋）の４Ｈ−ＳｉＣ基板上のエピタキシャル層への注入の計算機実験の結果である。アルミニウムイオンは基板表面に垂直に入射しているものとする。図５に示したようなオフ角に起因する結晶の非対称を考慮して、イオン注入プロファイルの計算をおこなうと、イオン注入が深くなるにつれて、アップステップ側よりもダウンステップ側のプロファイルの方が結晶内に広がる事が判った。これは、エピタキシャル層の表面がオフ角をもつため，注入時にＡｌ＋イオンが受ける散乱の影響が[１１−２０]方向と[−１−１２０]方向とで異なるためである。このＡｌの分布の拡がりの違いのために，[１１−２０]方向の方が[−１−１２０]方向よりもマスクエッジの下方でのＡｌの濃度分布の曲率が大きくなり、注入後のＡｌの拡散範囲が広い。これは、ゲート酸化膜にかかる電界の電界緩和効果がセルのアップステップ側よりもダウンステップ側の方が大きい事をしめす。
図７は上記の電界緩和効果のかたよりによる、ＢＯＸ構造における電界集中点のずれを示す平面図である。
図８は上記の電界緩和効果のかたよりによる、Ｓｔｒｉｎｇ構造における電界集中点のずれを示す平面図である。
ゲート酸化膜にかかる電界が強くなる点は、例えば図７に示すＢＯＸ構造においては、セルに囲まれたJFET領域の中心からダウンステップ方向へシフトする。図８に示すＳｔｒｉｎｇ構造においては、ｐ型ベース領域に挟まれたJFET領域の中心線上からダウンステップ方向へシフトする。ゲート酸化膜にかかる電界が強くなる点がダウンステップ方向へシフトする事により、従来構造ではゲート絶縁膜における耐圧の低下や、設計との相違が生じ、問題となる。
本発明の目的は耐圧特性に優れるＳｉＣ−ＤＭＯＳＦＥＴ及びＳｉＣ−ＩＧＢＴを提供することにある。
本発明は、好ましい例によれば、第１導電型のSiC半導体基板と、
前記SiC半導体基板上に形成された第１導電型のドリフト領域と、
前記ドリフト領域の表層に間隔を開けて形成された第１及び第２の単位セルと、
前記第１及び第２の単位セルに跨るように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極を備え、
前記単位セルの其々は、
第２導電型のベース領域と、
前記ベース領域において表層にそのベース領域に囲まれるように形成された第１導電型のソース領域と、を有し、
前記ゲート絶縁膜は、
前記第１の単位セルの前記ソース領域の少なくとも一部、前記ベース領域の少なくとも一部、に被るように形成され、
前記第２の単位セルの前記ソース領域の少なくとも一部、前記ベース領域の少なくとも一部、に被るように形成され、
前記ドリフト領域の少なくとも一部、に被る様に形成されており、
前記ベース領域は、
前記ドリフト領域の表層に形成された第２導電型の第一のベース領域と第２導電型の第二のベース領域を備え、前記第一のベース領域は前記第二のベース領域よりも浅い位置に形成され、前記第二のベース領域は、前記第一のベース領域の下部に前記第一のベース領域と一部重なるように形成され、
前記ゲート電極下における、前記第２導電型の不純物注入領域である前記ベース領域の水平方向拡がりが、アップステップ側の前記単位セルとダウンステップ側の前記単位セルとで対称となることを特徴とする半導体スイッチング素子、にある。
本発明の半導体装置によれば、ｐ型ベース領域のアップステップ側とダウンステップ側の対称性を向上させる事で、ゲート酸化膜にかかる電界が強くなる点のズレを解消し、従来構造で生じたゲート絶縁膜における耐圧の低下や、設計との相違を解消する。
従来の縦型炭化珪素半導体装置の平面図である。 従来の縦型炭化珪素半導体装置の平面図である。 従来の縦型炭化珪素半導体装置の断面図である。 従来の縦型炭化珪素半導体装置の平面図である。 ステップフロー成長を用いた４Ｈ−ＳｉＣエピタキシャルウェハ表面形状を示す断面図である。 ステップフロー成長を用いた４Ｈ−ＳｉＣエピタキシャルウェハ表面形状を示す断面図である。 アルミニウムイオンの４Ｈ−ＳｉＣ基板上のエピタキシャル層への注入の計算機実験の結果を示す断面図である。 縦型炭化珪素半導体装置の電界集中部のずれを示す平面図である。 縦型炭化珪素半導体装置の電界集中部のずれを示す平面図である。 ｎ型４Ｈ−ＳｉＣ［０００−１］方向ならびに［０００−１］方向から［１１−２０］方向へオフした方向にＡｌをイオン注入した場合における冶金学的境界のモンテカルロシミュレーション結果である。 ｎ型４Ｈ−ＳｉＣ［０００−１］方向から［−１−１２０］方向へオフした方向にＡｌをイオン注入した場合における冶金学的境界のモンテカルロシミュレーション結果である。 実施例１における炭化珪素半導体装置の断面図である。 実施例１における炭化珪素半導体装置の断面図である。 実施例１における炭化珪素半導体装置の断面図である。 実施例１における炭化珪素半導体装置の断面図である。 実施例１における炭化珪素半導体装置の断面図である。 実施例１における炭化珪素半導体装置の断面図である。 実施例１における炭化珪素半導体装置の断面図である。 実施例１における炭化珪素半導体装置の断面図である。 実施例１における炭化珪素半導体装置の断面図である。 実施例１における炭化珪素半導体装置の断面図である。 実施例１における炭化珪素半導体装置の断面図である。 実施例１における炭化珪素半導体装置の断面図である。 実施例１〜３における炭化珪素半導体装置の平面図である。 実施例１〜３における炭化珪素半導体装置の断面図である。 実施例１〜３における炭化珪素半導体装置の平面図である。 実施例１〜３における炭化珪素半導体装置の断面図である。 実施例１〜３における炭化珪素半導体装置の平面図である。 実施例１〜３における炭化珪素半導体装置の断面図である。 実施例１〜３における炭化珪素半導体装置の平面図である。 実施例１〜３における炭化珪素半導体装置の断面図である。 実施例２における炭化珪素半導体装置の断面図である。 実施例２における炭化珪素半導体装置の断面図である。 実施例２における炭化珪素半導体装置の断面図である。 実施例２における炭化珪素半導体装置の断面図である。 実施例２における炭化珪素半導体装置の断面図である。 実施例２における炭化珪素半導体装置の断面図である。 実施例２における炭化珪素半導体装置の断面図である。 実施例２における炭化珪素半導体装置の断面図である。 実施例２における炭化珪素半導体装置の断面図である。 実施例２における炭化珪素半導体装置の断面図である。 実施例２における炭化珪素半導体装置の断面図である。 実施例２における炭化珪素半導体装置の断面図である。 実施例３における炭化珪素半導体装置の断面図である。 実施例３における炭化珪素半導体装置の断面図である。 実施例３における炭化珪素半導体装置の断面図である。 実施例３における炭化珪素半導体装置の断面図である。 実施例３における炭化珪素半導体装置の断面図である。 実施例３における炭化珪素半導体装置の断面図である。 実施例３における炭化珪素半導体装置の断面図である。 実施例３における炭化珪素半導体装置の断面図である。 実施例３における炭化珪素半導体装置の断面図である。 実施例３における炭化珪素半導体装置の断面図である。 実施例３における炭化珪素半導体装置の断面図である。 実施例３における炭化珪素半導体装置の断面図である。 本発明の実施例の電力変換装置（インバータ）の回路図である。 本発明の実施例の電力変換装置（インバータ）の回路図である。 本発明の実施例の電気自動車の構成図である。 本発明の実施例の昇圧コンバータの回路図である。 本発明の実施例の鉄道車両の構成図である。
以下の実施例において、便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施例において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
また、以下の実施例において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施例において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施例で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。なお、実施例を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。特に異なる実施例間で機能が対応するものについては、形状、不純物濃度や結晶性等で違いがあっても同じ符号を付すこととする。また、図は説明の単純化のために、主要部位の構成のみを示しており、図の縮尺や寸法は実際のものと合わせていない。
以下の実施例では、注入イオンの導電型をn-型,n型,n+型,p-型,p型,p+型と称すが、n-型,n型,n+型としたい領域へ注入する不純物は、例えば窒素（Ｎ）イオンまたはリン（Ｐ）を、p-型,p型,p+型としたい領域へ注入する不純物は、例えばアルミニウム（Ａｌ）イオンを用いる。
以下、本実施例を図面に基づいて詳細に説明する。
まず、本発明に先立って本発明者らによって検討されたオフセット角を考慮したアルミニウム（Ａｌ）イオンのイオン注入プロファイルについて説明する。
図９は、ｎ型４Ｈ−ＳｉＣ［０００−１］方向ならびに［０００−１］方向から［１１−２０］方向へオフした方向にＡｌをイオン注入した場合における冶金学的境界のモンテカルロシミュレーション結果である。図１０は、ｎ型４Ｈ−ＳｉＣ［０００−１］方向から［−１−１２０］方向へオフした方向にＡｌをイオン注入した場合における冶金学的境界のモンテカルロシミュレーション結果である。
図９および図１０では、モンテカルロシミュレーションを用いて、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板１０に対し、種々の方位からＡｌをイオン注入した場合におけるイオン注入領域の冶金学的境界（ｎ型４Ｈ−ＳｉＣ基板１０とＡｌイオン注入領域４０との境界（ｐｎ接合面））を求めた結果である。ｎ型４Ｈ−ＳｉＣ基板１０中のドナー密度は３×１０１５ｃｍ−３、Ａｌイオンの注入エネルギーの範囲は３０ｋｅＶ〜１５０ｋｅＶ、Ａｌイオンの総注入量は２×１０１４ｃｍ−２である。
なお、注入エネルギー、ｎ型４Ｈ−ＳｉＣ基板１０中のドナー密度、Ａｌイオンの総注入量を変えた場合、冶金学的境界の水平方向拡がりや冶金学的境界の深さの絶対値は変化するが、アップステップ側とダウンステップ側の冶金学的境界の水平方向拡がりの対称性やｎ型４Ｈ−ＳｉＣ基板１０の表面とＡｌイオン注入領域４０の冶金学的境界とがなす角度αは維持される。このため、ｐ型ベース領域のイオン注入においても、上記アップステップ側とダウンステップ側の冶金学的境界の水平方向拡がりの対称性やｎ型４Ｈ−ＳｉＣ基板１０の表面とＡｌイオン注入領域４０の冶金学的境界とがなす角度αは維持される。イオン注入マスク５０の断面形状は、その側面がｎ型４Ｈ−ＳｉＣ基板１０の表面に対し８６度の傾斜を持つようにした。
図９（ａ）は、Ａｌイオンを［０００−１］方向に注入した場合のシミュレーション結果を示す。この場合、Ａｌイオンのうち、ある割合は格子の間隙を抜けて結晶の奥深くにまで侵入し（チャネリング）、Ａｌイオン注入領域４０の冶金学的境界の深さが１．５８μｍまで達する。その一方で、Ａｌイオン注入領域４０の冶金学的境界の水平方向拡がりは［１１−２０］方向および［−１−１２０］方向に略対称であり、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＡｌイオン注入領域４０の冶金学的境界の水平方向拡がりはイオン注入マスク５０端から両方向ともに０．２７μｍと等しい。
図９（ｂ）は、Ａｌイオンを［０００−１］方向から［−１−１２０］方向へ４度傾斜した方向に注入、すなわちｎ型４Ｈ−ＳｉＣ基板１０の表面に垂直に注入した場合のシミュレーション結果を示す。この場合、前記図９（ａ）に見られるチャネリングは抑制されている。しかし、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＡｌイオン注入領域４０の冶金学的境界の水平方向拡がりは、［−１−１２０］方向が０．２８μｍ、［１１−２０］方向が０．１７μｍと非対称となる。
図９（ｃ）は、Ａｌイオンを［０００−１］方向から［−１−１２０］方向へ８度傾斜した方向に注入した場合のシミュレーション結果を示す。この場合、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＡｌイオン注入領域４０の冶金学的境界の水平方向拡がりの非対称性が、前記図９（ｂ）よりもさらに拡大し、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＡｌイオン注入領域４０の冶金学的境界の水平方向拡がりは、［−１−１２０］方向が０．２８μｍ、［１１−２０］方向が０．１０μｍとなっている。
また、図９（ｂ）および（ｃ）に示すように、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＡｌイオン注入領域４０の冶金学的境界の水平方向拡がりが非対称となっている場合は、オフ方向と反対方向のｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＡｌイオン注入領域４０の冶金学的境界の水平方向拡がり端（Ａｌイオン注入領域４０の端部）において、ｎ型４Ｈ−ＳｉＣ基板１０の表面とＡｌイオン注入領域４０の冶金学的境界とがなす角度αは９０度以上となっている。
これに対し、図１０（ａ）、（ｂ）および（ｃ）に示すように、Ａｌイオンを［０００−１］方向から［１１−２０］方向へ４度、８度および１２度傾斜した方向にそれぞれ注入すると、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＡｌイオン注入領域４０の冶金学的境界の水平方向拡がりの対称性が回復し、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＡｌイオン注入領域４０の冶金学的境界の水平方向拡がりは、［−１−１２０］方向および［１１−２０］方向のいずれも０．２７μｍとなる。
また、図９（ａ）、図１０（ａ）、（ｂ）および（ｃ）に示すように、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＡｌイオン注入領域４０の冶金学的境界の水平方向拡がりが対称となっている場合は、オフ方向と反対方向のｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＡｌイオン注入領域４０の冶金学的境界の水平方向拡がり端（Ａｌイオン注入領域４０の端部）において、ｎ型４Ｈ−ＳｉＣ基板１０の表面とＡｌイオン注入領域４０の冶金学的境界とがなす角度αは９０度未満となっている。
なお、図１０（ｄ）に示すように、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＡｌイオン注入領域４０の冶金学的境界の水平方向拡がりの対称性は、Ａｌイオンを［０００−１］方向から［１１−２０］方向へ１６度傾斜した方向に注入すると消失し、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＡｌイオン注入領域４０の冶金学的境界の水平方向拡がりは、［−１−１２０］方向が０．３１μｍ、［１１−２０］方向が０．０５μｍとなる。
また、図１０（ｄ）に示すように、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＡｌイオン注入領域４０の冶金学的境界の水平方向拡がりが非対称となっている場合は、オフ方向と反対方向のｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＡｌイオン注入領域４０の冶金学的境界の水平方向拡がり端（Ａｌイオン注入領域の端部）において、ｎ型４Ｈ−ＳｉＣ基板１０の表面とＡｌイオン注入領域４０の冶金学的境界とがなす角度αは９０度以上となっている。
このように、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板に対して、Ａｌイオンを［０００−１］方向から［−１−１２０］方向へ０度以上、４度未満、または、［０００−１］方向から［１１−２０］方向へ０度以上、１２度以下の範囲の傾斜した方向に注入してＡｌイオン注入領域を形成することにより、ＳｉＣ-ＭＯＳ構造におけるｐ型ベース領域の対称性を従来プロセスよりも向上する事が出来る。この際、Ａｌイオン注入領域の形状は、ｎ型４Ｈ−ＳｉＣ基板の表面におけるＡｌイオン注入領域の冶金学的境界の水平方向拡がりはオフ方向とその反対方向とで略対称となり、かつ、Ａｌイオン注入領域の形状は、オフ方向と反対方向のｎ型４Ｈ−ＳｉＣ基板の表面におけるＡｌイオン注入領域の冶金学的境界の水平方向拡がり端（Ａｌイオン注入領域の端部）において、ｎ型４ＨＳｉＣ基板の表面とＡｌイオン注入領域の冶金学的境界とがなす角度が９０度未満となる特徴を有する。
次に図６に示した、アルミニウムイオンの４Ｈ−ＳｉＣ基板上のエピタキシャル層への注入の計算機実験の結果について、詳細に説明する。オフ角に起因する結晶の非対称を考慮して、イオン注入プロファイルの計算をおこなうと、イオン注入が深くなるにつれて、アップステップ側よりもダウンステップ側のプロファイルの方が結晶内に広がる。これは、エピタキシャル層の表面がオフ角をもつため，注入時にＡｌ＋イオンが受ける散乱の影響が[１１−２０]方向と[−１−１２０]方向とで異なるためである。このＡｌの分布の拡がりの違いのために，[１１−２０]方向の方が[−１−１２０]方向よりもマスクエッジの下方でのＡｌの濃度分布の曲率が大きくなり、注入後のＡｌの拡散範囲が広い。
この振る舞いをＭＯＳ構造のｐ型ベース領域で考えると、チャネルとなるゲート絶縁膜とｐ型ベース領域界面では、注入深さが浅いためＡｌ＋イオンが受ける散乱の影響が小さく、チャネル長は揃っている。しかしながら、注入深さが深くなるにつれて、Ａｌ＋イオンが受ける散乱の影響が大きくなり、ｐ型ベース領域の冶金学的境界の水平方向拡がりはアップステップ側よりもダウンステップ側の方が大きくなる。
上記検討の結果を受けて、ｐ型ベース領域のアップステップ側とダウンステップ側の対称性を向上させる事を目的に、以下ではｐ型ベース領域の形成に斜方イオン注入法を用いて形成した半導体装置を実施例１で説明する。
実施例１のデバイスは、第１導電型の半導体基板と、半導体基板上に形成された第１導電型のドリフト領域と、ドリフト領域の表層に間隔を開けて形成された第１及び第２の単位セルと、第１及び第２の単位セルに跨るように形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極を備える。単位セルの其々は、第２導電型のベース領域と、ベース領域において表層にそのベース領域に囲まれるように形成された第１導電型のソース領域とを有する。ゲート絶縁膜は、第１の単位セルのソース領域の少なくとも一部、ベース領域の少なくとも一部、に被るように形成され、第２の単位セルのソース領域の少なくとも一部、ベース領域の少なくとも一部、に被るように形成され、ドリフト領域の少なくとも一部、に被る様に形成されている。ゲート絶縁膜下における、ベース領域のオフ方向に沿った断面形状は、ベース領域の、オフ方向と反対方向の（すなわちアップステップ側の）、第２導電型の不純物注入領域の冶金学的境界の水平方向拡がり端において、ドリフト領域の表面近傍における、ドリフト領域と第２導電型の不純物注入領域の冶金学的境界がなす角度が９０度未満となることを特徴とする半導体スイッチング素子である。
スイッチング素子のベース領域の製法としては、第２導電型の不純物を基板表面に対して斜め方向に注入して形成する例を説明している。本実施例のデバイスは良好な対称性を有している。
また、ｐ型ベース領域の表面近傍と、その他の領域のイオン注入を別マスクとし、二回の注入でｐ型ベース領域を形成した半導体装置を実施例２と３で説明する。
実施例２と３のデバイスとして説明される典型例は、実施例１との変更点を主に説明すれば、ベース領域が、ドリフト領域の表層に形成された第２導電型の第一のベース領域と第２導電型の第二のベース領域を備え、前記第一のベース領域は前記第二のベース領域よりも浅い位置に形成され、第二のベース領域は、第一のベース領域の下部に第一のベース領域と一部重なるように形成されている。
実施例２では、第一のベース領域と第二のベース領域は、異なるマスクを用い、第２導電型の不純物を基板表面に対して注入して形成する例を示す。実施例３では、第一のベース領域は、ソース領域を形成するのに用いたマスクを用い、第２導電型の不純物を基板表面に対して複数方向から斜め方向に注入して形成される例を示す。
以上のように、以下の実施例では、第２導電型のベース領域を形成する工程において、炭化珪素ドリフト層の表面に斜めにイオン注入する工程を用いる、あるいは、斜めにイオン注入する工程と垂直にイオン注入する工程とをくみあわせて用いることで、デバイスの対称性を改善する手法を示している。
ウェハを傾けてイオン注入する工程として、典型例を示せば、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板の場合、Ａｌイオンを基板の［０００−１］方向から［−１−１２０］方向へ０度以上４度未満、または、［０００−１］方向から［１１−２０］方向へ０度以上１２度以下の範囲の傾斜した方向から注入するものがあげられる。
実施例１
［半導体装置］
図１１Ｋは、本実施例に係わる炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの構造を示した断面図である。図１１Ｌはドリフト領域表面とｐ型のベース領域の冶金学的境界とがなす角度を示した断面図である。
図１１Ｋにおいて、炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴは、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板と、前記半導体基板の主面上に形成されたｎ型のドリフト領域とを有する。
図１１Ｌにも示すように、上記、ドリフト領域表面とｐ型のベース領域のアップステップ側の冶金学的境界とがなす角度が９０度未満となる特徴を有する。さらに、ドリフト領域表面とｐ型のベース領域の冶金学的境界から、ドリフト領域内のｐ型のベース領域の冶金学的境界までの水平方向拡がりが、アップステップ側とダウンステップ側で略対称となる。
ドリフト領域２の表層には間隔を開けて形成されたｐ型のベース領域１０を有する。ｐ型のベース領域は、後に図１２で説明するように、p型ベース領域を矩形、六角形にして並べる構造や、p型ベース領域を長辺の長い矩形とし、p型ベース領域の長辺端部同士を接続する構造を用いても良い。本実施例では、p型ベース領域を長辺の長い矩形とし、p型ベース領域の長辺端部同士を接続するＳｔｒｉｎｇ構造を用いた。
図１１Ｋの構成では、ベース領域１０において表層にそのベース領域１０に囲まれるように形成されるｎ+型のソース領域２０と、ベース領域１０において表層にそのベース領域１０に囲まれるように、且つソース領域２０以外の領域に形成されるベース領域１０よりも高不純物濃度のｐ+型のベースコンタクト領域１１を有する。ｐ+型のベースコンタクト領域１１とは、ベース領域１０に電気的な接続を取るための領域である。さらに、ソース領域２０、及びベースコンタクト領域１１上にそれぞれの領域と少なくとも一部に被る様に形成された第一の外部接続電極と、ソース領域２０の一部、及びベース領域１０、及びドリフト領域２、及び電界緩和領域上に被る様に形成されたゲート絶縁膜３２と、ソース領域２０とベース領域１０に接するソースベースコンタクト５１と、ウェハの裏面にn型のドレイン領域２１と、ドレイン領
域２１に接するドレインコンタクト５２と、チャネル領域上部のゲート絶縁膜３２に接するゲート電極４０と、ソースベースコンタクト５１と接するソースベースコンタクト共通電極４１と、ドレインコンタクト５２と接するドレインコンタクト電極４２と、表面保護膜を有する。更に、裏面にp型の領域を追加し、ＳｉＣ-ＩＧＢＴとしても良い。
なお、p型ベース領域としてＢＯＸ構造を用いる場合には、p型ベース領域に囲まれるドリフト領域の中心で電界集中を生じるため、p型の電界緩和領域を設けても良い。
図１２に種々の電界緩和領域の形成例を、基板面上から見た平面図および断面図で示す。構成を示す図中のハッチングは図7と同様である。
電界緩和領域は、図１２Ａ，図１２Ｂに示すようなソース領域とベースコンタクト領域が形成され正方格子状に配列されたベース領域の単位セルにおいて、ベース領域の一つの角部から、その角部と第二近接となる他のセル角部方向に他のベース領域と接続しない範囲で伸展する形状で構成できる。ここで、単位セルとは、少なくともベース領域とソース領域を備える構成をいう。また、第２近接とは、２番目に近い距離の単位セルをいう。距離は、単位セルの幾何学的重心同士の間隔と定義することができる。
また、図１２Ｃ，図１２Ｄに示すようなソース領域とベースコンタクト領域が形成され六角格子状に配列されたベース領域の単位セルにおいてベース領域の角部から、第１近接となる他のセルの２つの角部を直線で結んだ中点方向に他のセルと接続しない範囲で伸展する形状とすることができる。ここで第１近接とは、１番目に近い距離の単位セルをいう。
本実施例では、ｐ+型のベースコンタクト領域は、前記ソース領域に囲まれるように形成したが、ｐ+型のベースコンタクト領域は、ベース領域にさえ囲まれていれば良いため、必ずしもソース領域に囲まれるように形成する必要は無い。なお、ｐ+型のベースコンタクト領域をソース領域に囲まれるように形成した場合には、ベース領域のコンタクトを取るために、ベース領域とｐ+型のベースコンタクト領域が接するように形成する必要がある。
また、図１２Ｅ，図１２Ｆに示すような前記ソース領域とベースコンタクト領域が形成され正方格子状に配列された前記ベース領域の４つの単位セルに囲まれた領域において、ゲート絶縁膜に掛かる電界が強くなる点を含むように配置した十字形状の形状や、図１２Ｇ，図１２Ｈに示すような前記ソース領域とベースコンタクト領域が形成され正方格子状に配列された前記ベース領域の４つの単位セルに囲まれた領域において、ゲート絶縁膜に掛かる電界が強くなる点を含むように配置した直線形状の形状とすることができる。
このような電界緩和領域は、以降の他の実施例でも適宜適用が可能である。
［半導体装置の製造方法］
次に上記ＳｉＣ−ＭＯＳＦＥＴの製造方法について説明する。
図１１Ａから図１１Ｋは、図１と２のＢ-Ｂ’における本実施例１の炭化珪素半導体装置を製造する際の各工程における断面図である。なお、前記断面図は、煩雑さを避けるため、当該工程における主要部位の構成のみを示すもので、正確な断面図には相当しない。
上記記載の半導体装置は図１１Ａに示すようなエピタキシャルウェハを用いて作製される。本実施例の炭化珪素基板１には、例えば、４°のオフセットを持つ不純物濃度が例えば、１×１０１８〜１×１０２１ｃｍ−３であるｎ＋型４Ｈ−ＳｉＣウェハ１を用い、その上に不純物濃度が例えば、１×１０１４〜１×１０１８ｃｍ−３の炭化珪素エピタキシャル層２を積層した。
次に、ｐ型ベース領域１０にイオン注入するためにマスク３０をして、図１１Ｂに示すように、炭化珪素エピタキシャル層２の表層部に、Ａｌイオンを［０００−１］方向から［−１−１２０］方向へ０度以上４度未満、または、［０００−１］方向から［１１−２０］方向へ０度以上１２度以下の範囲の傾斜した方向に注入して、ｐ型ベース領域１０を形成した。なお、不純物の注入深さは、注入角によって変化するため、例えば、１μｍ程度となるように注入エネルギーを調整した。また、不純物濃度は、例えば、５×１０１６〜１×１０１９ｃｍ−３の範囲である。またこの際、必要性があればｐ型の電界緩和領域を同時に形成できるマスクを用いても良い。その後、上記マスクを除去した。
なお、本実施例では、一回の斜め注入でｐ型ベース領域１０を形成したが、図６に示すように、チャネル付近となるゲート絶縁膜とｐ型ベース領域界面では、注入深さが浅いためＡｌ＋イオンが受ける散乱の影響が小さいため、注入深さが浅い領域をＡｌイオンを［０００−１］方向から［−１−１２０］方向へ４度傾斜した方向に注入、すなわちｎ型４Ｈ−ＳｉＣ基板１０の表面に垂直に注入して形成し、ついで注入深さが深い領域をＡｌイオンを［０００−１］方向から［−１−１２０］方向へ０度以上４度未満、または、［０００−１］方向から［１１−２０］方向へ０度以上１２度以下の範囲の傾斜した方向に注入しても良い。この方法を用いた場合には、完成した半導体装置は、ドリフト領域表面とｐ型のベース領域のアップステップ側の冶金学的境界とがなす角度が９０度以上となる特徴を有し、ドリフト領域表面とｐ型のベース領域の冶金学的境界から、ドリフト領域内のｐ型のベース領域の冶金学的境界までの水平方向拡がりが、アップステップ側とダウンステップ側で略対称となる。
次に、ソース領域２０にイオン注入するためにマスク３０をして、図１１Ｃに示すように、炭化珪素エピタキシャル層２の表層部にマスク３０を介してＮイオンを注入し、ソース領域２０を形成した。なお、不純物の注入深さは、例えば、０．１〜０．５μｍの範囲である。また、不純物濃度は、例えば、１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ソース領域２０に注入するイオンはＰイオンでも良い。その後、上記マスク３０を除去した。
ソース領域２０へのイオン注入は、基板に垂直でよい。
次に、ベースコンタクト領域１１にイオン注入するためにマスク３０をして、図１１Ｄに示すように、炭化珪素エピタキシャル層２の表層部にマスク３０を介してＡｌイオンを注入し、ベースコンタクト領域１１を形成した。なお、不純物の注入深さは、例えば、０．１〜０．５μｍの範囲である。ただし、注入深さはソース領域２０と同程度か、それよりも深くする必要がある。また、不純物濃度は、例えば、１×１０１８〜１×１０２１ｃｍ−３程度に設定する。また、ベースコンタクト領域１１に注入するイオンはＢイオンでも良い。またこの際、必要性があればｐ型の電界緩和領域を同時に形成できるマスクを用いても良い。その後、上記マスクを除去した。
ベースコンタクト領域１１へのイオン注入は、基板に垂直でよい。
次に、図１１Ｆに示すように、炭化珪素基板１の裏面に、Ｎイオンを注入し、ドレイン領域２１を形成した。不純物濃度は、例えば、１×１０１６〜１×１０１９ｃｍ−３の範囲である。また、ドレイン領域２１に注入するイオンはＰイオンでも良い。
続いて、炭化珪素基板１および炭化珪素エピタキシャル層２の周囲に不純物活性化アニールのキャップ材の炭素膜を堆積させ、不純物活性化アニールを、例えば１６００〜１８００℃の温度で不純物活性化アニールを行った。その後、キャップ材の炭素層を酸素プラズマアッシングにより除去し、さらに清浄な表面を得る為に、熱酸化膜を形成し、希釈フッ酸溶液を用いて除去した。
次に、図１１Ｇに示すように、前記半導体基板上にゲート絶縁膜３２を形成する。本実施例では厚さ１０〜１００ｎｍ程度の堆積酸化膜を形成した。
続いて、図１１Ｈに示すように、厚さ１００〜３００ｎｍ程度のｎ型多結晶シリコン膜からなるゲート材料膜４０を堆積した。
続いて、図１１Ｉに示すように、ゲート材料膜４０を覆うように層間膜３３を形成した。
続いて、図１１Ｊに示すように、ｎ＋型のソース領域２０とｐ＋型ベースコンタクト領域１１とコンタクトを取る為に、レジストをマスクに層間膜３３をエッチングし、コンタクトホールを形成し、シリサイド用メタルを堆積させ、例えば、７００℃〜１０００℃のアニール処理によりシリサイド化を行い、ソースベース共通コンタクト５１を形成した。その後、ゲート電極とコンタクトを取る為に、層間膜３３をエッチングし、ゲートコンタクトホールを形成した。
続いて、図１１Ｋにしめすようなソースベースコンタクト共通電極４１を形成した。併せて、裏面のドレイン領域２１上もシリサイド化して、ドレインコンタクト５２を形成し、更にドレインコンタクト電極４２を形成した。シリサイドメタルやソースベースコンタクト共通電極４１とドレインコンタクト電極４２には例えばＮｉ，Ａｌ等の金属材料を用いる。その後、デバイス保護の為に絶縁体からなる表面全体を覆う表面保護膜を形成する工程、電極への配線を行う工程を経て、半導体装置が完成する。なお、上記に示したソース領域２０、ｐ型ベース領域１０、ベースコンタクト領域１１、ドレイン領域２１の形成する順番は入れ替えても良い。
本実施例の炭化珪素半導体装置によれば、ｐ型ベース領域のアップステップ側とダウンステップ側の対称性を向上させる事で、ゲート酸化膜にかかる電界が強くなる点のズレを解消し、従来構造で生じたゲート絶縁膜における耐圧の低下や、設計との相違を解消する。
実施例２
［半導体装置］
図１３Ｋは、本実施例に係わる炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの構造を示した断面図である。図１３Ｌはドリフト領域表面とｐ型のベース領域の冶金学的境界とがなす角度を示した断面図である。
図１３Ｋにおいて、炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴは、以下の特徴を有する。表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４ＨＳｉＣ基板１と、半導体基板１の主面上に形成されたｎ型のドリフト領域とを有する。
ドリフト領域の表層には間隔を開けて形成された第一のｐ型ベース領域１００と第二のｐ型ベース領域１０１を有する。第一のｐ型ベース領域１００は第二のｐ型ベース領域１０１よりも浅い位置に形成され、第二のｐ型ベース領域１０１は、第一のｐ型ベース領域１００の下部に第一のｐ型ベース領域１００と一部重なるように形成されている。
第一のｐ型ベース領域１００においては、図１３Ｌにも示すように、ドリフト領域表面と第一のｐ型ベース領域１００のアップステップ側の冶金学的境界とがなす角度が９０度以上となる。また、アップステップ側の第二のｐ型ベース領域１０１のドリフト領域との冶金学的境界は第一のｐ型ベース領域１００のドリフト領域との冶金学的境界よりも、アップステップ側に突出している。このため、第一のｐ型ベース領域１００と第二のｐ型ベース領域１０１の境界付近では冶金学的境界は角部を持つ。
なお、ｐ型のベース領域１００，１０１のセル構造は、図１２に示したように、p型ベース領域を矩形、六角形にして並べる構造や、p型ベース領域を長辺の長い矩形とし、p型ベース領域の長辺端部同士を接続する構造を用いても良い。本実施例では、p型ベース領域を長辺の長い矩形とし、p型ベース領域の長辺端部同士を接続するＳｔｒｉｎｇ構造を用いた。
ベース領域１００．１０１において表層にそのベース領域に囲まれるように形成されるｎ+型のソース領域２０と、ベース領域において表層にそのベース領域に囲まれるように、且つソース領域２０以外の領域に形成されるベース領域よりも高不純物濃度のｐ+型のベースコンタクト領域１１を有する。ｐ+型のベースコンタクト領域１１とは、ベース領域に電気的な接続を取るための領域である。
なお、ｎ+型のソース領域２０の端部から、第二のｐ型ベース領域１０１の冶金学的境界までの水平方向の距離は、アップステップ側とダウンステップ側で略対称となる。さらに、ソース領域２０、及びベースコンタクト領域１１上にそれぞれの領域と少なくとも一部に被る様に形成された第一の外部接続電極と、ソース領域２０の一部、及びベース領域、及びドリフト領域、及び電界緩和領域上に被る様に形成されたゲート絶縁膜３２と、ソース領域２０とベース領域１００，１０１に接するソースベースコンタクト５１と、ウェハの裏面にn型のドレイン領域２１と、ドレイン領域２１に接するドレインコンタクト５２と、チャネル領域上部のゲート絶縁膜３２に接するゲート電極４０と、ソースベースコンタクト５１と接するソースベースコンタクト共通電極４１と、ドレインコンタクト５２と接するドレインコンタクト電極４２と、表面保護膜を有する。更に、裏面にp型の領域を追加し、ＳｉＣ-ＩＧＢＴとしても良い。
なお、p型ベース領域としてＢＯＸ構造を用いる場合には、第二のp型ベース領域１０１に囲まれるドリフト領域の中心で電界集中を生じるため、先に図１２で説明したように、p型の電界緩和領域を設けても良い。
［半導体装置の製造方法］
次に上記ＳｉＣ−ＭＯＳＦＥＴの製造方法について説明する。
図１３Ａから図１３Ｋは、図１と２のＢ-Ｂ’における本実施例２の炭化珪素半導体装置を製造する際の各工程における断面図である。なお、前記断面図は、煩雑さを避けるため、当該工程における主要部位の構成のみを示すもので、正確な断面図には相当しない。
上記記載の半導体装置は図１３Ａに示すようなエピタキシャルウェハを用いて作製される。本実施例の炭化珪素基板１には、例えば、８°、４°、２°、０．５°などのオフセットを持つ不純物濃度が例えば、１×１０１８〜１×１０２１ｃｍ−３であるｎ＋型４Ｈ−ＳｉＣウェハを用い、その上に不純物濃度が例えば、１×１０１４〜１×１０１８ｃｍ−３の炭化珪素エピタキシャル層２を積層した。
次に、第一のｐ型ベース領域１００にイオン注入するためにマスクをして、図１３Ｂに示すように、炭化珪素エピタキシャル層２の表層部に、［０００-１］方向から［１１−２０］方向に４度傾斜した方向から、即ちウェハに垂直に、Ａｌイオンを注入した。なお、［０００−１］方向から［−１−１２０］方向へ０度以上４度未満、または、［０００−１］方向から［１１−２０］方向へ０度以上１２度以下の範囲の傾斜した方向に注入して、第一のｐ型ベース領域を形成しても良い。不純物の注入深さは、例えば、０．２μｍ程度となるようにした。また、不純物濃度は、例えば、５×１０１６〜１×１０１９ｃｍ−３の範囲である。図６で説明したように、打ち込み深さの深い領域に比べて、打ち込み深さの浅い領域では、不純物領域の対称性は良好であることが期待できる。その後、上記マスクを除去した。
続いて、第二のｐ型ベース領域１０１にイオン注入するためにマスクをして、図１３Ｃに示すように、炭化珪素エピタキシャル層２の表層部に、［０００-１］方向から［１１−２０］方向に４度傾斜した方向から、即ちウェハに垂直に、Ａｌイオンを注入した。不純物の注入深さは、例えば、ウェハ表面から深さ方向に５０ｎｍの位置よりも深い領域に注入し、例えば、１μｍ程度まで注入した。また、不純物濃度は、例えば、５×１０１６〜１×１０１９ｃｍ−３の範囲である。なお、第二のｐ型ベース領域形成に用いたマスクは、第二のｐ型ベース領域のアップステップ側の冶金学的境界が、第一のｐ型ベース領域のアップステップ側の冶金学的境界よりも、アップステップ方向に位置するように形成されるマスクを用いた。またこの際、必要性があればｐ型の電界緩和領域を同時に形成できるマスクを用いても良い。その後、上記マスクを除去した。
次に、ソース領域２０にイオン注入するためにマスクをして、図１３Ｄに示すように、炭化珪素エピタキシャル層２の表層部にマスクを介してＮイオンを注入し、ソース領域２０を形成した。なお、不純物の注入深さは、例えば、０．１〜０．５μｍの範囲である。また、不純物濃度は、例えば、１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ソース領域２０に注入するイオンはＰイオンでも良い。その後、上記マスクを除去した。
次に、ベースコンタクト領域１１にイオン注入するためにマスクをして、図１３Ｅに示すように、炭化珪素エピタキシャル層２の表層部にマスクを介してＡｌイオンを注入し、ベースコンタクト領域１１を形成した。なお、不純物の注入深さは、例えば、０．１〜０．５μｍの範囲である。ただし、注入深さはソース領域２０と同程度か、それよりも深くする必要がある。また、不純物濃度は、例えば、１×１０１８〜１×１０２１ｃｍ−３程度に設定する。
また、ベースコンタクト領域１１に注入するイオンはＢイオンでも良い。またこの際、必要性があればｐ型の電界緩和領域を同時に形成できるマスクを用いても良い。その後、上記マスクを除去した。
次に、図１３Ｆに示すように、炭化珪素基板１の裏面に、Ｎイオンを注入し、ドレイン領域２１を形成した。不純物濃度は、例えば、１×１０１６〜１×１０１９ｃｍ−３の範囲である。また、ドレイン領域２１に注入するイオンはＰイオンでも良い。
続いて、炭化珪素基板１および炭化珪素エピタキシャル層２の周囲に不純物活性化アニールのキャップ材の炭素膜を堆積させ、不純物活性化アニールを、例えば１６００〜１８００℃の温度で不純物活性化アニールを行った。
その後、キャップ材の炭素層を酸素プラズマアッシングにより除去し、さらに清浄な表面を得る為に、熱酸化膜を形成し、希釈フッ酸溶液を用いて除去した。
次に、図１３Ｇに示すように、前記半導体基板上にゲート絶縁膜３２を形成する。本実施例では厚さ１０〜１００ｎｍ程度の堆積酸化膜を形成した。
続いて、図１３Ｈに示すように、厚さ１００〜３００ｎｍ程度のｎ型多結晶シリコン膜からなるゲート材料膜４０を堆積した。
続いて、図１３Ｉに示すように、ゲート材料膜４０を覆うように層間膜３３を形成した。
続いて、図１３Ｊに示すように、ｎ＋型のソース領域２０とｐ＋型ベースコンタクト領域１１とコンタクトを取る為に、レジストをマスクに層間膜３３をエッチングし、コンタクトホールを形成し、シリサイド用メタルを堆積させ、例えば、７００℃〜１０００℃のアニール処理によりシリサイド化を行い、ソースベース共通コンタクト５１を形成した。その後、ゲート電極とコンタクトを取る為に、層間膜３３をエッチングし、ゲートコンタクトホールを形成した。
続いて、図１３Ｋにしめすようなソースベースコンタクト共通電極４１を形成した。併せて、裏面のドレイン領域２１上もシリサイド化して、ドレインコンタクト５２を形成し、更にドレインコンタクト電極４２を形成した。シリサイドメタルやソースベースコンタクト共通電極４１とドレインコンタクト電極４２には例えばＮｉ，Ａｌ等の金属材料を用いる。その後、デバイス保護の為に絶縁体からなる表面全体を覆う表面保護膜を形成する工程、電極への配線を行う工程を経て、半導体装置が完成する。なお、上記に示したソース領域２０、第一のｐ型ベース領域１００、第二のｐ型ベース領域１０１、ベースコンタクト領域１１、ドレイン領域２１の形成する順番は入れ替えても良い。
本実施例の炭化珪素半導体装置によれば、ｐ型ベース領域のアップステップ側とダウンステップ側の対称性を向上させる事で、ゲート酸化膜にかかる電界が強くなる点のズレを解消し、従来構造で生じたゲート絶縁膜における耐圧の低下や、設計との相違を解消する。
実施例３
［半導体装置］
図１４Ｋは、本実施例に係わる炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの構造を示した断面図である。図１４Ｌはドリフト領域表面とｐ型のベース領域の冶金学的境界とがなす角度を示した断面図である。
図１４Ｋにおいて、炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴは、以下の特徴を有する。
表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４ＨＳｉＣ基板１と、前記半導体基板の主面上に形成されたｎ型のドリフト領域とを有する。
ドリフト領域の表層には間隔を開けて形成された第一のｐ型ベース領域１００と第二のｐ型ベース領域１０１を有する。上記、第一のｐ型ベース領域１００は第二のｐ型ベース領域１０１よりも浅い位置に形成され、第二のｐ型ベース領域１０１は、第一のｐ型ベース領域１００の下部に第一のｐ型ベース領域１００と一部重なるように形成されている。第一のｐ型ベース領域１００においては、図１４Ｌにも示すように、ドリフト領域表面と第一のｐ型ベース領域１００のダウンステップ側とアップステップ側共に、冶金学的境界とがなす角度が９０度以上となる特徴を有する。また、第一のｐ型ベース領域１００と第二のｐ型ベース領域１０１は別マスクで形成されるため、第一のｐ型ベース領域１００と第二のｐ型ベース領域１０１の境界付近では冶金学的境界は角部を持つ。
なお、ｐ型のベース領域１００、１０１のセル構造は、p型ベース領域を矩形、六角形にして並べる構造や、p型ベース領域を長辺の長い矩形とし、p型ベース領域の長辺端部同士を接続する構造を用いても良い。本実施例では、p型ベース領域を長辺の長い矩形とし、p型ベース領域の長辺端部同士を接続するＳｔｒｉｎｇ構造を用いた。
ベース領域において表層にそのベース領域に囲まれるように形成されるｎ+型のソース領域２０と、ベース領域において表層にそのベース領域に囲まれるように、且つソース領域２０以外の領域に形成されるベース領域よりも高不純物濃度のｐ+型のベースコンタクト領域１１を有する。ｐ+型のベースコンタクト領域１１とは、ベース領域に電気的な接続を取るための領域である。なお、ｎ+型のソース領域２０から、第一のｐ型ベース領域１００の表層、即ちＳｉＣ基板とゲート絶縁膜の界面付近、におけるｐ型ベース領域のドリフト領域表面との冶金学的境界までの長さは、ｐ型ベース領域におけるアップステップ側とダウンステップ側で略対称となる。
また、ｎ+型のソース領域２０の端部から、第二のｐ型ベース領域１０１の冶金学的境界までの水平方向の距離は、アップステップ側とダウンステップ側で略対称となる。
さらに、ソース領域２０、及びベースコンタクト領域１１上にそれぞれの領域と少なくとも一部に被る様に形成された第一の外部接続電極と、ソース領域の一部、及びベース領域、及びドリフト領域、及び電界緩和領域上に被る様に形成されたゲート絶縁膜３２と、ソース領域とベース領域に接するソースベースコンタクト５１と、ウェハの裏面にn型のドレイン領域２１と、ドレイン領域２１に接するドレインコンタクト５２と、チャネル領域上部のゲート絶縁膜３２に接するゲート電極と、ソースベースコンタクトと接するソースベースコンタクト共通電極４１と、ドレインコンタクトと接するドレインコンタクト電極４２と、表面保護膜を有する。更に、裏面にp型の領域を追加し、ＳｉＣ-ＩＧＢＴとしても良い。
なお、p型ベース領域としてＢＯＸ構造を用いる場合には、第二のp型ベース領域に囲まれるドリフト領域の中心で電界集中を生じるため、先に図１２で説明したように、p型の電界緩和領域を設けても良い。
［半導体装置の製造方法］
次に上記ＳｉＣ−ＭＯＳＦＥＴの製造方法について説明する。
図１４Ａから図１４Ｋは、図１と２のＢ-Ｂ’における本実施例３の炭化珪素半導体装置を製造する際の各工程における断面図である。なお、前記断面図は、煩雑さを避けるため、当該工程における主要部位の構成のみを示すもので、正確な断面図には相当しない。
上記記載の半導体装置は図１４Ａに示すようなエピタキシャルウェハを用いて作製される。本実施例の炭化珪素基板１には、例えば、８°、４°、２°、０．５°などのオフセットを持つ不純物濃度が例えば、１×１０１８〜１×１０２１ｃｍ−３であるｎ＋型４Ｈ−ＳｉＣウェハを用い、その上に不純物濃度が例えば、１×１０１４〜１×１０１８ｃｍ−３の炭化珪素エピタキシャル層２を積層した。
次に、ソース領域２０にイオン注入するためにマスクをして、図１４Ｂに示すように、炭化珪素エピタキシャル層２の表層部にマスク３０を介してＮイオンを注入し、ソース領域２０を形成した。なお、不純物の注入深さは、例えば、０．１〜０．５μｍの範囲である。また、不純物濃度は、例えば、１×１０１８〜１×１０２１ｃｍ−３の範囲である。また、ソース領域２０に注入するイオンはＰイオンでも良い。
その後、図１４Ｃに示すように、ソース領域２０にイオン注入するために使用したマスクを用いて、第一のｐ型ベース領域１００を斜方からイオン注入をする方法を用いて形成した。
不純物の注入角度、及びマスクのテーパー角、注入エネルギーは、ウェハ垂直方向の不純物の注入深さが、例えば、０．１〜０．５μｍ程度となるように、第一のｐ型ベース領域１００とゲート絶縁膜界面における冶金学的境界の拡がり、即ちｐ型ベース領域１００におけるチャネル長が、例えば、０．１〜１．０μｍ程度となるように調整した。また、斜方からイオン注入をする際には、第一のｐ型ベース領域１００が持つ辺の数だけ垂直な方向から注入した。例えば、ＢＯＸ構造では、4辺あるため、4回に分けて注入する。本実施例で用いたＳｔｒｉｎｇ構造においても、終端部を含めると、4辺で形成されているため、各辺に垂直な方向から4回に分けて注入した。
本実施例では、不純物の注入深さが約０．２μｍ、冶金学的境界の拡がりが０．５μｍになるようにした。また、不純物濃度は、例えば、５×１０１６〜１×１０１９ｃｍ−３の範囲である。図６で説明したように、打ち込み深さの深い領域に比べて、打ち込み深さの浅い領域では、不純物領域の対称性は良好であることが期待できる。その後、上記マスクを除去した。
次に、第二のｐ型ベース領域１０１にイオン注入するためにマスクをして、図１４Ｄに示すように、炭化珪素エピタキシャル層２の表層部に、［０００-１］方向から［１１−２０］方向に４度傾斜した方向から、即ちウェハに垂直に、Ａｌイオンを注入した。不純物の注入深さは、例えば、ウェハ表面から深さ方向に５０ｎｍの位置よりも深い領域に注入し、例えば、１μｍ程度まで注入した。また、不純物濃度は、例えば、５×１０１６〜１×１０１９ｃｍ−３の範囲である。なお、第二のｐ型ベース領域形成に用いたマスクは、マスクの開口端部と、前記ソース領域２０の形成に用いたマスクの開口端部までの距離が、ダウンステップ側よりもアップステップ側の方が長くなるようなマスクを用いた。またこの際、必要性があればｐ型の電界緩和領域を同時に形成できるマスクを用いても良い。その後、上記マスクを除去した。
次に、ベースコンタクト領域１１にイオン注入するためにマスクをして、図１４Ｅに示すように、炭化珪素エピタキシャル層２の表層部にマスクを介してＡｌイオンを注入し、ベースコンタクト領域１１を形成した。なお、不純物の注入深さは、例えば、０．１〜０．５μｍの範囲である。ただし、注入深さはソース領域２０と同程度か、それよりも深くする必要がある。また、不純物濃度は、例えば、１×１０１８〜１×１０２１ｃｍ−３程度に設定する。また、ベースコンタクト領域１１に注入するイオンはＢイオンでも良い。またこの際、必要性があればｐ型の電界緩和領域を同時に形成できるマスクを用いても良い。その後、上記マスクを除去した。
次に、図１４Ｆに示すように、炭化珪素基板１の裏面に、Ｎイオンを注入し、ドレイン領域２１を形成した。不純物濃度は、例えば、１×１０１６〜１×１０１９ｃｍ−３の範囲である。また、ドレイン領域２１に注入するイオンはＰイオンでも良い。
続いて、炭化珪素基板１および炭化珪素エピタキシャル層２の周囲に不純物活性化アニールのキャップ材の炭素膜を堆積させ、不純物活性化アニールを、例えば１６００〜１８００℃の温度で不純物活性化アニールを行った。その後、キャップ材の炭素層を酸素プラズマアッシングにより除去し、さらに清浄な表面を得る為に、熱酸化膜を形成し、希釈フッ酸溶液を用いて除去した。
次に、図１４Ｇに示すように、前記半導体基板上にゲート絶縁膜３２を形成する。本実施例では厚さ１０〜１００ｎｍ程度の堆積酸化膜を形成した。続いて、図１４Ｈに示すように、厚さ１００〜３００ｎｍ程度のｎ型多結晶シリコン膜からなるゲート材料膜４０を堆積した。
続いて、図１４Ｉに示すように、ゲート材料膜４０を覆うように層間膜３３を形成した。
続いて、図１４Ｊに示すように、ｎ＋型のソース領域２０とｐ＋型ベースコンタクト領域１１とコンタクトを取る為に、レジストをマスクに層間膜３３をエッチングし、コンタクトホールを形成し、シリサイド用メタルを堆積させ、例えば、７００℃〜１０００℃のアニール処理によりシリサイド化を行い、ソースベース共通コンタクト５１を形成した。その後、ゲート電極とコンタクトを取る為に、層間膜３３をエッチングし、ゲートコンタクトホールを形成した。
続いて、図１４Ｋにしめすようなソースベースコンタクト共通電極４１を形成した。併せて、裏面のドレイン領域２１上もシリサイド化して、ドレインコンタクト５２を形成し、更にドレインコンタクト電極４２を形成した。シリサイドメタルやソースベースコンタクト共通電極４１とドレインコンタクト電極４２には例えばＮｉ，Ａｌ等の金属材料を用いる。その後、デバイス保護の為に絶縁体からなる表面全体を覆う表面保護膜を形成する工程、電極への配線を行う工程を経て、半導体装置が完成する。なお、上記に示したソース領域２０、第一のｐ型ベース領域１００、第二のｐ型ベース領域１０１、ベースコンタクト領域１１、ドレイン領域２１の形成する順番は入れ替えても良い。
本実施例の炭化珪素半導体装置によれば、ｐ型ベース領域のアップステップ側とダウンステップ側の対称性を向上させる事で、ゲート酸化膜にかかる電界が強くなる点のズレを解消し、従来構造で生じたゲート絶縁膜における耐圧の低下や、設計との相違を解消する。また、実施例２記載の方法より、マスクを一枚減らすことが出来るので、プロセスコストを低減できる。さらに、実施例１及び実施例２記載の方法では、チャネルをマスクあわせによって形成していたため、チャネル長のばらつきが生じる可能性がある。本実施例では、ｎ+ソース領域と同一マスクを用いるため、チャネル長のばらつきを低減することが出来る。
実施例４
本実施例では、前述の実施例１〜３記載の半導体装置を備えた電力変換装置について説明する。図１５は、本実施例の電力変換装置（インバータ）の回路図である。
図１５に示すように、本実施例のインバータは、パワーモジュール３０２内に、スイッチング素子であるＳｉＣ-ＭＯＳＦＥＴ３０４と、ダイオード３０５とを有する。各単相において、端子３０６〜３１０を介して、電源電圧（Ｖｃｃ）と負荷（例えばモータ）３０１の入力電位との間にＳｉＣ-ＭＯＳＦＥＴ３０４とダイオード３０５とが逆並列に接続されており（上アーム）、負荷３０１の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣ-ＭＯＳＦＥＴ素子３０４とダイオード３０５とが逆並列に接続されている（下アーム）。つまり、負荷３０１では各単相に２つのＳｉＣ-ＭＯＳＦＥＴ３０４と２つのダイオード３０５が設けられており、３相で６つのスイッチング素子３０４と６つのダイオード５が設けられている。そして、個々のＳｉＣ-ＭＯＳＦＥＴ３０４のゲート電極には、端子３１１、３１２を介して、制御回路３０３が接続されており、この制御回路３０３によってＳｉＣ-ＭＯＳＦＥＴ３０４が制御されている。従って、本実施例のインバータは、制御回路３０３でパワーモジュール３０２を構成するＳｉＣ-ＭＯＳＦＥＴ３０４を流れる電流を制御することにより、負荷３０１を駆動することができる。
パワーモジュール３０２内での、ＳｉＣ-ＭＯＳＦＥＴ３０４の機能について以下に説明する。負荷３０１として、例えばモータを制御駆動させるためには所望の電圧の正弦波を負荷３０１に入力する必要がある。制御回路３０３はＳｉＣ-ＭＯＳＦＥＴ３０４を制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波はインダクタを経ることで、平滑化され、擬似的な所望の正弦波となる。ＳｉＣ-ＭＯＳＦＥＴ３０４は、このパルス幅変調動作を行うための矩形波を作り出す。
ＳｉＣ-ＭＯＳＦＥＴ３０４に、前述の実施例１〜３の半導体装置を用いることにより、例えば、ＳｉＣ-ＭＯＳＦＥＴ３０４のオン抵抗が小さいので、冷却のためのヒートシンクなどの構造を小さくし、パワーモジュール３０２を小型化および軽量化することができ、ひいては電力変換装置を小型化および軽量化することができる。また、ＳｉＣ-ＭＯＳＦＥＴ３０４のゲート絶縁膜の信頼性が高いので、パワーモジュール３０２を長寿命化することができる。
また、本実施例の電力変換装置は、３相モータシステムとすることができる。図１５に示した負荷３０１は３相モータであり、スイッチング素子に前述の実施例１〜３において説明した半導体装置を備えた電力変換装置を用いることにより、３相モータシステムの小型化や高性能化を実現することができる。
実施例５
本実施例では、前述の実施例１〜３記載の半導体装置を備える電力変換装置を説明する。図１６は、本実施例の電力変換装置（インバータ）を示す回路図である。
図１６に示すように、本実施例のインバータは、パワーモジュール４０２内にスイッチング素子としてＳｉＣ-ＭＯＳＦＥＴ４０４を備えている。各単相において、端子４０５〜４０９を介して、電源電圧（Ｖｃｃ）と負荷（例えばモータ）４０１の入力電位との間にＳｉＣ-ＭＯＳＦＥＴ４０４が接続されており（上アーム）、負荷４０１の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣ-ＭＯＳＦＥＴ素子４０４が接続されている（下アーム）。つまり、負荷４０１では各単相に２つのＳｉＣ-ＭＯＳＦＥＴ４０４が設けられており、３相で６つのスイッチング素子４０４が設けられている。そして、個々のＳｉＣ-ＭＯＳＦＥＴ３０４のゲート電極には、端子４１０、４１１を介して、制御回路４０３が接続されており、この制御回路４０３によってＳｉＣＭＯＳＦＥＴ４０４が制御されている。従って、本実施例のインバータでは、制御回路４０３でパワーモジュール４０２内のＳｉＣ-ＭＯＳＦＥＴ４０４を流れる電流を制御することにより、負荷４０１を駆動することができる。
パワーモジュール４０２内のＳｉＣ-ＭＯＳＦＥＴ４０４の機能について以下に説明する。ＳｉＣ-ＭＯＳＦＥＴの機能の１つとして、本実施例でも実施例３と同様に、パルス幅変調動作を行うための矩形波を作り出す機能を有している。本実施例ではさらに、ＳｉＣ-ＭＯＳＦＥＴ４０４は、実施例３のダイオード３０５の役割も担う。例えば、モータのように負荷４０１にインダクタンスを含む場合、ＳｉＣ-ＭＯＳＦＥＴ４０４をＯＦＦしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない（還流電流）。実施例３では、ダイオード３０５がこの役割を担う。一方、本実施例では、同期整流駆動を用いるので、環流電流を流す役割をＳｉＣ-ＭＯＳＦＥＴ４０４が担う。本実施例の同期整流駆動では、還流時にＳｉＣ-ＭＯＳＦＥＴ４０４のゲートをＯＮにし、ＳｉＣ-ＭＯＳＦＥＴ４０４を逆導通させる。
したがって、還流時導通損失はダイオードの特性ではなく、ＳｉＣ-ＭＯＳＦＥＴ４０４の特性で決まる。また、同期整流駆動を行う場合、上下アームが短絡することを防ぐため、上下のＳｉＣ-ＭＯＳＦＥＴが共にＯＦＦとなる不動作時間が必要となる。この不動作時間の間はＳｉＣ-ＭＯＳＦＥＴ４０４のドリフト層とｐ型ボディ層によって形成される内蔵ＰＮダイオードが駆動する。ただし、ＳｉＣはキャリアの走行距離がＳｉより短く、不動作時間の間の損失は小さく、例えば、実施例３のダイオード３０５をＳｉＣショットキーバリアダイオードとした場合と、同等である。
このように、本実施例では、ＳｉＣ-ＭＯＳＦＥＴ４０４に、前述の実施例１〜３の半導体装置を用いることにより、例えば、ＳｉＣ-ＭＯＳＦＥＴ４０４が高性能な分、還流時の損失を小さくでき、さらなる高性能化が可能になる。また、還流ダイオードをＳｉＣ-ＭＯＳＦＥＴ４０４とは別に設けないため、パワーモジュール４０２をさらに小型化することができる。
また、本実施例の電力変換装置は、３相モータシステムとすることができる。図２１に示した負荷４０１は３相モータであり、パワーモジュール４０２に、前述の実施例１〜３記載の半導体装置を備えることにより、３相モータシステムの小型化や高性能化を実現することができる。
実施例６
実施例４または実施例５で説明した３相モータシステムは、ハイブリット自動車、電気自動車、燃料電池自動車などの自動車に用いることができる。
本実施例では、３相モータシステムを搭載した自動車を、図１７および図１８を用いて説明する。図１７は、本実施例の電気自動車の構成を示す概略図である。図１８は、本実施例の昇圧コンバータの回路図である。
図１７に示すように、本実施例の電気自動車は、駆動輪５０１ａおよび駆動輪５０１ｂが接続された駆動軸５０２に動力を入出力可能とする３相モータ５０３と、３相モータ５０３を駆動するためのインバータ５０４と、バッテリ５０５と、を備える。さらに、本実施例の電気自動車は、昇圧コンバータ５０８と、リレー５０９と、電子制御ユニット５１０と、を備え、昇圧コンバータ５０８は、インバータ５０４が接続された電力ライン５０６と、バッテリ５０５が接続された電力ライン５０７とに接続されている。
３相モータ５０３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ５０４には、前述の実施例３または前述の実施例４において説明したインバータを用いることができる。
昇圧コンバータ５０８は図１８に示すように、インバータ５１３に、リアクトル５１１および平滑用コンデンサ１１２が接続された構成からなる。インバータ５１３は、例えば、前述の実施例４で説明したインバータと同様であり、インバータ内の素子構成も同じである。本実施例でも、実施例４と同様にスイッチング素子をＳｉＣ-ＭＯＳＦＥＴ５１４とし、同期整流駆動させる。
図１７の電子制御ユニット５１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ５０３のロータ位置を検出するセンサからの信号、またはバッテリ５０５の充放電値などを受信する。そして、インバータ５０４、昇圧コンバータ５０８、およびリレー５０９を制御するための信号を出力する。
このように、本実施例によれば、電力変換装置であるインバータ５０４および昇圧コンバータ５０８に、前述の実施例３および前述の実施例４の電力変換装置を用いることができる。また、３相モータ５０３、およびインバータ５０４などからなる３相モータシステムに、前述の実施例３または前述の実施例４の３相モータシステムを用いることができる。これにより、電気自動車の省エネルギー化、小型化、軽量化や電力変換装置の省スペース化を図ることができる。
なお、本実施例では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ５０５が燃料電池スタックとなった燃料電池自動車にも同様に上述の３相モータシステムを適用することができる。
実施例７
実施例４および実施例５の３相モータシステムは、鉄道車両に用いることができる。本実施例では、３相モータシステムを用いた鉄道車両を図１９を用いて説明する。図１９は、本実施例の鉄道車両のコンバータおよびインバータを含む回路図である。
図１９に示すように、鉄道車両には架線ＯＷ（例えば２５ｋＶ）からパンタグラフＰＧを介して電力が供給される。トランス６０９を介して電圧が１．５ｋＶまで降圧され、コンバータ６０７で交流から直流に変換される。さらに、キャパシタ６０８を介してインバータ６０２で直流から交流に変換されて、負荷６０１である３相モータが駆動される。コンバータ６０７内の素子構成は実施例３のようにＳｉＣ-ＭＯＳＦＥＴおよびダイオードを併用してもよく、また実施例４のようにＳｉＣ-ＭＯＳＦＥＴ単独でもよい。
本実施例では、実施例５のようにスイッチング素子をＳｉＣ-ＭＯＳＦＥＴ６０４として同期整流駆動させる。なお、図１９では、実施例４で説明した制御回路は省略している。また、図中、符号ＲＴは線路、符号ＷＨは車輪を示す。
このように本実施例によればコンバータ６０７に、実施例４または実施例５の電力変換装置を用いることができる。また、負荷６０１、インバータ６０２、および制御回路からなる３相モータシステムに、実施例４または実施例５の３相モータシステムを用いることができる。これにより、鉄道車両の省エネルギー化や、３相モータシステムを含む床下部品の小型化による低床化および軽量化を図ることができる。
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることが可能である。また、各実施例の構成の一部について、他の実施例の構成の追加・削除・置換をすることが可能である。
トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができる。
本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
本発明は、炭化ケイ素を用いた半導体装置およびその半導体装置の製造方法、ならびにその半導体装置を用いたパワーモジュール、インバータ、自動車および鉄道車両に適用して有効である。
１ 炭化珪素基板
２ 炭化珪素層
１０ ベース領域
１１ ベースコンタクト領域
２０ ソース領域
２１ ドレイン領域
３０ マスク
３２ ゲート絶縁膜
３３ 層間膜
４０ ゲート材料膜
４１ ソースベースコンタクト共通電極
４２ ドレインコンタクト電極
５１ ソースベース共通コンタクト
５２ ドレインコンタクト
６０ 電界緩和領域
１００ 第一のベース領域
１０１ 第二のベース領域
３０１ 負荷
３０２ パワーモジュール
３０３ 制御回路
３０４ ＳｉＣ-ＭＯＳＦＥＴ
３０５ ダイオード
３０６〜３１２ 端子
４０１ 負荷
４０２ パワーモジュール
４０３ 制御回路
４０４ ＳｉＣ-ＭＯＳＦＥＴ
４０５〜４１１ 端子
５０１ａ 駆動輪
５０１ｂ 駆動輪
５０２ 駆動軸
５０３ ３相モータ
５０４ インバータ
５０５ バッテリ
５０６ 電力ライン
５０７ 電力ライン
５０８ 昇圧コンバータ
５０９ リレー
５１０ 電子制御ユニット
５１１ リアクトル
５１２ 平滑用コンデンサ
５１３ インバータ
37
５１４ ＳｉＣ-ＭＯＳＦＥＴ
６０１ 負荷
６０２ インバータ
６０７ コンバータ
６０８ キャパシタ
６０９ トランス
ＯＷ 架線
ＰＧ パンタグラフ
ＲＴ 線路
ＷＨ 車輪

Claims (10)

  1. 第１導電型のSiC半導体基板と、
    前記SiC半導体基板上に形成された第１導電型のドリフト領域と、
    前記ドリフト領域の表層に間隔を開けて形成された第１及び第２の単位セルと、
    前記第１及び第２の単位セルに跨るように形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極を備え、
    前記単位セルの其々は、
    第２導電型のベース領域と、
    前記ベース領域において表層にそのベース領域に囲まれるように形成された第１導電型のソース領域と、を有し、
    前記ゲート絶縁膜は、
    前記第１の単位セルの前記ソース領域の少なくとも一部、前記ベース領域の少なくとも一部、に被るように形成され、
    前記第２の単位セルの前記ソース領域の少なくとも一部、前記ベース領域の少なくとも一部、に被るように形成され、
    前記ドリフト領域の少なくとも一部、に被る様に形成されており、
    前記ベース領域は、
    前記ドリフト領域の表層に形成された第２導電型の第一のベース領域と第２導電型の第二のベース領域を備え、前記第一のベース領域は前記第二のベース領域よりも浅い位置に形成され、前記第二のベース領域は、前記第一のベース領域の下部に前記第一のベース領域と一部重なるように形成され、
    前記ゲート電極下における、前記第２導電型の不純物注入領域である前記ベース領域の水平方向拡がりが、アップステップ側の前記単位セルとダウンステップ側の前記単位セルとで対称となる
    ことを特徴とする半導体スイッチング素子。
  2. 前記ゲート電極下における、前記第一のベース領域のオフ方向に沿った断面形状は、
    前記第一のベース領域の、前記オフ方向と反対方向の、第２導電型の不純物注入領域の冶金学的境界の水平方向拡がり端において、
    前記ドリフト領域の表面近傍における、前記ドリフト領域と前記第一のベース領域の不純物注入領域の冶金学的境界とがなす角度が９０度以上となる特徴を有する請求項１記載の半導体スイッチング素子。
  3. 前記第二のベース領域のアップステップ側における前記ドリフト領域との冶金学的境界は、前記第一のベース領域の前記ドリフト領域との冶金学的境界よりも、アップステップ側に突出している特徴を有する請求項１記載の半導体スイッチング素子。
  4. 前記第一のベース領域と、第二のベース領域の境界付近における冶金学的境界に角部がある事を特徴とする請求項１記載の半導体スイッチング素子。
  5. 前記、第１導電型の炭化ケイ素半導体基板がｎ型４Ｈ−ＳｉＣ基板であり、表面が（０００１）面から［１１−２０］方向へ４度〜８度オフした特徴を有する請求項１記載の半導体スイッチング素子。
  6. 前記第一のベース領域と第二のベース領域は、異なるマスクを用い、前記第２導電型の不純物を前記基板表面に対して注入して形成されたことを特徴とする請求項１記載の半導体スイッチング素子。
  7. 前記第一のベース領域は、前記ソース領域を形成するのに用いたマスクを用い、前記第２導電型の不純物を前記基板表面に対して複数方向から斜め方向に注入して形成されたことを特徴とする請求項１記載の半導体スイッチング素子。
  8. 第１導電型の炭化珪素半導体基板表面にステップフロー成長により第１導電型の炭化珪素ドリフト層を形成する工程と、
    第２導電型のベース領域を形成する工程と、
    第１導電型のソース領域を形成する工程と、
    第２導電型のベースコンタクト領域を形成する工程と、
    第１導電型のドレイン領域を形成する工程と、を備え、
    前記第２導電型のベース領域をウェハ表面に対して斜めにイオン注入して形成する事を特徴とする炭化珪素半導体装置の製造方法。
  9. 前記第２導電型のベース領域を形成する工程において、
    前記炭化珪素半導体基板として、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板を用い、
    前記第１導電型の炭化珪素ドリフト層の表面に、Ａｌを［０００−１］方向から［−１−１２０］方向へ０度以上４度未満、または、［０００−１］方向から［１１−２０］方向へ０度以上１２度以下の範囲の傾斜した方向にイオン注入する事を特徴とする請求項８記載の炭化珪素半導体装置の製造方法。
  10. 前記第２導電型のベース領域を形成する工程において、
    炭化珪素ドリフト層の表面に垂直にイオン注入する工程と、斜めにイオン注入する工程を有することを特徴とする請求項８記載の炭化珪素半導体装置の製造方法。
JP2018010194A 2018-01-25 2018-01-25 半導体スイッチング素子および炭化珪素半導体装置の製造方法 Active JP6592119B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018010194A JP6592119B2 (ja) 2018-01-25 2018-01-25 半導体スイッチング素子および炭化珪素半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018010194A JP6592119B2 (ja) 2018-01-25 2018-01-25 半導体スイッチング素子および炭化珪素半導体装置の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2016561122A Division JP6283122B2 (ja) 2014-11-26 2014-11-26 半導体スイッチング素子および炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2018101789A true JP2018101789A (ja) 2018-06-28
JP6592119B2 JP6592119B2 (ja) 2019-10-16

Family

ID=62714521

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018010194A Active JP6592119B2 (ja) 2018-01-25 2018-01-25 半導体スイッチング素子および炭化珪素半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP6592119B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11749722B2 (en) 2020-07-17 2023-09-05 Kabushiki Kaisha Toshiba Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267762A (ja) * 2009-05-14 2010-11-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
WO2012056704A1 (ja) * 2010-10-29 2012-05-03 パナソニック株式会社 半導体素子および半導体装置
WO2014103257A1 (ja) * 2012-12-28 2014-07-03 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
WO2014103000A1 (ja) * 2012-12-28 2014-07-03 株式会社日立製作所 炭化珪素半導体装置及びその製造方法
JP2014170886A (ja) * 2013-03-05 2014-09-18 National Institute Of Advanced Industrial & Technology 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267762A (ja) * 2009-05-14 2010-11-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
WO2012056704A1 (ja) * 2010-10-29 2012-05-03 パナソニック株式会社 半導体素子および半導体装置
WO2014103257A1 (ja) * 2012-12-28 2014-07-03 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
WO2014103000A1 (ja) * 2012-12-28 2014-07-03 株式会社日立製作所 炭化珪素半導体装置及びその製造方法
JP2014170886A (ja) * 2013-03-05 2014-09-18 National Institute Of Advanced Industrial & Technology 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11749722B2 (en) 2020-07-17 2023-09-05 Kabushiki Kaisha Toshiba Semiconductor device
JP7404183B2 (ja) 2020-07-17 2023-12-25 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
JP6592119B2 (ja) 2019-10-16

Similar Documents

Publication Publication Date Title
JP6753951B2 (ja) 半導体装置および電力変換装置
CN109075201B (zh) 半导体装置及电力变换装置
JP7068916B2 (ja) 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法
JP6309656B2 (ja) 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両
JP6283122B2 (ja) 半導体スイッチング素子および炭化珪素半導体装置の製造方法
JP6236456B2 (ja) 半導体装置およびその製造方法
JP6923457B2 (ja) 炭化ケイ素半導体装置およびその製造方法、電力変換装置、自動車並びに鉄道車両
JP6336055B2 (ja) 半導体装置、半導体装置の製造方法、電力変換装置、３相モータシステム、自動車、および鉄道車両
JP6290457B2 (ja) 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車、並びに鉄道車両
JP6255111B2 (ja) 半導体装置、インバータモジュール、インバータ、鉄道車両、および半導体装置の製造方法
Baliga Silicon carbide power devices: Progress and future outlook
JPWO2020145109A1 (ja) 半導体装置及び電力変換装置
JP7047981B1 (ja) 炭化珪素半導体装置および電力変換装置
WO2015040675A1 (ja) 半導体装置、電力変換装置、鉄道車両、および半導体装置の製造方法
JP6259931B2 (ja) 半導体装置および電力変換装置
JP6592119B2 (ja) 半導体スイッチング素子および炭化珪素半導体装置の製造方法
JP6282346B2 (ja) 半導体装置の製造方法
JP7075876B2 (ja) 炭化ケイ素半導体装置、電力変換装置、３相モータシステム、自動車および鉄道車両
JP6556892B2 (ja) 半導体装置、半導体装置の製造方法、電力変換装置、３相モータシステム、自動車、および鉄道車両
JPWO2021038787A1 (ja) 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
US20230411448A1 (en) Semiconductor device and power conversion apparatus
WO2023166657A1 (ja) 半導体装置および電力変換装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190521

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190717

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190910

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190919

R150 Certificate of patent or registration of utility model

Ref document number: 6592119

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150