JP6282346B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法、パワーモジュール、電力変換装置、３相モータシステム、自動車、並びに鉄道車両に関する。
本技術分野の背景技術として、特開２００９−３０２４３６号公報（特許文献１）がある。この公報には、ｐ型ディープ層を形成する際に、オフ角をキャンセルする方向に傾斜させた斜めイオン注入によりｐ型不純物を注入することによって、より深い位置までｐ型ディープ層を形成する炭化珪素半導体装置の製造方法が記載されている。
特開２００９−３０２４３６号公報
基板口径が６インチのｎ型４Ｈ−ＳｉＣ基板を用いて、ガードリングおよび１本または複数本のフィールド・リミッティング・リング（Field Limiting Ring：以下、ＦＬＲと記す）を有するショットキー・バリア・ダイオードを作製したところ、その耐圧は、基板面内の標準偏差が平均値の１００％を超えるほど、ばらつくという問題が生じた。
そこで、本発明は、耐圧特性の優れる炭化珪素半導体装置を提供する。
上記課題を解決するために、本発明の一実施の形態では、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板に対して、ｐ型不純物を［０００−１］方向から［１１−２０］方向へ０度以上、または［０００−１］方向から［−１−１２０］方向へ０度以上、４度未満傾斜した方向にイオン注入して、ｎ型４Ｈ−ＳｉＣ基板の表面に形成された４Ｈ−ＳｉＣのエピタキシャル層にＦＬＲを形成する。ＦＬＲの形状は、エピタキシャル層の上面におけるＦＬＲのオフ方向と反対方向の端部において、エピタキシャル層の上面とＦＬＲの冶金学的境界とがなす角度が９０度未満である。
本発明によれば、耐圧特性の優れる炭化珪素半導体装置を提供することができる。
上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。
本発明者らによって検討された、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板に、［０００−１］方向から［−１−１２０］方向へ０度から４度傾斜した方向にｐ型不純物をイオン注入して形成されるＦＬＲの態様を説明するショットキー・バリア・ダイオードの要部断面図である。 実施例１による、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板に、［０００−１］方向から［１１−２０］方向へ８度傾斜した方向にｐ型不純物をイオン注入して形成されるＦＬＲの態様を説明するショットキー・バリア・ダイオードの要部断面図である。 実施例１による、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板に形成されたｐｎダイオードの室温におけるアバランシェ耐圧と、イオン注入傾角との関係を説明するグラフ図である。 基板口径が６インチのｎ型４Ｈ−ＳｉＣ基板において、その表面の反りを拡大して示す断面図である。 実施例１によるＦＬＲ形状のシミュレーション結果を示す。（ａ）は、［０００−１］方向にＡｌイオンを注入した場合のＦＬＲ形状のシミュレーション結果を示す。（ｂ）は、［０００−１］方向から［−１−１２０］方向へ４度傾斜した方向にＡｌイオンを注入した場合のＦＬＲ形状のシミュレーション結果を示す。（ｃ）は、［０００−１］方向から［−１−１２０］方向へ８度傾斜した方向にＡｌイオンを注入した場合のＦＬＲ形状のシミュレーション結果を示す。 実施例１によるＦＬＲ形状のシミュレーション結果を示す。（ａ）は、［０００−１］方向から［１１−２０］方向へ４度傾斜した方向にＡｌイオンを注入した場合のＦＬＲ形状のシミュレーション結果を示す。（ｂ）は、［０００−１］方向から［１１−２０］方向へ８度傾斜した方向にＡｌイオンを注入した場合のＦＬＲ形状のシミュレーション結果を示す。（ｃ）は、［０００−１］方向から［１１−２０］方向へ１２度傾斜した方向にＡｌイオンを注入した場合のＦＬＲ形状のシミュレーション結果を示す。（ｄ）は、［０００−１］方向から［１１−２０］方向へ１６度傾斜した方向にＡｌイオンを注入した場合のＦＬＲ形状のシミュレーション結果を示す。 実施例１による、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板に形成されたｐｎダイオードの室温におけるアバランシェ耐圧と、ＦＬＲの冶金学的境界の水平方向拡がりに対するＦＬＲの冶金学的境界の深さの比との関係を説明するグラフ図である。 実施例１による、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板に形成されたｐｎダイオードの室温におけるアバランシェ耐圧と、ＦＬＲ（冶金学的領域）の深さとの関係を説明するグラフ図である。 実施例１によるｎ型４Ｈ−ＳｉＣ基板に形成されたショットキー・バリア・ダイオードを有する半導体装置の一例を示す要部平面図である。 実施例１によるｎ型４Ｈ−ＳｉＣ基板に形成されたショットキー・バリア・ダイオードを有する半導体装置の一例を示す要部断面図（図９のＡ−Ａ’線に沿った要部断面図）である。 実施例１による半導体装置の製造方法の一例を示す工程図である。 実施例１による半導体装置の製造工程の一例を示す要部断面図である。 図１２に続く、半導体装置の製造工程を示す要部断面図である。 図１３に続く、半導体装置の製造工程を示す要部断面図である。 図１４に続く、半導体装置の製造工程を示す要部断面図である。 図１５に続く、半導体装置の製造工程を示す要部断面図である。 図１６に続く、半導体装置の製造工程を示す要部断面図である。 実施例２によるスイッチング素子を構成するｎ型４Ｈ−ＳｉＣ基板に形成されたＭＯＳＦＥＴの一例を示す要部断面図である。 実施例３によるｎ型４Ｈ−ＳｉＣ基板に形成されたショットキー・バリア・ダイオードを還流ダイオードとしてスイッチング素子に接続した電力変換装置（インバータ）の一例を示す回路図である。 実施例４による電気自動車の構成の一例を示す概略図である。 実施例４による昇圧コンバータの一例を示す回路図である。 実施例５による鉄道車両に備えられるコンバータおよびインバータの一例を示す回路図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
まず、本発明に先立って本発明者らによって検討されたショットキー・バリア・ダイオードについて説明する。
本発明者らは、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板を用いて、ｐ型の半導体領域からなるガードリングおよび１本または複数本のＦＬＲを有するショットキー・バリア・ダイオードを作製し、その耐圧を測定した。ガードリングおよびＦＬＲは半導体装置の外周部に設けられ、ガードリングはアノード電極の端部における電界集中を緩和し、ＦＬＲはガードリングの端部または複数のＦＬＲの場合には１本内側のＦＬＲの端部における電界集中を緩和する機能を有する。
例えば図１に示すように、ｎ型４Ｈ−ＳｉＣ基板１０の表面に、パターニングされたマスク材料層２０を形成し、マスク材料層２０から露出するｎ型４Ｈ−ＳｉＣ基板１０にｐ型不純物をイオン注入することにより、ガードリング３０および互いに離間する３本のＦＬＲ４０を形成した。その結果、基板口径が３インチのｎ型４Ｈ−ＳｉＣ基板１０の場合、［０００−１］方向から［−１−１２０］方向へ０度から４度傾斜した方向にｐ型不純物をイオン注入して作製したショットキー・バリア・ダイオードの耐圧は、基板面内の標準偏差が平均値の２０％以下に揃っていた。
しかしながら、基板口径が６インチのｎ型４Ｈ−ＳｉＣ基板１０を用いて同様な試作を行ったところ、ショットキー・バリア・ダイオードの耐圧は、基板面内の標準偏差が平均値の１００％を超えるほどばらつき、かつ、その耐圧の一部は著しく低下することが分かった。
（実施例１における基本思想）
以下に、結晶主面からオフされた表面を有するｎ型４Ｈ−ＳｉＣ基板に形成されたショットキー・バリア・ダイオードの耐圧の均一性の向上および高耐圧化を実現することのできるＦＬＲの形状および形成方法について説明する。具体的には、基板口径が６インチで、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板にＦＬＲを形成する際、そのｎ型４Ｈ−ＳｉＣ基板にイオン注入されるｐ型不純物の適切なイオン注入傾角およびイオン注入エネルギーが、ショットキー・バリア・ダイオードの耐圧に及ぼす効果、作用について詳細に説明する。
（１）．ショットキー・バリア・ダイオードの耐圧の均一性の向上
本発明者らは、前記特許文献１に記載された方位とは反対の方向、具体的には、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板に、例えば図２に示すように、［０００−１］方向から［１１−２０］方向へ８度傾斜した方向にｐ型不純物（例えばアルミニウム（以下、Ａｌと記す））をイオン注入した。このイオン注入方法により、基板口径が６インチのｎ型４Ｈ−ＳｉＣ基板を用いても、ショットキー・バリア・ダイオードの耐圧の基板面内の標準偏差が平均値の１０％未満と極めて均一性のよくなる結果が得られた。
この原因を調べるため、１本のＦＬＲを設けたｐｎダイオードの室温における耐圧をシミュレーションにより求めた。ｐｎダイオードを用いたのは、ショットキー・バリア・ダイオードの逆方向リーク電流を正確にモデリングするのが困難だったからであるが、ガードリングおよびＦＬＲが律速する耐圧を求める上で問題はない。
その結果を、ＦＬＲ幅が５μｍ、ガードリングからＦＬＲまでの距離が２．５μｍの場合について図３に示す。図３の縦軸は、５μｍ幅の１本のＦＬＲがガードリングから２．５μｍ隔てて設けられたｐｎダイオードの室温におけるアバランシェ耐圧であり、横軸は、［０００−１］方向から［−１−１２０］方向へのイオン注入傾角および［０００−１］方向から［１１−２０］方向へのイオン注入傾角である。
図３に示すように、（０００１）面法線と反対方向である［０００−１］方向から［−１−１２０］方向へのイオン注入傾角が０度以上、４度以下の範囲の場合、イオン注入傾角が増加するに従ってアバランシェ耐圧は低下し、アバランシェ耐圧は９００Ｖ〜３００Ｖの範囲の値を取る。
市販されているｎ型４Ｈ−ＳｉＣ基板のオフ角仕様は通常±０．５度であるが、図４に模式的に示すように、基板口径が６インチまで大口径化したｎ型４Ｈ−ＳｉＣ基板１０では、その表面の反りが大きい。このため、［０００−１］方向から［−１−１２０］方向へのイオン注入傾角が０度以上、４度以下の範囲の場合は、オフ角の実効ばらつきが大きくなることに起因して、実測アバランシェ耐圧は大きくばらつくと考えられる。
また、［０００−１］方向から［１１−２０］方向へのイオン注入傾角が０度以上、４度以下（言い換えれば、［０００−１］方向から［−１−１２０］方向へのイオン注入傾角が−４度以上、０度以下）の範囲の場合も、イオン注入傾角が増加するに従ってアバランシェ耐圧は低下し、アバランシェ耐圧は９００Ｖ〜２００Ｖの範囲の値を取る。これも上述したように、基板口径が６インチまで大口径化したｎ型４Ｈ−ＳｉＣ基板では、その表面の反りが大きいため、オフ角の実効ばらつきが大きくなることに起因して、実測アバランシェ耐圧は大きくばらつくと考えられる。
しかし、［０００−１］方向から［１１−２０］方向へのイオン注入傾角が４度以上、１２度以下（言い換えれば、［０００−１］方向から［−１−１２０］方向へのイオン注入傾角が−１２度以上、−４度以下）の範囲では、アバランシェ耐圧は２００Ｖと低いが、その値はイオン注入傾角にほとんど依存しない。
このことは、［０００−１］方向から［１１−２０］方向へのイオン注入傾角を８度に設定した前記図２に示したショットキー・バリア・ダイオードの実測の場合、ｎ型４Ｈ−ＳｉＣ基板の表面の反りに起因したオフ角の実効ばらつきが最大±４度となっても、アバランシェ耐圧がばらつかないことを意味している。この効果によって、前述したように、基板口径が６インチのｎ型４Ｈ−ＳｉＣ基板において、均一性のよい耐圧が得られたと考えられる。なお、アバランシェ耐圧の絶対値はＦＬＲの本数を増やすことにより増加できるため、ＦＬＲが１本の場合にアバランシェ耐圧が２００Ｖと低いことは実用上の障害とはならない。すなわち、ＦＬＲの本数を増やすことにより、ショットキー・バリア・ダイオードの高耐圧化を図ることができる。
図５および図６は、モンテカルロシミュレーションを用いて、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板１０に対し、種々の方位からＡｌをイオン注入した場合におけるＦＬＲ４０の冶金学的境界（ｎ型４Ｈ−ＳｉＣ基板１０とＦＬＲ４０との境界（ｐｎ接合面））を求めた結果である。ｎ型４Ｈ−ＳｉＣ基板１０中のドナー密度は３×１０１５ｃｍ−３、Ａｌイオンの注入エネルギーの範囲は３０ｋｅＶ〜１５０ｋｅＶ、Ａｌイオンの総注入量は２×１０１４ｃｍ−２である。イオン注入マスク５０の断面形状は、その側面がｎ型４Ｈ−ＳｉＣ基板１０の表面に対し８６度の傾斜を持つようにした。
図５（ａ）は、Ａｌイオンを［０００−１］方向に注入した場合のシミュレーション結果を示す。この場合、Ａｌイオンのうち、ある割合は格子の間隙を抜けて結晶の奥深くにまで侵入し（チャネリング）、ＦＬＲ４０の冶金学的境界の深さが１．５８μｍまで達する。その一方で、ＦＬＲ４０の冶金学的境界の水平方向拡がりは［１１−２０］方向および［−１−１２０］方向に略対称であり、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＦＬＲ４０の冶金学的境界の水平方向拡がりはイオン注入マスク５０端から両方向ともに０．２７μｍと等しい。
図５（ｂ）は、Ａｌイオンを［０００−１］方向から［−１−１２０］方向へ４度傾斜した方向に注入、すなわちｎ型４Ｈ−ＳｉＣ基板１０の表面に垂直に注入した場合のシミュレーション結果を示す。この場合、前記図５（ａ）に見られるチャネリングは抑制されている。しかし、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＦＬＲ４０の冶金学的境界の水平方向拡がりは、［−１−１２０］方向が０．２８μｍ、［１１−２０］方向が０．１７μｍと非対称となる。
図５（ｃ）は、Ａｌイオンを［０００−１］方向から［−１−１２０］方向へ８度傾斜した方向に注入した場合のシミュレーション結果を示す。この場合、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＦＬＲ４０の冶金学的境界の水平方向拡がりの非対称性が、前記図５（ｂ）よりもさらに拡大し、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＦＬＲ４０の冶金学的境界の水平方向拡がりは、［−１−１２０］方向が０．２８μｍ、［１１−２０］方向が０．１０μｍとなっている。
また、図５（ｂ）および（ｃ）に示すように、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＦＬＲ４０の冶金学的境界の水平方向拡がりが非対称となっている場合は、オフ方向と反対方向のｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＦＬＲ４０の冶金学的境界の水平方向拡がり端（ＦＬＲ４０の端部）において、ｎ型４Ｈ−ＳｉＣ基板１０の表面とＦＬＲ４０の冶金学的境界とがなす角度αは９０度以上となっている。
これに対し、図６（ａ）、（ｂ）および（ｃ）に示すように、Ａｌイオンを［０００−１］方向から［１１−２０］方向へ４度、８度および１２度傾斜した方向にそれぞれ注入すると、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＦＬＲ４０の冶金学的境界の水平方向拡がりの対称性が回復し、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＦＬＲ４０の冶金学的境界の水平方向拡がりは、［−１−１２０］方向および［１１−２０］方向のいずれも０．２７μｍとなる。
また、図６（ａ）、（ｂ）および（ｃ）に示すように、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＦＬＲ４０の冶金学的境界の水平方向拡がりが対称となっている場合は、オフ方向と反対方向のｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＦＬＲ４０の冶金学的境界の水平方向拡がり端（ＦＬＲ４０の端部）において、ｎ型４Ｈ−ＳｉＣ基板１０の表面とＦＬＲ４０の冶金学的境界とがなす角度αは９０度未満となっている。
なお、図６（ｄ）に示すように、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＦＬＲ４０の冶金学的境界の水平方向拡がりの対称性は、Ａｌイオンを［０００−１］方向から［１１−２０］方向へ１６度傾斜した方向に注入すると消失し、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＦＬＲ４０の冶金学的境界の水平方向拡がりは、［−１−１２０］方向が０．３１μｍ、［１１−２０］方向が０．０５μｍとなる。
また、図６（ｄ）に示すように、ｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＦＬＲ４０の冶金学的境界の水平方向拡がりが非対称となっている場合は、オフ方向と反対方向のｎ型４Ｈ−ＳｉＣ基板１０の表面におけるＦＬＲ４０の冶金学的境界の水平方向拡がり端（ＦＬＲの端部）において、ｎ型４Ｈ−ＳｉＣ基板１０の表面とＦＬＲ４０の冶金学的境界とがなす角度αは９０度以上となっている。
図６（ａ）、（ｂ）および（ｃ）に見られるような「Ａｌイオンのチャネリングを伴わずに、ｎ型４Ｈ−ＳｉＣ基板の表面におけるＦＬＲ４０の冶金学的境界の水平方向拡がりの対称性が得られる条件」を明確化するため、ｐｎダイオードの室温におけるアバランシェ耐圧と、ＦＬＲの冶金学的境界の水平方向拡がりに対するＦＬＲの冶金学的境界の深さの比との関係を調べた。その結果を図７に示す。図７の縦軸は、５μｍ幅の１本のＦＬＲがガードリングから２．５μｍ隔てて設けられたｐｎダイオードの室温におけるアバランシェ耐圧である。図７の横軸は、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板の表面におけるＦＬＲの冶金学的境界の水平方向拡がりがオフ方向とその反対方向で略対称な場合における、ＦＬＲの冶金学的境界の水平方向拡がりに対するＦＬＲの冶金学的境界の深さの比である。
図７に示すように、ＦＬＲにおいて、ＦＬＲの冶金学的境界の水平方向拡がりに対するＦＬＲの冶金学的境界の深さの比が４．４以下となるＡｌ濃度分布を実現することにより、ｐｎダイオードのアバランシェ耐圧のばらつきは低減する。すなわち、ＦＬＲにおいて、ＦＬＲの冶金学的境界の水平方向拡がりに対するＦＬＲの冶金学的境界の深さの比を４．４以下となるＡｌ濃度分布を実現することにより、ショットキー・バリア・ダイオードにおいても、耐圧ばらつきを低減することができる。
なお、図７には、ＦＬＲが１本の場合の結果を示しているが、複数本のＦＬＲを有する場合も、縦軸の絶対値が大きくなる以外、同様な傾向を示す。
このように、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板に対して、Ａｌイオンを［０００−１］方向から［１１−２０］方向へ４度以上、１２度以下の範囲の傾斜した方向に注入してＦＬＲを形成することにより、ショットキー・バリア・ダイオードの耐圧ばらつきを低減することができる。この際、ＦＬＲの形状は、ｎ型４Ｈ−ＳｉＣ基板の表面におけるＦＬＲの冶金学的境界の水平方向拡がりはオフ方向とその反対方向とで略対称となり、かつ、ＦＬＲの冶金学的境界の水平方向拡がりに対するＦＬＲの冶金学的境界の深さの比は所定の値以下、実施例１では４．４以下となるこという特徴を有する。さらに、ＦＬＲの形状は、オフ方向と反対方向のｎ型４Ｈ−ＳｉＣ基板の表面におけるＦＬＲの冶金学的境界の水平方向拡がり端（ＦＬＲの端部）において、ｎ型４Ｈ−ＳｉＣ基板の表面とＦＬＲの冶金学的境界とがなす角度が９０度未満となることを特徴を有する。
（２）．ショットキー・バリア・ダイオードの高耐圧化
ところで、将来、大口径４Ｈ−ＳｉＣ基板の反りが低減した場合には、ショットキー・バリア・ダイオードの耐圧ばらつきは低減すると考えられる。この耐圧ばらつきとは、例えば前記図３で例示した、［０００−１］方向から［−１−１２０］方向へ０度以上、４度以下の範囲で傾斜した方向、または［０００−１］方向から［１１−２０］方向へ０度以上、４度以下の範囲で傾斜した方向にＡｌイオンを注入した場合に見られたアバランシェ耐圧のばらつきを示す。この場合は、最大の耐圧を実現するために、［０００−１］方向にＡｌイオンを注入することが望ましい。そして、この場合には、チャネリングにより、Ａｌイオンをｎ型４Ｈ−ＳｉＣ基板の深くまで注入して、Ａｌイオンの注入に伴うＦＬＲ（冶金学的領域）の深さを１μｍ以上とすべきである。これは、後述の図８に示すシミュレーション結果に基づくものである。
図８は、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板に形成されたｐｎダイオードの室温におけるアバランシェ耐圧と、ＦＬＲ（冶金学的領域）の深さとの関係を説明するグラフ図である。図８の縦軸は、５μｍ幅の１本のＦＬＲがガードリングから２．５μｍ隔てて設けられたｐｎダイオードの室温におけるアバランシェ耐圧であり、横軸は、ＦＬＲ（冶金学的領域）のｎ型４Ｈ−ＳｉＣ基板の表面からの深さである。ここでは、注入エネルギーの最大値が３５ｋｅＶ、６５ｋｅＶ、９５ｋｅＶおよび１４５ｋｅＶの４通りの場合のアバランシェ耐圧をシミュレーションしており、９５ｋｅＶで得られたアバランシェ耐圧を用いて、他のエネルギーで得られたアバランシェ耐圧を規格化している。
図８に示すように、注入エネルギーの最大値が１４５ｋｅＶのときに最大のアバランシェ耐圧が得られるが、注入エネルギーの最大値が低くなるに従い、アバランシェ耐圧も低くなる。ＦＬＲ（冶金学的領域）の深さが１μｍ未満となる注入エネルギーの最大値が３５ｋｅＶおよび６５ｋｅＶでは、アバランシェ耐圧は急激に低下する。しかし、ＦＬＲ（冶金学的領域）の深さが約１．０μｍまでは、注入エネルギーの最大値が１４５ｋｅＶのときのアバランシェ耐圧の８０％以上が得られる。
以上の結果から、最大のアバランシェ耐圧を実現するためには、結晶主面に垂直な方向である［０００−１］方向にＡｌイオンを注入し、かつ、チャネリングによりＡｌイオンをｎ型４Ｈ−ＳｉＣ基板の深くまで注入して、ＦＬＲ（冶金学的領域）の深さを１μｍ以上とすべきである考えられる。
このように、大口径４Ｈ−ＳｉＣ基板の反りが低減した場合は、結晶主面に垂直な方向である［０００−１］方向にＡｌイオンを注入し、かつ、Ａｌイオンの注入に伴うＦＬＲ（冶金学的領域）の深さを１μｍ以上とすることにより、ショットキー・バリア・ダイオードの最大耐圧を実現することができる。この場合は、ＦＬＲの数が少なくてもショットキー・バリア・ダイオードの高耐圧化が実現できることから、半導体チップの平面積を小さくすることができて、半導体チップの小型化が可能となる。これにより、大口径４Ｈ−ＳｉＣ基板からの取得チップ数が増加し、チップコストが低減する。
ところで、イオン注入傾角ばらつきまたはイオン注入マスクの形状ばらつきなどの製造ばらつきに起因して、Ａｌイオンが［０００−１］方向からずれる虞がある。このような場合を考慮すると、大口径４Ｈ−ＳｉＣ基板の反りが低減した場合であっても、［０００−１］方向から［１１−２０］方向へ傾斜した方向にＡｌイオンを注入することが好ましい。これは、［０００−１］方向から［１１−２０］方向へ傾斜した方向にＡｌイオンを注入しても、前述の「（１）．ショットキー・バリア・ダイオードの耐圧の均一性の向上」において説明したように、均一な耐圧が得られるからである。
なお、［０００−１］方向から［−１−１２０］方向へ傾斜した方向にＡｌイオンを注入してもよい。しかし、［０００−１］方向から［−１−１２０］方向へ４度以上傾斜した方向にＡｌイオンを注入すると、ｎ型４Ｈ−ＳｉＣ基板の表面におけるＦＬＲの冶金学的境界の水平方向拡がりがオフ方向とその反対方向とで非対称性（前記図５（ｂ）および（ｃ）参照）となり、均一な耐圧は得られ難くなる。従って、［０００−１］方向から［−１−１２０］方向へ傾斜した方向にＡｌイオンを注入する際には、［０００−１］方向から［−１−１２０］方向へ傾斜する傾角は４度よりも小さくする。
以下に、実施例１において、これまでに説明したショットキー・バリア・ダイオードの耐圧の均一性の向上およびショットキー・バリア・ダイオードの高耐圧化を実現するためのＦＬＲの形状および形成方法についてまとめる。
表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板に対して、Ａｌイオンを［０００−１］方向から［１１−２０］方向へ４度以上、１２度以下の範囲の傾斜した方向に注入して、ＦＬＲを形成する。これにより、ショットキー・バリア・ダイオードの耐圧ばらつきを低減することができる。この際、ｎ型４Ｈ−ＳｉＣ基板の表面におけるＦＬＲの冶金学的境界の水平方向拡がりをオフ方向とその反対方向とで略対称とし、かつ、ＦＬＲの冶金学的境界の水平方向拡がりに対するＦＬＲの冶金学的境界の深さの比は所定の値以下、実施例１では４．４以下とする。さらに、オフ方向と反対方向のｎ型４Ｈ−ＳｉＣ基板の表面におけるＦＬＲの冶金学的境界の水平方向拡がり端（ＦＬＲの端部）において、ｎ型４Ｈ−ＳｉＣ基板の表面とＦＬＲの冶金学的境界とがなす角度を９０度未満とする。この場合は、ショットキー・バリア・ダイオードの高耐圧化は、ＦＬＲの数を増やすことにより実現することができる。
また、大口径４Ｈ−ＳｉＣ基板の反りが低減した場合には、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板に対して、Ａｌイオンを［０００−１］方向から［１１−２０］方向へ０度以上、または［０００−１］方向から［−１−１２０］方向へ０度以上、４度未満傾斜した方向に注入して、ＦＬＲを形成する。これにより、ショットキー・バリア・ダイオードの耐圧ばらつきが低減でき、かつ、高耐圧が得られる。この場合は、ＦＬＲの数が少なくてもショットキー・バリア・ダイオードの高耐圧化が実現できるので、半導体チップの小型化が可能であり、大口径４Ｈ−ＳｉＣ基板からの取得チップ数が増加して、チップコストが低減する。
このように、実施例１によれば、耐圧特性の優れる炭化珪素半導体装置を実現することができる。
（半導体装置の構造）
実施例１によるｎ型４Ｈ−ＳｉＣ基板に形成されたショットキー・バリア・ダイオードを有する半導体装置を図９および図１０を用いて説明する。図９は、実施例１によるｎ型４Ｈ−ＳｉＣ基板に形成されたショットキー・バリア・ダイオードを有する半導体装置の一例を示す要部平面図である。図１０は、実施例１によるｎ型４Ｈ−ＳｉＣ基板に形成されたショットキー・バリア・ダイオードを有する半導体装置の一例を示す要部断面図（図９のＡ−Ａ’線に沿った要部断面図）である。
半導体装置は、ショットキー・バリア・ダイオードと、その周囲に形成されたガードリングおよびＦＬＲとから構成され、１つの半導体チップに形成されている。
図９および図１０に示すように、実施例１による半導体チップ１０１は、表面が結晶主面の（０００１）面から［１１−２０］方向にオフ角４度で傾いているｎ＋型４Ｈ−ＳｉＣ基板１０２の表面に、ｎ−型４Ｈ−ＳｉＣのエピタキシャル層１０３が形成されている。このエピタキシャル層１０３はｎ−型のドリフト層として機能する。ｎ＋型４Ｈ−ＳｉＣ基板１０２の不純物濃度は、例えば１×１０１８〜１×１０１９ｃｍ−３程度である。エピタキシャル層１０３の不純物濃度は、ｎ＋型４Ｈ−ＳｉＣ基板１０２の不純物濃度よりも低く、例えば１×１０１５〜４×１０１６ｃｍ−３程度である。また、エピタキシャル層１０３の厚さは、例えば３〜８０μｍ程度である。半導体チップ１０１は、例えば６ｍｍ×６ｍｍの四角形状である。なお、実施例１では、オフ角は４度であるが、他のオフ角を有するｎ＋型４Ｈ−ＳｉＣ基板であってもよい。
エピタキシャル層１０３の上面の中央領域はアクティブ領域であり、その周囲にｐ型の環状の半導体領域であるガードリング１０９が形成されている。さらに、ガードリング１０９を囲むようにエピタキシャル層１０３の上面には、ｐ型の環状の半導体領域である複数のＦＬＲ１０７ａ，１０７ｂ，１０７ｃが互いに離間して形成されている。ここで、ガードリング１０９とＦＬＲ１０７ａとは間隔１０４を隔てて形成され、ＦＬＲ１０７ａとＦＬＲ１０７ｂとは間隔１０５を隔てて形成され、ＦＬＲ１０７ｂとＦＬＲ１０７ｃとは間隔１０６を隔てて形成されている。
ガードリング１０９およびＦＬＲ１０７ａ，１０７ｂ，１０７ｃのｐ型不純物は、例えばＡｌである。ＦＬＲ１０７ａ，１０７ｂ，１０７ｃの幅は、例えば５μｍ程度である。ＦＬＲ１０７ａ，１０７ｂ，１０７ｃのエピタキシャル層１０３の上面からの深さは、例えば０．８〜１．２μｍ程度である。ガードリング１０９およびＦＬＲ１０７ａ，１０７ｂ，１０７ｃの不純物濃度は、例えば６×１０１７ｃｍ−３である。なお、ガードリング１０９の不純物濃度は、ＦＬＲ１０７ａ，１０７ｂ，１０７ｃの不純物濃度よりも高くすることもできて、例えば２×１０１９ｃｍ−３とすることもできる。ここで、ガードリング１０９およびＦＬＲ１０７ａ，１０７ｂ，１０７ｃの形状は、例えばともにエピタキシャル層１０３の上面における冶金学的境界（エピタキシャル層１０３とガードリング１０９またはＦＬＲ１０７ａ，１０７ｂ，１０７ｃとの境界（ｐｎ接合面））の水平方向拡がりがオフ方向である［１１−２０］方向とその反対方向である［−１−１２０］方向とで略対称であり、かつ、冶金学的境界の水平方向拡がりに対する冶金学的境界の深さの比は４．４以下である。具体的には、ガードリング１０９およびＦＬＲ１０７ａ，１０７ｂ，１０７ｃは、例えば６（ａ）、（ｂ）または（ｃ）に示すＡｌ濃度分布を有するものである。
さらに、エピタキシャル層１０３の上面にはＦＬＲ１０７ａ，１０７ｂ，１０７ｃの外側に、ｎ＋型の半導体領域であるチャネルストッパ１０８が設けられている。なお、図９および図１０は、ガードリング１０９およびＦＬＲ１０７ａ，１０７ｂ，１０７ｃの位置関係を分かりやすく説明するために、これらを模式的に示している。
アノード電極１１１は、中央領域であるアクティブ領域においてエピタキシャル層１０３の上面とショットキー接合しているショットキー電極である。また、アノード電極１１１の電極の端部は、ガードリング１０９上に位置している。ｎ＋型４Ｈ−ＳｉＣ基板１０２の裏面には、カソード電極１１０が電気的に接続されている。以上により、半導体チップ１０１には、ショットキー・バリア・ダイオードが形成されている。
さらに、図９および図１０には図示していないが、半導体チップ１０１には、エピタキシャル層１０３の上面を保護するために、層間絶縁膜が形成されている。この層間絶縁膜には、アノード電極１１１を露出させるための開口部が設けられている。
図９に示すＡ−Ａ´線は、ｎ＋型４Ｈ−ＳｉＣ基板１０２の［１−１００］方向に略直交する方向に沿っている。ここで、ガードリング１０９に囲まれたアクティブ領域を中心として、図９の「Ａ」側がｎ＋型４Ｈ−ＳｉＣ基板１０２の［−１−１２０]方向に対応し、図９の「Ａ’」側がｎ＋型４Ｈ−ＳｉＣ基板１０２の[１１−２０]方向に対応する。すなわち、アクティブ領域を中心としてＡ’方向がオフ方向に対応する。なお、実施例１において略直交および略平行の程度は、ウェハのダイシングの結晶方位に対する精度の程度をいう。
実施例１による半導体装置では、ＦＬＲ１０７ａ，１０７ｂ，１０７ｃの形状を、エピタキシャル層１０３の上面における冶金学的境界の水平方向拡がりがオフ方向である［１１−２０］方向とその反対方向である［−１−１２０］方向とで略対称であり、かつ、冶金学的境界の水平方向拡がりに対する冶金学的境界の深さの比を４．４以下としたが、これに限定されるものではない。
例えば４Ｈ−ＳｉＣ基板の反りが低減した場合には、ＦＬＲ１０７ａ，１０７ｂ，１０７ｃの形状を、エピタキシャル層１０３の上面における冶金学的境界の水平方向拡がりがオフ方向である［１１−２０］方向とその反対方向である［−１−１２０］方向とで略対称であり、かつ、冶金学的領域の深さを１μｍ以上としてもよい。具体的には、ＦＬＲ１０７ａ，１０７ｂ，１０７ｃは、図５（ａ）に示すＡｌ濃度分布を有するものである。
（半導体装置の製造方法）
実施例１によるｎ型４Ｈ−ＳｉＣ基板に形成されたショットキー・バリア・ダイオードを有する半導体装置の製造方法を図１１〜図１７を用いて工程順に説明する。図１１は、実施例１による半導体装置の製造方法を説明する工程図である。図１１〜図１７は、実施例１による製造工程中の半導体装置の要部断面図である。
＜工程Ｐ１＞
まず、図１２に示すように、表面が結晶主面の（０００１）面から［１１−２０］方向にオフ角４度で傾いているｎ＋型４Ｈ−ＳｉＣ基板１０２を準備する。ｎ＋型４Ｈ−ＳｉＣ基板１０２のｎ型不純物は、例えば窒素である。ｎ＋型４Ｈ−ＳｉＣ基板１０２の不純物濃度は、例えば１×１０１８〜１×１０１９ｃｍ−３程度である。
続いて、ｎ＋型４Ｈ−ＳｉＣ基板１０２の表面にｎ−型のドリフト層として機能するｎ−型４Ｈ−ＳｉＣのエピタキシャル層１０３をエピタキシャル成長法により形成する。エピタキシャル層１０３のｎ型不純物は、例えば窒素である。エピタキシャル層１０３の不純物濃度は、ｎ＋型４Ｈ−ＳｉＣ基板１０２よりも低く、例えば１×１０１５〜４×１０１６ｃｍ−３程度である。また、エピタキシャル層１０３の厚さは、例えば３〜８０μｍ程度である。以上のエピタキシャル層１０３の各条件は、必要な耐圧に応じて設定される。
＜工程Ｐ２＞
次に、図１３に示すように、エピタキシャル層１０３の上面にマスク材料層１１２ａを形成し、リソグラフィ技術によりマスク材料層１１２ａをパターニングする。そして、マスク材料層１１２ａから露出するエピタキシャル層１０３の外周部の上面にｎ型不純物をイオン注入することにより、エピタキシャル層１０３の上面にチャネルストッパ１０８を形成する。この際、注入角は任意でよく、例えばエピタキシャル層１０３表面に垂直入射とする。チャネルストッパ１０８のｎ型不純物は、例えば窒素である。チャネルストッパ１０８の不純物濃度は、例えば８×１０１９ｃｍ−３であり、イオンの注入深さは、例えば０．２μｍである。
＜工程Ｐ３＞
次に、図１４に示すように、マスク材料層１１２ａを除去した後、エピタキシャル層１０３の上面に、例えば酸化シリコン等からなるマスク材料層１１２ｂを形成し、リソグラフィ技術によりマスク材料層１１２ｂをパターニングする。そして、マスク材料層１１２ｂから露出するエピタキシャル層１０３の上面にｐ型不純物を斜めイオン注入することにより、エピタキシャル層１０３の上面にＦＬＲ１０７ａ，１０７ｂ，１０７ｃを形成する。この際、注入角は［０００−１］方向から［１１−２０］方向に４度以上、１２度以下傾けた角度とする。ＦＬＲ１０７ａ，１０７ｂ，１０７ｃのｐ型不純物は、例えばＡｌである。ＦＬＲ１０７ａ，１０７ｂ，１０７ｃの不純物濃度は、例えば６×１０１７ｃｍ−３であり、イオンの注入深さは、例えば０．８〜１．２μｍ程度である。
＜工程Ｐ４＞
次に、図１５に示すように、マスク材料層１１２ｂを除去した後、エピタキシャル層１０３の上面に、例えば酸化シリコン等からなるマスク材料層１１２ｃを形成し、リソグラフィ技術によりマスク材料層１１２ｃをパターニングする。そして、マスク材料層１１２ｃから露出するエピタキシャル層１０３の上面にｐ型不純物を斜めイオン注入することにより、エピタキシャル層１０３の上面にガードリング１０９を形成する。この際、注入角は［０００−１］方向から［１１−２０］方向に４度以上、１２度以下傾けた角度とする。ガードリング１０９のｐ型不純物は、例えばＡｌである。ガードリング１０９の不純物濃度は、例えば２×１０１９ｃｍ−３であり、イオンの注入深さは、例えば０．８〜１．２μｍ程度である。
＜工程Ｐ５＞
次に、図１６に示すように、マスク材料層１１２ｃを除去した後、アニールを行い、イオン注入した不純物の活性化を行う。なお、図１６には、アニール時の表面および裏面を被覆する保護膜の図示を省略している。
＜工程Ｐ６＞
次に、図１７に示すように、ガードリング１０９に接するように、エピタキシャル層１０３の上面にアノード電極１１１を、例えばスパッタリング法により形成する。また、ｎ＋型４Ｈ−ＳｉＣ基板１０２の裏面にカソード電極１１０を、例えばスパッタリング法により形成する。続いて、アノード電極１１１の上面を露出するようにエピタキシャル層１０３の上面に層間絶縁膜（図示は省略）を形成する。以上により、実施例１によるｎ型４Ｈ−ＳｉＣ基板に形成されたショットキー・バリア・ダイオードを有する半導体装置が略完成する。
実施例１による半導体装置の製造方法では、ＦＬＲ１０７ａ，１０７ｂ，１０７ｃを形成する際、注入角を［０００−１］方向から［１１−２０］方向に４度以上、１２度以下傾けた角度としたが、これに限定されるものではない。
例えば４Ｈ−ＳｉＣ基板の反りが低減した場合には、［０００−１］方向から［１１−２０］方向へ０度以上、４度以下傾斜した方向にＡｌイオンを注入してＦＬＲ１０７ａ，１０７ｂ，１０７ｃを形成してもよく、または［０００−１］方向から［−１−１２０］方向へ０度以上、４度未満傾斜した方向にＡｌイオンを注入してＦＬＲ１０７ａ，１０７ｂ，１０７ｃを形成してもよい。
なお、実施例１では、ｎ型４Ｈ−ＳｉＣ基板に形成されたショットキー・バリア・ダイオードについて説明したが、これに限定されるものではなく、ｎ型４Ｈ−ＳｉＣ基板に形成された他の炭化珪素半導体装置にも適用することができる。
実施例１ではショットキー・バリア・ダイオードの例を示したが、実施例２ではスイッチング素子の例を示す。図１８は、スイッチング素子を構成するｎ型４Ｈ−ＳｉＣ基板に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下、ＳｉＣ−ＭＯＳＦＥＴと記す）の一例を示す要部断面図である。ＭＯＳＦＥＴが多数並列接続されて、１つのスイッチング素子が構成される。実施例２によるＳｉＣ−ＭＯＳＦＥＴの周囲には、複数のＦＬＲが設けられている。図１８は、前記図１のＡ−Ａ’線の断面と同様に、ｎ＋型４Ｈ−ＳｉＣ基板１０２の［１−１００］方向に略直交する方向の断面図である。
図１８に示すように、実施例２による半導体チップ１０１ａは、表面が結晶主面の（０００１）面から［１１−２０］方向にオフ角４度で傾いているｎ＋型４Ｈ−ＳｉＣ基板１０２の表面に、ｎ−型４Ｈ−ＳｉＣのエピタキシャル層１０３が形成されている。エピタキシャル層１０３の厚さは、例えば５〜４０μｍ程度である。このエピタキシャル層１０３は、耐圧を確保する役目を担うｎ−型のドリフト層として機能する。
エピタキシャル層１０３内には、エピタキシャル層１０３の上面から所定の深さを有してｐ型のボディ層１６０４が形成されている。さらに、ｐ型のボディ層１６０４内には、エピタキシャル層１０３の上面から所定の深さを有し、ｐ型のボディ層１６０４の端部と離間してｎ＋型のソース層１６０３が形成されている。ｎ＋型のソース層１６０３は、ｐ型のボディ層１６０４の端部とｎ＋型のソース層１６０３との間のｐ型のボディ層１６０４内にエピタキシャル層１０３の上面から所定の距離を有して形成されるチャネルを介して、ｎ−型のドリフト層と接続する。
ｐ型のボディ層１６０４の端部とｎ＋型のソース層１６０３との間のチャネルが形成されるｐ型のボディ層１６０４上にはゲート絶縁膜１６０６が形成され、ゲート絶縁膜１６０６上にはゲート電極１６０７が形成されている。また、ｎ＋型のソース層１６０３の表面の一部と電気的に接続するソース電極１６０１形成され、ｎ＋型４Ｈ−ＳｉＣ基板１０２の裏面には、ドレイン電極１６０２が電気的に接続されている。以上により、半導体チップ１０１ａの中央領域には、ＳｉＣ−ＭＯＳＦＥＴが形成されている。
さらに、ＳｉＣ−ＭＯＳＦＥＴが形成されたアクティブ領域を囲むようにエピタキシャル層１０３の上面には、実施例１と同様に、ｐ型の環状の半導体領域である複数のＦＬＲ１０７ａ，１０７ｂ，１０７ｃが互いに離間して形成されている。ここで、アクティブ領域の最も外側に位置するｐ型のボディ層１６０４とＦＬＲ１０７ａとは間隔１０４を隔てて形成され、ＦＬＲ１０７ａとＦＬＲ１０７ｂとは間隔１０５を隔てて形成され、ＦＬＲ１０７ｂとＦＬＲ１０７ｃとは間隔１０６を隔てて形成されている。
さらに、実施例１と同様に、エピタキシャル層１０３の上面にはＦＬＲ１０７ａ，１０７ｂ，１０７ｃの外側に、ｎ＋型の半導体領域であるチャネルストッパ１０８が設けられている。また、ＦＬＲ１０７ａ，１０７ｂ，１０７ｃの上には層間絶縁膜（図示は省略）が設けられている。
実施例２によるＳｉＣ−ＭＯＳＦＥＴの場合においても、実施例１と同様に、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板に対して、Ａｌイオンを［０００−１］方向から［１１−２０］方向へ４度以上、１２度以下の範囲の傾斜した方向に注入して、ＦＬＲを形成する。また、大口径４Ｈ−ＳｉＣ基板の反りが低減した場合には、表面が（０００１）面から［１１−２０］方向へ４度オフしたｎ型４Ｈ−ＳｉＣ基板に対して、Ａｌイオンを［０００−１］方向から［１１−２０］方向へ０度以上、または［０００−１］方向から［−１−１２０］方向へ０度以上、４度未満傾斜した方向に注入して、ＦＬＲを形成する。これにより、基板口径が６インチのｎ型４Ｈ−ＳｉＣ基板を用いても、製造ばらつきが少なく、かつ、高耐圧のＳｉＣ−ＭＯＳＦＥＴを実現することができる。
なお、実施例２では、ＳｉＣ−ＭＯＳＦＥＴの例を示したが、この他にもＩＧＢＴ（Insulated Gate Bipolar Transistor）または接合ＦＥＴなどのスイッチング素子に、実施例２と同様なＦＬＲを形成してもよい。これにより、基板口径が６インチのｎ型４Ｈ−ＳｉＣ基板を用いても、製造ばらつきが少なく、かつ、高耐圧のスイッチング素子を実現することができる。
実施例１によるｎ型４Ｈ−ＳｉＣ基板に形成されたショットキー・バリア・ダイオード（以下、４Ｈ−ＳｉＣショットキー・バリア・ダイオードと記す）を有する半導体装置は、電力変換装置に用いることができる。図１９は、実施例１による４Ｈ−ＳｉＣショットキー・バリア・ダイオードを還流ダイオードとしてスイッチング素子に接続した電力変換装置（インバータ）の一例を示す回路図である。
図１９に示すように、実施例３によるインバータは、制御回路１７０１と、パワーモジュール１７０２とを有する。制御回路１７０１とパワーモジュール１７０２とは、端子１７０３，１７０４で接続されている。パワーモジュール１７０２は、電源電位（Ｖｃｃ）とは端子１７０５を介して、接地電位（ＧＮＤ）とは端子１７０６を介して接続されている。パワーモジュール１７０２の出力は、端子１７０７，１７０８，１７０９を介して３相モータ１７１０に接続されている。
パワーモジュール１７０２には、スイッチング素子としてＩＧＢＴ１７１１が搭載されている。また、各ＩＧＢＴに接続される還流ダイオード１７１２として実施例１による４Ｈ−ＳｉＣショットキー・バリア・ダイオードを有する半導体チップが搭載されている。
各単相において、電源電位（Ｖｃｃ）と３相モータ１７１０の入力電位との間にＩＧＢＴ１７１１と還流ダイオード１７１２とが逆並列に接続されており、３相モータ１７１０の入力電位と接地電位（ＧＮＤ）との間にもＩＧＢＴ１７１１と還流ダイオード１７１２とが逆並列に接続されている。つまり、３相モータ１７１０の各単相に２つのＩＧＢＴ１７１１と２つの還流ダイオード１７１２が設けられており、３相で６つのＩＧＢＴ１７１１と６つの還流ダイオード１７１２が設けられている。そして、個々のＩＧＢＴ１７１１のゲート電極には制御回路１７０１が接続されており、この制御回路１７０１によってＩＧＢＴ１７１１が制御される。従って、制御回路１７０１でパワーモジュール１７０２のＩＧＢＴ１７１１に流れる電流を制御することにより、３相モータ１７１０を駆動することができる。
実施例１による半導体チップ１０１は、上述のように耐圧の均一性が優れるので、６インチ等の大口径ウェハからの取得チップ数が増加し、チップコストが低減する結果、パワーモジュール１７０２を低コスト化できる。従って、パワーモジュール１７０２および実施例３によるインバータ、さらには実施例３によるインバータに３相モータ１７１０を含めた３相モータシステムを低コストで製造することが可能となる。
また、実施例３ではスイッチング素子にＩＧＢＴを用いたが、ＩＧＢＴの代わりに実施例２によるＳｉＣ−ＭＯＳＦＥＴを用いることもできる。スイッチング素子もＳｉＣ素子とすることで、より高温での動作が可能となり、高い電流密度が実現可能となる。この際にも、実施例２によるＳｉＣ−ＭＯＳＦＥＴは、上述のように耐圧の均一性が優れるので、６インチ等の大口径ウェハからの取得チップ数が増加し、チップコストが低減する結果、パワーモジュール１７０２を低コスト化できる。また、同期整流を行うなどして、還流ダイオードを省略し、パワーモジュール１７０２を小型・低コスト化することも可能となる。
実施例３による３相モータシステムは、ハイブリッド車、電気自動車などの自動車に用いることができる。実施例３による３相モータシステムを用いた自動車を図２０および図２１を用いて説明する。図２０は、実施例４による電気自動車の構成の一例を示す概略図であり、図２１は、実施例４による昇圧コンバータの一例を示す回路図である。
図２０に示すように、実施例４による電気自動車は、駆動輪１８０１ａおよび駆動輪１８０１ｂが接続された駆動軸１８０２に動力を入出力可能とする３相モータ１８０３と、３相モータ１８０３を駆動するためのインバータ１８０４と、バッテリ１８０５とを備える。さらに、実施例４による電気自動車は、昇圧コンバータ１８０８と、リレー１８０９と、電子制御ユニット１８１０とを備え、昇圧コンバータ１８０８は、インバータ１８０４が接続された電力ライン１８０６と、バッテリ１８０５が接続された電力ライン１８０７とに接続されている。
３相モータ１８０３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ１８０４には、実施例３によるインバータを用いる。
昇圧コンバータ１８０８は、図２１に示すように、インバータ１９１３に、リアクトル１９１１および平滑用コンデンサ１９１２が接続された構成からなる。インバータ１９１３は、実施例３で説明したインバータと同様であり、インバータ内のスイッチング素子１９１４およびダイオード１９１５の構成も実施例３において説明した構成にする。
電子制御ユニット１８１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ１８０３のロータ位置を検出するセンサからの信号、またはバッテリ１８０５の充放電値などを受信する。そして、インバータ１８０４、昇圧コンバータ１８０８、およびリレー１８０９を制御するための信号を出力する。
実施例４では、耐圧特性に優れる半導体装置により、低コストの電力変換装置を有する自動車を実現できる。なお、実施例４では、電気自動車について説明したが、エンジンも併用するハイブリッド自動車にも同様に、実施例３による３相モータシステムを適用することができる。
実施例３による３相モータシステムは、鉄道車両に用いることができる。実施例３による３相モータシステムを用いた鉄道車両を、図２２を用いて説明する。実施例５では、耐圧特性に優れる半導体装置により、低コストの電力変換装置を有する鉄道車両を実現できる。図２２は、実施例５による鉄道車両に備えられるコンバータおよびインバータの一例を示す回路図である。
図２２に示すように、実施例５による鉄道車両には架線ＯＷ（例えば２５ｋＶ）からパンダグラフＰＧを介して電力が供給される。トランス２００９を介して電圧が１．５ｋＶまで降圧され、コンバータ２００７で交流が直流に変換される。さらに、インバータ２００２が、キャパシタ２００８を介して入力された直流を交流に変換し、負荷２００１である３相モータで車輪ＷＨを駆動する。コンバータ２００７内のスイッチング素子２００４およびダイオード２００５の構成、およびインバータ２００２内のスイッチング素子２００４およびダイオード２００５の構成は、実施例３において説明した構成である。なお、図２２では、実施例３において説明した制御回路１７０１は省略している。また、図中、符号ＲＴは線路を示す。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１０ ｎ型４Ｈ−ＳｉＣ基板
２０ マスク材料層
３０ ガードリング
４０ フィールド・リミッティング・リング
５０ イオン注入マスク
１０１，１０１ａ 半導体チップ
１０２ ｎ＋型４Ｈ−ＳｉＣ基板
１０３ エピタキシャル層
１０４，１０５，１０６ 間隔
１０７ａ，１０７ｂ，１０７ｃ フィールド・リミッティング・リング
１０８ チャネルストッパ
１０９ ガードリング
１１０ カソード電極
１１１ アノード電極
１１２ａ，１１２ｂ，１１２ｃ マスク材料層
１６０１ ソース電極
１６０２ ドレイン電極
１６０３ ｎ＋型のソース層
１６０４ ｐ型のボディ層
１６０５ 層間絶縁膜
１６０６ ゲート絶縁膜
１６０７ ゲート電極
１７０１ 制御回路
１７０２ パワーモジュール
１７０３〜１７０９ 端子
１７１０ ３相モータ
１７１１ ＩＧＢＴ
１７１２ 還流ダイオード
１８０１ａ，１８０１ｂ 駆動輪
１８０２ 駆動軸
１８０３ ３相モータ
１８０４ インバータ
１８０５ バッテリー
１８０６，１８０７ 電力ライン
１８０８ 昇圧コンバータ
１８０９ リレー
１８１０ 電子制御ユニット
１９１１ リアクトル
１９１２ 平滑用コンデンサ
１９１３ インバータ
１９１４ スイッチング素子
１９１５ ダイオード
２００１ 負荷
２００２ インバータ
２００４ スイッチング素子
２００５ ダイオード
２００７ コンバータ
２００８ キャパシタ
２００９ トランス
ＯＷ 架線
ＰＧ パンダグラフ
ＲＴ 線路
ＷＨ 車輪

Claims (2)

  1. （ａ）表面が（０００１）面から［１１−２０］方向へ４度オフした第１導電型の４Ｈ−ＳｉＣ基板を準備する工程、
    （ｂ）前記４Ｈ−ＳｉＣ基板の前記表面に、前記第１導電型の４Ｈ−ＳｉＣからなるエピタキシャル層を形成する工程、
    （ｃ）前記エピタキシャル層の上面にパターニングされたマスク材料層を形成する工程、
    （ｄ）前記マスク材料層を介して、前記第１導電型と異なる第２導電型の不純物イオンを前記エピタキシャル層にイオン注入して、前記第２導電型の半導体領域からなるフィールド・リミッティング・リングを形成する工程、
    を含み、
    前記（ｄ）工程では、前記不純物イオンを［０００−１］方向から［１１−２０］方向へ４度以上、１２度以下傾斜した方向にイオン注入し、
    前記フィールド・リミッティング・リングの最深部と最浅部との間の水平方向の幅に対する前記フィールド・リミッティング・リングの最深部の深さの比が４．４以下である、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記フィールド・リミッティング・リングの最深部の深さは１μｍ以上である、半導体装置の製造方法。
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