JP7075876B2 - 炭化ケイ素半導体装置、電力変換装置、３相モータシステム、自動車および鉄道車両 - Google Patents

炭化ケイ素半導体装置、電力変換装置、３相モータシステム、自動車および鉄道車両 Download PDF

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Description

本発明は、パワー半導体装置である炭化ケイ素半導体装置であって、特にトレンチ構造を有するもの、電力変換装置、３相モータシステム、自動車および鉄道車両に関する。
パワー半導体デバイスの１つであるパワー金属絶縁膜半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）において、従来は、ケイ素（Ｓｉ）基板を用いたパワーＭＩＳＦＥＴ（以下、ＳｉパワーＭＩＳＦＥＴと呼ぶ）が主流であった。
しかし、炭化ケイ素（ＳｉＣ）基板（以下、ＳｉＣ基板と呼ぶ）を用いたパワーＭＩＳＦＥＴ（以下、ＳｉＣパワーＭＩＳＦＥＴと呼ぶ）はＳｉパワーＭＩＳＦＥＴと比較して、高耐圧化および低損失化が可能である。このため、省電力または環境配慮型のインバータ技術の分野において、特に注目が集まっている。
ＳｉＣパワーＭＩＳＦＥＴは、ＳｉパワーＭＩＳＦＥＴと比較して、同耐圧ではオン抵抗の低抵抗化が可能である。これは、炭化ケイ素（ＳｉＣ）は、ケイ素（Ｓｉ）と比較して絶縁破壊電界強度が約７倍と大きく、ドリフト層となるエピタキシャル層を薄くできることに起因する。しかし、炭化ケイ素（ＳｉＣ）から得られるべき本来の特性から考えると、未だ十分な特性が得られているとは言えず、エネルギーの高効率利用の観点から、さらなるオン抵抗の低減が望まれている。また、ＳｉＣを用いたパワーＭＩＳＦＥＴでは、Ｓｉと比較して大きな電界で駆動するため、絶縁膜電界も大幅に増加しており、絶縁膜の信頼性が低下する虞がある。
従来のＤＭＯＳ（Double diffused Metal Oxide Semiconductor）構造では、チャネル寄生抵抗が比較的高い。これに対し、特許文献１（国際公開第２０１５／１７７９１４号）には、（０００１）面の基板の上面に形成したトレンチの側面であって、移動度の高い（１１－２０）面または（１－１００）面をチャネルとして利用し、実効的なチャネル幅を広げることが記載されている。この技術によれば、オフ時におけるトレンチ底部の絶縁破壊に対する信頼性を損ねることなくチャネル寄生抵抗を低減し、オン抵抗を低減することができる。以下では、この構造をトレンチ型ＤＭＯＳと呼ぶ。
また、特許文献２（国際公開第２０１６／１１６９９８号）には、基板の上面に浅くボディ層と同じ極性の不純物領域（以下、電界緩和層と呼ぶ）を形成することで、絶縁膜の電界を大幅に低減し、トレンチ型ＤＭＯＳの信頼性を高めることが開示されている。
国際公開第２０１５／１７７９１４号 国際公開第２０１６／１１６９９８号
しかしながら、特許文献１および２のトレンチ型ＤＭＯＳにおいては、ボディ層内に存在するＪＦＥＴ領域の経路長が長くなり、ＪＦＥＴ抵抗が大きくなる欠点がある。
本発明の目的は、ＪＦＥＴ抵抗を低減できるようなトレンチ型ＤＭＯＳのユニットセル（周期構造）を採用し、異方性のあるユニットセルに適したセル配置を採用することで、大幅に高性能化された炭化ケイ素半導体装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である炭化ケイ素半導体装置は、トレンチ型ＤＭＯＳのユニットセルにおいて、ＪＦＥＴ領域の周長を増加させるものである。具体的には、平面視においてユニットセルの周囲を電流拡散領域で囲むことでアイランド状セル構造を形成する。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明によれば、高性能かつ高信頼性の炭化ケイ素半導体装置を提供することができる。ひいては、電力変換装置、３相モータシステム、自動車、および鉄道車両の高性能化を実現することができる。
本発明の実施の形態１である炭化ケイ素半導体装置を示す平面図である。 本発明の実施の形態１である炭化ケイ素半導体装置を示す鳥瞰図である。 本発明の実施の形態１である炭化ケイ素半導体装置を示す平面図である。 図３のＡ－Ａ線における断面図である。 図３のＢ－Ｂ線における断面図である。 本発明の実施の形態１である炭化ケイ素半導体装置の一部を透過して示す平面図である。 本発明の実施の形態１である炭化ケイ素半導体装置を示す平面図である。 チャネル抵抗とＪＦＥＴ抵抗との比が２：８である場合の、トレンチ数と抵抗削減率との関係を示すグラフである。 本発明の実施の形態１の変形例１である炭化ケイ素半導体装置を示す平面図である。 図９のＣ－Ｃ線における断面図である。 本発明の実施の形態１の変形例２である炭化ケイ素半導体装置を示す平面図である。 チャネル抵抗とＪＦＥＴ抵抗との比が４：６である場合の、トレンチ数と抵抗削減率との関係を示すグラフである。 本発明の実施の形態２である炭化ケイ素半導体装置を示す鳥瞰図である。 本発明の実施の形態２である炭化ケイ素半導体装置を示す平面図である。 本発明の実施の形態２である炭化ケイ素半導体装置を示す平面図である。 本発明の実施の形態３である炭化ケイ素半導体装置を示す平面図である。 本発明の実施の形態４である炭化ケイ素半導体装置の、アクティブ領域の終端部を示す平面図である。 本発明の実施の形態４である炭化ケイ素半導体装置の、アクティブ領域の終端部を示す平面図である。 本発明の実施の形態４である炭化ケイ素半導体装置の、アクティブ領域の終端部を示す平面図である。 本発明の実施の形態５の電力変換装置を示す回路図である。 本発明の実施の形態６の電力変換装置を示す回路図である。 本発明の実施の形態７の電気自動車の構成を示す概略図である。 本発明の実施の形態７の昇圧コンバータを示す回路図である。 本発明の実施の形態８である鉄道車両におけるコンバータおよびインバータを示す回路図である。 比較例である炭化ケイ素半導体装置を示す鳥瞰図である。 比較例である炭化ケイ素半導体装置を示す平面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図などであってもハッチングを付す場合がある。さらに、実施の形態を説明する図面においては、構成を分かりやすくするために、断面図においてハッチングを省略する場合がある。
また、以下の説明で用いる図面においては、特許文献２に記載の電界緩和層を省略しているが、本実施の形態に示す構造にも同様に適用可能であり、その場合はＪＦＥＴ領域および電流拡散領域上に基板表面と隣接して電界緩和層が形成される。
また、「－」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えば「ｎ－－」、「ｎ－」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の不純物濃度は高くなる。
＜改善の余地の詳細＞
以下に、図２５および図２６を用いて、改善の余地の詳細について説明する。図２５は、比較例の炭化ケイ素半導体装置を示す鳥瞰図である。図２６は、比較例の炭化ケイ素半導体装置を示す平面図である。
図２５に示すように、比較例のトレンチ型ＤＭＯＳ（Double diffused Metal Oxide Semiconductor）であるＳｉＣパワーＭＩＳＦＥＴ（（Metal Insulator Semiconductor Field Effect Transistor）は、ストライプ状の周期構造（ユニットセル）を有する。炭化ケイ素（ＳｉＣ）から成るｎ＋型のＳｉＣ基板（図示は省略）の上面（第１主面）上に、ｎ＋型のＳｉＣ基板よりも不純物濃度の低い炭化ケイ素（ＳｉＣ）から成るｎ－型のエピタキシャル層（半導体層）２が形成されている。エピタキシャル層２はドリフト層として機能する。エピタキシャル層２の厚さは、例えば５～５０μｍ程度である。
エピタキシャル層２の上面から所定の深さを有して、エピタキシャル層２内にはｐ型のボディ層（ウェル領域）３が形成されており、ボディ層３は、ボディ層３の上面の中央部に形成されたｐ＋＋型のボディ層コンタクト領域７を介してソース電極と電気的に接続されている。さらに、エピタキシャル層２の表面から所定の深さを有して、ボディ層３内には、窒素を不純物とするｎ＋＋型のソース領域５が形成されており、ソース電極と電気的に形成されている。ボディ層コンタクト領域７とソース領域５の配置関係は、図２５に示すラインパターンに限定されない。すなわち、図２５ではボディ層コンタクト領域７がＹ方向に延在しているが、例えば、複数に分離したボディ層コンタクト領域７がＹ方向に並んで配置され、それらの複数のボディ層コンタクト領域７同士の間にソース領域５が配置されていてもよい。
図２５に示すＳｉＣパワーＭＩＳＦＥＴのユニットセルのＸ方向の両端部のエピタキシャル層２内には、エピタキシャル層２の上面から所定の深さを有してＪＦＥＴ領域４ａが形成されている。ＪＦＥＴ領域４ａは、Ｘ方向で隣り合うユニットセルのそれぞれのボディ層３同士の間のｎ型半導体領域である。ＪＦＥＴ領域４ａのｎ型不純物濃度は、エピタキシャル層２のｎ型不純物濃度と同じでもよいが、エピタキシャル層２のｎ型不純物濃度より高くてもよい。ボディ層３とＪＦＥＴ領域４ａとの間には、エピタキシャル層２の上面から所定の深さを有して、ｎ＋型の電流拡散領域６ａが形成されている。ＪＦＥＴ領域４ａと電流拡散領域６ａとは、比較例においてはＹ方向のみへ延在するラインパターンとして形成されている。
このように、１つのユニットセルは、当該ユニットセルのＸ方向の端部から当該ユニットセルのＸ方向の中心部に向かって順に並び、それぞれＹ方向に延在するＪＦＥＴ領域４ａ、電流拡散領域６ａ、ボディ層３、ソース領域５およびボディ層コンタクト領域７を有している。また、１つのユニットセルは、Ｘ方向において、ボディ層コンタクト領域７を中心としてＸ方向に線対称な平面レイアウトを有しており、電流拡散領域６ａ、ソース領域５およびボディ層コンタクト領域７のそれぞれの下には、ボディ層３が形成されている。
さらに、ユニットセルの構成要素として、ｎ＋＋型のソース領域５から、ｐ型のボディ層３を渡って、ｎ＋型の電流拡散領域６ａにかかるように延在するトレンチ８が、Ｙ方向に複数並んで形成されている。すなわち、トレンチ８の側面のうち、Ｘ方向において対向する２つの側面の一方にはソース領域５が形成され、他方には電流拡散領域６ａが形成されており、その他の側面（Ｙ方向において対向する２つの側面）にはボディ層３が形成されている。トレンチ８の底面はｐ型のボディ層３に接している。トレンチ８上にはゲート絶縁膜（図示しない）を介してゲート電極（図示しない）が形成されている。ゲート電極がオン状態のとき、ＳｉＣパワーＭＩＳＦＥＴを流れる電子は、ｎ＋＋型のソース領域５から、ゲート電極と隣り合うチャネル領域であるトレンチ８の側面のｐ型のボディ層３を通って、順にｎ型のＪＦＥＴ領域４ａ、ｎ－型のエピタキシャル層２、ドレイン領域であるｎ＋型のＳｉＣ基板、および、ＳｉＣ基板の底部のドレイン配線用電極（図示しない）へ移動する。
図２６には、比較例の炭化ケイ素半導体装置のストライプ構造を有するユニットセルの平面図を示している。各ユニットセルは、図２６に示すレイアウトの外周であるユニットセル境界によって、隣接する他のユニットセルと接続している。
比較例の半導体チップに形成された複数のユニットセルの全ては、図２６に示すようにＹ方向に延在する複数の半導体領域から成るストライプ構造を有している。つまり、比較例の半導体チップのアクティブ領域（素子形成領域）には、図２６に示すユニットセルがＸ方向に複数並んで配置されている。これは、トレンチ型ＤＭＯＳが、キャリアの移動度の高い（１１－２０）面または（１－１００）面をチャネルとして利用しているためである。つまり、ソース領域５と電流拡散領域６ａとの間のボディ層３（チャネル領域）が形成されたトレンチ８の側面は、Ｘ方向に沿う面である必要がある。
このように、トレンチ型ＤＭＯＳは、チャネルの面方位によって特性に大きな差が生じる素子であるため、（１１－２０）面および（１－１００）面以外の面をチャネルとして有する素子を形成することは、炭化ケイ素半導体装置の予期せぬ動作の発生およびＳｉＣパワーＭＩＳＦＥＴがオン状態となるタイミングの変動などの原因となる。よって、チャネルの方向をＸ方向に揃えるために、全てのＪＦＥＴ領域４ａおよびｎ＋型の電流拡散領域６ａは、チャネル形成面の延在方向であるＸ方向に対して直交するＹ方向へ延在している。なお、ユニットセルのレイアウトは、図２６に示す構造よりＹ方向に長い形状であってもよい。
図２６に示す長さＰｔｒは、Ｙ方向のセルピッチ、つまり、Ｙ方向に複数並ぶトレンチの周期である。Ｘ方向のセルピッチは、配線工程で決定されるコンタクト幅Ｗｃｏｎと、デバイスパラメータで決定される実構造幅Ｗｓｔｒとの和の２倍である。実構造幅Ｗｓｔｒは、炭化ケイ素半導体装置の性能を決定するＪＦＥＴ幅とチャネル長および絶縁膜厚、炭化ケイ素半導体装置の歩留まりを決定するマスク同士の重なりマージンとで構成される。
セル面積はＰｔｒ×２×（Ｗｓｔｒ＋Ｗｃｏｎ）となり、その中に長さＰｔｒの１つのＪＦＥＴ領域と、２つのトレンチ８とが存在する。したがってチャネル密度（ＪＦＥＴ本数密度）Ｄｊｆｅｔおよびトレンチ密度Ｄｔｒのそれぞれは、次の式１および式２で示される。
Ｄｊｆｅｔ＝１／（２×（Ｗｓｔｒ＋Ｗｃｏｎ））［Ｌ－１］ ・・・（式１）
Ｄｔｒ＝１／（Ｐｔｒ×（Ｗｓｔｒ＋Ｗｃｏｎ））［Ｌ－２］ ・・・（式２）
式１および式２において、Ｌは長さの次元である。ＪＦＥＴ抵抗はチャネル密度Ｄｊｆｅｔに反比例する。チャネル抵抗はトレンチ密度Ｄｔｒに反比例する。
次元の次数から明らかなように、セルピッチのスケーリング（縮小）によって実構造幅Ｗｓｔｒまたはコンタクト幅Ｗｃｏｎが小さくなると、次元が２乗であるトレンチ密度Ｄｔｒに反比例するチャネル抵抗は急激に減少するが、次元が１乗のチャネル密度Ｄｊｆｅｔに反比例するＪＦＥＴ抵抗は減少し難い。トレンチ８の形成用のマスクにおいて開口部の長さＰｔｒを短くすることでトレンチ密度Ｄｔｒは容易に大きくすることができる。また、トレンチ型ＤＭＯＳのチャネル移動度は、トレンチを有さない平面型ＤＭＯＳに比べて数倍大きいことから、トレンチ型ＤＭＯＳにおいてチャネル抵抗を低減するのは容易であり、チャネル抵抗をほぼ０まで低減できる。一方、チャネル密度Ｄｊｆｅｔはデバイスパラメータで決定される実構造幅Ｗｓｔｒによって律速されるため、ＪＦＥＴ抵抗の低減を行うことはできず、高抵抗のままとなる。
つまり、比較例のトレンチ型ＤＭＯＳには、ＪＦＥＴ領域４ａの経路長が長くなり、ＪＦＥＴ抵抗が大きくなる問題がある。ＪＦＥＴ領域４ａはドリフト領域に比べ高い電流密度となるため、ＪＦＥＴ抵抗が大きいことは、特に大電流駆動のデバイスにおいて大きな問題となる。ＪＦＥＴ抵抗は広いＪＦＥＴ幅の設計を採用することによって低減できるが、Ｘ方向のセルピッチが増大し耐圧も低下するため、ＪＦＥＴ幅の増大には限界がある。
このように、トレンチ型ＤＭＯＳを備えた炭化ケイ素半導体装置においてＪＦＥＴ抵抗を低減することは、改善の余地として存在する。
そこで、本願の実施の形態では、上述した改善の余地を解決する工夫を施している。以下では、この工夫を施した実施の形態における技術的思想について説明する。
（実施の形態１）
以下、トレンチ（溝、凹部）内の側面をチャネル領域として有するＳｉＣパワーＭＩＳＦＥＴ、つまりトレンチ型ＤＭＯＳを例とし、炭化ケイ素半導体装置について図面を用いて説明する。
＜炭化ケイ素半導体装置の構造＞
本実施の形態１による炭化ケイ素半導体装置の構造について図１～図７を用いて説明する。図１は複数のＳｉＣパワーＭＩＳＦＥＴにより構成される本実施の形態の炭化ケイ素半導体装置が搭載された半導体チップの平面図である。図２は、本実施の形態の炭化ケイ素半導体装置を示す鳥瞰図である。図３および図７は、本実施の形態の炭化ケイ素半導体装置を示す平面図である。図４および図５は、本実施の形態の炭化ケイ素半導体装置を示す断面図である。具体的には、図４は図３のＡ－Ａ線における断面図であり、トレンチおよびトレンチ内のゲート電極を含む断面図である。図５は図３のＢ－Ｂ線における断面図であり、トレンチを含まない箇所の断面図である。図６は、本実施の形態の炭化ケイ素半導体装置の一部を透過して示す平面図である。図２、図３および図６では、エピタキシャル層上の構造体、つまり、図４に示すゲート絶縁膜、ゲート電極、層間絶縁膜およびソースプラグなどの図示を省略している。図７では、図４に示す層間絶縁膜の図示を省略している。
図１に示すように、炭化ケイ素半導体装置を搭載する半導体チップ１０１は、ｎ型の炭化ケイ素（ＳｉＣ）エピタキシャル基板（以下、ＳｉＣエピタキシャル基板と呼ぶ）を有しており、当該ＳｉＣエピタキシャル基板上には、ゲート配線用電極１０４とソース配線用電極１０６とが並んで形成されている。図１では、図を分かり易くするため、ゲート配線用電極１０４とソース配線用電極１０６とにハッチングを付している。半導体チップ１０１は、ソース配線用電極１０６の下方に位置するアクティブ領域（ＳｉＣパワーＭＩＳＦＥＴ形成領域、素子形成領域）と、平面視において当該アクティブ領域を囲む周辺形成領域とによって構成されている。ソース配線用電極１０６には、アクティブ領域に形成された複数のｎチャネル型のＳｉＣパワーＭＩＳＦＥＴが並列接続されている。周辺形成領域には、平面視において上記アクティブ領域を囲むように形成された複数のフローティング・フィールド・リミッティング・リング（Floating Field Limited Ring：ＦＬＲ）１０２と、さらに平面視において上記複数のフローティング・フィールド・リミッティング・リング１０２を囲むように形成されたガードリング１０３とが形成されている。
ＳｉＣエピタキシャル基板のアクティブ領域の上面側に、ＳｉＣパワーＭＩＳＦＥＴのゲート電極、ｎ＋＋型のソース領域、およびチャネル領域などが形成され、ＳｉＣエピタキシャル基板の裏面側に、ＳｉＣパワーＭＩＳＦＥＴのｎ＋型のドレイン領域が形成されている。上記複数のフローティング・フィールド・リミッティング・リング１０２のそれぞれは、ＳｉＣエピタキシャル基板の上面から所定の深さで形成されたｐ型の半導体領域から成る。上記ガードリング１０３は、ＳｉＣエピタキシャル基板の上面から所定の深さで形成されたｎ型の半導体領域から成る。
複数のｐ型のフローティング・フィールド・リミッティング・リング１０２をアクティブ領域の周辺に形成することにより、ＳｉＣパワーＭＩＳＦＥＴのオフ時において、最大電界部分が順次外側のフローティング・フィールド・リミッティング・リング１０２へ移り、最外周のフローティング・フィールド・リミッティング・リング１０２で降伏する。これにより、炭化ケイ素半導体装置の耐圧を高めることができる。図１では、３つのフローティング・フィールド・リミッティング・リング１０２が形成されている例を示しているが、これに限定されるものではない。また、ｎ＋＋型のガードリング１０３は、アクティブ領域に形成されたＳｉＣパワーＭＩＳＦＥＴを保護する機能を有する。
アクティブ領域内に形成された複数のＳｉＣパワーＭＩＳＦＥＴは、平面視においてアイランド状パターンとなっている。つまり、複数のＳｉＣパワーＭＩＳＦＥＴは複数のユニットセル（周期構造）を構成しており、それらのユニットセルのそれぞれは、島状の平面レイアウトを有しており、互いに離間して配置されている。アイランド状ＳｉＣパワーＭＩＳＦＥＴのゲート電極（図示は省略）は、半導体チップ１０１の外周部上に存在する引出配線（ゲートバスライン）によって、ゲート配線用電極１０４に電気的に接続されている。
また、複数のＳｉＣパワーＭＩＳＦＥＴはソース配線用電極１０６に覆われており、それぞれのＳｉＣパワーＭＩＳＦＥＴのソース領域およびボディ層の電位固定層はソース配線用電極１０６に接続されている。ソース配線用電極１０６は絶縁膜に設けられているソース開口部１０７を通じて外部配線（図示しない）と接続されている。ゲート配線用電極１０４は、ソース配線用電極１０６と離間して形成されており、複数のＳｉＣパワーＭＩＳＦＥＴのそれぞれのゲート電極と接続されている。ゲート配線用電極１０４は、ゲート開口部１０５を通じて外部配線（図示しない）と接続されている。ここでいう外部配線とは、半導体チップ１０１と、半導体チップ１０１の外部の装置とを電気的に接続するための配線（例えばボンディングワイヤ）である。また、ｎ型のＳｉＣエピタキシャル基板の裏面側に形成されたｎ＋型のドレイン領域は、ｎ型のＳｉＣエピタキシャル基板の裏面全面を覆うように形成されたドレイン配線用電極（図示しない）と電気的に接続している。
次に、図２～図５を用いて、本実施の形態の炭化ケイ素半導体装置であるＳｉＣパワーＭＩＳＦＥＴのユニットセルの構造について説明する。説明中に用いるＸＹＺ座標軸は、図中に示す方向で定義する。本願では、Ｘ方向（Ｘ軸方向）およびＺ方向（Ｚ軸方向）は、ＳｉＣ基板の結晶面のうち、（１１－２０）面および（１－１００）面のそれぞれに沿う方向であり、Ｙ方向（Ｙ軸方向）は、（１１－２０）面および（１－１００）面のそれぞれに対し垂直な方向である。Ｘ方向およびＹ方向のそれぞれはＳｉＣエピタキシャル基板の上面（主面）に沿う方向であり、Ｚ方向は、ＳｉＣエピタキシャル基板の厚さ方向（高さ方向、深さ方向）である。Ｘ方向、Ｙ方向およびＺ方向のそれぞれは互いに直交する関係にある。
図４および図５に示すように、炭化ケイ素半導体装置を構成するＳｉＣエピタキシャル基板は、ｎ＋型のＳｉＣ基板１と、ｎ＋型のＳｉＣ基板１上に形成されたｎ－型のエピタキシャル層（半導体層）２とを有している。エピタキシャル層２はドリフト層として機能する。エピタキシャル層２の厚さは、例えば５～５０μｍ程度である。
図２～図５に示すように、エピタキシャル層２の上面から所定の深さを有して、エピタキシャル層２内にはｐ型半導体領域であるボディ層（ウェル領域）３が形成されている。エピタキシャル層２の表面から所定の深さを有して、ボディ層３内には、ｐ＋＋型半導体領域であるボディ層コンタクト領域７と、窒素を不純物とするｎ＋＋型半導体領域であるソース領域５とが形成されている。平面視において、エピタキシャル層２の中央部にＹ方向に延在するボディ層コンタクト領域７が形成され、ボディ層コンタクト領域７をＸ方向で挟むようにボディ層コンタクト領域７と隣り合う一対のソース領域５が形成され、ボディ層コンタクト領域７およびソース領域５の周囲を囲むようにボディ層３が形成されている。ボディ層コンタクト領域７およびソース領域５は、エピタキシャル層２上に形成されたソース配線用電極１０６（図１参照）にソースプラグ（ソース用導電性接続部、ソース電極）１２を介して接続されている。すなわち、ボディ層３はボディ層コンタクト領域７およびソースプラグ１２を介してソース配線用電極１０６に電気的に接続されている。
言い換えれば、ボディ層３はエピタキシャル層２内において、エピタキシャル層２の上面からエピタキシャル層２の途中深さに亘って形成されており、ソース領域５、電流拡散領域６およびボディ層コンタクト領域７のそれぞれは、ボディ層３の上面からボディ層３の途中深さに亘って形成されている。また、ＪＦＥＴ領域４は、エピタキシャル層２の上面からエピタキシャル層２の途中深さに亘って形成されている。
平面視において、ユニットセルを構成するボディ層３の周囲のエピタキシャル層２内には、エピタキシャル層２の上面から所定の深さを有してＪＦＥＴ領域４が形成されている。つまりＪＦＥＴ領域４はエピタキシャル層２と接している。ＪＦＥＴ領域４は、平面視で隣り合うユニットセルのそれぞれのボディ層３同士の間のｎ型半導体領域である。ＪＦＥＴ領域４のｎ型不純物濃度は、エピタキシャル層２のｎ型不純物濃度と同じでもよいが、エピタキシャル層２のｎ型不純物濃度より高くてもよい。ボディ層３とＪＦＥＴ領域４との間には、エピタキシャル層２の上面から所定の深さを有して、ｎ＋型半導体領域である電流拡散領域６が形成されている。電流拡散領域６はボディ層３の上面からボディ層３の途中深さに亘って形成されており、平面視において、電流拡散領域６はボディ層コンタクト領域７、ソース領域５およびボディ層３を囲むように環状に形成されている。なお、電流拡散領域６の端部のうち、ソース領域５と反対側の端部はボディ層３と平面視で重なっておらず、ボディ層３と隣接するエピタキシャル層２内に形成されている。
電流拡散領域６およびＪＦＥＴ領域４のそれぞれは、Ｙ方向に延在するパターンおよびＸ方向に延在するパターンとから成る矩形の環状パターンにより構成されている。また、エピタキシャル層２の上面において、ボディ層３はソース領域５およびボディ層コンタクト領域７と、電流拡散領域６との間に形成されているため、平面視においてボディ層３はＹ方向に延在するパターンおよびＸ方向に延在するパターンとから成る矩形の環状パターンにより構成されている。
１つのユニットセルは、Ｘ方向において、ボディ層コンタクト領域７を中心としてＸ方向に線対称な平面レイアウトを有している。ボディ層コンタクト領域７とソース領域５とは互いに接している。また、ソース領域５とボディ層３とは互いに接しており、電流拡散領域６とボディ層３とは互いに接している。電流拡散領域６とＪＦＥＴ領域４とは、互いに接している。
このように、ＳｉＣパワーＭＩＳＦＥＴの１つのユニットセルは、ボディ層コンタクト領域７と、ボディ層コンタクト領域７をＸ方向で挟むソース領域５と、ボディ層コンタクト領域７およびソース領域５を順に囲む環状の電流拡散領域６およびＪＦＥＴ領域４と、ボディ層３とを有している。
さらに、ユニットセルの構成要素として、ｎ＋＋型のソース領域５から、ｐ型のボディ層３を渡って、ｎ＋型の電流拡散領域６にかかるように延在するトレンチ８が、Ｙ方向に複数並んで形成されている。すなわち、トレンチ８の側面のうち、Ｘ方向において対向する２つの側面の一方にはソース領域５が接し、他方には電流拡散領域６が接しており、その他の側面（Ｙ方向において対向する側面）にはソース領域５と電流拡散領域６との間のボディ層３が接している。トレンチ８はソース領域５および電流拡散領域６のいずれよりも深く形成されており、ボディ層３よりも浅く形成されている。このため、トレンチ８の底面はｐ型のボディ層３に接しており、ボディ層３の下のエピタキシャル層２には達していない。ソース領域５とボディ層３とは、トレンチ８の側面のうち、Ｘ方向に延在する側面において互いに接しており、電流拡散領域６とボディ層３とは、トレンチ８の側面のうち、Ｘ方向に延在する側面において互いに接している。ボディ層コンタクト領域７は、Ｙ方向の両端においてボディ層３と接している。
電流拡散領域６とボディ層コンタクト領域７およびソース領域５とは、平面視で互いに離間している。電流拡散領域６は、Ｙ方向に延在してトレンチ８およびＪＦＥＴ領域４と接するＹ軸ライン（第１部分）と、Ｘ方向に延在してトレンチ８と離間しＪＦＥＴ領域４と接するＸ軸ライン（第２部分）とにより構成されている。１つのユニットセル内において、電流拡散領域６の２つのＹ軸ラインと２つのＸ軸ラインとは、環状のパターンを構成している。
トレンチ８は、ボディ層３のうち、平面視でＹ方向に延在するパターン（Ｙ軸ライン）のみと重なって形成されており、平面視でＸ方向に延在するパターン（Ｘ軸ライン）とは重なっていない。言い換えれば、トレンチ８はＸ方向で隣り合うソース領域５と電流拡散領域６との間に亘って形成されているが、Ｙ方向で隣り合うソース領域５と電流拡散領域６との間にトレンチ８は形成されていない。これは、トレンチ型ＤＭＯＳにおいては、ＳｉＣの持つ電子物性の面方位異方性によって特定の方向にしかトレンチを延在させることができないためである。すなわち、上述したように、（１１－２０）面および（１－１００）面以外の面をチャネルとして有する素子を形成することは、炭化ケイ素半導体装置の予期せぬ動作の発生およびＳｉＣパワーＭＩＳＦＥＴがオン状態となるタイミングの変動などの原因となる。よって、チャネルの方向をＸ方向に揃えるために、全てのトレンチ８は、Ｘ方向に沿う側面である（１１－２０）面または（１－１００）面にチャネルが形成されるように、Ｘ方向において隣り合うソース領域５と電流拡散領域６との間に形成されている。
図４に示すように、ＳｉＣ基板１の裏面（底面）は、ドレイン配線用電極（ドレイン電極）１３により覆われている。つまり、ＳｉＣ基板１にはドレイン配線用電極１３が電気的に接続されている。トレンチ８の表面内を含むエピタキシャル層２上には、ゲート絶縁膜９を介してゲート電極１０が形成されている。ゲート電極１０がオン状態のとき、ＳｉＣパワーＭＩＳＦＥＴを流れる電子は、ｎ＋＋型のソース領域５から、ゲート電極１０と隣り合うチャネル領域であるトレンチ８の側面のｐ型のボディ層３を通って、順にｎ型のＪＦＥＴ領域４、ｎ－型のエピタキシャル層２、ドレイン領域であるｎ＋型のＳｉＣ基板、および、ＳｉＣ基板の底部のドレイン配線用電極１３へ移動する。ゲート絶縁膜９は例えば酸化シリコン膜から成り、ゲート電極１０は例えばポリシリコン膜（導体膜）から成る。
電流拡散領域６は、ボディ層３内を通った電子がＪＦＥＴ領域４内を下方に向かって流れ、最短距離でＳｉＣ基板１側に向かうことに起因して、一部の領域に電流が集中して流れることを防ぐ役割を有している。すなわち、比較的不純物濃度が高い電流拡散領域６が形成されていることで、ボディ層３内を通った電子は電流拡散領域６内で拡散し、電流拡散領域６内およびＪＦＥＴ領域４内を含むｎ型半導体領域内を均一に流れる。
エピタキシャル層２、ゲート絶縁膜９およびゲート電極１０のそれぞれの上には、例えば酸化シリコン膜から成る層間絶縁膜１１が形成されている。ゲート絶縁膜９および層間絶縁膜１１から成る積層膜は、ゲート電極１０から離間する位置に貫通孔を有しており、当該貫通孔内には、導電性接続部であるソースプラグ１２が形成されている。ソースプラグ１２はボディ層コンタクト領域７およびソース領域５に電気的に接続されている。ソースプラグ１２とボディ層コンタクト領域７およびソース領域５とは互いに直接接続されていてもよく、他の金属膜またはシリサイド層を介して接続されていてもよい。ソースプラグ１２はソース配線用電極１０６（図１参照）に電気的に接続されている。また、ゲート電極１０は、ゲート配線用電極１０４（図１参照）に電気的に接続されている。
本実施の形態によるアイランド構造のＳｉＣパワーＭＩＳＦＥＴにおいて、各半導体領域（不純物領域）のＺ方向での積層構造は、比較例のストライプ構造と同じであるが、ＸＹ平面における配置が異なる。本実施の形態では、Ｙ方向におけるユニットセルの中央部においてストライプ構造が一定周期分配置されており、Ｙ方向におけるユニットセルの端部では、ボディ層コンタクト領域７およびソース領域５を囲むボディ層３、電流拡散領域６およびＪＦＥＴ領域４の順に不純物領域が終端している。この構造では、ユニットセルの周囲４辺がＪＦＥＴ領域４となる。素子領域にアイランド状のユニットセルが複数並んでいる構成については、実施の形態４において後述する。
次に、図６に、電流拡散領域６（図３参照）の図示を省略した本実施の形態の炭化ケイ素半導体装置の平面図を示す。図３および図４に示すように、ボディ層３と電流拡散領域６とは、平面視において、Ｘ方向およびＹ方向のそれぞれのラインにおいて一定の幅の重なりを有し、それぞれの重なりの幅は互いに異なっていてもよい。また、ＪＦＥＴ領域４のＸ方向のパターン（Ｘ軸ライン）の短手方向（Ｙ方向）のＪＦＥＴ幅ＷｊｆｅｔｘとＪＦＥＴ領域４のＹ方向のパターン（Ｙ軸ライン）の短手方向（Ｘ方向）のＪＦＥＴ幅Ｗｊｆｅｔｙとのそれぞれも、互いに異なる値でよい。なお、ＪＦＥＴ領域４のＸ軸ラインとは、環状のＪＦＥＴ領域４のうち、Ｘ方向に延在するパターンを指し、ＪＦＥＴ領域４のＹ軸ラインとは、環状のＪＦＥＴ領域４のうち、Ｙ方向に延在するパターンを指す。ＪＦＥＴ幅ＷｊｆｅｔｘおよびＪＦＥＴ幅Ｗｊｆｅｔｙのそれぞれは、Ｘ方向またはＹ方向で隣り合う２つのユニットセルのそれぞれのボディ層３同士の間の距離の１／２の大きさで定義されるものとする。
次に、図７に、本実施の形態の炭化ケイ素半導体装置の平面図を示す。図７では、ソース電極およびゲート電極の配置例を示している。ここでいうソース電極は、図４および図５に示すソースプラグ１２に相当する。図７では、ソースプラグ１２およびゲート電極１０により覆われた部分であって、エピタキシャル層の上面に形成された半導体領域およびトレンチの輪郭を破線で示している。
図７ではゲート絶縁膜９（図４参照）を示していないが、ゲート絶縁膜９はゲート電極１０の直下に形成されている。図７に示すように、ゲート絶縁膜９およびゲート電極１０は、全てのトレンチ８と、平面視でＹ方向に延在するボディ層３、電流拡散領域６およびＪＦＥＴ領域４とのそれぞれの上においてＹ方向に延在しており、隣接するユニットセルのゲート絶縁膜９およびゲート電極１０に接続されている。ゲート電極１０は比較例のストライプ構造と同様にＹ方向上に存在するセル全てで接続されており、ゲート配線用電極１０４（図１参照）と接続されている。なお、トレンチ８を覆うゲート絶縁膜９およびゲート電極１０のそれぞれの一部が、Ｘ方向に延在するＪＦＥＴ領域４上に形成されていてもよい。
ソース電極（ソースプラグ１２）は、平面視において、環状のボディ層３の外側の端部より内側で終端している。ただし、特許文献２に記載されている電界緩和層を電流拡散領域６上に形成する場合は、電界緩和層が存在する領域上であればソース電極が存在していてもよい。また、Ｘ方向に延在するＪＦＥＴ領域４上に電界緩和層がない場合でも、ＪＦＥＴ構造を適切に設計し、かつソース電極とＪＦＥＴ領域４とのコンタクトをショットキー接合とすれば、ＪＦＥＴ領域４上にソース電極が存在してもよい。
ここでは、ソース電極は、ボディ層コンタクト領域７の全体と、当該ボディ層コンタクト領域７とＸ方向に隣り合うソース領域５を覆うように形成されており、Ｙ方向におけるソース電極の端部は、Ｘ方向に延在するボディ層３と平面視で重なっている。ただし、ソース電極はユニットセル内で分かれて形成されていてもよい。また、ユニットセル内において、ソース電極とエピタキシャル層２（図４参照）との接合に関し、オーミック接合とショットキー接合とを混在させる場合には、ソース電極の形成工程を２つに分ける必要がある。いずれの設計においても、ゲート電極とソース電極が接触しないように適切に絶縁することが必要である。
ＪＦＥＴ領域４と一部のソース電極との間でショットキー接合を構成するようにソース電極を配置する場合、当該ソース電極とＪＦＥＴ領域４とはショットキーバリアダイオードとして動作し、炭化ケイ素半導体装置を構成する素子のバイポーラ動作時の通電劣化を低減することができる。
すなわち、ＳｉＣパワーＭＩＳＦＥＴでは、ＳｉＣ基板上のエピタキシャル層中にＢＰＤ（Basal Plane Dislocation、基底面転位）が形成された場合、ＢＰＤが形成された領域において電子と正孔が再結合すると、その再結合により放出されたエネルギーによりエピタキシャル層内の結晶にずれが生じる。その結果、ショックレー型積層欠陥と呼ばれる面欠陥がエピタキシャル層内に広がる。このような積層欠陥は、エピタキシャル層（ドリフト層）内を縦方向に流れる電子の動きを阻害するため、当該積層欠陥が広がったＳｉＣパワーＭＩＳＦＥＴでは、素子抵抗（基板抵抗）および順方向電圧（オン電圧）が増大する。この積層欠陥は、ＳｉＣパワーＭＩＳＦＥＴを動作させた際にＳｉＣエピタキシャル基板内に電子と正孔が流れ込むことで拡大し続けるため、通電時間の経過と共にソース・ドレイン間の抵抗および内蔵ダイオードの抵抗が増大する。つまり、通電劣化によりＳｉＣパワーＭＩＳＦＥＴの特性が変化し、炭化ケイ素半導体装置の性能および信頼性が低下する問題が生じる。
このような現象は、特に、図４に示すｐ型のボディ層コンタクト領域７およびボディ層３と、ｎ型のエピタキシャル層２およびＳｉＣ基板１との間に形成された上記内蔵ダイオード（ｐｎダイオード）に電流が流れることで起こる。当該内蔵ダイオードはＳｉＣパワーＭＩＳＦＥＴをオフしたとき、インダクタンスに蓄えられたエネルギーを還流電流として放出する際（逆方向動作時）に動作し得るものである。上記のようにソース電極とＪＦＥＴ領域４とにより構成されるショットキーバリアダイオードを形成すれば、当該内蔵ダイオードよりも優先してショットキーバリアダイオードに還流電流が流れるため、当該内蔵ダイオードに電流が流れることに起因する上記通電劣化の発生を防ぐことができる。
図２～図５に示すｐ型のボディ層３のエピタキシャル層２の上面からの深さ（第１深さ）は、例えば０．５～２．０μｍ程度である。また、ｎ＋＋型のソース領域５のエピタキシャル層２の上面からの深さ（第３深さ）は、例えば０．１～１μｍ程度である。ｎ＋型の電流拡散領域６のエピタキシャル層２の上面からの深さ（第４深さ）は、例えば０．１～１μｍ程度である。ｐ型のボディ層３とｎ＋型の電流拡散領域６とが平面視で重ならない幅は、例えば０．１～２μｍ程度である。トレンチ８のエピタキシャル層２の上面からの深さ（第６深さ）は、ｐ型のボディ層３のエピタキシャル層２の上面からの深さ（第１深さ）よりも浅く、例えば０．１～１．５μｍ程度である。トレンチ８のチャネル長に平行な方向（Ｘ方向）の長さは、例えば０．５～３μｍ程度である。トレンチ８のチャネル幅に平行な方向（Ｙ方向）の長さは、例えば０．１～２μｍ程度である。トレンチ８のチャネル幅に平行な方向（Ｙ方向）のトレンチ同士の間隔は、例えば０．１～２μｍ程度である。ｐ＋＋型のボディ層コンタクト領域７のエピタキシャル層２の上面からの深さ（第２深さ）は、例えば０．１～０．５μｍ程度である。ゲート絶縁膜９の膜厚は、例えば０．００５～０．０１５μｍである。
ユニットセルを構成する半導体領域のパターンのうち、平面視でＹ方向に延在するボディ層３上に存在するトレンチ８の数は、チャネル抵抗とＪＦＥＴ抵抗のバランスを考慮して任意に設定でき、最低１以上であればよい。
ｎ＋型のＳｉＣ基板１の不純物濃度の好ましい範囲は、例えば１×１０１８～１×１０２１ｃｍ－３である。ｎ－型のエピタキシャル層２の不純物濃度の好ましい範囲は、例えば１×１０１４～１×１０１７ｃｍ－３である。ｐ型のボディ層３の不純物濃度の好ましい範囲は、例えば１×１０１６～１×１０１９ｃｍ－３である。ｐ型のボディ層３の最大不純物濃度の好ましい範囲は、例えば１×１０１７～１×１０１９ｃｍ－３である。また、ｎ＋＋型のソース領域５の不純物濃度の好ましい範囲は、例えば１×１０１９～１×１０２１ｃｍ－３である。ｎ＋型の電流拡散領域６の不純物濃度の好ましい範囲は、例えば５×１０１６～５×１０１８ｃｍ－３である。ｎ型のＪＦＥＴ領域４の不純物濃度の好ましい範囲は、例えば１×１０１５～１×１０１８ｃｍ－３である。ｐ＋＋型のボディ層コンタクト領域７の不純物濃度の好ましい範囲は、例えば１×１０１９～１×１０２１ｃｍ－３の範囲である。
＜本実施の形態の効果＞
次に、本実施の形態によるＳｉＣパワーＭＩＳＦＥＴの構造の特徴および効果を説明する。
本実施の形態では、図２６に示す比較例のようにＳｉＣパワーＭＩＳＦＥＴのユニットセルをライン状に形成するのではなく、図３に示すように、ＳｉＣパワーＭＩＳＦＥＴのユニットセルをアイランド状に形成している。すなわち、各ユニットセルは環状の電流拡散領域６および環状のＪＦＥＴ領域４を有している。言い換えれば、Ｘ方向に延在する高濃度の電流拡散領域６も形成しているため、Ｘ方向に延在するボディ層３上にトレンチ８がなくても、ほぼ無抵抗でＹ軸ラインからＸ軸ラインに電子を拡散させることができる。つまり、これによって、ソース領域５側からトレンチ８の側面のチャネルを通り、電流拡散領域６に流れた電子は、Ｙ方向に延在する電流拡散領域６およびＹ方向に延在するＪＦＥＴ領域４のみを通ってドレイン領域側へ流れるのではなく、Ｘ方向に延在する電流拡散領域６およびＸ方向に延在するＪＦＥＴ領域４にも流れ、その後ドレイン領域側へ流れる。
これにより、平面視でＸ方向に延在するボディ層３、つまりボディ層３のＸ軸ラインにトレンチを形成しなくとも、全ＪＦＥＴ領域４を効果的に活用し、電流拡散領域６およびＪＦＥＴ領域４の電流経路を増大させ、ＳｉＣパワーＭＩＳＦＥＴの抵抗（ＪＦＥＴ抵抗）を低減することができる。
ここで、本実施の形態によるＳｉＣパワーＭＩＳＦＥＴの構造の効果を、抵抗の削減効果をシミュレーションした結果を表す図８を参照して説明する。図８は、チャネル抵抗とＪＦＥＴ抵抗との比が２：８である場合の、トレンチ数と抵抗削減率との関係を示すグラフである。
セル面積Ａｃｅｌｌ、ＪＦＥＴ密度（ＪＦＥＴ本数密度）Ｄｊｆｅｔおよびチャネル密度（トレンチ密度）Ｄｔｒは、それぞれ以下の式３～５で計算できる。Ｎｔｒはセル当たりのＹ方向に並ぶトレンチ数であり、ボディ層コンタクト領域を挟む左右のトレンチ数を合計すると、１つのセル当たりのトレンチ数は２×Ｎｔｒとなる。
Ａｃｅｌｌ＝２×（Ｗｓｔｒ＋Ｗｃｏｎ）×（Ｎｔｒ×Ｐｔｒ＋２×Ｗｓｔｒ） ・・・（式３）
Ｄｊｆｅｔ＝（４×Ｗｓｔｒ＋２×Ｗｃｏｎ＋Ｎｔｒ×Ｐｔｒ）／（２×（Ｗｓｔｒ＋Ｗｃｏｎ）×（Ｎｔｒ×Ｐｔｒ＋２×Ｗｓｔｒ）） ・・・（式４）
Ｄｔｒ＝（２×Ｎｔｒ×Ｐｔｒ）／（２×（Ｗｓｔｒ＋Ｗｃｏｎ）×（Ｎｔｒ×Ｐｔｒ＋２×Ｗｓｔｒ）） ・・・（式５）
図８、はストライプ構造においてチャネル抵抗とＪＦＥＴ抵抗の比を２：８と仮定し、アイランド構造にした場合の抵抗削減効果を示している。図８に示すグラフの横軸はセル当たりのＹ軸上に存在するトレンチ数Ｎｔｒ（単位：個）である。図８に示すグラフの縦軸は、ストライプ構造の抵抗を１００％とした場合の抵抗増減率（単位：％）を示している。つまり、当該縦軸の抵抗増減率は、ＪＦＥＴ抵抗Ｒｊｆｅｔ＋チャネル抵抗Ｒｃｈの大きさで決まる。図８では、比較例と同様のストライプ構造のＳｉＣパワーＭＩＳＦＥＴにおける試算結果を菱形のプロットを繋げたグラフにより示し、本実施の形態と同様のアイランド構造のＳｉＣパワーＭＩＳＦＥＴにおける試算結果を三角のプロットを繋げたグラフにより示している。図８において四角のプロットを繋げて示すグラフは、実施の形態２において後述するバタフライ構造のＳｉＣパワーＭＩＳＦＥＴにおける試算結果である。
耐圧（定格耐電圧）が３．３ｋＶなどの高耐圧素子では、チャネル抵抗とＪＦＥＴ抵抗との比が上記のように２：８となることが考えられる。なお。上記グラフの試算結果に関し、ＪＦＥＴ幅またはマージンなどの設計パラメータは、ストライプ構造、アイランド構造、バタフライ構造の相互間で同一に設計している。
トレンチ数の減少によりチャネル数が減少することに起因するチャネル抵抗の増加の大きさに対し、ＪＦＥＴ密度の増加によるＪＦＥＴ抵抗の減少の大きさの方が大きいため、Ｎｔｒ＝１０で抵抗の総和は最小値となり、ストライプ構造のＳｉＣパワーＭＩＳＦＥＴに比べ、アイランド構造のＳｉＣパワーＭＩＳＦＥＴでは、抵抗を約１０％低減できる。トレンチ同士の間隔の低減などにより、さらにチャネル抵抗の比を減らせば、抵抗を例えば３０％削減することが期待できる。
ここでは、図３に示すように、トレンチ８をボディ層３のＹ軸ライン上にのみ配置し、ボディ層３のＸ軸ライン上に配置しないことによって、チャネル電流の方向をＸ方向に統一している。ＳｉＣパワーＭＩＳＦＥＴにおいては、チャネルの存在する結晶面によって、トランジスタのしきい値電圧およびキャリアの移動度が変動する。チャネルの存在する結晶面にばらつきが生じることは、ＳｉＣパワーＭＩＳＦＥＴのオフ状態でのリーク電流と抵抗とのトレードオフを悪化させる。本実施の形態では、これらの悪影響を回避しながら、電流が流れるＪＦＥＴ領域４の面積を増大し、ＪＦＥＴ抵抗を低減することが可能である。さらに、トレンチ８の形成数が少なく、トレンチ８の延在方向を統一していることにより、互いに異なる方向に延在するトレンチを混在させる場合に比べて、歩留まりを向上させることができる。
さらに、高次元構造であることを利用して、Ｘ方向とＹ方向とでＪＦＥＴ幅に変化を持たせること、または、ショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）機能を追加することなどにより、ストライプ構造にない新たな機能性を持たせることができる。例えば、Ｘ軸ラインにはトレンチが存在していないため、トレンチ８近傍の電界を考慮する必要のないＸ軸ラインのみＪＦＥＴ幅を広げて大きな抵抗削減を行うことができる。また、素子のアバランシェ降伏位置をチャネルの存在しないＸ軸ライン上に制御すことで、絶縁膜の誘導破壊を防ぐことができる。ＳＢＤを設けることについては、本実施の形態の変形例１、２において後述する。
また、トレンチを有さないＤＭＯＳにおけるアイランド構造では、アイランド状のユニットセル同士の間（アイランド構造の隙間）の絶縁膜電界が大きくなり、かつその電界の予測の難しさから絶縁膜信頼性が低い。一方で、特許文献２の電界緩和層を採用可能なトレンチ型ＤＭＯＳにおいては、アイランド状のユニットセル同士の間（アイランド構造の隙間）における絶縁膜電界がほぼ０であり、信頼性を低下させることなく性能を向上させることが可能である。
以上より、本実施の形態の構造によれば、オフ時におけるトレンチ底部の絶縁破壊に対する信頼性が高いというトレンチ型ＤＭＯＳの長所を維持しながら、ＪＦＥＴ抵抗を低減することで、高信頼かつ高性能なＳｉＣパワーＭＩＳＦＥＴを提供することが可能である。すなわち、炭化ケイ素半導体装置の信頼性および性能を向上させることができる。また、アバランシェ降伏位置の制御、および、通電劣化の抑制など、新たな機能の実装が容易なＳｉＣパワーＭＩＳＦＥＴを提供することが可能である。
なお、本実施の形態では、電流拡散領域６を環状に形成することについて説明したが、Ｘ方向に延在する電流拡散領域６が形成されていればＪＦＥＴ抵抗を低減できるのであり、電流拡散領域６のＸ軸ラインは途中で途切れていてもよい。平面視において電流拡散領域６が途切れた箇所では、ＪＦＥＴ領域４とボディ層３とが接する。
＜炭化ケイ素半導体装置の製造方法＞
本実施の形態による炭化ケイ素半導体装置は基本的に特許文献１および２に記載の製造方法に準拠した手順で製造できる。変更すべき点はフォトリソグラフィに利用するマスクのみであるため、特殊な工程の導入を必要とせずＳｉＣパワーＭＩＳＦＥＴの高性能化を実現することができる。
＜変形例１＞
以下に、図９および図１０を用いて、本実施の形態の変形例１の炭化ケイ素半導体装置について説明する。図９は、本変形例の炭化ケイ素半導体装置を示す平面図である。図１０は、本変形例の炭化ケイ素半導体装置を示す断面図である。図１０は、図９のＣ－Ｃ線における断面図である。
図９および図１０に示すように、ここでは、ＳＢＤ（ショットキーバリアダイオード）を形成するためのプラグ（導電性接続部）１４が形成されている。プラグ１４は、層間絶縁膜１１およびゲート絶縁膜９から成る積層膜を貫通しており、ゲート電極１０から離間している。また、プラグ１４の底面はＪＦＥＴ領域４の上面に接続されており、プラグ１４とソースプラグ１２とは、並列にソース配線用電極１０６（図１参照）に電気的に接続されている。
プラグ１４はユニットセルのＸ方向における両端のＪＦＥＴ領域４の直上に形成されており、Ｙ方向に延在している。例えば、Ｙ方向で互いに隣り合うユニットセルのそれぞれのプラグ１４は、互いに接続されている。図７に示す構造とは異なり、ここでは、ユニットセルのＸ方向における両端のＪＦＥＴ領域４の上面の直上にゲート電極１０は形成されていない。プラグ１４とＪＦＥＴ領域４との接合はショットキー接合となっている。したがって、プラグ１４とＪＦＥＴ領域４とは、ＳＢＤを構成している。プラグ１４は、ＪＦＥＴ領域４の他に電流拡散領域６と接していてもよい。
ＳＢＤを逆方向動作時の電流経路とすれば、動作モードをｐｎダイオードのバイポーラからＳＢＤのユニポーラに変更でき、積層欠陥の拡張による性能・信頼性低下を防ぐことができる。
上述のＳＢＤ機能を持つ炭化ケイ素半導体装置を製造する場合は、ソースプラグ１２を形成する工程とは別の工程で、プラグ１４を形成すればよい。すなわち、先にアイランド構造の中央部のボディ層コンタクト領域７およびソース領域５のそれぞれの直上に、層間絶縁膜１１を開口する貫通孔を形成する。続いて、当該貫通孔の底部において、ボディ層コンタクト領域７およびソース領域５のそれぞれに対してオーミックに接続されたシリサイド層を形成する。次に、Ｙ方向に延在するＪＦＥＴ領域４の直上を開口する貫通孔を形成し、その後シリサイド層を形成せずに上記２種類の貫通孔を埋め込む導体膜を形成する。これにより、当該導体膜から成るソース電極は、ボディ層コンタクト領域７およびソース領域５のそれぞれに対してオーミックに接続され、ＪＦＥＴ領域４に対してはショットキー接合により接続される。これにより、所望の部分にのみＳＢＤ機能を持たせた炭化ケイ素半導体装置を製造できる。
＜変形例２＞
図１１に示すように、ＳＢＤ形成用のプラグ１５は、Ｘ方向に延在するＪＦＥＴ領域４の直上に形成してもよい。図１１は、本変形例の炭化ケイ素半導体装置を示す平面図である。
ここでは、ソースプラグ１２とＹ方向において並ぶ位置に、ＳＢＤ形成用のプラグ１５を形成している。すなわち、プラグ１５は、ユニットセルのＹ方向における両端のＪＦＥＴ領域４の直上に形成されている。プラグ１５は、ＪＦＥＴ領域４の他に電流拡散領域６と接していてもよい。
本変形例では、本実施の形態の前記変形例１と同様の効果を得ることができる。本変形例の炭化ケイ素半導体装置は、本実施の形態の前記変形例１と同様の製造工程により形成することができる。
（実施の形態２）
図１２は、チャネル抵抗とＪＦＥＴ抵抗との比が４：６である場合の、トレンチ数と抵抗削減率との関係を示すグラフである。すなわち、図１２では、ストライプ構造のＳｉＣパワーＭＩＳＦＥＴにおけるチャネル抵抗とＪＦＥＴ抵抗との比を４：６と仮定し、ストライプ構造のＳｉＣパワーＭＩＳＦＥＴに対するアイランド構造のＳｉＣパワーＭＩＳＦＥＴの抵抗削減効果を示している。
図１２に示すグラフの横軸はセル当たりのＹ軸上に存在するトレンチ数Ｎｔｒ（単位：個）である。図１２に示すグラフの縦軸は、ストライプ構造の抵抗を１００％とした場合の抵抗増減率（単位：％）を示している。図１２では、比較例と同様のストライプ構造のＳｉＣパワーＭＩＳＦＥＴにおける試算結果を丸のプロットを繋げたグラフにより示し、前記実施の形態１と同様のアイランド構造のＳｉＣパワーＭＩＳＦＥＴにおける試算結果を三角のプロットを繋げたグラフにより示している。さらに、図１２では、本実施の形態のように、後述するバタフライ構造のＳｉＣパワーＭＩＳＦＥＴにおける試算結果を四角のプロットを繋げたグラフにより示している。
耐圧（定格耐電圧）が６００Ｖなどの低耐圧素子では、チャネル抵抗とＪＦＥＴ抵抗との比が上記のように４：６となることが考えられる。なお。上記グラフの試算結果に関し、ＪＦＥＴ幅またはマージンなどの設計パラメータは、ストライプ構造、アイランド構造、バタフライ構造の相互間で同一に設計している。
図１２から、チャネル抵抗Ｒｃｈの比が大きい低耐圧素子では、チャネル抵抗Ｒｃｈの増大により大きな抵抗の低減は期待できないことが分かる。すなわち、前記実施の形態１によるＳｉＣパワーＭＩＳＦＥＴはＪＦＥＴ抵抗Ｒｊｆｅｔを低減するものであるため、高耐圧素子において効果的に抵抗を低減できるが、低耐圧素子においては効果が小さい。そこで、チャネル抵抗Ｒｃｈも同時に低減できるような構造が必要となる。
＜炭化ケイ素半導体装置の構造＞
以下に、図１３～図１５を用いて、本実施の形態のＳｉＣパワーＭＩＳＦＥＴについて説明する。図１３は、本実施の形態のＳｉＣパワーＭＩＳＦＥＴの鳥瞰図である。図１４および図１５は、本実施の形態のＳｉＣパワーＭＩＳＦＥＴの平面図である。
図１３～図１５に示すように、前記実施の形態１のユニットセルと異なり、本実施の形態では、ボディ層コンタクト領域１７がアイランド構造のユニットセル内のＹ方向における中央にのみ配置され、ソース配線用電極１０６（図１参照）に電気的に接続されたソースプラグ１２は、アイランド構造のユニットセル内のＹ方向における中央においてのみエピタキシャル層２に接続されている。以下では、本実施の形態のようにソースプラグ１２をトレンチの長手方向（Ｘ方向）において並ぶ２つのトレンチ同士の間に配置せず、１つのトレンチを左右の電流拡散領域間を繋ぐように形成した構造をバタフライ構造と呼ぶ。ここでは、ユニットセルは比較例（図２６参照）のようにＹ方向に長く延在しておらず、ユニットセルはＹ方向およびその他の方向において複数並んで配置されている。つまり、本実施の形態のユニットセルは、アイランド構造を有し、かつ、バタフライ構造を有している。
すなわち、本実施の形態のＳｉＣパワーＭＩＳＦＥＴのユニットセルは、平面視でＹ方向に延在するソース領域２５と、ソース領域２５のＹ方向の中央部をＸ方向で挟むように配置された一対のボディ層コンタクト領域１７と、平面視でボディ層コンタクト領域１７がソース領域２５に接する部分以外を囲むように形成されたボディ層２３とを有している。つまり、平面視でボディ層２３はボディ層コンタクト領域１７により２つに分割されており、当該２つのボディ層コンタクト領域１７のそれぞれは、当該一対のボディ層２３の両方に平面視で接している。言い換えれば、ソース領域２５は、ボディ層コンタクト領域１７およびボディ層２３により周囲を完全に囲まれている。また、当該ユニットセルは、ソース領域２５、ボディ層コンタクト領域１７およびボディ層２３を平面視で順に囲む環状の電流拡散領域６およびＪＦＥＴ領域４を有している。また、当該ユニットセルは、Ｙ方向において当該一対のボディ層コンタクト領域１７と隣り合い、ソース領域２５上および当該ソース領域２５をＸ方向で挟むボディ層２３上に亘って形成され、平面視でＸ方向の両端部（両側面）が電流拡散領域６に接するトレンチ１８を複数有している。
トレンチ１８は、ソース領域２５およびボディ層２３をＸ方向で挟む電流拡散領域６の相互間において、ボディ層２３とソース領域２５とのそれぞれの上を途中で途切れることなく延在している。前記実施の形態１と異なり、ソース領域２５はトレンチ１８よりも深く形成されており、トレンチ１８の底面には、ボディ層２３の他にソース領域２５も形成されている。トレンチ１８のＸ方向で対向する側面のそれぞれにはソース領域２５が接している。ソースプラグ１２は、ソース領域２５を介してトレンチ１８の側面（チャネル形成面）に電気的に接続されている。つまり、ＳｉＣパワーＭＩＳＦＥＴの動作時においてソースプラグ１２から供給される電子は、チャネルが形成されるトレンチ１８の側面に対し、トレンチ１８より深く形成され、平面視で複数のトレンチ１８と重なるようにＹ方向に延在するソース領域２５を通じて流れる。ゲート電極１０はトレンチ１８を完全に被覆するように形成されている。図１５では、ＪＦＥＴ領域４のＸ軸ライン上においてゲート電極１０が開口しているが、当該開口はなくてもよい。ただし、図１５に示すようなゲート電極１０の開口部に、前記実施の形態１の変形例２で説明したようなプラグ１５（図１１参照）を形成して、ＳＢＤ機能を持たせてもよい。また、前記実施の形態１の変形例１で説明したＳＢＤをユニットセルのＸ方向の端部に形成してもよい。
なお、Ｙ方向においてソースプラグ１２の横の一方に存在するトレンチ１８の数は、Ｙ方向においてソースプラグ１２の横の他方に存在するトレンチ１８の数と同じでなくてもよい。したがって、ユニットセルが有するトレンチ１８の数は奇数でも偶数でもよく、トレンチ１８の数の自由度は損なわれない。ただし、ボディ層コンタクト領域１７から距離が遠いトレンチ１８はゲート制御性が低下するため、トレンチ１８の数の差は小さい方が望ましい。
このようなバタフライ構造によれば、アイランド構造のユニットセルの中央に、Ｙ方向に延在するソースプラグを形成しないことにより、ユニットセルのＸ方向の幅（セルピッチ）を低減できる。ソースプラグ１２は半導体領域（不純物領域）に比べて広い寸法が必要であり、かつ、ゲート電極とソースプラグとの間に厚い絶縁膜を形成する必要があるため、本実施の形態のようなソースプラグ１２の配置により、Ｘ方向のセルピッチを３０～４０％低減できる。また、本実施の形態では、トレンチ１８の三次元角、つまりトレンチ１８の底面の四隅の角部が、不純物濃度の高いソース領域５内に形成されない。このため、トレンチ構造の課題であるゲート・ソース間耐圧を向上させることができる。
次に、本実施の形態によるＳｉＣパワーＭＩＳＦＥＴの構造における抵抗の低減効果のシミュレーション結果を図８および図１２を用いて説明する。
本実施の形態のバタフライ構造によれば、セルピッチの低減によりチャネル密度とＪＦＥＴ密度とを同時に増大させることができるため、大幅に抵抗を低減できる。図１２に示すようなＲｃｈ：Ｒｊｆｅｔ＝２：８の素子（例えば高耐圧素子）では、４０％の抵抗削減が期待される。図８に示すようなＲｃｈ：Ｒｊｆｅｔ＝４：６の素子（例えば低耐圧素子）でも、Ｎｔｒ＝５以上で抵抗の削減効果が期待でき、最大で３０％の抵抗削減が期待できる。Ｎｔｒ＝１５からは比較例のストライプ構造と比較してチャネル密度が高くなっているため、最大で３０％の抵抗削減が可能である。
Ｎｔｒが大きすぎるとトレンチとボディ層コンタクト領域との距離が離れ、ボディ電位がソース電位と離れていく。このため、ＳｉＣパワーＭＩＳＦＥＴの動作に影響を与えない現実的な範囲としては、Ｎｔｒは１６以下であることが望ましい。その場合、Ｒｃｈ：Ｒｊｆｅｔ＝４：６でも２８％程度の抵抗削減が可能である。
本実施の形態によれば、前記実施の形態１と同様の効果を得ることができ、さらに、トレンチ構造を有する素子の課題であるゲート・ソース間耐圧を改善し、ＪＦＥＴ抵抗をより大きく低減すると共に、チャネル抵抗も低減可能である。さらに、セルピッチの低減によって、短絡時のチャネルオン電圧を低減すると共に、熱拡散・温度均一性を改善し、オン抵抗―短絡耐量のトレードオフの改善を行うことができる。以上から、本実施の形態のバタフライ構造により、トレンチを有さないＤＭＯＳの信頼性と比べた場合の、比較例のストライプ構造のトレンチ型ＤＭＯＳの高信頼性を維持しながら、大幅な抵抗の低減と機能性実装を可能とし、さらに短絡耐量などの動的信頼性を向上した高信頼・高性能・高機能なＳｉＣパワーＭＩＳＦＥＴを提供することが可能である。
＜炭化ケイ素半導体装置の製造方法＞
前記実施の形態１と本実施の形態との差異は炭化ケイ素半導体装置の平面レイアウトのみであるため、本実施の形態による炭化ケイ素半導体装置は、実施の形態１と同様の工程で製造できる。
（実施の形態３）
本実施の形態３では、アイランド構造ではなくストライプ構造のＳｉＣパワーＭＩＳＦＥＴの抵抗を低減することについて、図１６を用いて説明する。図１６は、本実施の形態の炭化ケイ素半導体装置であるＳｉＣパワーＭＩＳＦＥＴの平面図である。ここでは、前記実施の形態２において電流拡散領域およびＪＦＥＴのそれぞれのＸ軸ラインが形成されていた領域を、ソース領域、ボディ層およびトレンチの形成部として利用し、Ｙ方向に隣接するユニットセル同士の間でソース領域およびボディ層を互いに接続させて、ユニットセルをストライプ構造としている。
すなわち、Ｙ方向に並ぶ複数のユニットセルは、Ｙ方向に延在する１つのソース領域３５およびＹ方向に延在する１つのボディ層３３を共有しており、電流拡散領域３６およびＪＦＥＴ領域３４は、環状ではなくＹ方向に延在するライン状の構造を有している。すなわち、１つのユニットセルは、Ｙ方向に延在するソース領域３５と、ソース領域３５とＸ方向で隣接し、ソース領域３５を挟む一対のボディ層コンタクト領域１７と、ソース領域３５およびボディ層コンタクト領域１７が接する部分以外のソース領域３５のＸ方向の側面に隣接し、Ｙ方向に延在するボディ層３３とを有している。また、１つのユニットセルは、ソース領域３５およびボディ層３３のそれぞれの側面のうち、ソース領域３５側と反対側の側面に隣接し、Ｙ方向に延在する電流拡散領域３６と、Ｘ方向でソース領域３５、ボディ層コンタクト領域１７、ボディ層３および電流拡散領域３６を挟み、電流拡散領域３６の側面に接してＹ方向に延在するＪＦＥＴ領域３４とを有している。また、１つのユニットセルは、Ｙ方向において当該一対のボディ層コンタクト領域１７と隣り合い、ソース領域３５上および当該ソース領域３５をＸ方向で挟むボディ層３３上に亘って形成され、平面視で電流拡散領域６に接するトレンチ１８を有している。
本実施の形態では、前記実施の形態２と比較してＪＦＥＴ密度の増加はセルピッチ減少分に留まる。つまり、図２６に示す比較例に比べ、ボディ層コンタクト領域１７をストライプ構造のユニットセル内のＹ方向における中央にのみ配置することで、Ｘ方向におけるセルピッチを縮小することができる。その結果、ＪＦＥＴ密度を増加させることができ、これによりＪＦＥＴ抵抗を低減することができる。一方で、前記実施の形態２と比較して、トレンチ１８の数を増大することができるため、チャネル密度をより向上させることができる。ＪＦＥＴ抵抗が十分に小さく、チャネル抵抗が支配的な低耐圧素子において、本構造は効果的に抵抗を低減することが可能である。また、ＪＦＥＴ領域のＹ軸ラインとＸ軸ラインとの交点が存在しないことから、高い信頼性が期待できる。
以上から、本実施の形態３の構造によれば、比較例と同様のストライプ状のトレンチ型ＤＭＯＳの高信頼性を維持しながら、特にチャネル抵抗の大幅な低減を可能とし、さらに短絡耐量のような動的信頼性を向上した高信頼・高性能なＳｉＣパワーＭＩＳＦＥＴを提供することが可能である。
本実施の形態の炭化ケイ素半導体装置は、前記実施の形態１と同様の工程で製造することができる。
（実施の形態４）
以下に、図１７～図１９を用いて、本実施の形態４におけるＳｉＣパワーＭＩＳＦＥＴの複数のユニットセルの配置について説明する。図１７～図１９は、本実施の形態の炭化ケイ素半導体装置を示す平面図である。ここでは、前記実施の形態２で説明したアイランド状トレンチ型ＤＭＯＳのユニットセルの配置手法について説明するが、当該ユニットセルは、前記実施の形態１で説明したアイランド状トレンチ型ＤＭＯＳのユニットセルであってもよい。また、ユニットセルの構造は前記実施の形態１および前記実施の形態２に示した構造に限るものではなく、Ｘ軸とＹ軸のセルピッチが非対称なユニットセルを持つトレンチ型ＤＭＯＳにおいて適用可能である。つまり、本実施の形態のユニットセルの配置は、例えばチャネルの面方位電子物性の面方位異方性によってチャネル形成面の方向が制限される素子を備えた炭化ケイ素半導体装置に適用することができる。図１７および図１８では、隣り合うユニットセル同士の境界を破線で示している。図１８および図１９に示すアクティブ領域のＸ方向の幅はユニットセルのＸ方向のセルピッチの３倍程度しかないが、実際にはより多くのユニットセルがアクティブ領域内でＸ方向に並んで配置されている。
図１７に、本実施の形態のＳｉＣパワーＭＩＳＦＥＴの、アクティブ領域の中央部の平面図を示す。アクティブ領域には、ＳｉＣパワーＭＩＳＦＥＴの複数のユニットセルが並べて配置されている。このとき、ユニットセルの延在方向（Ｙ方向）において、複数のユニットセルは並んで配置されている。Ｙ方向に並ぶ複数のユニットセルとＸ方向で隣接する領域では、Ｙ方向に並ぶ他の複数のユニットセルが、ユニットセルの延在方向（Ｙ方向）において、１つのユニットセルのＹ方向の幅（セルピッチ）の半分の長さ分シフトして配置されている。言い換えれば、１つのユニットセルに対しＸ方向において隣接する他のユニットセルは、Ｙ方向において、１つのユニットセルのＹ方向のセルピッチの半周期ずれた位置に配置されている。ここでは、Ｙ方向に長いユニットセルを用いているため、Ｙ方向にセルピッチの半分のオフセットを設けている。ここでのオフセット量Ｌｙの大きさは、ユニットセルのＹ方向のセルピッチの半分の長さ（半周期）と同じである。Ｘ方向に長いユニットセルを用いる場合は、Ｘ方向にセルピッチの半分のオフセットを設ける。
ＳｉＣパワーＭＩＳＦＥＴにおいてアイランド構造を採用すると、ユニットセル交点４０において、実効ＪＦＥＴ幅が大きくなり、電界不均一性が強くなり、アバランシェ耐圧の低下、または、絶縁膜電界の増大などが生じ、ＳｉＣパワーＭＩＳＦＥＴの信頼性が悪化する。したがって、電界不均一性を最小化するようにユニットセルを配置する必要がある。ユニットセル交点４０は、平面視で最も多数のユニットセルが接する点であり、例えば、平面視で所定のユニットセルの中心から最も離れた点である。
トレンチ型ＤＭＯＳはＸ方向とＹ方向とでセルピッチが異なるため、オフセットは幾何的にＸ方向またはＹ方向のどちらか一方にしか設けることができない。しかし、電界不均一性はユニットセル交点４０同士の距離に依存するため、セルピッチが長い軸方向程オフセットによってより大きな距離を置くことができ、好適である。つまり、ユニットセル交点４０同士の間の距離が大きくなる程、電界不均一性を低減することができる。また、本実施の形態のように、Ｘ方向において隣接するユニットセル同士をＹ方向にオフセットする場合、オフセット量ＬｙはＹ方向のセルピッチの半分に設定すると、電界不均一性を最小化できる。よって、アバランシェ耐圧の低下、または、絶縁膜電界の増大などを防ぐことができるため、炭化ケイ素半導体装置の信頼性を高めることができる。
図１８に、本実施の形態のＳｉＣパワーＭＩＳＦＥＴの、アクティブ領域の終端部（角部）の平面図を示す。アクティブ領域の終端部の外側のエピタキシャル層の上面には、ボディ層４３が形成されている。つまりアクティブ領域はボディ層４３により囲まれている。非オフセット軸方向（図１８では、Ｘ方向）におけるアクティブ領域の終端部では、アイランド構造のユニットセルの半周期分を配置して終端する。オフセット軸方向（図１８では、Ｙ方向）におけるアクティブ領域の端部では、１つのユニットセルと、Ｙ方向におけるアイランド構造の半周期分のユニットセルとがＸ方向に交互に並んで配置されている。
アクティブ領域のＹ方向の終端部から、アクティブ領域の中心部に向かって、順に電流拡散領域４６およびＪＦＥＴ領域４４が形成されている。当該電流拡散領域４６は、アクティブ領域のＹ方向の終端部に形成された半周期分のユニットセルの電流拡散領域４６と一体となっている。また、当該ＪＦＥＴ領域４４は、アクティブ領域のユニットセルのＪＦＥＴ領域４４と隣接している。
また、アクティブ領域のＹ方向の終端部に形成された半周期分のユニットセルのソース領域４５およびボディ層コンタクト領域４７と、ソース領域４５およびボディ層コンタクト領域４７の下のボディ層４３とのそれぞれは、当該終端部に達している。この終端部のＪＦＥＴ領域４４のＪＦＥＴ幅Ｗｊｆｅｔｙは、ユニットセルのＪＦＥＴ幅Ｗｊｆｅｔｙと異なっていてもよいが、ユニットセルと同じ値にしてもユニットセル交点４０（図１７参照）より電界均一性が高いため信頼性は低下しない。これは、破壊が起きる場合、ユニットセル交点４０の方が先に壊れるためである。ここでは、終端部において半周期で途切れるユニットセルのソース領域４５およびボディ層コンタクト領域４７をボディ層４３まで延長して接続することによって、終端部の電位を固定し、かつ、コンタクト面積を増大することができる。
図１９に、本実施の形態のＳｉＣパワーＭＩＳＦＥＴの、アクティブ領域の終端部のゲート電極およびソースプラグを含んだ平面図を示す。図１９に示すように、アクティブ領域の終端部に形成されたゲート電極１０およびソースプラグ１２は、Ｘ方向およびＹ方向のそれぞれにおいて、アクティブ領域内から、アクティブ領域の終端部と隣接するボディ層４３の直上に亘って形成されている。つまり、アクティブ領域内に形成されたゲート電極１０およびソースプラグ１２のそれぞれの一部は、アクティブ領域外において、平面視でボディ層４３と重なっている。このように、電極を終端部上にオーバーラップさせることにより、歩留まりの向上と、終端部電位の固定とを行うことができる。このため、炭化ケイ素半導体装置の製造コストを低減し、炭化ケイ素半導体装置の信頼性を向上させることができる。
また、このような終端構造によれば、電流拡散領域４６をアクティブ領域の終端部に配置し、当該電流拡散領域４６を終端部近傍のユニットセルの電流拡散領域４６と接続することで、終端部においても電流を拡散させ、ＪＦＥＴ領域も最大限利用してＳｉＣパワーＭＩＳＦＥＴの抵抗（ＪＦＥＴ抵抗）を低減することができる。
以上のように、本実施の形態によれば、アイランド構造の適用による信頼性の低下を防ぎ、高い信頼性を維持しながら低損失・高機能なＳｉＣパワーＭＩＳＦＥＴを実現することができる。
（実施の形態５）
前記実施の形態１～４において説明したＳｉＣパワーＭＩＳＦＥＴを有する炭化ケイ素半導体装置は、電力変換装置に用いることができる。本実施の形態５における電力変換装置について図２０を用いて説明する。図２０は本実施の形態における電力変換装置（インバータ）の一例を示す回路図である。
図２０に示すように、インバータ３０２はスイッチング素子であるＳｉＣＭＩＳＦＥＴ３０４と、ダイオード３０５とを有する。ＳｉＣＭＩＳＦＥＴ３０４は、前記実施の形態１～４で説明したＳｉＣパワーＭＩＳＦＥＴであり、内蔵ダイオードを備えている。各単相において、電源電圧（Ｖｃｃ）と負荷（例えばモータ）３０１の入力電位との間にＳｉＣＭＩＳＦＥＴ３０４とダイオード３０５とが逆並列に接続されており（上アーム）、負荷３０１の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣＭＩＳＦＥＴ３０４とダイオード３０５とが逆並列に接続されている（下アーム）。
つまり、負荷３０１では各単相に２つのＳｉＣＭＩＳＦＥＴ３０４と２つのダイオード３０５とが設けられており、３相で６つのＳｉＣＭＩＳＦＥＴ（スイッチング素子）３０４と６つのダイオード３０５とが設けられている。そして、個々のＳｉＣＭＩＳＦＥＴ３０４のゲート電極には制御回路３０３が接続されており、この制御回路３０３によってＳｉＣＭＩＳＦＥＴ３０４が制御されている。したがって、制御回路３０３でインバータ３０２を構成するＳｉＣＭＩＳＦＥＴ３０４を流れる電流を制御することにより、負荷３０１を駆動することができる。互いに逆並列に接続されたＳｉＣＭＩＳＦＥＴ３０４とダイオード３０５とは、例えば別々の素子であり、同一の半導体チップ内に混載されているものではない。
インバータ３０２を構成するＳｉＣＭＩＳＦＥＴ３０４の機能について以下に説明する。負荷３０１、例えばモータを制御駆動させるためには所望の電圧の正弦波を負荷３０１に入力する必要がある。制御回路３０３はＳｉＣＭＩＳＦＥＴ３０４を制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波はインダクタを経ることで、平滑化され、擬似的な所望の正弦波となる。ＳｉＣＭＩＳＦＥＴ３０４は、このパルス幅変調動作を行うための矩形波を作り出す機能を有している。
このように、本実施の形態によれば、ＳｉＣＭＩＳＦＥＴ３０４に、前記実施の形態１～４で説明した、オン抵抗が低く高耐圧な炭化ケイ素半導体装置を用いている。このように、ＳｉＣＭＩＳＦＥＴ３０４が高性能であるため、インバータなどの電力変換装置を高性能化することができる。また、ＳｉＣＭＩＳＦＥＴ３０４に長期信頼性があるので、インバータなどの電力変換装置の使用年数を長期化できる。
また、電力変換装置は、３相モータシステムに用いることができる。図２０に示した負荷３０１は３相モータである場合に、インバータ３０２に、前記本実施の形態１～４において説明した炭化ケイ素半導体装置を備えた電力変換装置を用いることにより、３相モータシステムの高性能化、使用年数の長期化を実現することができる。
（実施の形態６）
前記本実施の形態１～４において説明したＳｉＣパワーＭＩＳＦＥＴを有する炭化ケイ素半導体装置は、電力変換装置に用いることができる。本実施の形態６における電力変換装置について図２１を用いて説明する。図２１は本実施の形態における電力変換装置（インバータ）の一例を示す回路図である。
図２１に示すように、インバータ４０２はスイッチング素子であるＳｉＣＭＩＳＦＥＴ４０４を有する。各単相において、電源電圧（Ｖｃｃ）と負荷（例えばモータ）４０１の入力電位との間にＳｉＣＭＩＳＦＥＴ４０４が接続されており（上アーム）、負荷４０１の入力電位と接地電位（ＧＮＤ）との間にもＳｉＣＭＩＳＦＥＴ４０４が接続されている（下アーム）。つまり、負荷４０１では各単相に２つのＳｉＣＭＩＳＦＥＴ４０４が設けられており、３相で６つのＳｉＣＭＩＳＦＥＴ（スイッチング素子）４０４が設けられている。そして、個々のＳｉＣＭＩＳＦＥＴ４０４のゲート電極には制御回路４０３が接続されており、この制御回路４０３によってＳｉＣＭＩＳＦＥＴ４０４が制御されている。したがって、制御回路４０３でインバータ４０２を構成するＳｉＣＭＩＳＦＥＴ４０４を流れる電流を制御することにより、負荷４０１を駆動することができる。
インバータ４０２を構成するＳｉＣＭＩＳＦＥＴ４０４の機能について以下に説明する。本実施の形態でも、ＳｉＣＭＩＳＦＥＴの機能の１つとして、前記実施の形態５と同様にパルス幅変調動作を行うための矩形波を作り出す機能を有している。さらに、本実施の形態では、ＳｉＣＭＩＳＦＥＴは前記実施の形態５のダイオード３０５の役割も担う。インバータ４０２において、例えばモータのように負荷４０１にインダクタンスを含む場合、ＳｉＣＭＩＳＦＥＴ４０４をオフしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない（還流電流）。前記実施の形態５ではダイオード３０５がこの役割を担う。このように、ダイオード３０５は還流ダイオードとして用いられる。一方、本実施の形態ではこの役割をＳｉＣＭＩＳＦＥＴ４０４が担う。すなわち、同期整流駆動が用いられる。ここで、同期整流駆動とは、還流時にＳｉＣＭＩＳＦＥＴ４０４のゲートをオンし、ＳｉＣＭＩＳＦＥＴ４０４を逆導通させる方法である。
したがって、還流時導通損失はダイオードの特性ではなく、ＳｉＣＭＩＳＦＥＴ４０４の特性で決まる。また、同期整流駆動を行う場合、上下アームが短絡することを防ぐため、上下のＳｉＣＭＩＳＦＥＴ４０４が共にオフとなる不動作時間が必要となる。この不動作時間の間は、ＳｉＣＭＩＳＦＥＴ４０４のｎ型のドリフト層とｐ型のボディ層とによって構成される内蔵ＰＮダイオードが駆動する。ただし、ＳｉＣはキャリアの走行距離がＳｉより短く、不動作時間の間の損失は小さい。例えば、実施の形態２のダイオード３０５をＳｉＣショットキーバリアダイオードとした場合と、同等である。
このように、本実施の形態によれば、ＳｉＣＭＩＳＦＥＴ４０４に、前記実施の形態１～４において説明した炭化ケイ素半導体装置を用いることにより、例えば、ＳｉＣＭＩＳＦＥＴ４０４が高性能な分、還流時の損失も小さくできる。また、ＳｉＣＭＩＳＦＥＴ４０４の他にダイオードを使わないため、インバータなどの電力変換装置を小型化することができる。さらに、ＳｉＣＭＩＳＦＥＴ４０４に長期信頼性があるので、インバータなどの電力変換装置の使用年数を長期化できる。
また、電力変換装置は、３相モータシステムに用いることができる。図２１に示した負荷４０１が３相モータである場合、インバータ４０２に、前記実施の形態１～４において説明した炭化ケイ素半導体装置を備えた電力変換装置を用いることにより、３相モータシステムの高性能化、使用年数の長期化を実現することができる。
（実施の形態７）
前記実施の形態５または６において説明した３相モータシステムはハイブリット自動車、電気自動車または燃料電池自動車などの自動車に用いることができる。本実施の形態７における３相モータシステムを用いた自動車を図２２および図２３を用いて説明する。図２２は、本実施の形態における電気自動車の構成の一例を示す概略図であり、図２３は、本実施の形態における昇圧コンバータの一例を示す回路図である。
図２２に示すように、電気自動車は、駆動輪（車輪）５０１ａおよび駆動輪（車輪）５０１ｂが接続された駆動軸５０２に動力を入出力可能とする３相モータ５０３と、３相モータ５０３を駆動するためのインバータ５０４と、バッテリ５０５とを備えている。さらに、当該電気自動車は、昇圧コンバータ５０８と、リレー５０９と、電子制御ユニット５１０とを備え、昇圧コンバータ５０８は、インバータ５０４が接続された電力ライン５０６と、バッテリ５０５が接続された電力ライン５０７とに接続されている。
３相モータ５０３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ５０４には、前記実施の形態５または６において説明したインバータを用いることができる。当該同期発電電動機は、当該インバータからの電力供給を受けて駆動輪５０１ａ、５０１ｂを駆動する。
昇圧コンバータ５０８は、図２３に示すように、インバータ５１３に、リアクトル５１１および平滑用コンデンサ５１２が接続された構成から成る。インバータ５１３は、例えば、前記実施の形態６において説明したインバータと同様であり、インバータ内の素子構成も同じである。本実施の形態では、例えば前記実施の形態６と同じようにＳｉＣＭＩＳＦＥＴ５１４で構成された図で示している。
図２２の電子制御ユニット５１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ５０３のロータ位置を検出するセンサからの信号、またはバッテリ５０５の充放電値などを受信する。そして、インバータ５０４、昇圧コンバータ５０８、およびリレー５０９を制御するための信号を出力する。
このように、本実施の形態によれば、電力変換装置であるインバータ５０４および昇圧コンバータ５０８に、前記実施の形態５または６において説明した電力変換装置を用いることができる。また、３相モータ５０３、およびインバータ５０４などから成る３相モータシステムに、前記実施の形態５または６において説明した３相モータシステムを用いることができる。これにより、電気自動車の省エネルギー化、小型化、軽量化、省スペース化を図ることができる。
なお、本実施の形態では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ５０５が燃料電池スタックとなった燃料電池自動車にも、同様に上述の各実施の形態の３相モータシステムを適用することができる。
（実施の形態８）
前記実施の形態５または６において説明した３相モータシステムは、鉄道車両に用いることができる。本実施の形態８における３相モータシステムを用いた鉄道車両を、図２４を用いて説明する。図２４は、本実施の形態における鉄道車両に備えられるコンバータおよびインバータの一例を示す回路図である。
図２４に示すように、鉄道車両には架線ＯＷ（例えば２５ｋＶ）からパンタグラフＰＧを介して電力が供給される。トランス６０９を介して電圧が１．５ｋＶまで降圧され、コンバータ６０７で交流から直流に変換される。さらに、キャパシタ６０８を介してインバータ６０２で直流から交流に変換されて、負荷６０１である３相モータを駆動する。つまり、負荷６０１である３相モータ（電動機）は、インバータ６０２からの電力供給を受けて車輪ＷＨを駆動する。
コンバータ６０７内の素子構成は前記実施の形態５のようにＳｉＣＭＩＳＦＥＴおよびダイオードを併用してもよく、また前記実施の形態６のようにＳｉＣＭＩＳＦＥＴ単独でもよい。本実施の形態では、例えば、前記実施の形態６のようにＳｉＣＭＩＳＦＥＴ６０４で構成された図を示している。なお、図２４では、前記実施の形態５または６において説明した制御回路は省略している。また、図中、符号ＲＴは線路を示す。架線ＯＷと線路ＲＴとは、パンタグラフＰＧ、トランス６０９および車輪ＷＨを介して電気的に接続されている。
このように、本実施の形態によれば、コンバータ６０７に前記実施の形態５または６において説明した電力変換装置を用いることができる。また、負荷６０１、インバータ６０２、および制御回路から成る３相モータシステムに、前記実施の形態５または６において説明した３相モータシステムを用いることができる。これにより、鉄道車両の省エネルギー化、床下部品の小型化および軽量化を図ることができる。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、各部の材質、導電型、および製造条件などは前述した実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることはいうまでもない。ここで、説明の都合上、半導体基板および半導体膜の導電型を固定して説明したが、前述した実施の形態に記載した導電型には限定されない。
１ ＳｉＣ基板
２ エピタキシャル層
３ ボディ層
４ ＪＦＥＴ領域
５ ソース領域
６ 電流拡散領域
７ ボディ層コンタクト領域
８ トレンチ
９ ゲート絶縁膜
１０ ゲート電極
１２ ソースプラグ
１３ ドレイン配線用電極

Claims (13)

  1. 第１不純物濃度を有する第１導電型の炭化ケイ素半導体基板と、
    前記炭化ケイ素半導体基板の裏面に電気的に接続されたドレイン電極と、
    前記炭化ケイ素半導体基板上に形成され、前記第１不純物濃度よりも低い第２不純物濃度を有する前記第１導電型の半導体層と、
    前記半導体層の上面から前記半導体層内に亘って形成された、前記第１導電型とは異なる第２導電型の第１半導体領域と、
    前記第１半導体領域の上面から前記第１半導体領域内に亘って形成された前記第１導電型の第２半導体領域と、
    前記第１半導体領域の上面から前記第１半導体領域内に亘って形成され、前記第２半導体領域と隣り合い、前記第１半導体領域に電気的に接続された前記第２導電型の第３半導体領域と、
    前記第２半導体領域および前記第３半導体領域と離間して、前記第１半導体領域の前記上面から前記第１半導体領域内に亘って形成された前記第１導電型の第４半導体領域と、
    前記半導体層に接して、前記半導体層の前記上面から前記半導体層内に亘って形成され、前記第２不純物濃度以上の第３不純物濃度を有する前記第１導電型の第５半導体領域と、
    前記第１半導体領域の前記上面に前記第１半導体領域よりも浅く形成され、互いに対向する第１側面および第２側面と、前記第１側面および前記第２側面のそれぞれに交差する第３側面とを備えたトレンチと、
    前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
    前記半導体層上に形成され、前記第２半導体領域および前記第３半導体領域に電気的に接続されたソース電極と、
    により構成された電界効果トランジスタを有し、
    前記第２半導体領域は、前記第１側面または前記第３側面に接し、前記第２側面は、前記第４半導体領域に接し、前記第３側面は、前記第２半導体領域と前記第４半導体領域との間の前記第１半導体領域に接し、
    前記第４半導体領域は、前記第３側面に直交する第１方向に延在し、前記トレンチおよび前記第５半導体領域と接する第１部分と、平面視で前記第１方向に対し直交する第２方向に延在し、前記第５半導体領域と接する第２部分と、を有し、
    前記半導体層の前記上面には、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域、前記第５半導体領域および前記トレンチを含む周期構造が、前記第１方向に複数並んで配置されている、炭化ケイ素半導体装置。
  2. 請求項１に記載の炭化ケイ素半導体装置において、
    平面視において、２つの前記第１部分および２つの前記第２部分は、前記第２半導体領域および前記第３半導体領域を囲む環状パターンを構成している、炭化ケイ素半導体装置。
  3. 請求項２に記載の炭化ケイ素半導体装置において、
    平面視において、前記第５半導体領域は、前記第４半導体領域を囲む環状パターンを構成している、炭化ケイ素半導体装置。
  4. 請求項１に記載の炭化ケイ素半導体装置において、
    平面視において、互いに隣り合う前記周期構造のうち、一方の前記周期構造を構成する前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域および前記トレンチは、他方の前記周期構造を構成する前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域および前記トレンチのいずれにも接続されておらず、
    互いに隣り合う前記周期構造のそれぞれを構成する前記第５半導体領域は、互いに接続されている、炭化ケイ素半導体装置。
  5. 請求項１に記載の炭化ケイ素半導体装置において、
    前記第２部分は、前記トレンチと離間している、炭化ケイ素半導体装置。
  6. 請求項１に記載の炭化ケイ素半導体装置において、
    前記半導体層上に形成され、前記ソース電極に電気的に接続された第１電極をさらに有し、
    前記第１電極と前記第５半導体領域とは、ショットキー接合により接続されている、炭化ケイ素半導体装置。
  7. 請求項１に記載の炭化ケイ素半導体装置において、
    前記第２半導体領域は、前記第１方向に延在し、複数の前記トレンチと平面視で重なり、
    複数の前記トレンチのそれぞれの前記第２方向における両端部は、前記周期構造を構成し、平面視で前記第２半導体領域を挟む２つの前記第１部分と接している、炭化ケイ素半導体装置。
  8. 請求項１に記載の炭化ケイ素半導体装置において、
    前記周期構造の短手方向において隣り合う前記周期構造同士は、前記周期構造の長手方向の半周期分ずれた位置に配置されている、炭化ケイ素半導体装置。
  9. 第１不純物濃度を有する第１導電型の炭化ケイ素半導体基板と、
    前記炭化ケイ素半導体基板の裏面に電気的に接続されたドレイン電極と、
    前記炭化ケイ素半導体基板上に形成され、前記第１不純物濃度よりも低い第２不純物濃度を有する前記第１導電型の半導体層と、
    前記半導体層の上面から前記半導体層内に亘って形成された、前記第１導電型とは異なる第２導電型の第１半導体領域と、
    前記第１半導体領域の上面から前記第１半導体領域内に亘って形成された前記第１導電型の第２半導体領域と、
    前記第１半導体領域の上面から前記第１半導体領域内に亘って形成され、前記第２半導体領域と隣り合い、前記第１半導体領域に電気的に接続された前記第２導電型の第３半導体領域と、
    前記第２半導体領域および前記第３半導体領域と離間して、前記半導体層の前記上面に沿う第１方向に延在し、前記第１半導体領域の前記上面から前記第１半導体領域内に亘って形成された前記第１導電型の２つの第４半導体領域と、
    前記半導体層に接して、前記半導体層の前記上面から前記半導体層内に亘って形成され、前記第２不純物濃度以上の第３不純物濃度を有する前記第１導電型の第５半導体領域と、
    前記第１半導体領域の前記上面に前記第１半導体領域よりも浅く形成され、互いに対向する第１側面および第２側面と、前記第１側面および前記第２側面のそれぞれに交差する第３側面とを備えたトレンチと、
    前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
    前記半導体層上に形成され、前記第２半導体領域および前記第３半導体領域に電気的に接続されたソース電極と、
    により構成された電界効果トランジスタを有し、
    前記第１側面は、前記２つの第４半導体領域のうちの一方に接し、前記第２側面は、前記２つの第４半導体領域のうちの他方に接し、前記第３側面は、前記第２半導体領域、および、前記第２半導体領域と前記２つの第４半導体領域との間の前記第１半導体領域に接し、
    前記半導体層の前記上面には、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記２つの第４半導体領域、前記第５半導体領域および前記トレンチを含む周期構造が複数並んで配置されている、炭化ケイ素半導体装置。
  10. 請求項１に記載の前記炭化ケイ素半導体装置をスイッチング素子として有する、電力変換装置。
  11. 請求項１０に記載の前記電力変換装置で直流電力を交流電力に変換し、３相モータを駆動する、３相モータシステム。
  12. 請求項１０に記載の前記電力変換装置からの電力供給を受けて車輪を駆動する、自動車。
  13. 請求項１０に記載の前記電力変換装置からの電力供給を受けて車輪を駆動する、鉄道車両。
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