JP5167323B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5167323B2
JP5167323B2 JP2010221534A JP2010221534A JP5167323B2 JP 5167323 B2 JP5167323 B2 JP 5167323B2 JP 2010221534 A JP2010221534 A JP 2010221534A JP 2010221534 A JP2010221534 A JP 2010221534A JP 5167323 B2 JP5167323 B2 JP 5167323B2
Authority
JP
Japan
Prior art keywords
region
semiconductor
electrode
ligbt
plan
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010221534A
Other languages
English (en)
Other versions
JP2012079799A (ja
Inventor
博臣 江口
淳士 小野木
峰司 大川
清春 早川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Toyota Central R&D Labs Inc
Original Assignee
Toyota Motor Corp
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp, Toyota Central R&D Labs Inc filed Critical Toyota Motor Corp
Priority to JP2010221534A priority Critical patent/JP5167323B2/ja
Priority to PCT/IB2011/002361 priority patent/WO2012042370A1/en
Priority to US13/876,170 priority patent/US9048107B2/en
Priority to EP11776243.5A priority patent/EP2622640A1/en
Publication of JP2012079799A publication Critical patent/JP2012079799A/ja
Application granted granted Critical
Publication of JP5167323B2 publication Critical patent/JP5167323B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に関し、より詳しくは、１つの半導体層に異なる種類の半導体素子が搭載された半導体装置に関する。
近年、スイッチング用の半導体素子と還流用の半導体素子が１つの半導体層に搭載された半導体装置が開発されている。例えば直流電力を交流電力に変換するインバータ回路は、この種の半導体装置の複数個が接続されることによって構成されている。
特許文献１には、インバータ回路に用いられる半導体装置の一例が開示されている。この半導体装置では、横型のＩＧＢＴ(Lateral Insulated Gate Bipolar Transistor:以下、ＬＩＧＢＴという)と還流用ダイオード(Free Wheeling Diode:以下、ＦＷＤという)が１つのＳＯＩ(Semiconductor on Insulator)基板に搭載されている。
図１１及び図１２に、特許文献１で開示される半導体装置の構成を概略して示す。図１１に、半導体装置の平面レイアウトを示す。図１２に、図１１のＸ１−Ｘ１線に対応した断面図を示す。図１１及び図１２に示されるように、ＳＯＩ基板の半導体層にトレンチ絶縁分離部が設けられており、そのトレンチ絶縁分離部によって半導体層の一部が２つの素子領域に区画されている。一方の素子領域にはＬＩＧＢＴが配置されており、他方の素子領域にはＦＷＤが配置されている。
図１１に示されるように、ＬＩＧＢＴは、実装面積を小さくするために、コレクタ電極の周囲をエミッタ電極が一巡する構成を備えている。ＦＷＤも同様に、実装面積を小さくするために、カソード電極の周囲をアノード電極が一巡する構成を備えている。
図１２に示されるように、ＬＩＧＢＴのコレクタ電極とＦＷＤのカソード電極を接続する接続配線の一部は、ＬＩＧＢＴ及びＦＷＤのｎ-型の耐圧保持領域(ドリフト領域ともいう)の上方を横方向に伸びて配設されている。通常、コレクタ電極とカソード電極を接続する接続配線には高電圧が印加されている。このため、この接続配線が耐圧保持領域の上方に配設されていると、この接続配線の電位に誘起されて耐圧保持領域の表面の電子濃度が増加し、耐圧保持領域のチャージバランスが崩れてしまう。この結果、耐圧保持領域は、電位分布が不均一となり、逆バイアス時の空乏層の伸びが抑制され、耐圧が低下してしまう。
上記した、接続配線に起因する耐圧低下の課題を解決するために、本件出願人は、特願２００９−２０９９８７号において、以下の提案をしている。
図１３は、特願２００９−２０９９８７号に係る半導体装置の一実施例を示す平面レイアウト図である。図１４は、図１３に示されるＬＩＧＢＴ及びＦＷＤの各電極の平面レイアウトを示す図である。
図１３に示されるように、第１トレンチ絶縁分離部１２０は、ＳＯＩ基板２０００を平面視したときに四角形状に一巡している。第２トレンチ絶縁分離部１４０は、第１トレンチ絶縁分離部１２０から離れて設けられており、ＳＯＩ基板２０００を平面視したときに第１トレンチ絶縁分離部１２０の周囲を四角形状に一巡している。第１トレンチ絶縁分離部１２０と第２トレンチ絶縁分離部１４０は、角部を除いて平行に伸びており、その間隔は一定である。
第１トレンチ絶縁分離部１２０と第２トレンチ絶縁分離部１４０で挟まれた素子領域１６０，１８０は、ＳＯＩ基板２０００を平面視したときに、隣接部１１０において隣接している。
第１素子領域１６０にはＬＩＧＢＴが配置され、第２素子領域１８０にはＦＷＤが配置されている。
この半導体装置では、ＬＩＧＢＴのコレクタ電極４２０とＦＷＤのカソード電極１４２０が接してこれらは１つの共通電極として一体的に構成されている。このため、コレクタ電極４２０とカソード電極１４２０を接続する接続配線が不要である。さらに、ＬＩＧＢＴのエミッタ電極４８０とＦＷＤのアノード電極１４８０が接してこれらも１つの共通電極として一体的に構成されている。このため、エミッタ電極４８０とアノード電極１４８０を接続する接続配線も不要である。これにより、これら接続配線がＬＩＧＢＴ及びＦＷＤのドリフト領域の上方で伸びることがない。したがって、この半導体装置では、図１１及び図１２で示される従来構造のように、ドリフト領域の電位分布が不均一化するという事態が発生しない。よって、接続配線に起因する耐圧低下が半導体装置に発生しない。
しかしながら、この半導体装置には以下の課題が存在した。
すなわち、ＬＩＧＢＴとＦＷＤは、図１３に示されるように、全体として四角形状に一巡するように配置される。ＬＩＧＢＴが四角形の角部を含んでいると（図１３に示される例では２箇所存在する）、その角部において電流集中が生じる。つまり、角部において、コレクタ部の面積がエミッタ部の面積より小さくなるため、図１５に示されるようにコレクタ部に電流集中が生じて短絡耐量が低下してしまう。図１５は、ＬＩＧＢＴの角部で電流集中が生じている様子を示す図である。ここで、短絡耐量とは、半導体素子に高電圧大電流を印加した状態で、半導体素子が破壊されるまでの時間を指す。
また、図１３の破線で囲まれる領域Ａに示されるように、ＬＩＧＢＴの連続する領域が長いと、ＬＩＧＢＴの放熱性が悪くなるために、ＬＩＧＢＴが高温となり、オン耐圧が低下する。
特開２００５−６４４７２号公報
本発明は、このような実情に鑑みてなされたもので、接続配線に起因する耐圧低下を防止できる半導体装置の耐圧特性をさらに向上させることができる半導体装置の提供を目的とする。
第１の発明は、
相異なる種類の半導体素子を備えた半導体装置であって、
半導体層と、
上記半導体層の第１素子領域に配置されており、第１主電極と第２主電極を有し、当該第１主電極と当該第２主電極の間で電流が流れるように構成され、電流のスイッチングを行う第１種類の第１半導体素子と、
上記半導体層の第２素子領域に配置されており、第３主電極と第４主電極を有し、当該第３主電極と当該第４主電極の間で電流が流れるように構成され、還流を行う第２種類の第２半導体素子と、を備え、
上記第１素子領域と上記第２素子領域は、上記半導体層を平面視したときに、上記電流が流れる方向に対して直交する方向に隣接し、かつ、当該第１素子領域と当該第２素子領域を含む素子領域全体で一巡する形に形成され、
上記第１半導体素子の第１主電極と上記第２半導体素子の第３主電極が電気的に接続され、上記第１半導体素子の第２主電極と上記第２半導体素子の第４主電極が電気的に接続され、
前記半導体層を平面視したときに、前記第１素子領域の曲率は、前記第２素子領域の曲率よりも小さい、半導体装置である。
第１の発明によれば、半導体層を平面視したときに、第１素子領域の曲率は、第２素子領域の曲率よりも小さい。よって、第１素子領域に配置される第１半導体素子に電流集中が生じにくくなるので、第１半導体素子における短絡耐量の低下を防止することができる。これにより、電流のスイッチングを行う第１半導体素子の破損を防止することができる。なお、本発明において、上記「電気的に接続され」には、接続の対象となる２つの電極同士が一体的に形成されている（１つの電極が２つの電極の役割を果たしている）場合と、接続の対象となる２つの電極同士が別個ではあるが互いに接している場合と、接続の対象となる２つの電極同士が離間して当該電極が配線によって相互に電気的な接続がなされている場合とが含まれる。
第２の発明は、第１の発明において、
上記第１素子領域の曲率は、上記第１半導体素子に上記過大電流が流れたときに、上記第１主電極と上記第２主電極の間で電流集中が生じない、もしくは、生じにくい曲率であることを特徴とする。
第２の発明によれば、電流集中が生じるのをより確実に防止することができる。
第３の発明は、第１または第２の発明において、
上記第２素子領域に代えて上記第１素子領域に配置された上記第２半導体素子を上記第１半導体素子で両側から挟むように、当該第１半導体素子と当該第２半導体素子を上記第１素子領域に交互に配置することを特徴とする。
第３の発明によれば、第１半導体素子で発生した熱が第２半導体素子へ放熱されるので、第１半導体素子の放熱性を向上させることができる。よって、第１半導体素子が高温になるのを防止し、第１半導体素子のオン耐圧の低下を防止することができる。
第４の発明は、第１乃至第３いずれか１つの発明において、
上記一巡する形の素子領域は、少なくとも２回往復する形の部分を有することを特徴とする。
第４の発明によれば、半導体層に占める素子領域の面積を大きくすることができ、半導体装置をコンパクトに構成することができる。
第５の発明は、第１乃至第４いずれか１つの発明において、
第２素子領域は、上記半導体層を平面視したときに円弧状部分であり、上記第１素子領域は、上記半導体層を平面視したときに直線状部分であることを特徴とする。
第５の発明によれば、第１素子領域は、半導体層を平面視したときに直線状部分であるので、第１半導体素子における電流集中をより確実に防止することができる。
第６の発明は、第１乃至第５いずれか１つの発明において、
上記第１半導体素子と上記第２半導体素子は、それぞれ、ＬＩＧＢＴとＦＷＤであることを特徴とする。
第６の発明によれば、第１半導体素子における電流集中をより確実に防止することができる。
第７の発明は、第１乃至第５いずれか１つの発明において、
上記第１半導体素子と上記第２半導体素子は、それぞれ、ＬＤＭＯＳとＦＷＤであることを特徴とする。
第７の発明によれば、第１半導体素子における電流集中をより確実に防止することができる。
第８の発明は、第１乃至第５いずれか１つの発明において、
上記第１半導体素子と上記第２半導体素子は、それぞれ、ＬＩＧＢＴとＬＤＭＯＳであることを特徴とする。
第８の発明によれば、第１半導体素子における電流集中をより確実に防止することができる。
本発明によれば、接続配線に起因する耐圧低下を防止できる半導体装置の耐圧特性を、さらに向上させることができる。
インバータモジュールに組み込まれているインバータ回路１００の回路構成の概略を示す図 第１実施形態に係る半導体装置のレイアウトを示す平面図 第１実施形態に係る半導体装置に配設される各電極のレイアウトを図２に重ねた平面図 図２のＩＶ−ＩＶ線に対応した断面図であり、隣接部におけるＬＩＧＢＴの断面図 図２のＶ−Ｖ線に対応した断面図であり、隣接部におけるＦＷＤの断面図 第１実施形態における第１素子領域１６と第２素子領域１８が隣接する隣接部１１の拡大平面図 第１実施形態に係る半導体装置の変形例のレイアウトを示す平面図 図７に示す変形例における第１素子領域１６と第２素子領域１８が隣接する隣接部１１の拡大平面図 第２実施形態に係る半導体装置のレイアウトを示す平面図 従来の半導体装置の平面レイアウトを示す図 図１０のＸ１−Ｘ１線に対応した断面図 ＬＩＧＢＴが円弧状である場合に、ＬＩＧＢＴに電流集中が生じている様子を示す図 特願２００９−２０９９８７号に係る半導体装置の一実施例を示す平面レイアウト図 図１３に示されるＬＩＧＢＴ及びＦＷＤの各電極の平面レイアウトを示す図 ＬＩＧＢＴの角部で電流集中が生じている様子を示す図
（第１実施形態）
本発明に係る半導体装置の第１実施形態について、図面を参照しつつ説明する。
第１実施形態に係る半導体装置の構成について説明する前に、まず、当該半導体装置を備えたインバータ回路について説明する。
図１は、インバータモジュールに組み込まれているインバータ回路１００の回路構成の概略を示す図である。インバータ回路１００は、高圧直流電源３００とモータ４００の間に設けられており、高圧直流電源３００から供給される直流電力を交流電力に変換し、その交流電力をモータ４００に供給する。なお、高圧直流電源３００から供給される直流電力は、一般的にコンバータによって昇圧されることが多く、そのコンバータもインバータモジュール内に組み込まれていることが多い。高圧直流電源３００とインバータ回路１００の間には、コンデンサ２００が設けられており、直流電力を平滑化している。
図１に示されるように、インバータ回路１００は、６つの半導体装置１１１〜１１６（第１実施形態に係る半導体装置）を備えている。後述するように、６つの半導体装置１１１〜１１６は、１つのＳＯＩ基板に搭載されており、１チップで構成されている。なお、６つの半導体装置１１１〜１１６は、それぞれが別個のＳＯＩ基板に搭載されてもよい。各半導体装置１１１〜１１６は、電流のスイッチングを行うトランジスタＴｒ１〜Ｔｒ６と、そのトランジスタＴｒ１〜Ｔｒ６に並列に接続されている還流用のダイオードＤ１〜Ｄ６を備えている。トランジスタＴｒ１〜Ｔｒ６には、横型のＩＧＢＴ（Lateral Insulated Gate Bipolar Transistor：以下、ＬＩＧＢＴという）が採用されている。還流用のダイオードＤ１〜Ｄ６には、還流用のダイオード（Free Whee1ing Diode：以下、ＦＷＤという）が採用されている。各トランジスタＴｒ１〜Ｔｒ６のゲートには、図示しないインバータ駆動回路からゲート制御信号が印加されている。
図１に示されるように、インバータ回路１００は、高圧直流電源３００の高圧配線１００Ｈと低圧配線１００Ｌの間に並列に接続されているＵ相アーム、Ｖ相アーム及びＷ相アームを備えている。Ｕ相アームは、中間ノードＮｍ１を介して直列に接続された半導体装置１１１，１１２で構成されている。Ｖ相アームは、中間ノードＮｍ２を介して直列に接続された半導体装置１１３，１１４で構成されている。Ｗ相アームは、中間ノードＮｍ３を介して直列に接続された半導体装置１１５，１１６で構成されている。
各中間ノードＮｍ１〜Ｎｍ３は、各相出力線Ｕｏｕｔ、Ｖｏｕｔ、Ｗｏｕｔに接続されている。各相出力線Ｕｏｕｔ、Ｖｏｕｔ、Ｗｏｕｔは、３相モータ４００の各相コイルの一端に接続されている。各相コイルの他端は、中性点に共通接続される。なお、この例のモータ４００は３相であるが、本明細書で開示される技術は、相数を限定することなく様々な交流電動機に適用可能である。
上記したように、６つの半導体装置１１１〜１１６はいずれも、ＬＩＧＢＴとＦＷＤで構成されており、共通した形態を備えている。以下、図２〜５を参照して、インバータ回路１００を構成する６つの半導体装置１１１〜１１６のうちの１つを具体的に説明する。図２は、半導体装置のレイアウトを示す平面図である。図３は、半導体装置に配設される各電極のレイアウトを図２に重ねた平面図である。図４は、図２のＩＶ−ＩＶ線に対応した断面図であり、隣接部におけるＬＩＧＢＴの断面図を示す。図５は、図２のＶ−Ｖ線に対応した断面図であり、隣接部におけるＦＷＤの断面図を示す。
図１に示されるようなインバータ回路では、通常、上アーム１１１のＬＩＧＢＴと下アーム１１２のＬＩＧＢＴとが交互に駆動し、上アーム１１３のＬＩＧＢＴと下アーム１１４のＬＩＧＢＴとが交互に駆動し、上アーム１１５のＬＩＧＢＴと下アーム１１６のＬＩＧＢＴとが交互に駆動する。しかしながら、駆動が切り替えられる際に、一時的に両者がオン状態となり、高圧配線１００Ｈと低圧配線１００Ｌが短絡する。そうすると、ＬＩＧＢＴがオン状態のときにエミッタ−コレクタ間に高電圧が印加されるため、エミッタ−コレクタ間に短絡による過大電流が流れる。つまり、ＬＩＧＢＴには瞬間的にではあるが、スイッチングの際に大電流が流れる。一方、ＦＷＤは高圧配線１００Ｈ側から低圧配線１００Ｌ側に向けて高抵抗なので、短絡による過大電流が流れる可能性は低い。
図２に示されるように、ＳＯＩ基板２０の半導体層２６には、半導体層２６を貫通する第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４が設けられている。第１トレンチ絶縁分離部１２は、ＳＯＩ基板２０を平面視したときに一巡している。第２トレンチ絶縁分離部１４は、第１トレンチ絶縁分離部１２から離れて設けられており、ＳＯＩ基板２０を平面視したときに第１トレンチ絶縁分離部１２の周囲を一巡している。第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４は、角部を除いて平行に伸びており、その間隔は一定である。
第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４で挟まれた素子領域１６，１８は、周辺の半導体層２６から分離されている。第１素子領域１６と第２素子領域１８は、半導体層２６を平面視したときに、電流が流れる方向（第１トレンチ絶縁分離部１２側から第２トレンチ絶縁分離部１４側の方向）に対して直交する方向に隣接している。第１素子領域１６と第２素子領域１８を含む素子領域は、全体で一巡する形に形成されている。一巡する形は特に限定されるものではないが、図２，３に示される例では、全体として四角形状とされ、４つの角部が円弧状部となっている。半導体層を平面視したときに、第１素子領域１６の曲率は、第２素子領域１８の曲率よりも小さい。第２素子領域１８の曲率は、半導体素子に上記過大電流が流れたときに電流集中が生じる可能性が高い曲率である（第２素子領域１８には実質的に過大電流は流れないので、不都合は生じない）。また、第１素子領域１６の曲率は、半導体素子に上記過大電流が流れたときにエミッタ−コレクタ間に電流集中が生じない、もしくは、電流集中が生じる可能性が低い曲率である。第１素子領域１６は、直線状部分であってもよい。第１素子領域１６と第２素子領域１８は、上記したように、例えば、一巡する形の素子領域が平面視で直線状部と円弧状部とで構成されている場合に、それぞれ、当該円弧状部と当該直線状部とすることができる。
次に、図４に、隣接部１１近傍におけるＬＩＧＢＴの断面図を示す。図４に示されるように、ＳＯＩ基板２０は、半導体支持層２２と埋込み絶縁層２４と半導体層２６を備えている。半導体支持層２２は、ｎ型又はｐ型の不純物が高濃度に導入された単結晶のシリコンで形成されている。埋込み絶縁層２４は、酸化シリコンで形成されている。半導体層２６は、ｎ型の不純物が低濃度に導入された単結晶のシリコンで形成されている。
図４に示されるように、ＬＩＧＢＴは、第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４で挟まれた第１素子領域１６に形成されている。第１トレンチ絶縁分離部１２は、半導体層２６を貫通して埋込み絶縁層２４まで達しており、酸化シリコンの酸化膜１２ａとその酸化膜１２ａで被覆されたポリシリコンの芯部１２ｂとを備えている。第２トレンチ絶縁分離部１４も同様に、半導体層２６を貫通して埋込み絶縁層２４まで達しており、酸化シリコンの酸化膜１４ａとその酸化膜１４ａで被覆されたポリシリコンの芯部１４ｂとを備えている。
図４に示されるように、ＬＩＧＢＴは、ｐ+型のボディコンタクト領域３１と、ｎ+型のエミッタ領域３２と、ｐ型のボディ領域３３と、ｎ-型のドリフト領域３４と、ｎ+型の埋込み領域３５と、ｎ型のバッファ領域３６と、ｐ+型のコレクタ領域３７を備えている。
ボディコンタクト領域３１、エミッタ領域３２及びボディ領域３３は、半導体層２６の表層部のうちの第２トレンチ絶縁分離部１４側に設けられている。特に、ボディコンタクト領域３１及びボディ領域３３は、第２トレンチ絶縁分離部１４の側面に接している。エミッタ領域３２は、ボディ領域３３によってドリフト領域３４から隔てられている。ドリフト領域３４は、ボディ領域３３とバッファ領域３６の間に設けられており、ＬＩＧＢＴがオフしたときに電位差を保持する領域である。埋込み領域３５は、半導体層２６の裏層部に設けられており、第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４の間に亘って設けられている。バッファ領域３６及びコレクタ領域３７は、半導体層２６の表層部のうちの第１トレンチ絶縁分離部１２側に設けられている、特に、バッファ領域３６及びコレクタ領域３７は、第１トレンチ絶縁分離部１２の側面に接している。コレクタ領域３７は、バッファ領域３６によってドリフト領域３４から隔てられている。なお、これらの断面構造は、第１素子領域１６の全体に亘って共通している。したがって、ボディコンタクト領域３１、エミッタ領域３２及びボディ領域３３は、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４の側面に沿って第１素子領域１６の全体に亘って設けられている。同様に、バッファ領域３６とコレクタ領域３７は、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２の側面に沿って第１素子領域１６の全体に亘って設けられている。
図４に示されるように、ＬＩＧＢＴはさらに、層間絶縁膜４１と、コレクタ電極４２（第１主電極）と、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜４３と、ゲート電極４４と、プレーナゲート部４７と、エミッタ電極４８（第２主電極）を備えている。
層間絶縁膜４１は、ＳＯＩ基板２０の表面を被覆しており、酸化シリコンで形成されている。コレクタ電極４２は、第１トレンチ絶緑分離部１２側の層間絶縁膜４１の表面に配設されている。特に、コレクタ電極４２は、第１トレンチ絶縁分離部１２の上方にも配設されている。コレクタ電極４２は、ＳＯＩ基板２０を平面視したときに、少なくとも第１トレンチ絶縁分離部１２に沿って第１トレンチ絶縁分離部１２の上方に配設されている。さらに、コレクタ電極４２は、一部が層間絶縁膜４１を貫通して伸びているとともにコレクタ領域３７に接触部４２ａを介して接している。接触部４２ａは、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２に沿って第１素子領域１６の全体に亘って設けられている。また、コレクタ電極４２は、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２から第２トレンチ絶縁分離部１４の向き（図４の場合、左向き）において、バッファ領域３６を超えて配設されていないのが望ましい。
ＬＯＣＯＳ酸化膜４３は、ドリフト領域３４の表面に設けられており、酸化シリコンで形成されている、ゲート電極４４は、コレクタ電極４２とエミッタ電極４８の間の層間絶縁膜４１の表面に配設されている。ゲート電極４４は、一部が層間絶縁膜４１を貫通して伸びているとともにプレーナゲート部４７に接している。プレーナゲート部４７は、プレーナ電極４５とゲート絶縁膜４６を有しており、エミッタ領域３２とドリフト領域３４を隔てているボディ領域３３の表面に対向している。プレーナ電極４５は、ゲート絶縁膜４６の表面とＬＯＣＯＳ酸化膜４３の表面の一部を被覆しており、不純物が高濃度に導入されたポリシリコンで形成されている。ゲート絶縁膜４６は、酸化シリコンで形成されている。
エミッタ電極４８は、第２トレンチ絶縁分離部１４側の層間絶縁膜４１の表面に配設されている、特に、エミッタ電極４８は、第２トレンチ絶縁分離部１４の上方にも配設されている。エミッタ電極４８は、ＳＯＩ基板２０を平面視したときに、少なくとも第２トレンチ絶縁分離部１４に沿って第２トレンチ絶縁分離部１４の上方に配設されている。さらに、エミッタ電極４８は、一部が層間絶縁膜４１を貫通して伸びているとともにボディコンタクト領域３１及びエミッタ領域３２に接触部４８ａを介して接している。接触部４８ａは、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４に沿って第１素子領域１６の全体に亘って設けられている。隣接部１１において、コレクタ電極４２とエミッタ電極４８はｘ軸方向に間隔を置いて配置されており、ゲート電極４４はその間隔内に配置されている。
図５に示されるように、ＦＷＤでは、いくつかの構成がＬＩＧＢＴの構成と共通している。以下では、ＬＩＧＢＴと相違する構成のみを説明し、共通する構成には共通の符号を付し、その説明を省略する。ＦＷＤは、ｐ+型のアノードコンタクト領域１３１と、ｐ型のアノード領域１３３と、ｎ型のカソード領域１３６と、ｎ+型のカソードコンタクト領域１３７と、カソード電極１４２（第３主電極）と、アノード電極１４８（第４主電極）を備えている点で、ＬＩＧＢＴと相違する。
アノードコンタクト領域１３１及びアノード領域１３３は、半導体層２６の表層部のうちの第２トレンチ絶縁分離部１４側に設けられている。特に、アノードコンタクト領域１３１及びアノード領域１３３は、第２トレンチ絶縁分離部１４の側面に接している。また、アノード領域１３３は、ＬＩＧＢＴのボディ領域３３と同一の製造工程で作製されており、ボディ領域３３と同一のドーパント、濃度及び拡散深さを有している。カソード領域１３６及びカソードコンタクト領域１３７は、半導体層２６の表層部のうちの第１トレンチ絶縁分離部１２側に設けられている。特に、カソード領域１３６及びカソードコンタクト領域１３７は、第１トレンチ絶縁分離部１２の側面に接している。また、カソード領域１３６は、ＬＩＧＢＴのバッファ領域３６と同一の製造工程で作製されており、バッファ領域３６と同一のドーパント、濃度及び拡散深さを有している。なお、これらの断面構造は、第２素子領域１８の全体に亘って共通している。したがって、アノードコンタクト領域１３１及びアノード領域１３３は、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４の側面に沿って第２素子領域１８の全体に亘って設けられている。同様に、カソード領域１３６及びカソードコンタクト領域１３７は、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２の側面に沿って第２素子領域１８の全体に亘って設けられている。
また、ＬＩＧＢＴのボディ領域３３とＦＷＤのアノード領域１３３は、図２に示される隣接部１１において接触している。このため、これらのｐ型領域３３，１３３は、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４の側面に沿って素子領域１６，１８内を一巡している。さらに、ＬＩＧＢＴのバッファ領域３６とＦＷＤのカソード領域１３６も、図２に示される隣接部１１において接触している。このため、これらのｎ型領域３６，１３６も、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２の側面に沿って素子領域１６，１８内を一巡している。
カソード電極１４２は、第１トレンチ絶縁分離部１２側の層間絶縁膜４１の表面に配設されている。特に、カソード電極１４２は、第１トレンチ絶縁分離部１２の上方にも配設されている。カソード電極１４２は、ＳＯＩ基板２０を平面視したときに、少なくとも第１トレンチ絶縁分離部１２に沿って第１トレンチ絶縁分離部１２の上方に配設されている。さらに、カソード電極１４２は、一部が層間絶縁膜４１を貫通して伸びているとともにカソードコンタクト領域１３７に接触部１３７ａを介して接している。接触部１３７ａは、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２に沿って第２素子領域１８の全体に亘って設けられている。また、カソード電極１４２は、平面視したときに、第１トレンチ絶縁分離部１２から第２トレンチ絶縁分離部１４の向き（図５の場合、左向き）において、カソード領域１３６を超えて配設されていないのが望ましい。
アノード電極１４８は、第２トレンチ絶縁分離部１４側の層間絶縁膜４１の表面に配設されている。特に、アノード電極１４８は、第２トレンチ絶縁分離部１４の上方にも配設されている。アノード電極１４８は、ＳＯＩ基板２０を平面視したときに、少なくとも第２トレンチ絶縁分離部１４に沿って第２トレンチ絶縁分離部１４の上方に配設されている。さらに、アノード電極１４８は、一部が層間絶縁膜４１を貫通して伸びているとともにアノードコンタクト領域１３１に接触部１４８ａを介して接している。接触部１４８ａは、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４に沿って第２素子領域１８の全体に亘って設けられている。また、アノード電極１４８は、一部が層間絶縁膜４１を貫通して伸びているとともにプレーナ電極４５にも接しているのが望ましい。さらに、アノード電極１４８は、平面視したときに、第２トレンチ絶縁分離部１４から第１トレンチ絶縁分離部１２の向き（図５の場合、右向き）において、プレーナ電極４５を越えて配設されていないのが望ましい。隣接部１１において、カソード電極１４２とアノード電極１４８はｘ軸方向に間隔を置いて配置されている。
また、ＬＩＧＢＴのエミッタ電極４８の接触部４８ａとＦＷＤのアノード電極１４８の接触部１４８ａは、図２に示される隣接部１１において隣接している。このため、これらの接触部４８ａ，１４８ａは、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４に沿って一巡している。さらに、ＬＩＧＢＴのコレクタ電極４２の接触部４２ａとＦＷＤのカソード電極１４２の接触部１４２ａも、図２に示される隣接部１１において隣接している。このため、これらの接触部４２ａ，１４２ａは、ＳＩＯ基板２０を平面視したときに、第１トレンチ絶縁分離部１２に沿って一巡している。
ＬＩＧＢＴのコレクタ電極４２、ゲート電極４４、エミッタ電極４８、及びＦＷＤのカソード電極１４２、アノード電極１４８は、蒸着技術を利用して、同一の製造工程で作製されている。これら電極の材料には、アルミニウムが用いられている。図３に示されるように、ＬＩＧＢＴのコレクタ電極４２とＦＷＤのカソード電極１４２は、平面視したときに、第１トレンチ絶縁分離部１２の内側の範囲に設けられている。すなわち、ＬＩＧＢＴのコレクタ電極４２とＦＷＤのカソード電極１４２は、１つの共通電極である。この１つの共通電極上にコレクタ・カソード用ボンディングパッド１９が設けられている。また、ＬＩＧＢＴのエミッタ電極４８とＦＷＤのアノード電極１４８は、第２トレンチ絶縁分離部１４の外側の範囲に設けられている。すなわち、ＬＩＧＢＴのエミッタ電極４８とＦＷＤのアノード電極１４８も、１つの共通電極である。この１つの共通電極上にエミツタ・アノード用ボンディングパッド１５が設けられている。
本実施形態によれば、半導体層２６を平面視したときに、第１素子領域１６の曲率は、第２素子領域１８の曲率よりも小さい。よって、ＬＩＧＢＴ（第１半導体素子）に電流集中が生じにくくなるので、ＬＩＧＢＴ（第１半導体素子）における短絡耐量の低下を防止することができる。これにより、電流のスイッチングを行うＬＩＧＢＴ（第１半導体素子）の破損を防止することができる。
また、本実施形態の半導体装置では、ＬＩＧＢＴのコレクタ電極４２とＦＷＤのカソード電極１４２は１つの共通電極として構成されている。このため、コレクタ電極４２とカソード電極１４２を接続する接続配線が不要である。さらに、ＬＩＧＢＴのエミッタ電極４８とＦＷＤのアノード電極１４８も１つの共通電極として構成されている。このため、エミッタ電極４８とアノード電極１４８を接続する接続配線も不要である。これにより、これら接続配線がＬＩＧＢＴおよびＦＷＤのドリフト領域３４の上方を伸びることがない。したがって、本実施例の半導体装置では、図１０及び図１１で示される従来構造のように、ドリフト領域の電位分布が不均一化するという事態が発生しない。
また、図３に示されるように、本実施形態の半導体装置では、ＬＩＧＢＴのコレクタ電極４２及びＦＷＤのカソード電極１４２の共通電極が内側に配置されており、ＬＩＧＢＴのエミッタ電極４８及びＦＷＤのアノード電極１４８の共通電極がそれを取囲むように周囲に配置されている。図１に示されるように、ＬＩＧＢＴのコレクタ電極４２及びＦＷＤのカソード電極１４２は高圧直流電源３００の高圧側に接続されており、ＬＩＧＢＴのエミッタ電極４８及びＦＷＤのアノード電極１４８が高圧直流電源３００の低圧側に接続されている。すなわち、本実施形態の半導体装置では、高圧側の共通電極を取囲むように低圧側の共通電極が設けられている。上述したように、本実施例のインバータ回路は、１つのＳＯＩ基板２０に図１に示す半導体装置１１１〜１１６が搭載されている。したがって、低圧側の共通電極を周囲に配置することで、複数の半導体装置間の電圧差を小さく抑えることができる。
さらに、図６に、第１素子領域１６と第２素子領域１８が隣接する隣接部１１の拡大平面図を示す。図６に示されるように、ＬＩＧＢＴとＦＷＤを隣接して設けられていると、ＬＩＧＢＴのエミッタ領域３２、ボディ領域３３、ドリフト領域３４、及びＦＷＤのカソード領域１３６で構成される寄生ＭＯＳが存在する。しかしながら、本実施形態の半導体装置では、ＬＩＧＢＴとＦＷＤの全体の面積に比べて、ＬＩＧＢＴとＦＷＤの接する隣接部１１の面積が小さい。このため、Ｌ１ＧＢＴがオンしたときに、図６の破線矢印で示されるような寄生ＭＯＳが動作する現象が特に問題となることがない。この結果、本実施形態の半導体装置では、ＬＩＧＢＴがオンしたときに、ＬＩＧＢＴ動作が支配的となり、低いオン電圧が得られる。
なお、図７及び図８に示されるように、本実施形態の半導体装置はさらに、第３トレンチ絶縁分離部１３を備えているのが望ましい。第３トレンチ絶縁分離部１３は、第１端部１３Ａが第１トレンチ絶縁分離部１２に接しており、第２端部１３Ｂが第２トレンチ絶縁分離部１４に接している。第１素子領域１６と第２素子領域１８は、第３トレンチ絶縁分離部１３によって分離されている。第３トレンチ絶縁分離部１３が設けられていると、ＬＩＧＢＴからＦＷＤに電子が流入することが防止される。この結果、ＬＩＧＢＴがオンしたときに、寄生ＭＯＳが動作する現象を完全に防止することができる。
（第２実施形態）
図９は、第２実施形態に係る半導体装置のレイアウトを示す平面図である。第１実施形態に係る半導体装置と共通する構成要素には共通の符号を付して、その説明を省略する。第２実施形態に係る半導体装置では、第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４で挟まれた素子領域１６,１８の一部が、ＳＯＩ基板２０を平面視したときに、少なくとも２回往復する形となっている（図示例では、ｙ軸方向に沿って４回往復している）。換言すると、第１トレンチ絶縁分離部１２で囲まれた半導体層２６の一部５２が、ＳＯＩ基板２０を平面視したときに、櫛歯状の形態を有している、ということもできる。このような形態を採用することにより、半導体層２６に占める素子領域１６，１８の面積を大きくすることができ、実装面積を小さく抑えることができる。
（第３実施形態）
図１０は、第３実施形態に係る半導体装置のレイアウトを示す平面図である。第１実施形態に係る半導体装置と共通する構成要素には共通の符号を付して、その説明を省略する。第３実施形態に係る半導体装置では、第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４で挟まれた一巡する形の素子領域において、第２素子領域１８に代えて第１素子領域１６（図示例では直線状部分）に配置されたＦＷＤ（第２半導体素子）をＬＩＧＢＴ（第１半導体素子）で両側から挟むように、当該ＬＩＧＢＴと当該ＦＷＤが第１素子領域１６に交互に配置されている。図示例では、各直線状部分に、２つのＬＩＧＢＴと１つのＦＷＤが配置されている。なお、曲率が相対的に小さい部分においてＬＩＧＢＴ（第１半導体素子）でＦＷＤ（第２半導体素子）を両側から挟むようにしていれば、ＬＩＧＢＴおよびＦＷＤの数は特に限定されるものではない。
第３実施形態によれば、ＬＩＧＢＴ（第１半導体素子）で発生した熱がＦＷＤ（第２半導体素子）へ放熱されるので、ＬＩＧＢＴの放熱性を向上させることができる。よって、ＬＩＧＢＴが高温になるのを防止し、ＬＩＧＢＴのオン耐圧の低下を防止することができる。
以上、本発明の実施形態を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した実施形態を様々に変形、変更したものが含まれる。上記各実施形態では、第１半導体素子をＬＩＧＢＴとし、第２半導体素子をＦＷＤとしているが、第１半導体素子をＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）とし、第２半導体素子をＦＷＤとしてもよく、或いは、第１半導体素子をＬＩＧＢＴとし、第２半導体素子をＬＤＭＯＳとしてもよい。また、上記の各実施形態では、ＳＯＩ基板の半導体材料にシリコンが用いられている。この例に代えて、他の半導体材料を用いてもよい。例えば、窒化ガリウム、炭化珪素、ガリウム砒素等の化合物半導体を用いてもよい。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
本発明は、１つの半導体層に異なる種類の複数の半導体素子が搭載された半導体装置等に利用可能である。
１１ 隣接部
１２ 第１トレンチ絶縁分離部
１３ 第３トレンチ絶縁分離部
１４ 第２トレンチ絶縁分離部
１６ 第１素子領域
１８ 第２素子領域
２０ ＳＯＩ基板
２２ 半導体支持層
２４ 埋込み絶縁層
２６ 半導体層
４２ コレクタ電極
１４２ カソード電極
４８ エミッタ電極
１４８ アノード電極

Claims (7)

  1. 相異なる種類の半導体素子を備えた半導体装置であって、
    半導体層と、
    前記半導体層の第１素子領域に配置されており、第１主電極と第２主電極を有し、当該第１主電極と当該第２主電極の間で電流が流れるように構成され、電流のスイッチングを行う第１種類の第１半導体素子と、
    前記半導体層の第２素子領域に配置されており、第３主電極と第４主電極を有し、当該第３主電極と当該第４主電極の間で電流が流れるように構成され、還流ダイオードからなる第２種類の第２半導体素子と、を備え、
    前記第１素子領域と前記第２素子領域は、前記半導体層を平面視したときに、前記電流が流れる方向に対して直交する方向に隣接し、かつ、当該第１素子領域と当該第２素子領域を含む素子領域全体で、曲率を有する角部と前記半導体層を平面視したときに前記角部よりも曲率の小さい領域とからなるように一巡する形に形成され、
    前記第１半導体素子の第１主電極と前記第２半導体素子の第３主電極が電気的に接続され、前記第１半導体素子の第２主電極と前記第２半導体素子の第４主電極が電気的に接続され、
    前記角部は前記第２素子領域であり、前記半導体層を平面視したときに、前記第１素子領域は前記角部よりも曲率の小さい領域に形成されている、半導体装置。
  2. 前記第１素子領域は、前記半導体層を平面視したときに直線状部分であることを特徴とする請求項１に記載の半導体装置。
  3. 前記角部よりも曲率の小さい領域において、前記第２半導体素子を前記第１半導体素子で両側から挟むように、当該第１半導体素子と当該第２半導体素子を交互に配置することを特徴とする請求項１または２に記載の半導体装置。
  4. 前記一巡する形の素子領域は、少なくとも２回往復する形の部分を有することを特徴とする請求項１乃至３いずれか１項に記載の半導体装置。
  5. 前記第２素子領域は、前記半導体層を平面視したときに円弧状部分であることを特徴とする請求項１乃至４いずれか１項に記載の半導体装置。
  6. 前記第１半導体素子は、ＬＩＧＢＴであることを特徴とする請求項１乃至５いずれか１項に記載の半導体装置。
  7. 前記第１半導体素子は、ＬＤＭＯＳであることを特徴とする請求項１乃至５いずれか１項に記載の半導体装置。
JP2010221534A 2010-09-30 2010-09-30 半導体装置 Expired - Fee Related JP5167323B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2010221534A JP5167323B2 (ja) 2010-09-30 2010-09-30 半導体装置
PCT/IB2011/002361 WO2012042370A1 (en) 2010-09-30 2011-09-26 Semiconductor device
US13/876,170 US9048107B2 (en) 2010-09-30 2011-09-26 Semiconductor device
EP11776243.5A EP2622640A1 (en) 2010-09-30 2011-09-26 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010221534A JP5167323B2 (ja) 2010-09-30 2010-09-30 半導体装置

Publications (2)

Publication Number Publication Date
JP2012079799A JP2012079799A (ja) 2012-04-19
JP5167323B2 true JP5167323B2 (ja) 2013-03-21

Family

ID=44883326

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010221534A Expired - Fee Related JP5167323B2 (ja) 2010-09-30 2010-09-30 半導体装置

Country Status (4)

Country Link
US (1) US9048107B2 (ja)
EP (1) EP2622640A1 (ja)
JP (1) JP5167323B2 (ja)
WO (1) WO2012042370A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9269765B2 (en) * 2013-10-21 2016-02-23 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device having gate wire disposed on roughened field insulating film
JP6233012B2 (ja) * 2013-12-26 2017-11-22 サンケン電気株式会社 半導体装置
CN105789298B (zh) * 2014-12-19 2019-06-07 无锡华润上华科技有限公司 横向绝缘栅双极型晶体管及其制造方法
US20160247879A1 (en) 2015-02-23 2016-08-25 Polar Semiconductor, Llc Trench semiconductor device layout configurations
JP6633861B2 (ja) * 2015-07-31 2020-01-22 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2654268B2 (ja) 1991-05-13 1997-09-17 株式会社東芝 半導体装置の使用方法
JP3237555B2 (ja) 1997-01-09 2001-12-10 富士電機株式会社 半導体装置
DE19725091B4 (de) * 1997-06-13 2004-09-02 Robert Bosch Gmbh Laterales Transistorbauelement und Verfahren zu seiner Herstellung
US6133591A (en) * 1998-07-24 2000-10-17 Philips Electronics North America Corporation Silicon-on-insulator (SOI) hybrid transistor device structure
WO2000060670A2 (de) * 1999-03-31 2000-10-12 Siced Electronics Development Gmbh & Co. Kg Integrierte halbleitervorrichtung mit einem lateralen leistungselement
US6794719B2 (en) * 2001-06-28 2004-09-21 Koninklijke Philips Electronics N.V. HV-SOI LDMOS device with integrated diode to improve reliability and avalanche ruggedness
JP2005064472A (ja) * 2003-07-25 2005-03-10 Fuji Electric Device Technology Co Ltd 半導体装置
JP4815885B2 (ja) * 2005-06-09 2011-11-16 トヨタ自動車株式会社 半導体装置の制御方法
JP5151087B2 (ja) * 2005-11-01 2013-02-27 株式会社デンソー 半導体装置およびその製造方法
JP4836978B2 (ja) 2008-03-03 2011-12-14 シチズンマシナリーミヤノ株式会社 ロックナット及びロックナットを備えた工作機械
JP2011061051A (ja) * 2009-09-11 2011-03-24 Toyota Motor Corp 半導体装置

Also Published As

Publication number Publication date
JP2012079799A (ja) 2012-04-19
WO2012042370A1 (en) 2012-04-05
US20130181252A1 (en) 2013-07-18
EP2622640A1 (en) 2013-08-07
US9048107B2 (en) 2015-06-02

Similar Documents

Publication Publication Date Title
JP6584893B2 (ja) 半導体装置の製造方法
JP4858290B2 (ja) 負荷駆動装置
JP4167294B2 (ja) 半導体素子及び電気機器
JP4815885B2 (ja) 半導体装置の制御方法
JP5655339B2 (ja) 半導体装置
JP2009033036A (ja) 半導体装置及びこれを用いた電気回路装置
WO2019163478A1 (ja) 半導体装置および電力変換装置
JP5167323B2 (ja) 半導体装置
US10930771B2 (en) Semiconductor device having an insulated gate bipolar transistor and method of manufacturing the same
JP6255111B2 (ja) 半導体装置、インバータモジュール、インバータ、鉄道車両、および半導体装置の製造方法
JP2018085449A (ja) 半導体装置
WO2011030597A1 (ja) 半導体装置
US9893065B2 (en) Semiconductor integrated circuit
JP7026314B2 (ja) 炭化珪素半導体装置
JP4569105B2 (ja) 半導体装置
US10217765B2 (en) Semiconductor integrated circuit
JP6606364B2 (ja) 半導体装置およびその製造方法
JP5672500B2 (ja) 半導体装置
JP2019091754A (ja) 炭化ケイ素半導体装置、電力変換装置および炭化ケイ素半導体装置の製造方法
WO2016042971A1 (ja) 半導体装置
JP6047429B2 (ja) 半導体装置およびそれを用いた電力変換装置
JP5120418B2 (ja) 半導体装置
JP5549936B2 (ja) 半導体装置
JP7334678B2 (ja) 半導体装置
TW202339187A (zh) 半導體裝置及電力轉換裝置

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121001

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121011

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121221

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151228

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151228

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees