JP5549936B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、より詳しくは、１つの半導体層に異なる種類の半導体素子が搭載された半導体装置に関する。

近年、スイッチング用の半導体素子と還流用の半導体素子が１つの半導体層に搭載された半導体装置が開発されている。例えば直流電力を交流電力に変換するインバータ回路は、この種の半導体素子の複数個が接続されることによって構成されている。

特許文献１には、インバータ回路に用いられる半導体装置の一例が開示されている。この半導体装置では、横型のＩＧＢＴ(Lateral Insulated Gate Bipolar Transistor:以下、ＬＩＧＢＴと称する)と還流用ダイオード(Free Wheeling Diode:以下、ＦＷＤと称する)が１つのＳＯＩ(Semiconductor on Insulator)基板に隣接するよう形成されている。

上記ＦＷＤの構成とＬＩＧＢＴの構成とは部分的に共通しているため、同一の基板上に隣接して形成することが好ましい。このようなＦＷＤとＬＩＧＢＴとから成るインバータ回路を１つの基板上に集積して形成するべく、本件出願人は、特願２０１０−２２１５３４号において、以下の提案をしている。

図１０は、特願２０１０−２２１５３４号に係る半導体装置の一実施例を示す平面レイアウト図である。図１０に示される半導体装置は、半導体基板上において四角環状に絶縁体領域で他の領域と区切られた素子形成領域中において、ＬＩＧＢＴ３０１およびＦＷＤ３０２がトレンチ絶縁仕切り部３５０を挟み交互に配置された構成となっている。なお、ＬＩＧＢＴ３０１およびＦＷＤ３０２を区切るトレンチ絶縁仕切り部３５０は、当該半導体装置を平面視した場合に、素子形成領域の四辺を垂直に分断するよう、各々形成されている。すなわち、半導体装置を平面視した場合に、ＬＩＧＢＴ３０１およびＦＷＤ３０２は、角部を除き長方形領域となるよう形成されている。

特開２００５−６４４７２号公報

しかしながら、上記特願２０１０−２２１５３４号に係る半導体装置には以下の課題が存在した。

具体的には、ＬＩＧＢＴ３０１がオン状態となった際、ドリフト領域のエミッタ側においてキャリア濃度が低下してしまう。このようなキャリア濃度の低下は、ＬＩＧＢＴ３０１がオン状態となった際に、エミッタ＿ボディコンタクトホールを介して少数キャリアがエミッタ＿ボディ電極から排出されることに起因する。より詳細には、ＬＩＧＢＴ３０１がオン状態となった際には、コレクタ領域から少数のキャリアがドリフト領域へ注入され、注入された少数キャリアとボディＰ^-領域の極性とが同一であるため当該少数キャリアが上述の通り排出されてしまうのである。

上記のようなドリフト領域におけるキャリア濃度の低下が発生すると、ＬＩＧＢＴ３０１の電気抵抗が高くなるため、オン電圧が増加するという問題があった。

またＬＩＧＢＴ３０１と同様に、ＦＷＤ３０２も順バイアス時にドリフト領域のカソード側においてキャリア濃度が低下することによって抵抗が大きくなり、順方向電圧降下量が大きくなってしまうという問題があった。

本発明は、このような実情に鑑みてなされたもので、従来に比してオン電圧性能に優れた横型ＩＧＢＴ、および順方向電圧特性に優れた横型ＦＷＤを同一基板上に構成可能とする半導体装置の提供を目的とする。

上記の課題を解決するため、本願は以下の構成を採用した。すなわち、第１の発明は、半導体基板上において、横型ＩＧＢＴと、横型ＦＷＤとが、絶縁体であるトレンチ絶縁仕切り部を挟むように横方向に隣接配置されて成る半導体装置であって、横型ＩＧＢＴは、平面視した場合に、エミッタ領域と当該横型ＩＧＢＴのドリフト領域との境界面の幅がコレクタ領域と当該横型ＩＧＢＴのドリフト領域との境界面の幅より狭くなるよう形成されており、横型ＦＷＤは、平面視した場合に、カソード領域と当該横型ＦＷＤのドリフト領域との境界面の幅がアノード領域と当該横型ＦＷＤのドリフト領域との境界面の幅より狭くなるよう形成されていることを特徴とする、半導体装置である。

さらに、第１の発明は、横型ＩＧＢＴのコレクタ領域、および横型ＦＷＤのカソード領域は、第１導電型で各々トレンチ絶縁仕切り部を挟んで隣接するよう形成され、横型ＩＧＢＴのエミッタ領域、および横型ＦＷＤのアノード領域は、第２導電型で各々トレンチ絶縁仕切り部を挟んで隣接するよう形成されていることを特徴とする。

第２の発明は、第１の発明において、トレンチ絶縁仕切り部が半導体装置を平面視した場合に階段状に形成されることによって、エミッタ領域、横型ＩＧＢＴのドリフト領域、およびコレクタ領域は、平面視矩形領域として形成され、横型ＩＧＢＴを平面視した際に、キャリアの移動方向に対して垂直方向のエミッタ領域の幅は、当該横型ＩＧＢＴのドリフト領域の幅に比べて狭くなるよう形成され、横型ＦＷＤを平面視した際に、キャリアの移動方向に対して垂直方向のカソード領域の幅は、当該横型ＦＷＤのドリフト領域の幅に比べて狭くなるよう形成されていることを特徴とする。

第３の発明は、第１の発明において、トレンチ絶縁仕切り部が、表裏面で横型ＩＧＢＴおよび横型ＦＷＤと各々に接する板状の領域部として形成され、半導体装置を平面視した際に、横型ＩＧＢＴおよび横型ＦＷＤのキャリアの移動方向に対して所定の角度で傾斜するよう配置されることを特徴とする。

第４の発明は、半導体基板上において、横型ＩＧＢＴと、横型ＦＷＤとが、絶縁体であるトレンチ絶縁仕切り部を挟むように横方向に隣接配置されて成る半導体装置であって、横型ＩＧＢＴは、平面視した場合に、エミッタ領域と当該横型ＩＧＢＴのドリフト領域との境界面の幅がコレクタ領域と当該横型ＩＧＢＴのドリフト領域との境界面の幅より狭くなるよう形成されており、横型ＦＷＤは、平面視した場合に、カソード領域と当該横型ＦＷＤのドリフト領域との境界面の幅がアノード領域と当該横型ＦＷＤのドリフト領域との境界面の幅より狭くなるよう形成されており、半導体装置を平面視した場合に、横型ＩＧＢＴの形成領域内において、エミッタ領域のみを、横型ＩＧＢＴのキャリアの移動方向に対して垂直に挟むように形成された絶縁体であるエミッタ領域制限トレンチ絶縁部をさらに備えることによって、エミッタ領域と横型ＩＧＢＴのドリフト領域との境界面の幅が、コレクタ領域と横型ＩＧＢＴのドリフト領域との境界面の幅より狭くなるよう形成されており、ＦＷＤの形成領域内において、カソード領域のみを、横型ＦＷＤのキャリアの移動方向に対して垂直に挟むように形成された絶縁体であるカソード領域制限トレンチ絶縁部をさらに備えることによって、カソード領域と横型ＦＷＤのドリフト領域との境界面の幅が、アノード領域と横型ＦＷＤのドリフト領域との境界面の幅より狭くなるよう形成されていることを特徴とする。

第１の発明によれば、従来に比してオン電圧性能に優れた横型ＩＧＢＴ、および順方向電圧特性に優れた横型ＦＷＤを同一基板上に構成することができる。より具体的には、横型ＩＧＢＴのエミッタ領域とドリフト領域の境界面の大きさをコレクタ領域とドリフト領域の境界面の大きさより小さくすることによって、エミッタ側の少数キャリアの排出量を減少させて、ドリフト領域内のキャリア濃度の低下を抑制することができる。同様に、横型ＦＷＤのカソード領域とドリフト領域の境界面の大きさをアノード領域とドリフト領域の境界面の大きさより小さくすることによって、カソード側の少数キャリアの排出量を減少させて、ドリフト領域内のキャリア濃度の低下を抑制することができる。したがって、キャリア濃度の低下に伴う抵抗の増加を抑制し、横型ＩＧＢＴのオン電圧、横型ＦＷＤの順方向電圧降下量を低減することができる。

また、第１の発明によれば、横型ＩＧＢＴと横型ＦＷＤの構成のうち同様の導電型で構成される領域を隣接形成することができるため、当該半導体装置を容易に製造可能である。また、横型ＩＧＢＴと横型ＦＷＤを効率良く配置することができるため、半導体装置を高集積化することが可能である。

第２の発明によれば、エミッタ領域の幅に対してドリフト領域の幅を大きく形成されるため、エミッタ側のキャリア排出量に対するドリフト領域のキャリアの蓄積量を大きくすることができる。また、ドリフト領域の幅に対してコレクタ領域の幅が大きく形成されるため、コレクタ領域からドリフト領域へ注入されるキャリアの注入効率を増大することができる。故に、ドリフト領域におけるキャリア濃度の低下をさらに抑制することができる。すなわち、横型ＩＧＢＴのオン抵抗をさらに低減することができる。同様に、横型ＦＷＤについても、カソード側のキャリアの排出量を抑制し、アノード側からキャリアの注入効率を増大させて、ドリフト領域におけるキャリア濃度の低下をさらに抑制することができる。すなわち、横型ＦＷＤの順方向電圧降下量をさらに低減することができる。
また、平面視矩形領域を階段状のトレンチ絶縁仕切り部で仕切って横型ＩＧＢＴの形成領域と横型ＦＷＤの形成領域を構成することによって、上記効果を奏する横型ＩＧＢＴおよび横型ＦＷＤを同一基板上において容易に構成することが可能である。

第３の発明によれば、トレンチ絶縁仕切り部を簡素な形状および配置で構成できるため、本発明に係る半導体装置を簡単な加工で形成することができる。

第４の発明によれば、従来に比してオン電圧性能に優れた横型ＩＧＢＴ、および順方向電圧特性に優れた横型ＦＷＤを同一基板上に構成することができる。より具体的には、横型ＩＧＢＴのエミッタ領域とドリフト領域の境界面の大きさをコレクタ領域とドリフト領域の境界面の大きさより小さくすることによって、エミッタ側の少数キャリアの排出量を減少させて、ドリフト領域内のキャリア濃度の低下を抑制することができる。同様に、横型ＦＷＤのカソード領域とドリフト領域の境界面の大きさをアノード領域とドリフト領域の境界面の大きさより小さくすることによって、カソード側の少数キャリアの排出量を減少させて、ドリフト領域内のキャリア濃度の低下を抑制することができる。したがって、キャリア濃度の低下に伴う抵抗の増加を抑制し、横型ＩＧＢＴのオン電圧、横型ＦＷＤの順方向電圧降下量を低減することができる。また、第４の発明によれば、従来の半導体装置にエミッタ領域制限トレンチ絶縁およびカソード領域制限トレンチ絶縁部を追加加工するだけで、容易にドリフト領域におけるキャリア濃度の低下を抑制し、横型ＩＧＢＴのオン電圧特性および横型ＦＷＤの順方向電圧降下特性を向上することができる。

第１の実施形態に係る半導体装置１０００の構成を示す平面レイアウト図の一例 図１のＡＡ’線に対応した断面であって、ＬＩＧＢＴ１のＸＺ平面における構成を示す図 図１のＢＢ’線に対応した断面であって、ＦＷＤ２のＸＺ平面における構成を示す図 図１の領域Ｆ１を拡大し、第１の実施形態に係るＬＩＧＢＴ１およびＦＷＤ２のＸＹ平面における構成を示した図 半導体装置１０００を用いて構成可能な電気回路の一例を示す図 第２の実施形態に係る半導体装置２０００の構成を示す平面レイアウト図の一例 図６の領域Ｆ２を拡大し、第２の実施形態に係るＬＩＧＢＴ３およびＦＷＤ４のＸＹ平面における構成を示した図 第３の実施形態に係る半導体装置３０００の構成を示す平面レイアウト図の一例 図８の領域Ｆ３を拡大し、第３の実施形態に係るＬＩＧＢＴ５およびＦＷＤ６のＸＹ平面における構成を示した図 従来の半導体装置の一実施例を示す平面レイアウト図

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置１０００について説明する。先ず、図１を参照して半導体装置１０００の構成について説明する。なお、図１は、半導体装置１０００の構成を示す平面レイアウト図の一例である。図１に示すように、半導体装置１０００は、半導体基板上において第１トレンチ絶縁分離部１２を外周端部とし、第２トレンチ絶縁分離部１４を内周端部とする四角環状の素子形成領域中において、複数のＬＩＧＢＴ１およびＦＷＤ２がトレンチ絶縁仕切り部５０を挟み交互に配置されて構成される。なお、トレンチ絶縁仕切り部５０は、第１トレンチ絶縁分離部１２から第２トレンチ絶縁分離部１４にかけて素子形成領域を横断し、ＬＩＧＢＴ１の形成領域とＦＷＤ２の形成領域とを分離するよう形成されている。以下では、図１に示した平面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向成分として半導体装置１０００の構成について説明する。また、上記素子形成領域のうち、第１トレンチ絶縁分離部１２、第２トレンチ絶縁分離部１４、およびトレンチ絶縁仕切り部５０に囲まれ、ＬＩＧＢＴ１が形成されている領域を第１素子領域１６と称する。また、上記素子形成領域のうち、第１トレンチ絶縁分離部１２、第２トレンチ絶縁分離部１４、およびトレンチ絶縁仕切り部５０に囲まれ、ＦＷＤ２が形成されている領域を第２素子領域１８と称する。

次に、図２を参照してＬＩＧＢＴ１の構成について説明する。図２は、図１のＡＡ’線に対応した断面であって、ＬＩＧＢＴ１のＸＺ平面における構成を示す図である。図２に示されるように、ＳＯＩ基板２０は、半導体支持層２２と埋込み絶縁層２４と半導体層２６を備えている。半導体支持層２２は、単結晶のシリコンで形成されている。埋込み絶縁層２４は、酸化シリコンで形成されている。半導体層２６は、ｎ型の不純物が低濃度に導入された単結晶のシリコンで形成されている。

図２に示されるように、ＬＩＧＢＴ１は、第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４で挟まれた第１素子領域１６に形成されている。第１トレンチ絶縁分離部１２は、半導体層２６を貫通して埋込み絶縁層２４まで達しており、酸化シリコンの酸化膜１２ａとその酸化膜１２ａで被覆されたポリシリコンの芯部１２ｂとを備えている。第２トレンチ絶縁分離部１４も同様に、半導体層２６を貫通して埋込み絶縁層２４まで達しており、酸化シリコンの酸化膜１４ａとその酸化膜１４ａで被覆されたポリシリコンの芯部１４ｂとを備えている。

図２に示されるように、ＬＩＧＢＴ１は、ｐ+型のボディコンタクト層３１と、ｎ+型のエミッタ層３２と、ｐ型のボディ層３３と、ｎ-型のドリフト層３４と、ｎ+型の埋込み層３５と、ｎ型のバッファ層３６と、ｐ+型のコレクタ層３７を備えている。

ボディコンタクト層３１、エミッタ層３２およびボディ層３３は、半導体層２６の表層部のうちの第２トレンチ絶縁分離部１４側に設けられている。特に、ボディコンタクト層３１およびボディ層３３は、第２トレンチ絶縁分離部１４の側面に接している。エミッタ層３２は、ボディ層３３によってドリフト層３４から隔てられている。ドリフト層３４は、ボディ層３３とバッファ層３６の間に設けられており、ＬＩＧＢＴ１がオフしたときに電位差を保持する領域である。埋込み層３５は、半導体層２６の裏層部に設けられており、第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４の間に亘って設けられている。バッファ層３６およびコレクタ層３７は、半導体層２６の表層部のうちの第１トレンチ絶縁分離部１２側に設けられている、特に、バッファ層３６およびコレクタ層３７は、第１トレンチ絶縁分離部１２の側面に接している。コレクタ層３７は、バッファ層３６によってドリフト層３４から隔てられている。なお、これらの断面構造は、第１素子領域１６の全体に亘って共通している。したがって、ボディコンタクト層３１、エミッタ層３２およびボディ層３３は、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４の側面に沿って第１素子領域１６の全体に亘って設けられている。同様に、バッファ層３６とコレクタ層３７は、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２の側面に沿って第１素子領域１６の全体に亘って設けられている。

なお、以下では、上記ボディコンタクト層３１、エミッタ層３２、およびボディ層３３が形成されている領域をエミッタ領域ＲＥと称する。また、バッファ層３６およびコレクタ層３７が形成されている領域をコレクタ領域ＲＣと称する。また、ドリフト層３４のうちボディ層３３とバッファ層３６とに挟まれている領域をドリフト領域ＲＤＬと称する。

図２に示されるように、ＬＩＧＢＴ１はさらに、層間絶縁膜４１と、コレクタ電極４２と、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜４３と、ゲート電極４４と、プレーナゲート部４７と、エミッタ電極４８を備えている。

層間絶縁膜４１は、ＳＯＩ基板２０の表面を被覆しており、酸化シリコンで形成されている。コレクタ電極４２は、第１トレンチ絶縁分離部１２側の層間絶縁膜４１の表面に配設されている。特に、コレクタ電極４２は、第１トレンチ絶縁分離部１２の上方にも配設されている。コレクタ電極４２は、ＳＯＩ基板２０を平面視したときに、少なくとも第１トレンチ絶縁分離部１２に沿って第１トレンチ絶縁分離部１２の上方に配設されている。さらに、コレクタ電極４２は、一部が層間絶縁膜４１を貫通して伸びているとともにコレクタ層３７に接触部４２ａを介して接している。接触部４２ａは、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２に沿って第１素子領域１６の全体に亘って設けられている。また、コレクタ電極４２は、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２から第２トレンチ絶縁分離部１４の向き（図２の場合、左向き）において、バッファ層３６を超えて配設されていないのが望ましい。

ＬＯＣＯＳ酸化膜４３は、ドリフト層３４の表面に設けられており、酸化シリコンで形成されている、ゲート電極４４は、コレクタ電極４２とエミッタ電極４８の間の層間絶縁膜４１の表面に配設されている。ゲート電極４４は、一部が層間絶縁膜４１を貫通して伸びているとともにプレーナゲート部４７に接している。プレーナゲート部４７は、プレーナ電極４５とゲート絶縁膜４６を有しており、エミッタ層３２とドリフト層３４を隔てているボディ層３３の表面に対向している。プレーナ電極４５は、ゲート絶縁膜４６の表面とＬＯＣＯＳ酸化膜４３の表面の一部を被覆しており、不純物が高濃度に導入されたポリシリコンで形成されている。ゲート絶縁膜４６は、酸化シリコンで形成されている。

エミッタ電極４８は、第２トレンチ絶縁分離部１４側の層間絶縁膜４１の表面に配設されている、特に、エミッタ電極４８は、第２トレンチ絶縁分離部１４の上方にも配設されている。エミッタ電極４８は、ＳＯＩ基板２０を平面視したときに、少なくとも第２トレンチ絶縁分離部１４に沿って第２トレンチ絶縁分離部１４の上方に配設されている。さらに、エミッタ電極４８は、一部が層間絶縁膜４１を貫通して伸びているとともにボディコンタクト層３１およびエミッタ層３２に接触部４８ａを介して接している。接触部４８ａは、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４に沿って第１素子領域１６の全体に亘って設けられている。トレンチ絶縁仕切り部５０において、コレクタ電極４２とエミッタ電極４８はｘ軸方向に間隔を置いて配置されており、ゲート電極４４はその間隔内に配置されている。

次いで、図３を参照してＦＷＤ２の構成について説明する。図３は、図１のＢＢ’線に対応した断面であって、ＦＷＤ２のＸＺ平面における構成を示す図である。図３に示されるように、ＦＷＤ２では、いくつかの構成がＬＩＧＢＴ１の構成と共通している。以下では、ＬＩＧＢＴ１と相違する構成のみを説明し、共通する構成には共通の符号を付し、その説明を省略する。ＦＷＤ２は、ｐ+型のアノードコンタクト層１３１と、ｐ型のアノード層１３３と、ｎ型のカソード層１３６と、ｎ+型のカソードコンタクト層１３７と、カソード電極１４２と、アノード電極１４８を備えている点で、ＬＩＧＢＴ１と相違する。

アノードコンタクト層１３１およびアノード層１３３は、半導体層２６の表層部のうちの第２トレンチ絶縁分離部１４側に設けられている。特に、アノードコンタクト層１３１およびアノード層１３３は、第２トレンチ絶縁分離部１４の側面に接している。また、アノード層１３３は、ＬＩＧＢＴ１のボディ層３３と同一の製造工程で作製されており、ボディ層３３と同一のドーパント、濃度および拡散深さを有している。カソード層１３６およびカソードコンタクト層１３７は、半導体層２６の表層部のうちの第１トレンチ絶縁分離部１２側に設けられている。特に、カソード層１３６およびカソードコンタクト層１３７は、第１トレンチ絶縁分離部１２の側面に接している。また、カソード層１３６は、ＬＩＧＢＴ１のバッファ層３６と同一の製造工程で作製されており、バッファ層３６と同一のドーパント、濃度および拡散深さを有している。なお、これらの断面構造は、第２素子領域１８の全体に亘って共通している。したがって、アノードコンタクト層１３１およびアノード層１３３は、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４の側面に沿って第２素子領域１８の全体に亘って設けられている。同様に、カソード層１３６およびカソードコンタクト層１３７は、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２の側面に沿って第２素子領域１８の全体に亘って設けられている。

また、ＬＩＧＢＴ１のボディ層３３とＦＷＤ２のアノード層１３３は、図１に示されるトレンチ絶縁仕切り部５０を挟んで隣接している。このため、これらのｐ型層３３，１３３は、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４の側面に沿って素子領域１６，１８内を一巡している。さらに、ＬＩＧＢＴ１のバッファ層３６とＦＷＤ２のカソード層１３６も、図１に示されるトレンチ絶縁仕切り部５０を挟んで隣接している。このため、これらのｎ型層３６，１３６も、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２の側面に沿って素子領域１６，１８内を一巡している。

カソード電極１４２は、第１トレンチ絶縁分離部１２側の層間絶縁膜４１の表面に配設されている。特に、カソード電極１４２は、第１トレンチ絶縁分離部１２の上方にも配設されている。カソード電極１４２は、ＳＯＩ基板２０を平面視したときに、少なくとも第１トレンチ絶縁分離部１２に沿って第１トレンチ絶縁分離部１２の上方に配設されている。さらに、カソード電極１４２は、一部が層間絶縁膜４１を貫通して伸びているとともにカソードコンタクト層１３７に接触部１３７ａを介して接している。接触部１３７ａは、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２に沿って第２素子領域１８の全体に亘って設けられている。また、カソード電極１４２は、平面視したときに、第１トレンチ絶縁分離部１２から第２トレンチ絶縁分離部１４の向き（図３の場合、左向き）において、カソード層１３６を超えて配設されていないのが望ましい。

なお、以下では、上記アノードコンタクト層１３１、およびアノード層１３３が形成されている領域をアノード領域ＲＡと称する。また、カソード層１３６およびカソードコンタクト層１３７が形成されている領域をコレクタ領域ＲＫと称する。また、ＦＷＤ２のドリフト層３４のうちアノード層１３３とカソード層１３６とに挟まれている領域をドリフト領域ＲＤＦと称する。

アノード電極１４８は、第２トレンチ絶縁分離部１４側の層間絶縁膜４１の表面に配設されている。特に、アノード電極１４８は、第２トレンチ絶縁分離部１４の上方にも配設されている。アノード電極１４８は、ＳＯＩ基板２０を平面視したときに、少なくとも第２トレンチ絶縁分離部１４に沿って第２トレンチ絶縁分離部１４の上方に配設されている。さらに、アノード電極１４８は、一部が層間絶縁膜４１を貫通して伸びているとともにアノードコンタクト層１３１に接触部１４８ａを介して接している。接触部１４８ａは、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４に沿って第２素子領域１８の全体に亘って設けられている。また、アノード電極１４８は、一部が層間絶縁膜４１を貫通して伸びているとともにプレーナ電極４５にも接しているのが望ましい。さらに、アノード電極１４８は、平面視したときに、第２トレンチ絶縁分離部１４から第１トレンチ絶縁分離部１２の向き（図３の場合、右向き）において、プレーナ電極４５を越えて配設されていないのが望ましい。トレンチ絶縁仕切り部５０において、カソード電極１４２とアノード電極１４８はＸ軸方向に間隔を置いて配置されている。

また、ＬＩＧＢＴ１のエミッタ電極４８の接触部４８ａとＦＷＤ２のアノード電極１４８の接触部１４８ａは、図１に示されるトレンチ絶縁仕切り部５０を挟んで隣接している。このため、これらの接触部４８ａ、１４８ａは、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４に沿って一巡している。さらに、ＬＩＧＢＴ１のコレクタ電極４２の接触部４２ａとＦＷＤ２のカソード電極１４２の接触部１４２ａも、図１に示されるトレンチ絶縁仕切り部５０を挟んで隣接している。このため、これらの接触部４２ａ、１４２ａは、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２に沿って一巡している。

ＬＩＧＢＴ１のコレクタ電極４２、ゲート電極４４、エミッタ電極４８、およびＦＷＤ２のカソード電極１４２、アノード電極１４８は、蒸着技術を利用して、同一の製造工程で作製されている。これら電極の材料には、アルミニウムが用いられている。図３に示されるように、ＬＩＧＢＴ１のコレクタ電極４２とＦＷＤ２のカソード電極１４２は、平面視したときに、第１トレンチ絶縁分離部１２の内側の範囲に設けられている。すなわち、ＬＩＧＢＴ１のコレクタ電極４２とＦＷＤ２のカソード電極１４２は、１つの共通電極（第１共通電極）で構成される。この第１共通電極上にコレクタ・カソード用ボンディングパッド７１が設けられる。また、ＬＩＧＢＴ１のエミッタ電極４８とＦＷＤ２のアノード電極１４８は、第２トレンチ絶縁分離部１４の外側の範囲に設けられている。すなわち、ＬＩＧＢＴ１のエミッタ電極４８とＦＷＤ２のアノード電極１４８も、１つの共通電極（第２共通電極）で構成される。この第２共通電極上にエミツタ・アノード用ボンディングパッド７２が設けられる。なお、複数のＬＩＧＢＴ１ゲート電極４４についても１つの共通電極（第３共通電極）で構成され、当該第３共通電極上にゲート用ボンディングパッド７３が設けられる。

次いで、図４を参照して半導体装置１０００を平面視した場合における、上記ＬＩＧＢＴ１およびＦＷＤ２の形成領域を区切るトレンチ絶縁仕切り部５０の構成について説明する。図４は、図１の領域Ｆ１を拡大し、第１の実施形態に係るＬＩＧＢＴ１およびＦＷＤ２のＸＹ平面における構成を示した図である。トレンチ絶縁仕切り部５０は、第１トレンチ絶縁分離部１２および第２トレンチ絶縁分離部１４と同様に、半導体層２６を貫通して埋込み絶縁層２４まで達しており、酸化シリコンの酸化膜１２ａとその酸化膜１２ａで被覆されたポリシリコンの芯部１２ｂとを備えた絶縁体領域である。図４において、ＬＩＧＢＴ１ａはトレンチ絶縁仕切り部５０ａを挟んでＦＷＤ２の一方端と隣接し、ＦＷＤ２は他方端においてトレンチ絶縁仕切り部５０ｃを挟んでＬＩＧＢＴ１ｂと隣接している。

図４に示すようにトレンチ絶縁仕切り部５０ａは、半導体装置１０００を平面視した際に、ＬＩＧＢＴ１ａのキャリアの移動方向（図４においてはＸ軸）に対して所定の角度で傾斜するよう配置されている。ここで、図４において、エミッタ領域ＲＥとＬＩＧＢＴ１ａのドリフト領域ＲＤＬとが接する境界面（以下、エミッタ側境界面と称する）のＹ軸方向の幅をエミッタ側境界面幅ＷＥ１として示す。また、コレクタ領域ＲＣとドリフト領域ＲＤＬとが接する境界面（以下、コレクタ側境界面と称する）のＹ軸方向の幅をコレクタ側境界面幅ＷＣ１として示す。上述の通り、トレンチ絶縁仕切り部５０ａが傾斜して配置されていることによって、エミッタ側境界面幅ＷＥ１がコレクタ側境界面幅ＷＣ１より小さくなるようＬＩＧＢＴ１ａは構成されている。なお、図４では、図１０の従来の半導体装置におけるトレンチ絶縁仕切り部の位置を一点鎖線ＪＴ１およびＪＴ２にて示す。従来の半導体装置においてはエミッタ側境界面幅およびコレクタ側境界面幅は同じ大きさＷＪＬで形成される。

上記のようにエミッタ側境界面幅ＷＥ１およびコレクタ側境界面幅ＷＣ１が形成されていることによって、ＬＩＧＢＴ１ａのオン抵抗を低減することができる。具体的には、半導体装置１０００では、ＬＩＧＢＴ１ａのエミッタ側境界面幅ＷＥ１が従来の境界面幅ＷＪＬに比べて小さく、すなわちエミッタ側境界面が従来構成に比して狭く構成されている。したがって、ＬＩＧＢＴ１ａがオン状態になった際にエミッタ側境界面を通過して排出される単位時間当たりのキャリア数を、従来構成に比して少なくすることができる。

さらに、半導体装置１０００では、ＬＩＧＢＴ１ａのコレクタ側境界面幅ＷＣ１が従来の境界面幅ＷＪＬに比べて大きく、すなわちコレクタ側境界面が従来構成に比して広く構成されている。したがって、ＬＩＧＢＴ１ａがオン状態になった際にコレクタ側境界面を通過してドリフト領域ＲＤＬへ注入される単位時間当たりのキャリア数を、従来構成に比して多くすることができる。すなわち、ドリフト領域ＲＤＬにおけるキャリア濃度の低下を抑制することができる。

以下、図２を参照し、ドリフト領域ＲＤＬにおいてキャリア濃度の低下が抑制される様子について説明する。図２下方のグラフは、ＬＩＧＢＴ１ａがオン状態になった場合のドリフト領域ＲＤＬにおけるキャリア濃度Ｍを表したものである。図２下方のグラフは、横軸で図２上方に示したＬＩＧＢＴ１ａの構成領域の位置（Ｘ軸成分）を示し、縦軸で各位置におけるキャリア濃度Ｍを示す。図２のグラフの系統線Ｌ１は本発明に係るＬＩＧＢＴ１ａのキャリア濃度Ｍを示す。系統線Ｌ２は従来構成（図１０）のＬＩＧＢＴのキャリア濃度を示す。系統線Ｌ２に示すように、従来構成のＬＩＧＢＴでは、オン状態となった際にドリフト領域ＲＤＬのエミッタ領域ＲＥ側においてキャリア濃度が低下し、電気抵抗が高くなってしまっていた。一方、ＬＩＧＢＴ１ａによれば、系統線Ｌ１に示すようにドリフト領域ＲＤＬ内のキャリア濃度の低下を抑制することができる。

このように、本発明第１の実施形態に係る半導体装置１０００によれば、ＬＩＧＢＴ１オン時のドリフト領域ＲＤＬにおけるキャリアの排出量および注入量を最適化し、キャリア濃度の低下を抑制することによって、いわゆるオン抵抗を低減することができるのである。すなわち、ＬＩＧＢＴ１のオン電圧を低減することができる。

なお、上述トレンチ絶縁仕切り部５０ａのキャリア移動方向に対する傾斜角度は任意の値に設定して良い。また、エミッタ側境界面幅ＷＥ１がコレクタ側境界面幅ＷＣ１より小さく設定されていれば、ＬＩＧＢＴ１ａを形成する第１素子領域１６を囲むトレンチ絶縁仕切り部５０ａおよびトレンチ絶縁仕切り部５０ｂのうち一方は、ＬＩＧＢＴ１ａのキャリア移動方向に沿って配置しても構わない（例えば、図４のトレンチ絶縁仕切り部５０ｂ）。

半導体装置１０００によれば、ＬＩＧＢＴ１のオン抵抗を低減可能であるだけでなく、ＦＷＤ２の順方向電圧降下量を低減する効果を得ることができる。図４に示すようにトレンチ絶縁仕切り部５０ａ、５０ｂは、半導体装置１０００を平面視した際に、ＦＷＤ２のキャリアの移動方向（Ｘ軸）に対して傾斜するよう配置されている。ここで、カソード領域ＲＫとＦＷＤ２のドリフト領域ＲＤＦとが接する境界面（以下、カソード側境界面と称する）のＹ軸方向の幅をカソード側境界面幅ＷＫ１として示す。また、アノード領域ＲＡとドリフト領域ＲＤＦとが接する境界面（以下、アノード側境界面と称する）のＹ軸方向の幅をアノード側境界面幅ＷＡ１として示す。上述の通り、トレンチ絶縁仕切り部５０ａ、５０ｂが傾斜して配置されていることによって、カソード側境界面幅ＷＫ１はアノード側境界面幅ＷＡ１より小さくなるようＦＷＤ２が構成されている。なお、図４の一点鎖線ＪＴは、図１０の従来の半導体装置におけるトレンチ絶縁仕切り部の位置を示す。従来の半導体装置においてはカソード側境界面幅およびアノード側境界面幅は同じ大きさＷＪで形成される。

上記のようにカソード側境界面幅ＷＫ１およびアノード側境界面幅ＷＡ１が形成されていることによって、ＦＷＤ２の順方向電圧抵抗を低減することができる。より詳細には、半導体装置１０００では、ＦＷＤ２のカソード側境界面幅ＷＫ１が従来の境界面幅ＷＪに比べて小さく、すなわちカソード側境界面が従来構成に比して狭く構成されている。したがって、ＦＷＤ２が順バイアス状態になった際にカソード側境界面を通過して排出される単位時間当たりのキャリア数を、従来構成に比して少なくすることができる。

さらに、半導体装置１０００では、ＦＷＤ２のアノード側境界面幅ＷＡ１が従来の境界面幅ＷＪに比べて大きく、すなわちアノード側境界面が従来構成に比して広く構成されている。したがって、ＦＷＤ２がオン状態になった際にアノード側境界面を通過してドリフト領域ＲＤＦへ注入される単位時間当たりのキャリア数を、従来構成に比して多くすることができる。

以下、図３を参照し、ドリフト領域ＲＤＦにおけるキャリア濃度について説明する。図３下方のグラフは、ＦＷＤ２がオン状態になった場合のドリフト領域ＲＤＦにおけるキャリア濃度Ｍを表したものである。図３下方のグラフは、横軸で図２上方に示したＦＷＤ２の構成領域の位置（Ｘ軸成分）を示し、縦軸で各位置におけるキャリア濃度Ｍを示す。図３のグラフの系統線Ｌ３は本発明に係るＦＷＤ２のキャリア濃度Ｍを示す。系統線Ｌ４は従来構成（図１０）のＦＷＤのキャリア濃度を示す。系統線Ｌ４に示すように、従来構成のＦＷＤでは、オン状態となった際にドリフト領域ＲＤＦのカソード領域ＲＥ側においてキャリア濃度が低下し、電気抵抗が高くなってしまっていた。一方、第１の実施形態に係るＦＷＤ２によれば、系統線Ｌ３に示すようにドリフト領域ＲＤＦ内のキャリア濃度の低下を抑制することができる。

このように、本発明第１の実施形態に係る半導体装置１０００によれば、ＦＷＤ２の順バイアス時のドリフト領域ＲＤＦにおけるキャリアの排出量および注入量を最適化し、キャリア濃度の低下を抑制することによって、順方向抵抗を低減することができるのである。すなわち、ＦＷＤ２の順方向電圧降下量を低減することができる。

上記のような構成の半導体装置１０００は、例えば、図５に示すような、入力された直流電力を交流電力へ変換して出力するインバータ回路を構成する際に用いると好適である。図５は、半導体装置１０００を用いて構成可能な電気回路の一例を示す図である。図５のようなインバータ回路を上述の半導体装置１０００が備えるＬＩＧＢＴ１およびＦＷＤ２によって構成することによって、当該回路の電力損失を低減することが可能である。

（第２の実施形態）
上記第１の実施形態に示したトレンチ絶縁仕切り部の構成は一例であり、エミッタ側境界面幅ＷＥ１がコレクタ側境界面幅ＷＣ１より小さくなるよう形成されていれば、他の構成として構わない。例えば、トレンチ絶縁仕切り部を平面視階段状に形成することも有効である。以下、図６および図７を参照して第２の実施形態に係る半導体装置２０００の構成について説明する。

図６は、第２の実施形態に係る半導体装置２０００の構成を示す平面レイアウト図の一例である。図６に示すように、第２の実施形態に係る半導体装置２０００は、平面視した場合のレイアウトが第１の実施形態に係る半導体装置１０００と異なっている。具体的には、半導体装置２０００は、平面視した場合に階段状を成すよう形成されたトレンチ絶縁仕切り部５１を備え、当該トレンチ絶縁仕切り部５１を挟むようＬＩＧＢＴ３およびＦＷＤ４が形成されている。以下、図７を参照して第２の実施形態に係るトレンチ絶縁仕切り部５１、ＬＩＧＢＴ、３およびＦＷＤ４の構成について詳細に説明する。なお、第２の実施形態に係るＬＩＧＢＴ３のＸＺ方向の構成は上述図２に示した第１の実施形態に係るＬＩＧＢＴ１の構成と同様であるため、詳細な説明を省略する。また、第２の実施形態に係るＦＷＤ４のＸＺ方向の構成は上述図３に示した第１の実施形態に係るＦＷＤ２の構成と同様であるため、詳細な説明を省略する。また、トレンチ絶縁仕切り部５１は、トレンチ絶縁仕切り部５０と同様に、半導体層２６を貫通して埋込み絶縁層２４まで達しており、酸化シリコンの酸化膜１２ａとその酸化膜１２ａで被覆されたポリシリコンの芯部１２ｂとを備えた絶縁体領域である。

図７は、図６の領域Ｆ２を拡大し、第２の実施形態に係るＬＩＧＢＴ３およびＦＷＤ４のＸＹ平面における構成を示した図である。図７において、ＬＩＧＢＴ３ａはトレンチ絶縁仕切り部５１ａを挟んでＦＷＤ４の一方端と隣接しており、ＦＷＤ４は他方端においてトレンチ絶縁仕切り部５１ｃを挟んでＬＩＧＢＴ３ｂと隣接している。

上記のようにトレンチ絶縁仕切り部５１ａが平面視階段状に形成されていることによって、ＬＩＧＢＴ３のエミッタ領域ＲＥ、ドリフト領域ＲＤＬ、およびコレクタ領域ＲＣは、各々平面視矩形領域として形成されている。ここで、エミッタ領域ＲＥのＹ軸方向（ＬＩＧＢＴ３のキャリアの移動方向に対して垂直方向）の幅をエミッタ領域幅ＨＥとする。同様に、ドリフト領域ＲＤＬのＹ軸方向の幅をドリフト領域幅ＨＤＬ、コレクタ領域ＲＣのＹ軸方向の幅をＨＣとする。エミッタ領域ＲＥ、ドリフト領域ＲＤＬ、およびコレクタ領域ＲＣは、各々、エミッタ領域幅ＨＥよりドリフト領域幅ＨＤＬの方が大きく、ドリフト領域幅ＨＤＬよりコレクタ領域幅ＨＣの方が大きくなるよう形成されている。

上記のような構成により、第２の実施形態に係るＬＩＧＢＴ３は、エミッタ側境界面幅ＷＥ２がコレクタ側境界面幅ＷＣ２より小さくなるよう構成されている。したがって、第２の実施形態に係るＬＩＧＢＴ３も第１の実施形態と同様に、オン時におけるドリフト領域ＲＤＬにおけるキャリア濃度の低下を抑制し、オン電圧を低減することができる。

さらに、第２の実施形態に係るＬＩＧＢＴ３は、第１の実施形態に係るＬＩＧＢＴ１に比べ、エミッタ側境界面幅ＷＥ２に対するドリフト領域幅ＨＤＬが大きい構成となっている。すなわち、ＬＩＧＢＴ３は、エミッタ側のキャリア排出量に対するドリフト領域ＲＤＬのキャリアの蓄積量をＬＩＧＢＴ１に比べ多くすることが可能である。故に、第２の実施形態に係るＬＩＧＢＴ３は、第１の実施形態に係るＬＩＧＢＴ１よりも、さらに好適にオン時における抵抗増加を抑制し、オン電圧を低減することができる。

また、上記のようにトレンチ絶縁仕切り部５１ａが平面視階段状に形成されていることによって、ＦＷＤ４のカソード領域ＲＫ、ドリフト領域ＲＤＦ、およびアノード領域ＲＡは、各々平面視矩形領域として形成されている。ここで、カソード領域ＲＫのＹ軸方向（ＦＷＤ４のキャリアの移動方向に対して垂直方向）の幅をカソード領域幅ＨＫとする。同様に、ドリフト領域ＲＤＦのＹ軸方向の幅をドリフト領域幅ＨＤＦ、アノード領域ＲＡのＹ軸方向の幅をＨＡとする。カソード領域ＲＫ、ドリフト領域ＲＤＦ、およびアノード領域ＲＡは、各々、カソード領域幅ＨＫよりドリフト領域幅ＨＤＦの方が大きく、ドリフト領域幅ＨＤＦよりアノード領域幅ＨＡの方が大きくなるよう形成されている。

上記のような構成により、第２の実施形態に係るＦＷＤ４は、カソード側境界面幅ＷＫ２がアノード側境界面幅ＷＡ２より小さくなるよう構成されている。したがって、第２の実施形態に係るＦＷＤ４も第１の実施形態と同様に、順バイアス時におけるドリフト領域ＲＤＦにおけるキャリア濃度の低下を抑制し、順方向電圧降下量を低減することができる。

さらに、第２の実施形態に係るＦＷＤ４は、第１の実施形態に係るＦＷＤ２に比べ、カソード側境界面幅ＷＫ２に対するドリフト領域幅ＨＤＦが大きい構成となっている。すなわち、ＦＷＤ４は、カソード側のキャリア排出量に対する、ドリフト領域ＲＤＦのキャリアの蓄積量をＦＷＤ２に比べ多くすることが可能である。故に、第２の実施形態に係るＦＷＤ４は、第１の実施形態に係るＦＷＤ２よりも、さらに好適に順方向バイアス時における抵抗増加を抑制し、順方向電圧降下量を低減することができる。

なお、第１の実施形態に係る半導体装置１０００は、トレンチ絶縁仕切り部５０の加工が容易である点においては第２の実施形態に係る半導体装置２０００に比べ優れていると言える。

（第３の実施形態）
上記実施形態の他にも、例えば、エミッタ領域およびカソード領域のＹ軸方向（キャリアの移動方向に対して平面視垂直方向）の幅を制限するトレンチ絶縁領域を形成することによっても、ＬＩＧＢＴおよびＦＷＤの性能を向上させることができる。以下、図８および図９を参照して第３の実施形態に係る半導体装置３０００について説明する。

図８は、第３の実施形態に係る半導体装置３０００の構成を示す平面レイアウト図の一例である。図８に示すように、第３の実施形態に係る半導体装置３０００は、トレンチ絶縁仕切り部５２、および、これを挟むよう平面視矩形領域で形成されたＬＩＧＢＴ５およびＦＷＤ６を備える。トレンチ絶縁仕切り部５２は、平面視した場合に第１トレンチ絶縁分離部１２および第２トレンチ絶縁分離部１４の各々に対して垂直に形成されている。なお、第３の実施形態に係るトレンチ絶縁仕切り部５２も、第１の実施形態に係るトレンチ絶縁仕切り部５０と同様に、半導体層２６を貫通して埋込み絶縁層２４まで達しており、酸化シリコンの酸化膜１２ａとその酸化膜１２ａで被覆されたポリシリコンの芯部１２ｂとを備えた絶縁体領域である。

図９は、図８の領域Ｆ３を拡大し、第３の実施形態に係るＬＩＧＢＴ５およびＦＷＤ６のＸＹ平面における構成を示した図である。図９において、ＬＩＧＢＴ５ａはトレンチ絶縁仕切り部５２ａを挟んでＦＷＤ６の一方端と隣接しており、ＦＷＤ６は他方端においてトレンチ絶縁仕切り部５２ｃを挟んでＬＩＧＢＴ５ｂと隣接している。ＬＩＧＢＴ５ａの形成領域内には、エミッタ領域ＲＥのみをＹ軸方向（キャリアの移動方向に対して平面視垂直方向）に挟むようにエミッタ領域制限トレンチ絶縁部６０が形成されている。エミッタ領域制限トレンチ絶縁部６０は、トレンチ絶縁仕切り部５２と同様にＸＺ平面においては半導体層２６を貫通して埋込み絶縁層２４まで達しており、酸化シリコンの酸化膜１２ａとその酸化膜１２ａで被覆されたポリシリコンの芯部１２ｂとを備えた絶縁体領域である。エミッタ領域制限トレンチ絶縁部６０は、ＸＹ平面においては、ＬＩＧＢＴ５を挟むトレンチ絶縁仕切り部５２ａ、５２ｂと平行に、第２トレンチ絶縁分離部１４からエミッタ側境界面にかけて延設されている。

このように、半導体装置３０００においては、エミッタ領域制限トレンチ絶縁部６０によりエミッタ領域ＲＥのＹ軸方向の幅が従来構成に比して小さく制限されていることによって、エミッタ側境界面幅ＷＥ３がコレクタ側境界面幅ＷＣ３より小さくなるよう構成されている。したがって、第３の実施形態に係るＬＩＧＢＴ５も第１の実施形態と同様に、オン時におけるドリフト領域ＲＤＬにおけるキャリア濃度の低下を抑制し、オン電圧を低減することができる。

同様に、ＦＷＤ６ａの形成領域内には、カソード領域ＲＫのみをＹ軸方向（キャリアの移動方向に対して平面視垂直方向）に挟むようにカソード領域制限トレンチ絶縁部６１が形成されている。カソード領域制限トレンチ絶縁部６１は、トレンチ絶縁仕切り部５２と同様にＸＺ平面においては半導体層２６を貫通して埋込み絶縁層２４まで達しており、酸化シリコンの酸化膜１２ａとその酸化膜１２ａで被覆されたポリシリコンの芯部１２ｂとを備えた絶縁体領域である。カソード領域制限トレンチ絶縁部６１は、ＸＹ平面においては、ＦＷＤ６を挟むトレンチ絶縁仕切り部５２ａ、５２ｂと平行に、第１トレンチ絶縁分離部１２からカソード側境界面にかけて延設されている。

このように、半導体装置３０００においては、カソード領域制限トレンチ絶縁部６１によりＹ軸方向の幅が従来構成に比して小さく制限されていることによって、カソード側境界面幅ＷＫ３がアノード側境界面幅ＷＡ３より小さくなるよう構成されている。したがって、第３の実施形態に係るＦＷＤ６も第１の実施形態と同様に、順バイアス時におけるドリフト領域ＲＤＦにおけるキャリア濃度の低下を抑制し、順方向電圧降下量を低減することができる。

また、半導体装置３０００は、従来の半導体装置にエミッタ領域制限トレンチ絶縁部６０およびカソード領域制限トレンチ絶縁部６１を形成することで容易に製造することができる。

本発明に係る半導体装置は、従来に比してオン電圧性能に優れた横型ＩＧＢＴ、および順方向電圧特性に優れた横型ＦＷＤを同一基板上に構成可能とする半導体装置などとして有用である。

１０００、２０００、３０００ 半導体装置
１、３、５ ＬＩＧＢＴ
２、４、６ ＦＷＤ
１２ 第１トレンチ絶縁分離部
１４ 第２トレンチ絶縁分離部
５０、５１、５２ トレンチ絶縁仕切り部
６０ エミッタ領域制限トレンチ絶縁部
６１ カソード領域制限トレンチ絶縁部

Claims (4)

1. 半導体基板上において、横型ＩＧＢＴと、横型ＦＷＤとが、絶縁体であるトレンチ絶縁仕切り部を挟むように横方向に隣接配置されて成る半導体装置であって、
   前記横型ＩＧＢＴは、平面視した場合に、エミッタ領域と当該横型ＩＧＢＴのドリフト領域との境界面の幅がコレクタ領域と当該横型ＩＧＢＴのドリフト領域との境界面の幅より狭くなるよう形成されており、
   前記横型ＦＷＤは、平面視した場合に、カソード領域と当該横型ＦＷＤのドリフト領域との境界面の幅がアノード領域と当該横型ＦＷＤのドリフト領域との境界面の幅より狭くなるよう形成されており、
   前記横型ＩＧＢＴのコレクタ領域、および前記横型ＦＷＤのカソード領域は、第１導電型で各々前記トレンチ絶縁仕切り部を挟んで隣接するよう形成され、
   前記横型ＩＧＢＴのエミッタ領域、および前記横型ＦＷＤのアノード領域は、第２導電型で各々前記トレンチ絶縁仕切り部を挟んで隣接するよう形成されていることを特徴とする、半導体装置。
2. 前記トレンチ絶縁仕切り部が前記半導体装置を平面視した場合に階段状に形成されることによって、前記エミッタ領域、前記横型ＩＧＢＴのドリフト領域、および前記コレクタ領域は、平面視矩形領域として形成され、
   前記横型ＩＧＢＴを平面視した際に、キャリアの移動方向に対して垂直方向の前記エミッタ領域の幅は、当該横型ＩＧＢＴのドリフト領域の幅に比べて狭くなるよう形成され、
   前記横型ＦＷＤを平面視した際に、キャリアの移動方向に対して垂直方向の前記カソード領域の幅は、当該横型ＦＷＤのドリフト領域の幅に比べて狭くなるよう形成されていることを特徴とする、請求項１に記載の半導体装置。
3. 前記トレンチ絶縁仕切り部が、表裏面で前記横型ＩＧＢＴおよび前記横型ＦＷＤと各々に接する板状の領域部として形成され、前記半導体装置を平面視した際に、横型ＩＧＢＴおよび横型ＦＷＤのキャリアの移動方向に対して所定の角度で傾斜するよう配置されることを特徴とする、請求項１に記載の半導体装置。
4. 半導体基板上において、横型ＩＧＢＴと、横型ＦＷＤとが、絶縁体であるトレンチ絶縁仕切り部を挟むように横方向に隣接配置されて成る半導体装置であって、
   前記横型ＩＧＢＴは、平面視した場合に、エミッタ領域と当該横型ＩＧＢＴのドリフト領域との境界面の幅がコレクタ領域と当該横型ＩＧＢＴのドリフト領域との境界面の幅より狭くなるよう形成されており、
   前記横型ＦＷＤは、平面視した場合に、カソード領域と当該横型ＦＷＤのドリフト領域との境界面の幅がアノード領域と当該横型ＦＷＤのドリフト領域との境界面の幅より狭くなるよう形成されており、
   前記半導体装置を平面視した場合に、
   前記横型ＩＧＢＴの形成領域内において、前記エミッタ領域のみを、前記横型ＩＧＢＴのキャリアの移動方向に対して垂直に挟むように形成された絶縁体であるエミッタ領域制限トレンチ絶縁部をさらに備えることによって、前記エミッタ領域と前記横型ＩＧＢＴのドリフト領域との境界面の幅が、前記コレクタ領域と前記横型ＩＧＢＴのドリフト領域との境界面の幅より狭くなるよう形成されており、
   前記横型ＦＷＤの形成領域内において、前記カソード領域のみを、前記横型ＦＷＤのキャリアの移動方向に対して垂直に挟むように形成された絶縁体であるカソード領域制限トレンチ絶縁部をさらに備えることによって、前記カソード領域と前記横型ＦＷＤのドリフト領域との境界面の幅が、前記アノード領域と前記横型ＦＷＤのドリフト領域との境界面の幅より狭くなるよう形成されていることを特徴とする、半導体装置。

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