JP2005136099A - 半導体装置 - Google Patents

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Abstract

【課題】並列ｐｎ構造部を有する半導体装置において、高耐圧を確保するとともに、耐圧構造部となる素子周縁部の長さを短くすること。
【解決手段】素子活性部に、ｎ型ドリフト領域１とｐ型仕切り領域２とが交互に繰り返し接合された並列ｐｎ構造部２０を有する半導体装置において、耐圧構造部となる素子周縁部に、並列ｐｎ構造部２０を囲む絶縁領域１４を設ける。この絶縁領域１４は、半導体よりも臨界電界の高い絶縁体でできており、ＭＯＳＦＥＴ等の素子表面構造部が形成される側の表面から素子裏面側のｎ+ドレイン層１１まで達する。また、並列ｐｎ構造部２０の、絶縁領域１４に隣接するｐ型仕切り領域２ａの幅Ｗ２を、絶縁領域１４に隣接しないｐ型仕切り領域２の幅Ｗ１よりも狭くして、並列ｐｎ構造部２０よりなるドリフト部の端部におけるチャージバランス状態を確保する。
【選択図】 図１

Description

この発明は、高耐圧化と大電流容量化が両立する縦型パワー半導体装置に関する。
一般に半導体素子は、片面のみに電極部を持つ横型素子と、両面に電極部を持つ縦型素子とに大別できる。縦型素子は、オン時にドリフト電流が流れる方向と、オフ時に逆バイアス電圧による空乏層が延びる方向とが、ともに基板の厚み方向（縦方向）である。たとえば、通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）では、高抵抗のｎ-ドリフト層の部分は、ＭＯＳＦＥＴがオン状態のときは縦方向にドリフト電流を流す領域として働き、オフ状態のときは空乏化して耐圧を高める働きをする。
この高抵抗のｎ-ドリフト層の厚さを薄くする、すなわち電流経路長を短くすることは、オン状態ではドリフト抵抗が低くなるので、ＭＯＳＦＥＴの実質的なオン抵抗（ドレイン−ソース間抵抗）を下げる効果に繋がる。しかし、オフ状態ではｐベース領域とｎ-ドリフト層との間のｐｎ接合から拡張するドレイン−ベース間空乏層の拡張幅が狭くなるため、空乏電界強度がシリコンの最大（臨界）電界強度に速く達することになる。つまり、ドレイン−ソース間電圧が素子耐圧の設計値に達する前に、ブレークダウンが生じるため、耐圧（ドレイン−ソース間電圧）が低下してしまう。
逆に、ｎ-ドリフト層を厚く形成すると、高耐圧化を図ることができるが、必然的にオン抵抗が大きくなるので、オン損失が増す。このように、オン抵抗（電流容量）と耐圧との間にはトレードオフ関係がある。この関係は、ドリフト層を持つＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタおよびダイオード等の半導体素子においても同様に成立することが知られている。この問題に対する解決法として、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に繰り返して多重接合した並列ｐｎ構造とした半導体素子が公知である。
通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴとの構造上の違いは、ドリフト部が一様・単一の導電型層（不純物拡散層）ではなく、縦型層状のｎ型のドリフト領域と縦型層状のｐ型の仕切領域とを交互に繰り返して多重接合した並列ｐｎ構造で構成されるということである。並列ｐｎ構造の不純物濃度が高くても、オフ状態では並列ｐｎ構造の縦方向に配向する各ｐｎ接合から空乏層がその横方向双方に拡張し、ドリフト部全体が空乏化するため、高耐圧化を図ることができる。なお、本明細書では、このような並列ｐｎ構造のドリフト部を備える半導体素子を超接合半導体素子と称する。
超接合半導体素子において、オフ状態の漏れ電流を大幅に低減するとともに、耐圧の信頼性を向上させるため、ドリフト部の周りの耐圧構造部を並列ｐｎ構造とするとともに、最外周部に形成されるｐ型領域と耐圧構造部の並列ｐｎ構造のｐ型領域とを分離するｎ型領域を並列ｐｎ構造の外周に配置したものが公知である（たとえば、特許文献１参照。）。また、第１導電型の第１半導体領域と第２導電型の第２半導体領域とが半導体基板上で交互に並ぶ構造部の終端と距離を設けた位置にあり、かつ、周辺部を構成する第２半導体領域と電気的に導通されている電極部を備え、平面接合耐圧に近い耐圧を得ることが可能な半導体装置が公知である（たとえば、特許文献２参照。）。
特開２００２−２８０５５５号公報 特開２００２−１８４９８５号公報
上述したように、超接合半導体素子では、耐圧を向上させるため、並列ｐｎ構造部を有する素子活性部の外側に、耐圧構造部となる素子周縁部が設けられる。この素子周縁部は、素子がオン状態のときに不活性領域となる。超接合半導体素子を有する半導体チップを小型化するには、素子活性部と素子周縁部との境界から素子周縁部の終端、すなわち半導体チップの縁までの距離ができるだけ短いのが好ましい。しかしながら、上記特許文献１では、オフ時の漏れ電流を低減することを主たる目的としているため、素子周縁部の長さを短くすることについては考慮されていない。高耐圧化することを主たる目的とする上記特許文献２でも、素子周縁部の長さを短くすることについては考慮されていない。
この発明は、上述した事情に鑑みてなされたものであり、並列ｐｎ構造部を有し、高耐圧で、かつ耐圧構造部となる素子周縁部の長さの短い半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１の主面と第２の主面との間に低抵抗層を有し、該低抵抗層と前記第１の主面との間に、第１導電型領域と第２導電型領域とが交互に繰り返し接合された並列ｐｎ構造部を有する半導体装置において、前記並列ｐｎ構造部は、前記第１の主面から前記低抵抗層に達する絶縁領域によって囲まれていることを特徴とする。
請求項１の発明によれば、絶縁領域を構成する酸化膜や窒化膜等の絶縁膜の破壊電界以下で絶縁膜が電圧を保持するので、並列ｐｎ構造部よりなるドリフト部の耐圧を低下させずに耐圧を保持することが可能となる。その際、半導体よりも臨界電界の高い絶縁体を用いて絶縁領域を構成すれば、素子周縁部の長さ、すなわち素子活性部と素子周縁部との境界から素子の終端までの距離を短くすることが可能となる。
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記並列ｐｎ構造部の、前記絶縁領域に隣接する第１導電型領域または第２導電型領域の幅は、前記並列ｐｎ構造部の、それぞれ前記絶縁領域に隣接しない第１導電型領域または第２導電型領域の幅よりも狭いことを特徴とする。
また、請求項３の発明にかかる半導体装置は、請求項２に記載の発明において、前記並列ｐｎ構造部の、前記絶縁領域に隣接する第１導電型領域または第２導電型領域の幅は、前記並列ｐｎ構造部の、それぞれ前記絶縁領域に隣接しない第１導電型領域または第２導電型領域の幅の４分の１以上４分の３以下であることを特徴とする。
請求項２または３の発明によれば、並列ｐｎ構造部よりなるドリフト部の端部におけるチャージバランス状態を確保することができるので、容易に高耐圧を確保することができる。
また、請求項４の発明にかかる半導体装置は、請求項１〜３のいずれか一つに記載の発明において、前記絶縁領域の一部がフィールドプレート電極で覆われていることを特徴とする。
請求項４の発明によれば、絶縁領域と並列ｐｎ構造部との境界に発生する横方向電界を緩和することができるので、高耐圧化を図ることができる。
また、請求項５の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記絶縁領域の側面に、前記第１の主面側に設けられた第２導電型のベース領域が接していることを特徴とする。
請求項５の発明によれば、半導体中に形成される第２導電型領域の曲率部によって生じる高電界部を緩和することができるので、容易に高耐圧化を図ることができる。
また、請求項６の発明にかかる半導体装置は、請求項１〜５のいずれか一つに記載の発明において、前記絶縁領域は、第１導電型の外周領域によって囲まれていることを特徴とする。
また、請求項７の発明にかかる半導体装置は、請求項６に記載の発明において、前記外周領域は、前記低抵抗層に接触していることを特徴とする。
また、請求項８の発明にかかる半導体装置は、請求項６または７に記載の発明において、前記外周領域と前記第１の主面との間に、第２導電型領域が設けられていることを特徴とする。
また、請求項９の発明にかかる半導体装置は、請求項６〜８のいずれか一つに記載の発明において、前記絶縁領域の一部が、前記低抵抗層と同電位となる電極で覆われていることを特徴とする。
請求項６〜９の発明によれば、最外周部の電位が低抵抗層と同電位となり、絶縁領域の電位が固定されるので、耐圧の安定化を図ることができる。
本発明にかかる半導体装置によれば、並列ｐｎ構造部を有する素子活性部の外側に素子周縁部があり、その素子周縁部の絶縁領域が素子周縁部での耐圧を保持するので、素子周縁部の長さが短くても耐圧を確保することができる。また、並列ｐｎ構造部の端部領域でのチャージバランスが保持されるので、容易に耐圧を確保することができる。したがって、並列ｐｎ構造部を有する半導体装置において、高耐圧を確保するとともに、素子周縁部の長さを短くすることができるという効果を奏する。換言すれば、並列ｐｎ構造部を有する半導体装置において、素子周縁部の長さが短くても、高耐圧を確保することができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。以下の説明および添付図面において、ｎまたはｐを冠記した層や領域は、それぞれ電子または正孔がキャリアであることを意味する。また、ｎやｐに付す+または-は、それぞれ比較的高不純物濃度または比較的低不純物濃度であることを表す。なお、すべての図面において同様の構成には同一の符号を付し、重複する説明を省略する。
実施の形態１．
図１は、本発明の実施の形態１にかかる縦型ＭＯＳＦＥＴのチップを示す概略図で方形のチップを４等分した角部を示す部分平面図である。理解を容易にするために、並列ｐｎ構造部（点線）と、該並列ｐｎ構造部を囲む絶縁領域（一点鎖線）と、最外周部のｎ型領域（一点鎖線）のみを示している。図２は、図１中のＡ−Ａ線に沿って切断した部分を示す断面図である。以下の説明では、便宜上、ｎ型ドリフト領域１とｐ型仕切り領域２とが交互に並ぶ方向をｘ方向とし、各ｎ型ドリフト領域１および各ｐ型仕切り領域２が伸びる方向をｙ方向とする。ｘ方向およびｙ方向については、特に断わらない限り、他の実施の形態においても同じとする。
図２に示すように、素子活性部には、ＭＯＳＦＥＴ等の半導体素子が形成される。素子周縁部は、素子活性部の外側に設けられており、耐圧構造部となる。素子活性部の素子表面（第１の主面）側には、ｐベース領域３、ｐ+コンタクト領域５、ｎ+ソース領域６、ゲート絶縁膜７、ゲート電極８、層間絶縁膜９およびソース電極１０からなるｎチャネルＭＯＳＦＥＴの素子表面構造部が形成されている。低抵抗層であるｎ+ドレイン層１１は、素子活性部および素子周縁部にわたって、素子の裏面側に設けられている。ドレイン電極１２は、素子の裏面に設けられており、ｎ+ドレイン層１１に導電接触している。ＭＯＳＦＥＴ等の半導体素子の作製方法は、周知の通りである。
素子活性部において、ＭＯＳＦＥＴの素子表面構造部とｎ+ドレイン層１１との間のドリフト部は、たとえば第１導電型領域である縦形層状のｎ型ドリフト領域１と第２導電型領域である縦形層状のｐ型仕切り領域２とが交互に繰り返し接合されてなるストライプ状の並列ｐｎ構造部２０により構成されている。ｎ型ドリフト領域１の、隣り合うｐベース領域３（３ａ）に挟まれる領域は、表面ｎ型ドリフト領域４である。表面ｎ型ドリフト領域４は、ＭＯＳＦＥＴがオン状態になったときに、ゲート電極８直下のｐベース領域３（３ａ）の表面に誘起される反転層を介して、ソース領域６からキャリア（電子）が注入されるｎチャネル領域である。
並列ｐｎ構造部２０を作製するにあたっては、ｎ型のエピタキシャル成長とｐ型不純物のイオン注入を所望の厚さになるまで交互に繰り返せばよい。あるいは、所望の厚さのｎ型エピタキシャル成長層にトレンチを形成し、そのトレンチ内をｐ型エピタキシャル成長層で埋め込むことにより、並列ｐｎ構造部２０を形成してもよい。
素子周縁部には、ｎ型外周領域１３および絶縁領域１４が設けられている。絶縁領域１４は、並列ｐｎ構造部２０を囲み、基板の第１の主面からｎ+ドレイン層１１に達している。ｘ方向について、絶縁領域１４は、並列ｐｎ構造部２０のｘ方向の最も外側のｐ型仕切り領域２ａに接している。この絶縁領域１４に隣接するｐ型仕切り領域２ａの幅Ｗ２は、絶縁領域１４に隣接しないｐ型仕切り領域２の幅Ｗ１よりも狭い。好ましくは、Ｗ２は、Ｗ１の４分の１以上４分の３以下である。図１および図２に示す例では、Ｗ２は、Ｗ１のおおよそ半分である。
また、絶縁領域１４の、素子活性部側の側面の一部には、素子活性部内の最も外側に位置するｐベース領域３ａが接している。絶縁領域１４の上には、酸化膜等からなる絶縁性の表面保護膜１５がある。ソース電極１０は、この表面保護膜１５を介して、素子活性部から絶縁領域１４に隣接するｐベース領域３ａ上を通って絶縁領域１４の一部の上にまで延び、フィールドプレート電極１０ａとなっている。ｎ型外周領域１３は、絶縁領域１４のさらに外側、すなわち半導体チップの最外周部に設けられており、ｎ+ドレイン層１１に接触している。絶縁領域１４は、たとえば素子周縁部に素子活性部を囲むようにトレンチを形成し、そのトレンチ内を酸化膜や窒化膜等の絶縁膜で埋め込むことにより形成される。
一例として、本実施の形態を５００ＶクラスのパワーＭＯＳＦＥＴに適用した場合の各部の寸法および不純物濃度等はつぎのようになる。ドリフト部の厚さは、３５．０μｍである。ここで、ドリフト部の厚さとは、表面ｎ型ドリフト領域４を含むｎ型ドリフト領域１とゲート絶縁膜７との境界から、ｎ型ドリフト領域１とｎ+ドレイン層１１との境界までの厚さ、すなわち並列ｐｎ構造部２０を作製した直後の並列ｐｎ構造部２０の厚さである。
ｎ型ドリフト領域１およびｐ型仕切り領域２の幅は、それぞれ８．０μｍである。絶縁領域１４に接するｐ型仕切り領域２ａの幅は、４．０μｍである。ｎ型ドリフト領域１およびｐ型仕切り領域２，２ａの不純物濃度は、それぞれ２．０×１０15ｃｍ-3である。絶縁領域１４が酸化膜でできている場合の絶縁領域１４の幅は、２０．０μｍである。絶縁領域１４の深さは、３７．０μｍである。ｎ型外周領域１３の幅は、２０．０μｍである。ｎ型外周領域１３の不純物濃度は、６．０×１０15ｃｍ-3である。ｐベース領域（ｐウェル領域）３，３ａの拡散深さは、３．０μｍである。ｐベース領域３，３ａの表面不純物濃度は、３．０×１０17ｃｍ-3である。
ｎ+ソース領域６の拡散深さは、１．０μｍである。ｎ+ソース領域６の表面不純物濃度は、３．０×１０20ｃｍ-3である。表面ｎ型ドリフト領域４の拡散深さは、２．５μｍである。表面ｎ型ドリフト領域４の表面不純物濃度は、２．０×１０16ｃｍ-3である。ｎ+ドレイン層１１の不純物濃度は、２．０×１０18ｃｍ-3である。ｎ+ドレイン層１１の厚さは、２００μｍである。なお、各部の寸法や不純物濃度等は、上述した値に限らない。また、耐圧クラスは、５００Ｖクラスに限らない。
上述したように、並列ｐｎ構造部２０を絶縁領域１４で囲むことにより、半導体装置の面積効率が大幅に改善されるので、サイズの小さい半導体装置を作製することができる。その理由は、つぎの通りである。逆電圧が印加されている場合、電位分布は、並列ｐｎ構造部２０からなるドリフト部より絶縁領域１４中を介して素子表面側に抜けていく。したがって、素子周縁部では絶縁領域１４が印加電圧を保持することになる。
たとえば、絶縁領域１４が酸化膜でできているとする。酸化膜の臨界電界は、シリコンの臨界電界よりも約１桁高い。そのため、素子周縁部に絶縁領域１４を設けることによって、素子周縁部をシリコンで構成した従来構造の半分以下の幅で、耐圧を確保することが可能となる。たとえば５００Ｖクラスの素子の場合、従来の素子周縁部がシリコンでできた素子では、素子周縁部の長さは１５０μｍ程度である。それに対して、酸化膜でできた絶縁領域１４を有する素子では、素子周縁部の長さを４０μｍ程度、すなわち絶縁領域１４の幅２０μｍとｎ型外周領域１３の幅２０μｍを足した分の長さに短縮することができる。したがって、面積効率が大幅に改善されることになる。
この発明では絶縁領域１４がｎ型ドリフト領域１、ｐ型仕切り領域２より深く形成されているので、最も高い耐圧が得られる。ｎ+ドレイン層１１まで到達する絶縁領域１４の場合、ＳＪ構造内に局所的に電界のきつい部分が形成されないので、平面接合に近い耐圧を得ることができる。
図１０に示すように、絶縁領域１４がｎ型ドリフト領域１、ｐ型仕切り領域２より浅い場合（絶縁領域１４とｎ+ドレイン層１１の間に並列ｐｎ層が部分的にある場合）は、絶縁領域１４の厚さが薄くなるに従って、耐圧が低下する。これは、絶縁領域１４下にある並列ｐｎ層のｐ領域端（外周側）の電界が部分的に高くなるため（臨界電界に達するため）であり、絶縁領域の厚さが薄い程顕著になる。図１１に図１０の構造における絶縁領域の厚さと耐圧の関係（Ｓｉｍｕｌａｔｉｏｎ結果）を示す。なお、絶縁領域の厚さを厚くすると十分な耐圧を確保できることから、必ずしも絶縁領域を並列ｐｎ層より厚くする必要はない。耐圧に対して十分な余裕を持たせた基板厚さの場合には、並列ｐｎ層より絶縁領域が薄くても耐圧は確保される。
また、上述したように、フィールドプレート電極１０ａが存在することによって、より一層、耐圧を高めることができる。その理由は、アバランシェ降伏は、電界の高い絶縁領域１４と並列ｐｎ構造部２０との境界部分のｐベース領域３ａで発生するため、この部分にフィールドプレート構造を適用することによって、この部分での電界を緩和することができるからである。
また、上述したように、絶縁領域１４に隣接するｐ型仕切り領域２ａの幅Ｗ２が、絶縁領域１４に隣接しないｐ型仕切り領域２の幅Ｗ１の４分の１以上４分の３以下であることによって、耐圧バラツキを低く抑えることができる。その理由は、つぎの通りである。並列ｐｎ構造部２０は、チャージバランスが取れた状態で最も高い耐圧を確保することができる。したがって、絶縁領域１４に隣接するｐ型仕切り領域２ａの幅を、チャージバランスが取れる幅に調整する必要がある。本実施の形態では、すべてのｐ型仕切り領域２，２ａの不純物濃度は同じであるとしているため、絶縁領域１４に隣接するｐ型仕切り領域２ａの幅が、絶縁領域１４に隣接しないｐ型仕切り領域２のおおよそ半分のときに、チャージバランス状態となる。
そして、チャージバランス条件となる幅の±２５％以内、すなわち絶縁領域１４に接するｐ型仕切り領域２ａの幅が、絶縁領域１４に接しないｐ型仕切り領域２の幅の２５〜７５％であれば、チャージアンバランスによる耐圧バラツキを低く抑えることができるからである。なお、ｙ方向については、並列ｐｎ構造部２０がｙ方向と平行なストライプ状であるので、絶縁領域１４と並列ｐｎ構造部２０の端部とのチャージアンバランスの問題は生じないことになる。
実施の形態２．
図３は、本発明の実施の形態２にかかる縦型ＭＯＳＦＥＴのチップを示す概略図で方形のチップを４等分した角部を示す部分平面図である。理解を容易にするために、並列ｐｎ構造部（点線）と、該並列ｐｎ構造部を囲む絶縁領域（一点鎖線）と、最外周部のｎ型領域（一点鎖線）のみを示している。図４は、図３中のＢ−Ｂ線に沿って切断した部分を示す断面図である。図３および図４に示すように、実施の形態２が実施の形態１と異なるのは、つぎの３点である。
第１点目は、並列ｐｎ構造部２０の、チップコーナー部に臨む部分の平面形状が段々状になっていることである。第２点目は、ｎ型ドリフト領域１ａが並列ｐｎ構造部２０のｘ方向の最も外側に位置しており、ｘ方向について、絶縁領域１４はこのｎ型ドリフト領域１ａに接していることである。第３点目は、ｎ型外周領域１３の表面側に第２導電型領域であるｐ型領域２ｂが形成されていることである。
上記第１点目について説明する。並列ｐｎ構造部２０の、チップコーナー部に臨む部分の平面形状は、特に限定しないが、たとえば図３に示す例では、つぎのようになっている。絶縁領域１４に隣接するｎ型ドリフト領域１ａのｙ方向に伸びる長さは最も短い。そのつぎにｙ方向に伸びる長さが短いのは、ｎ型ドリフト領域１ａの隣りのｐ型仕切り領域２ｃである。ｐ型仕切り領域２ｃのつぎにｙ方向に伸びる長さが短いのは、ｐ型仕切り領域２ｃの隣りのｎ型ドリフト領域１ｂである。ｎ型ドリフト領域１ｂのつぎにｙ方向に伸びる長さが短いのは、ｎ型ドリフト領域１ｂの隣りのｐ型仕切り領域２ｄである。そして、ｐ型仕切り領域２ｄの隣りのｎ型ドリフト領域１ｃのｙ方向に伸びる長さは、それよりもｘ方向内側のｎ型ドリフト領域１やｐ型仕切り領域２と同じである。
ただし、前記ｐ型仕切り領域２ｃの、ｘ方向外側の半部、すなわち前記ｎ型ドリフト領域１ａに接する側のおおよそ半分の幅の部分は、ｎ型ドリフト領域１ａと同じところまでしか伸びていない。同様に、前記ｎ型ドリフト領域１ｂの、ｘ方向外側のおおよそ半分の幅の部分は、ｐ型仕切り領域２ｃと同じところまでしか伸びていない。前記ｐ型仕切り領域２ｄも同様であり、その外側のおおよそ半分の幅の部分は、前記ｎ型ドリフト領域１ｂと同じところまでしか伸びていない。前記ｎ型ドリフト領域１ｃも同様であり、その外側のおおよそ半分の幅の部分は、前記ｐ型仕切り領域２ｄと同じところまでしか伸びていない。
並列ｐｎ構造部２０がこのような平面形状になっていることによって、並列ｐｎ構造部２０の平面的な角部が複数形成されることになる。それによって、並列ｐｎ構造部２０の平面的な角部での電界が緩和されるので、容易に耐圧を確保することができる。それに対して、実施の形態１では、並列ｐｎ構造部２０の平面的は角部が一つであるため、電界が高くなりやすい。
上記第２点目について説明する。絶縁領域１４に隣接するｎ型ドリフト領域１ａの幅Ｗ２は、絶縁領域１４に隣接しないｎ型ドリフト領域１の幅Ｗ１よりも狭い。好ましくは、Ｗ２は、Ｗ１の４分の１以上４分の３以下である。図３および図４に示す例では、Ｗ２は、Ｗ１のおおよそ半分である。これは、実施の形態１において説明した通り、チャージバランスを取るためである。また、上述した前記ｐ型仕切り領域２ｃ、前記ｎ型ドリフト領域１ｂ、前記ｐ型仕切り領域２ｄおよび前記ｎ型ドリフト領域１ｃの各外側の半部が、それぞれの外側に接するｎ型ドリフト領域１ａ，１ｂやｐ型仕切り領域２ｃ，２ｄと同じところまでしか伸びていないのも、それらｎ型ドリフト領域１ｂ，１ｃやｐ型仕切り領域２ｃ，２ｄのｘ方向で絶縁領域１４に隣接する部分のチャージバランスを取るためである。
上記第３点目については、酸化膜破壊が起きない限りｎ型外周領域１３には電流が流れないので、ｎ型外周領域１３の表面にｐ型領域２ｂが形成されていてもよい。ｐ型領域２ｂを形成しない場合、レジストマスクでｎ型外周領域１３を覆うプロセスが必要となるが、ｐ型領域２ｂを形成することでこのプロセスが不要となり、プロセスコストの低減が図られる。この構成でも、耐圧を確保することができる。
実施の形態３．
図５は、本発明の実施の形態３にかかる縦型ＭＯＳＦＥＴのチップを示す概略図で方形のチップを４等分した角部を示す部分平面図である。理解を容易にするために、並列ｐｎ構造部（点線）と、該並列ｐｎ構造部を囲む絶縁領域（一点鎖線）と、最外周部のｎ型領域（一点鎖線）のみを示している。図６は、図５中のＣ−Ｃ線に沿って切断した部分を示す断面図である。図５および図６に示すように、実施の形態３が実施の形態１と異なるのは、つぎの３点である。
第１点目は、並列ｐｎ構造部２０の、チップコーナー部に臨む部分の平面形状が円弧状になっていることである。第２点目は、ｎ型外周領域１３に導電接触し、かつ表面保護膜１５上に延びる空乏層ストッパー電極１６が設けられていることである。第３点目は、素子活性部内の最も外側に位置するｐベース領域３ａが、絶縁領域１４の側面に接していないことである。
上記第１点目によれば、並列ｐｎ構造部２０の、チップコーナー部に臨む部分に角部がないので、実施の形態１および実施の形態２に比べて、電界集中がより緩和されるので、一層容易に耐圧を確保することができる。上記第２点目によれば、表面保護膜の表面の電位がソース−ドレイン間の電位に固定されるので、安定した耐圧を確保することが可能となる。上記第３点目については、このような構成とすることも可能である。
実施の形態４．
図７は、本発明の実施の形態４にかかる縦型ＭＯＳＦＥＴのチップを示す概略図で方形のチップを４等分した角部を示す部分平面図である。理解を容易にするために、並列ｐｎ構造部（点線）と、該並列ｐｎ構造部を囲む絶縁領域（一点鎖線）と、最外周部のｎ型領域（一点鎖線）のみを示している。実施の形態４では、ｘ方向とｙ方向がいかなる方向であるかはあまり関係ない。
図７に示すように、実施の形態４が実施の形態１と異なるのは、並列ｐｎ構造部２０がストライプ状ではなく、セル状のｐ型仕切り領域２が六方格子点上に配置されている点である。あるいは、図７に示す例とは逆に、セル状のｎ型ドリフト領域１が六方格子点上に配置されていてもよい。また、ｎ型ドリフト領域１またはｐ型仕切り領域２は、三方格子や四方格子などのように、六方格子以外の多角形格子の格子点上に配置されていてもよい。ｎ型ドリフト領域１またはｐ型仕切り領域２が平面的にいずれの配置であっても、並列ｐｎ構造部２０を囲む絶縁領域１４を設けるとともに、並列ｐｎ構造部２０の、絶縁領域１４との境界領域でのチャージバランスを確保する構成とすれば、耐圧を確保することができる。
図７に示す例では、並列ｐｎ構造部２０の、絶縁領域１４との境界領域でのチャージバランスを確保するため、ｎ型ドリフト領域１の、絶縁領域１４と接する部分の幅Ｗ２は、ｎ型ドリフト領域１の、絶縁領域１４に接しない部分の幅Ｗ１よりも狭い。好ましくは、Ｗ２は、Ｗ１の４分の１以上４分の３以下である。図７に示す例では、Ｗ２は、Ｗ１のおおよそ半分である。
実施の形態５．
図８は、本発明の実施の形態５にかかる縦型ＭＯＳＦＥＴのチップを示す概略図で方形のチップを４等分した角部を示す部分平面図である。理解を容易にするために、並列ｐｎ構造部（点線）と、該並列ｐｎ構造部を囲む絶縁領域（一点鎖線）と、該絶縁領域内に設けられた第２の絶縁領域（破線）と、最外周部のｎ型領域（一点鎖線）のみを示している。図９は、図８中のＤ−Ｄ線に沿って切断した部分を示す断面図である。図８および図９に示すように、実施の形態５が実施の形態１と異なるのは、つぎの２点である。
第１点目は、並列ｐｎ構造部２０を囲む絶縁領域が、絶縁領域１４と、その絶縁領域１４内に設けられた第２の絶縁領域１７との二重構造になっていることである。たとえば、絶縁領域１４は酸化膜でできており、第２の絶縁領域１７は窒化膜でできている。第２の絶縁領域１７がプラズマ窒化膜である場合、酸化膜に対して熱膨張係数が小さいので、酸化膜だけの場合より熱に対する応力緩和効果が高められる。つまり、酸化膜だけでは熱による内部応力が大きくなるが、そこに熱膨張係数の小さい窒化膜を埋め込むことにより、内部応力が緩和される。このため、窒化膜のみも考えられるが、窒化膜の臨界電界強度が酸化膜より低いので、窒化膜だけで埋め込むと酸化膜だけの場合に比べて絶縁膜の幅が広くなってしまう。
なお、基板内に埋め込む形で窒化膜を形成するので、窒化膜がチップ外周を囲む畦のようになり、チップ表面での活性部へのＮａの侵入を防ぐことができる。絶縁領域１４および第２の絶縁領域１７は、シリコンよりも臨界電界が高ければ、酸化膜および窒化膜以外の絶縁膜でできていてもよい。第２点目は、ｎ型外周領域１３に導電接触し、かつ表面保護膜１５上に延びる空乏層ストッパー電極１６が設けられていることである。この第２点目については、実施の形態３で説明した通りである。
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、素子活性部にＭＯＳＦＥＴ以外の半導体素子、たとえばＩＧＢＴ、バイポーラトランジスタ、ＧＴＯサイリスタまたは還流用ダイオードもしくはショットキーダイオード等のダイオードなどを形成してもよい。また、上述した各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、シリコン半導体に限らず、たとえばＳｉＣなどの化合物半導体にも適用可能である。
以上のように、本発明にかかる半導体装置は、高耐圧化と大電流容量化が両立する縦型パワー半導体素子に有用であり、特に、ＭＯＳＦＥＴ、ＩＧＢＴおよびバイポーラトランジスタ等のパワー半導体素子に適している。
本発明の実施の形態１にかかる縦型ＭＯＳＦＥＴのチップを示す部分平面図である。 図１中のＡ−Ａ線に沿って切断した状態を示す断面図である。 本発明の実施の形態２にかかる縦型ＭＯＳＦＥＴのチップを示す部分平面図である。 図３中のＢ−Ｂ線に沿って切断した状態を示す断面図である。 本発明の実施の形態３にかかる縦型ＭＯＳＦＥＴのチップを示す部分平面図である。 図５中のＣ−Ｃ線に沿って切断した状態を示す断面図である。 本発明の実施の形態４にかかる縦型ＭＯＳＦＥＴのチップを示す部分平面図である。 本発明の実施の形態５にかかる縦型ＭＯＳＦＥＴのチップを示す部分平面図である。 図８中のＤ−Ｄ線に沿って切断した状態を示す断面図である。 絶縁領域１４がｎ型ドリフト領域１、ｐ型仕切り領域２より浅い場合を示す断面図である。 図１０の構造における絶縁領域の厚さと耐圧の関係（Ｓｉｍｕｌａｔｉｏｎ結果）を示す説明図である。
符号の説明
１，１ａ，１ｂ，１ｃ 第１導電型領域（ｎ型ドリフト領域）
２，２ａ，２ｃ，２ｄ 第２導電型領域（ｐ型仕切り領域）
２ｂ 第２導電型領域（ｐ型領域）
３ａ ｐベース領域
１０ａ フィールドプレート電極
１１ 低抵抗層（ｎ+ドレイン層）
１３ 外周領域（ｎ型外周領域）
１４，１７ 絶縁領域
１６ 空乏層ストッパー電極
２０ 並列ｐｎ構造部

Claims (9)

  1. 第１の主面と第２の主面との間に低抵抗層を有し、該低抵抗層と前記第１の主面との間に、第１導電型領域と第２導電型領域とが交互に繰り返し接合された並列ｐｎ構造部を有する半導体装置において、
    前記並列ｐｎ構造部は、前記第１の主面から前記低抵抗層に達する絶縁領域によって囲まれていることを特徴とする半導体装置。
  2. 前記並列ｐｎ構造部の、前記絶縁領域に隣接する第１導電型領域または第２導電型領域の幅は、前記並列ｐｎ構造部の、それぞれ前記絶縁領域に隣接しない第１導電型領域または第２導電型領域の幅よりも狭いことを特徴とする請求項１に記載の半導体装置。
  3. 前記並列ｐｎ構造部の、前記絶縁領域に隣接する第１導電型領域または第２導電型領域の幅は、前記並列ｐｎ構造部の、それぞれ前記絶縁領域に隣接しない第１導電型領域または第２導電型領域の幅の４分の１以上４分の３以下であることを特徴とする請求項２に記載の半導体装置。
  4. 前記絶縁領域の一部がフィールドプレート電極で覆われていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記絶縁領域の側面に、前記第１の主面側に設けられた第２導電型のベース領域が接していることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記絶縁領域は、第１導電型の外周領域によって囲まれていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記外周領域は、前記低抵抗層に接触していることを特徴とする請求項６に記載の半導体装置。
  8. 前記外周領域と前記第１の主面との間に、第２導電型領域が設けられていることを特徴とする請求項６または７に記載の半導体装置。
  9. 前記絶縁領域の一部が、前記低抵抗層と同電位となる電極で覆われていることを特徴とする請求項６〜８のいずれか一つに記載の半導体装置。

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