JP2003224273A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2003224273A
JP2003224273A JP2002021596A JP2002021596A JP2003224273A JP 2003224273 A JP2003224273 A JP 2003224273A JP 2002021596 A JP2002021596 A JP 2002021596A JP 2002021596 A JP2002021596 A JP 2002021596A JP 2003224273 A JP2003224273 A JP 2003224273A
Authority
JP
Japan
Prior art keywords
parallel
vertical
region
type region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002021596A
Other languages
English (en)
Other versions
JP4126915B2 (ja
Inventor
Yasuhiko Onishi
泰彦 大西
Tatsuji Nagaoka
達司 永岡
Susumu Iwamoto
進 岩本
Takahiro Sato
高広 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2002021596A priority Critical patent/JP4126915B2/ja
Priority to DE10303335A priority patent/DE10303335B4/de
Priority to US10/354,890 priority patent/US6825565B2/en
Publication of JP2003224273A publication Critical patent/JP2003224273A/ja
Application granted granted Critical
Publication of JP4126915B2 publication Critical patent/JP4126915B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 ドリフト部の周りの素子周縁部にも並列ｐｎ
構造を有し、主に素子周縁部での表面電界を緩和して、
高耐圧及び大電流の半導体装置の提供。 【解決手段】 ドレイン部２２は層状縦形の第１のｎ型
領域２２ａと層状縦形の第１のｐ型領域２２ｂを繰り返
しピッチＰ１で交互に繰り返して接合して成る第１の並
列ｐｎ構造で、ドレイン部の周りは第２の並列ｐｎ構造
から成る素子周縁部３０である。素子周縁部は第１の並
列ｐｎ構造に連続して繰り返しピッチＰ１で層状縦形の
第２のｎ型領域３０ａと層状縦形の第２のｐ型領域３０
ｂを交互に繰り返して接合して成る。第１及び第２の並
列ｐｎ構造の不純物濃度は略同一である。素子周縁部３
０の表層域に形成された第３の並列ｐｎ構造は層状縦形
のｎ −型領域３２ａと層状縦形のｐ−型領域３２ｂを繰
り返しピッチＰ１で交互に繰り返し接合して成り、その
不純物濃度は第１及び第２の並列ｐｎ構造のそれよりも
低い。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ（絶
縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（伝導度
変調型ＭＯＳＦＥＴ）、バイポーラトンラジスタ等の能
動素子やダイオード等の受動素子に適用可能で高耐圧化
と大電流容量化が両立する縦形パワー半導体装置に関す
る。
【０００２】基板の両面に電極部を備えてその基板の厚
さ方向に電流が流れる縦形ドリフト部を持つ縦形半導体
装置においては、オン抵抗（電流容量）と耐圧との間に
はトレードオフ関係が存在することから、縦形ドリフト
部として、不純物濃度を高めた縦形ｎ型領域と縦形ｐ型
領域とを基板の沿面方向へ交互に繰り返して成る並列ｐ
ｎ構造を採用することが知られている。しかし、この並
列ｐｎ構造の縦形ドリフト部では速く空乏化するもの
の、ドリフト部の周りで電流が実質上流れない素子周縁
部では並列ｐｎ構造のｎ型領域とｐ型領域の不純物濃度
が高いため、空乏層が外方向や基板深部へは拡がり難
く、電界強度がシリコンの臨界電界強度に速く達し、素
子周縁部で耐圧が低下してしまい、設計耐圧を得ること
ができない。それ故、素子周縁部にはドリフト部の並列
ｐｎ構造よりも不純物濃度が低く、或いは繰り返しピッ
チが狭い並列ｐｎ構造を採用した縦形半導体装置とする
ことが望ましい。
【０００３】図３０は縦形ＭＯＳＦＥＴにおけるドリフ
ト部及び素子周縁部（耐圧構造部）を示す部分平面図、
図３１は図３０中のＡ−Ａ′線に沿って切断した状態を
示す縦断面図、図３２は図３０中のＢ−Ｂ′線に沿って
切断した状態を示す縦断面図である。
【０００４】このｎチャネル縦形ＭＯＳＦＥＴは、裏側
のドレイン電極１８が導電接触した低抵抗のｎ＋ ドレ
イン層（コンタクト層）１１の上に形成された第１の並
列ｐｎ構造のドレイン・ドリフト部２２と、このドリフ
ト部２２の表面層に選択的に形成された高不純物濃度の
ｐベース領域（ｐウェル又はチャネル拡散領域）１３ａ
と、そのｐベース領域１３ａ内の表面側に選択的に形成
された高不純物濃度のｎ＋ ソース領域１４と、基板表
面上にゲート絶縁膜１５を介して設けられたポリシリコ
ン等のゲート電極層１６と、層間絶縁膜１９ａに開けた
コンタクト孔を介してｐベース領域１３ａ及びｎ＋ ソ
ース領域１４に跨って導電接触するソース電極１７とを
有している。ウェル状のｐベース領域１３ａの中にｎ
＋ ソース領域１４が浅く形成されており、素子活性部
としての２重拡散型ＭＯＳ部を構成している。なお、２
６はｐ＋ コンタクト領域で、また、図示しない部分で
ゲート電極層１６の上に金属膜のゲート配線が導電接触
している。
【０００５】第１の並列ｐｎ構造のドレイン・ドリフト
部２２は、基板の厚み方向に配向する第１の層状縦形の
ｎ型領域２２ａと基板の厚み方向に配向する第１の層状
縦形のｐ型領域２２ｂとが基板の沿面方向へ交互に繰り
返し接合した構造である。上端がｐベース領域１３ａの
挾間領域１２ｅに達する第１の層状縦形のｎ型領域２２
ａはオン状態では実質的な電路領域となる。第１の層状
縦形のｎ型領域２２の下端はｎ＋ ドレイン層１１に接
している。また、第１の層状縦形のｐ型領域２２ｂは、
その上端がｐベース領域１３ａのウェル底面に接し、そ
の下端がｎ＋ドレイン層１１に接している。
【０００６】基板表面とｎ＋ ドレイン層１１との間で
ドレイン・ドリフト部２２の周りの素子周縁部２０に
も、基板の厚さ方向に配向する第２の層状縦形のｎ型領
域２０ａと、基板の厚さ方向に配向する第２の層状縦形
のｐ型領域２０ｂとを基板の沿面方向へ交互に繰り返し
接合して成る第２の並列ｐｎ構造が形成されている。素
子周縁部２０の第２の並列ｐｎ構造の表面上には、表面
保護及び安定化のために、熱酸化膜又は燐シリカガラス
（ＰＳＧ）から成る酸化膜（絶縁膜）２３が成膜されて
いる。オフ状態では第２の並列ｐｎ構造では空乏層が拡
がり易くするために、第２の並列ｐｎ構造の不純物濃度
を第１の並列ｐｎ構造の不純物濃度に比して低するか、
或いは第２の並列ｐｎ構造の繰り返しピッチＰ２を第１
の並列ｐｎ構造の繰り返しピッチＰ１よりも小さくして
ある。
【０００７】
【発明が解決しようとする課題】しかしながら、図３０
乃至図３２に示す縦形ＭＯＳＦＥＴにあっては、次のよ
うな問題点があった。
【０００８】即ち、ドレイン・ドリフト部２２である第
１の並列ｐｎ構造の最外側における第１の層状縦形のｎ
型領域２２ａａの周りに、これとは不純物濃度又は繰り
返しピッチの異なる第２の並列ｐｎ構造の最内側におけ
る第２の縦形層状のｐ型領域２０ｂｂが隣接するため、
ｎ型領域２２ａａとｐ型領域２０ｂｂとのチャージバラ
ンスがどうしても崩れ、オフ状態ではいずれか一方が完
全には空乏化せずに、第１の並列ｐｎ構造と第２の並列
ｐｎ構造との境界表面Ｘ付近で電界集中を招く。このた
め、設計耐圧を得ることが困難である。並列ｐｎ構造の
基板方向の厚さを厚くして耐圧クラスが上がる程、ｎ型
領域２２ａａとｐ型領域２０ｂｂとのチャージアンバラ
ンスに起因する耐圧の低下分が大きくなるため、素子周
縁部も並列ｐｎ構造として高耐圧化を図る意義が没却し
ている。
【０００９】そこで、上記問題点に鑑み、本発明の課題
は、並列ｐｎ構造であるドリフト部の周りにも素子周縁
部として並列ｐｎ構造を有する半導体装置において、主
に素子周縁部での表面電界を緩和することにより、高耐
圧化及び大電流化を一層図り得る半導体装置を提供する
ことにある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る半導体装置の基本構造は、基板の第１
主面側に存在して能動又は受動で電流を流す素子活性部
と、基板の第２主面側に存在する第１導電型の低抵抗層
と、素子活性部と低抵抗層との間に介在し、オン状態で
はドリフト電流が縦方向に流れると共にオフ状態では空
乏化する縦形ドリフト部と、縦形ドリフト部の周りで前
記第１主面と低抵抗層との間に介在し、オン状態では概
ね非電路領域であってオフ状態では空乏化する素子周縁
部とを有する。なお、基板の第１主面側に形成された素
子活性部とは、例えば縦型ＭＯＳＦＥＴの場合は第１主
面側で反転層を形成するチャネル拡散層とソース領域を
含むスイッチング部、バイポーラトランジスタの場合は
エミッタ又はコレクタ領域を含むスイッチング部であ
り、ドリフト部の第１主面側で導通と非導通の選択機能
を持つ能動部分又は受動部分を指す。従って、本発明は
ＭＯＳＦＥＴに限らず、ＩＧＢＴ，バイポーラトランジ
スタ，ＦＷＤ，ショットキーダイオード等にも適用でき
る。
【００１１】斯かる基本構造において、本発明の第１の
手段では、縦形ドリフトは基板の厚み方向に配向する第
１の縦形第１導電型領域と基板の厚み方向に配向する第
１の縦形第２導電型領域とが第１の不純物濃度で第１の
繰り返しピッチを以って交互に繰り返し接合して成る第
１の並列ｐｎ構造であると共に、素子周縁部は基板の厚
み方向に配向する第２の縦形第１導電型領域と基板の厚
み方向に配向する第２の縦形第２導電型領域とが第１の
不純物濃度で第２の繰り返しピッチを以って交互に繰り
返し接合して成る第２の並列ｐｎ構造を有し、素子周縁
部は、基板の第１主面側である表層域に、第３の縦形第
１導電型領域と第３の縦形第２導電型領域とが第１の不
純物濃度よりも低い第２の不純物濃度で交互に繰り返し
接合して成る第３の並列ｐｎ構造を有する。
【００１２】第１の繰り返しピッチと第２の繰り返しピ
ッチとが概ね同一で、第１の並列ｐｎ構造と第２の並列
ｐｎ構造とが連続している。第１の並列ｐｎ構造と第２
の並列ｐｎ構造との境界部分でのチャージバランスの崩
れが無く、耐圧が容易に確保できる。
【００１３】また、第２の並列ｐｎ構造の表層域に、第
２の並列ｐｎ構造の不純物濃度よりも低い第３の並列ｐ
ｎ構造が存在するため、オフ状態では第３の並列ｐｎ構
造の空乏化が第２の並列ｐｎ構造よりも早まるので、素
子周縁部の表面電界を抑制でき、高耐圧化を図ることが
できる。
【００１４】本発明の第２の手段では、縦形ドリフトは
基板の厚み方向に配向する第１の縦形第１導電型領域と
基板の厚み方向に配向する第１の縦形第２導電型領域と
が第１の不純物濃度で第１の繰り返しピッチを以って交
互に繰り返し接合して成る第１の並列ｐｎ構造であると
共に、素子周縁部は基板の厚み方向に配向する第２の縦
形第１導電型領域と基板の厚み方向に配向する第２の縦
形第２導電型領域とが第２の不純物濃度で第１の繰り返
しピッチを以って交互に繰り返し接合して成る第２の並
列ｐｎ構造を有し、素子周縁部は、基板の第１主面側で
ある表層域に、第３の縦形第１導電型領域と第３の縦形
第２導電型領域とが第１の繰り返しピッチよりも狭い第
２の繰り返しピッチで交互に繰り返し接合して成る第３
の並列ｐｎ構造を有する。
【００１５】斯かる場合も、第１の並列ｐｎ構造と第２
の並列ｐｎ構造とが連続しているので、、第１の並列ｐ
ｎ構造と第２の並列ｐｎ構造との境界部分でのチャージ
バランスの崩れが実質的に無く、耐圧を容易に確保でき
る。
【００１６】また、第２の並列ｐｎ構造の表層域に、第
２の並列ｐｎ構造の繰り返しピッチよりも狭い繰り返し
ピッチの第３の並列ｐｎ構造が存在するため、オフ状態
では第３の並列ｐｎ構造の空乏化が第２の並列ｐｎ構造
よりも早まるので、素子周縁部の表面電界を抑制でき、
高耐圧化を図ることができる。
【００１７】第３の並列ｐｎ構造の厚さは第２の並列ｐ
ｎ構造の厚さの１／２以下であることが望ましい。ま
た、第３の並列ｐｎ構造は前記第１の主面に接した配置
であることが望ましい。
【００１８】第３の並列ｐｎ構造の内側部分が素子活性
部の周縁下にまで潜り込んで形成されている場合には、
素子活性部の周縁下での電界集中をも緩和できる。
【００１９】第１の並列ｐｎ構造，第２の並列ｐｎ構造
及び第３の並列ｐｎ構造は平面的にストライプ状として
形成できるが、第１の並列ｐｎ構造における繰り返しピ
ッチの方向と第３の並列ｐｎ構造における繰り返しピッ
チの方向とを略直交又は略平行に作り込むことができ
る。また、第１の並列ｐｎ構造における繰り返しピッチ
の方向と第２の並列ｐｎ構造における繰り返しピッチの
方向とを略平行にするのが好ましい。
【００２０】更に、第１の並列ｐｎ構造，第２の並列ｐ
ｎ構造及び第３の並列ｐｎ構造の縦形第１導電型領域又
は縦形第２導電型領域は平面的に多角形格子の格子点上
に位置して成る構成を採用することができる。
【００２１】第２の並列ｐｎ構造と第３の並列ｐｎ構造
の周囲に第１導電型のチャネルストッパー領域を有する
ことが望ましい。この第１導電型のチャネルストッパー
は低抵抗層に接続している。漏れ電流を抑制するためで
ある。
【００２２】また、第３の並列ｐｎ構造は絶縁膜に覆わ
れており、第３の並列ｐｎ構造の少なくとも内側部分が
絶縁膜を介してフィールドプレートで覆われている。フ
ィールドプレートにより更なる表面電界制御を実現でき
る。更に、第３の並列ｐｎ構造の第１主面側に素子活性
部を巡る１以上の第２導電型リングを有する場合には、
この第２導電型リングがガードリングとして機能するた
め、電位分担により表面電界制御を実現できる。
【００２３】
【発明の実施の形態】以下に本発明の実施形態を説明す
る。以下でｎ又はｐを冠記した層や領域では、ぞれぞれ
電子又は正孔が多数キャリアであることを意味する。ま
た＋は比較的高不純物濃度であることを意味している。
すべての実施例において第１導電型にｎを、第２導電型
にｐを選んでいるが、これが逆の場合であっても良い。
【００２４】［実施例１］図１は本発明の実施例１に係
る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面
図、図２は図１中のＡ−Ａ′線に沿って切断した状態を
示す縦断面図、図３は図１中のＢ−Ｂ′線に沿って切断
した状態を示す縦断面図である。なお、図１ではドレイ
ン・ドリフト部（素子活性部）の１／４を示してある。
【００２５】本例の縦形ＭＯＳＦＥＴは、裏側のドレイ
ン電極１８が導電接触した低抵抗のｎ＋ ドレイン層
（コンタクト層）１１の上に形成された第１の並列ｐｎ
構造のドレイン・ドリフト部２２と、このドレイン・ド
リフト部２２の表面層に選択的に形成された素子活性領
域たる高不純物濃度のｐベース領域（ｐウェル）１３ａ
と、そのｐベース領域１３ａ内の表面側に選択的に形成
された高不純物濃度のｎ ＋ ソース領域１４と、基板表
面上にゲート絶縁膜１５を介して設けられたポリシリコ
ン等のゲート電極層１６と、層間絶縁膜１９ａに開けた
コンタクト孔を介してｐベース領域１３ａ及びｎ＋ ソ
ース領域１４に跨って導電接触するソース電極１７とを
有している。ウェル状のｐベース領域１３ａの中にｎ
＋ ソース領域１４が浅く形成されており、２重拡散型
ＭＯＳ部を構成している。なお、２６はｐ＋ コンタク
ト領域で、また、図示しない部分でゲート電極層１６の
上に金属膜のゲート電極配線が導電接触している。
【００２６】ドレイン・ドレイン部２２は、素子活性領
域たる複数ウェルのｐベース領域１３の直下部分に概ね
相当し、基板の厚み方向に配向する層状縦形の第１のｎ
型領域２２ａと基板の厚み方向に配向する層状縦形の第
１のｐ型領域２２ｂとを繰り返しピッチＰ１で基板の沿
面方向へ交互に繰り返して接合して成る第１の並列ｐｎ
構造である。いずれかの第１のｎ型領域２２ａは、その
上端がｐベース領域１３の挾間領域１２ｅに達し、その
下端がｎ＋ ドレイン層１１に接している。挾間領域１
２ｅに達する第１のｎ型領域２２ａはオン状態では電路
領域であるが、その余の第１のｎ型領域２２ａは概ね非
電路領域となっている。また第１のｐ型領域２２ｂは、
その上端がｐベース領域１３ａのウェル底面に接し、そ
の下端がｎ＋ ドレイン層１１に接している。
【００２７】ドレイン・ドレイン部２２の周りは第２の
並列ｐｎ構造から成る素子周縁部（耐圧構造部）３０と
なっている。素子周縁部３０は、ドレイン・ドリフト部
２２の第１の並列ｐｎ構造に連続して繰り返しピッチＰ
１で基板の厚み方向に配向する層状縦形の第２のｎ型領
域３０ａと基板の厚み方向に配向する層状縦形の第２の
ｐ型領域３０ｂを基板の沿面方向に交互に繰り返して接
合して成る。本例では各並列ｐｎ構造の繰り返しピッチ
はＰ１で略同一であり、素子周縁部３０における第２の
並列ｐｎ構造の不純物濃度とドレイン・ドレイン部２２
における第２の並列ｐｎ構造の不純物濃度とは略同一で
ある。
【００２８】素子周縁部３０における基板表面側である
表層域には、第３の並列ｐｎ構造が形成されており、こ
の第３の並列ｐｎ構造は層状縦形の第２のｎ型領域３０
ａに整合する層状縦形のｎ−型領域３２ａと層状縦形の
第２のｐ型領域３０ｂに整合する層状縦形のｐ−型領域
３２ｂとが繰り返しピッチＰ１で基板の沿面方向に交互
に繰り返し接合して成る。
【００２９】そして本例では、第１の並列ｐｎ構造，第
２の並列ｐｎ構造及び第３の並列ｐｎ構造は平面的にス
トライプ状で互いに平行配置となっている。第３の並列
ｐｎ構造のうち、第１の並列ｐｎ構造に平行に隣接する
ｐ−型領域３２ｂａ及びｎ−型領域３２ａａの内側部分
や第１の並列ｐｎ構造の第１のｎ型領域２２ａ及び第１
のｐ型領域２２ｂの端面に突き当たるｐ−型領域３２ｂ
ｂ及び−型領域３２ａｂの内側部分は、ｐベース領域１
３ａの底部にまで潜り込んで形成されている。
【００３０】第３の並列ｐｎ構造の表面には酸化膜（絶
縁膜）３３が形成されている。この酸化膜３３はその膜
厚がドリフト部２２から素子周縁部３０にかけて段階的
に厚くなるように形成されている。この酸化膜３３の上
にはソース電極１７から延長されたフィールドプレート
ＦＰが形成されており、第３の並列ｐｎ構造を覆ってい
る。また、素子周縁部３０の外側にはｎ型チャネルスト
ッパー領域５０が形成され、このｎ型チャネルストッパ
ー領域５０の表面側にはストッパー電極５１が導電接触
している。
【００３１】本例の縦形ＭＯＳＦＥＴは耐圧６００Ｖク
ラスであり、各部の寸法及び不純物濃度は次の値をと
る。ドレイン・ドレイン部２２の厚さは４４．０μｍ、
第１のｎ型領域２２ａ及び第１のｐ型領域２２ｂの幅は
８．０μｍ（繰り返しピッチＰ１は１６．０μｍ）、第
１の並列ｐｎ構造の不純物濃度は２．４×１０１５ｃｍ
−３、素子周縁部３０の第２の並列ｐｎ構造の厚さは３
１．０μｍ、第２のｎ型領域３０ａ及び第２のｐ型領域
３０ｂの幅は８．０μｍ（繰り返しピッチＰ１は１６．
０μｍ）、第２の並列ｐｎ構造の不純物濃度は２．４×
１０１５ｃｍ−３、素子周縁部３０の第３の並列ｐｎ構
造の厚さは１３．０μｍ、ｎ−型領域３２ａ及びｐ−型
領域３２ｂの幅は８．０μｍ、第３の並列ｐｎ構造の不
純物濃度は２．４×１０１４ｃｍ−３、ｐベース領域１
３ａの拡散深さは３．０μｍ、その表面不純物濃度は
３．０×１０１７ｃｍ−３、ｎ＋ ソース領域１４の拡
散深さは１．０μｍ、その表面不純物濃度は３．０×１
０２０ｃｍ−３、表面ドリフト領域である挾間領域１２
ｅの拡散深さは２．５μｍ、その表面不純物濃度は２．
０×１０１６ｃｍ−３、ｎ＋ ドレイン層１１の厚さは
３００μｍ、その不純物濃度は２．０×１０１８ｃｍ
−３、ｎ型チャネルストッパー領域５０の幅は３０．０
μｍ、その不純物濃度は６．０×１０１５ｃｍ−３であ
る。
【００３２】仮に、第２の並列ｐｎ構造を持たず第３の
並列ｐｎ構造のみを周縁部に持った場合は、その不純物
濃度がドレイン・ドレイン部２２のそれに比して低いた
め、その境界部分である第１のｐ型領域２２ｂと第３の
ｎ型領域３２ａではチャージバランスが不可避的に崩れ
ているので、耐圧が劇的に低下してしまう。これは、並
列ｐｎ構造の電界分布がチャージバランス状態において
厚さ（深さ）方向に概ねフラットであったものが、チャ
ージアンバランス状態では厚さ方向に傾きを持ってしま
うからであり、それ故、第３の並列ｐｎ構造の厚さが厚
い程、チャージアンバランスの電荷量が増えるため、耐
圧低下が大きくなる。しかしながら、本例では、第１の
並列ｐｎ構造と第２の並列ｐｎ構造との不純物濃度が概
ね同一で、第１の並列ｐｎ構造における第１のｐ型領域
２２ｂと接合する第２の並列ｐｎ構造における第２のｎ
型領域３０ａとの接合深さが大きく、表層部の第３の並
列ｐｎ構造の厚さが浅いため、第１の並列ｐｎ構造と第
３の並列ｐｎ構造の境界部分でのみチャージバランスが
崩れるだけとなり、チャージアンバランスの電荷量を低
くすることができるため、耐圧の低下分を抑制できる。
しかも、表層部の第３の並列ｐｎ構造の不純物濃度は低
いため、表面電界を緩和し、表面での空乏層を広げ易く
しているので、耐圧の確保が容易となる。また、厚い絶
縁膜３３で耐圧を分担することができるので、高耐圧化
を図ることができる。なお、本例では表層部の第３の並
列ｐｎ構造の不純物濃度が低いため、繰り返しピッチを
第１又は第２の並列ｐｎ構造のそれと同一にしてある
が、第３の並列ｐｎ構造での空乏層が拡がり易いという
条件では、第３の並列ｐｎ構造の繰り返しピッチに対す
る制約はない。
【００３３】ここで、Ｙ方向ではｎ−型領域３２ａｂ及
び第３のｐ−型領域３２ｂｂがｎ型チャネルストッパー
領域５０とｐベース領域１３ａとに挟まれ、オフ状態で
は逆バイアスされているので、耐圧の低下は殆どない。
−本例では、第３の並列ｐｎ構造の内側部分である第３
の層状縦形のｐ−型領域３２ｂａ及び第３の層状縦形の
ｎ−型領域３２ａａがｐベース領域１３の周縁下にまで
潜り込んで形成されている。このため、ｐベース領域１
３の周縁下での電界集中をも緩和できる。フィールドプ
レートＦＰが厚い絶縁膜３３を介して第３の並列ｐｎ構
造を覆っているため、表層部の空乏電界を制御でき、高
耐圧化を図ることができる。なお、ガードリングを設け
ても構わない。また、ｎ型チャネルストッパー領域５０
とストッパー電極５１とが形成されているため、漏れ電
流を抑制することができる。
【００３４】［実施例２］図４は本発明の実施例２に係
る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面
図、図５は図４中のＡ−Ａ′線に沿って切断した状態を
示す縦断面図、図６は図４中のＢ−Ｂ′線に沿って切断
した状態を示す縦断面図である。なお、図４ではドレイ
ン・ドリフト部（素子活性部）の１／４を示してある。
【００３５】本例は実施例１の変形例で、実施例１と異
なる点は、素子周縁部３０の表層部にある第３の並列ｐ
ｎ構造がドレイン・ドレイン部２２の第１の並列ｐｎ構
造に対して平面的に略直交している点、つまり第３の並
列ｐｎ構造における繰り返しピッチの方向と第１の並列
ｐｎ構造における繰り返しピッチの方向とが略直交して
いる点と、第３の並列ｐｎ構造の表面側にｐベース領域
１３を巡る複数のｐ型ガードリング４０を形成した点で
ある。不純物濃度が低い第３の並列ｐｎ構造の厚さが第
１の並列ｐｎ構造の厚さよりも十分薄ければ、第３の並
列ｐｎ構造は第１の並列ｐｎ構造に対して直交していて
も平行していても構わない。ｐ型ガードリング４０の外
に、フィールドプレートＦＰを併用しても良い。
【００３６】本例においても、実施例１と同様に、第１
の並列ｐｎ構造と素子周縁部３０との境界部分でのチャ
ージアンバランスを抑制できると共に、表層部の空乏層
を広げ易くすることができる。なお、本例は設計の自由
度を高くすることができる利点がある。
【００３７】［実施例３］図７は本発明の実施例３に係
る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面
図、図８は図７中のＡ−Ａ′線に沿って切断した状態を
示す縦断面図、図９は図７中のＢ−Ｂ′線に沿って切断
した状態を示す縦断面図である。なお、図７ではドレイ
ン・ドリフト部（素子活性部）の１／４を示してある。
【００３８】本例も実施例１の変形例で、実施例１と異
なる点は、素子周縁部３０の表層部にある第３の並列ｐ
ｎ構造のうち、ドレイン・ドリフト部２２の第１の並列
ｐｎ構造における第１のｎ型領域２２ａ及び第１のｐ型
領域２２ｂにＹ方向で揃うｎ型領域３２ａｃ及び型領域
３２ｂｃの不純物濃度が第１のｎ型領域２２ａ及び第１
のｐ型領域２２ｂの不純物濃度よりも低くなく、略同一
の不純物濃度となっている。第３の並列ｐｎ構造のう
ち、Ｙ方向のｎ型領域３２ａｃ及びｐ型領域３２ｂｃは
ドレイン電位となるｎ型チャネルストッパー領域５０と
ソース電位であるｐベース領域１３とに挟まれているた
め、不純物濃度が低くなくても、オフ状態で確実に空乏
層が拡がるので、耐圧を保持できる。このように、第３
の並列ｐｎ構造は素子周縁部３０の表層部で素子活性部
としてのｐベース領域１３の周りを完全に囲い込んで不
純物濃度を低くする必要がない。このような構造は不純
物濃度の変わり目となる接続部が一次元だけで、設計が
容易になる利点がある。
【００３９】［実施例４］図１０は本発明の実施例４に
係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面
図、図１１は図１０中のＡ−Ａ′線に沿って切断した状
態を示す縦断面図、図１２は図１０中のＢ−Ｂ′線に沿
って切断した状態を示す縦断面図である。なお、図１０
ではドレイン・ドリフト部（素子活性部）の１／４を示
してある。
【００４０】本例も実施例１の変形例で、実施例１と異
なる点は、ドレイン・ドリフト部２２の第１の並列ｐｎ
構造がｐベース領域１３の直下から外周にはみ出して形
成されており、素子周縁部３０の表層部にある第３の並
列ｐｎ構造の内側部分がｐベース領域１３に接続してい
ない点と、そのはみ出し部分に相当する第１のｎ型領域
２２ａａ及び第１のｐ型領域２２ｂａを含んで第３の並
列ｐｎ構造を覆うフィールドプレートＦＰを厚い酸化膜
３３の上に形成した点にある。
【００４１】ドレイン・ドリフト部２２の第１の並列ｐ
ｎ構造と第３の並列ｐｎ構造との不純物濃度の変わり目
となる境界部分を跨ぎ、不純物濃度の低い第３の並列ｐ
ｎ構造の上までフィールドプレートＦＰが存在する場
合、不純物濃度の低い第３の並列ｐｎ構造で分担しなけ
ればならない電圧は、フィールドプレートＦＰが分担す
る電圧だけ低減される。換言すると、不純物濃度の変わ
り目となる境界部分でのチャージバランス状態が崩れて
いたとしても、その耐圧の低下分がフィールドプレート
ＦＰで分担される電圧以下であれば、耐圧はチャージバ
ランス状態と同等の値が得られることになる。更に、第
３の並列ｐｎ構造の厚さは第１の並列ｐｎ構造の厚さよ
りも薄いため、チャージアンバランス状態での耐圧低下
分は低減されるので、チャージアンバランス状態での耐
圧低下を大幅に改善することができる。本例では実施例
１よりも耐圧の低下分を小さくできる。
【００４２】また、不純物濃度の低い第３の並列ｐｎ構
造の配置はドレイン・ドリフト部２２の第１の並列ｐｎ
構造に対し直交していても、平行していても構わない。
平面ストライプ状の並列ｐｎ構造に限らず、多角形格子
の格子点で構わない。なお、本例ではフィールドプレー
トＦＰがソース電極１７を延長した第１層目配線である
が、層間絶縁膜を介して第２層目以上の配線を用いても
構わない。
【００４３】［実施例５］図１３は本発明の実施例５に
係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面
図、図１４は図１３中のＡ−Ａ′線に沿って切断した状
態を示す縦断面図、図１５は図１３中のＢ−Ｂ′線に沿
って切断した状態を示す縦断面図である。なお、図１３
ではドレイン・ドリフト部（素子活性部）の１／４を示
してある。
【００４４】本例の縦形ＭＯＳＦＥＴは、裏側のドレイ
ン電極１８が導電接触した低抵抗のｎ＋ ドレイン層
（コンタクト層）１１の上に形成された第１の並列ｐｎ
構造のドレイン・ドリフト部２２と、このドレイン・ド
リフト部２２の表面層に選択的に形成された素子活性領
域たる高不純物濃度のｐベース領域（ｐウェル）１３ａ
と、そのｐベース領域１３ａ内の表面側に選択的に形成
された高不純物濃度のｎ ＋ ソース領域１４と、基板表
面上にゲート絶縁膜１５を介して設けられたポリシリコ
ン等のゲート電極層１６と、層間絶縁膜１９ａに開けた
コンタクト孔を介してｐベース領域１３ａ及びｎ＋ ソ
ース領域１４に跨って導電接触するソース電極１７とを
有している。ウェル状のｐベース領域１３ａの中にｎ
＋ ソース領域１４が浅く形成されており、２重拡散型
ＭＯＳ部を構成している。なお、２６はｐ＋ コンタク
ト領域で、また、図示しない部分でゲート電極層１６の
上に金属膜のゲート電極配線が導電接触している。
【００４５】ドレイン・ドリフト部２２は、素子活性領
域たる複数ウェルのｐベース領域１３の直下部分に概ね
相当し、基板の厚み方向に配向する層状縦形の第１のｎ
型領域２２ａと基板の厚み方向に配向する層状縦形の第
１のｐ型領域２２ｂとを繰り返しピッチＰ１で基板の沿
面方向へ交互に繰り返して接合して成る第１の並列ｐｎ
構造である。いずれかの第１のｎ型領域２２ａは、その
上端がｐベース領域１３の挾間領域１２ｅに達し、その
下端がｎ＋ ドレイン層１１に接している。挾間領域１
２ｅに達する第１のｎ型領域２２ａはオン状態では電路
領域であるが、その余の第１のｎ型領域２２ａは概ね非
電路領域となっている。また第１のｐ型領域２２ｂは、
その上端がｐベース領域１３ａのウェル底面に接し、そ
の下端がｎ＋ ドレイン層１１に接している。
【００４６】ドレイン・ドリフト部２２の周りは第２の
並列ｐｎ構造から成る素子周縁部（素子周縁部）３０と
なっている。素子周縁部３０は、ドレイン・ドリフト部
２２の第１の並列ｐｎ構造に連続して繰り返しピッチＰ
１で基板の厚み方向に配向する層状縦形の第２のｎ型領
域３０ａと基板の厚み方向に配向する層状縦形の第２の
ｐ型領域３０ｂを基板の沿面方向に交互に繰り返して接
合して成る。第１の並列ｐｎ構造と第２の並列ｐｎ構造
は繰り返しピッチが略同一であり、また不純物濃度とも
略同一である。
【００４７】素子周縁部３０における基板表面側である
表層域には、第３の並列ｐｎ構造が形成されている。こ
の第３の並列ｐｎ構造は層状縦形のｎ型領域３４ａと層
状縦形のｐ型領域３４ｂとが繰り返しピッチＰ２で基板
の沿面方向に交互に繰り返し接合して成る。第３の並列
ｐｎ構造の不純物濃度は第２の並列ｐｎ構造のそれと略
同じであるものの、繰り返しピッチＰ２は繰り返しピッ
チＰ１よりも狭くなっている。
【００４８】そして本例では、第１の並列ｐｎ構造，第
２の並列ｐｎ構造及び第３の並列ｐｎ構造は平面的にス
トライプ状で互いに平行配置となっている。第３の並列
ｐｎ構造のうち、第１の並列ｐｎ構造に平行に隣接する
ｐ型領域３４ｂａ及びｎ型領域３４ａａの内側部分や第
１の並列ｐｎ構造の第１のｎ型領域２２ａ及び第１のｐ
型領域２２ｂの端面に突き当たる層状縦形のｐ型領域３
４ｂｂ及び層状縦形のｎ型領域３４ａｂの内側部分は、
ｐベース領域１３ａの底部にまで潜り込んで形成されて
いる。
【００４９】第３の並列ｐｎ構造の表面には酸化膜（絶
縁膜）３３が形成されている。この酸化膜３３はその膜
厚がドリフト部２２から素子周縁部３０にかけて段階的
に厚くなるように形成されている。この酸化膜３３の上
にはソース電極１７から延長されたフィールドプレート
ＦＰが形成されており、第３の並列ｐｎ構造を覆ってい
る。また、素子周縁部３０の外側にはｎ型チャネルスト
ッパー領域５０が形成され、このｎ型チャネルストッパ
ー領域５０の表面側にはストッパー電極５１が導電接触
している。
【００５０】本例の縦形ＭＯＳＦＥＴは耐圧６００Ｖク
ラスであり、各部の寸法及び不純物濃度は次の値をと
る。ドレイン・ドリフト部２２の厚さは４４．０μｍ、
第１のｎ型領域２２ａ及び第１のｐ型領域２２ｂの幅は
８．０μｍ（繰り返しピッチＰ１は１６．０μｍ）、第
１の並列ｐｎ構造の不純物濃度は２．４×１０１５ｃｍ
−３、素子周縁部３０の第２の並列ｐｎ構造の厚さは３
１．０μｍ、第２のｎ型領域３０ａ及び第２のｐ型領域
３０ｂの幅は８．０μｍ（繰り返しピッチＰ１は１６．
０μｍ）、第２の並列ｐｎ構造の不純物濃度は２．４×
１０１５ｃｍ−３、素子周縁部３０の第３の並列ｐｎ構
造の厚さは１３．０μｍ、第３のｎ型領域３４ａ及びｐ
型領域３４ｂの幅は４．０μｍ（繰り返しピッチＰ２は
８．０μｍ）、第３の並列ｐｎ構造の不純物濃度は２．
４×１０１５ｃｍ−３、ｐベース領域１３ａの拡散深さ
は３．０μｍ、その表面不純物濃度は３．０×１０１７
ｃｍ −３、ｎ＋ ソース領域１４の拡散深さは１．０μ
ｍ、その表面不純物濃度は３．０×１０２０ｃｍ−３、
表面ドリフト領域である挾間領域１２ｅの拡散深さは
２．５μｍ、その表面不純物濃度は２．０×１０１６ｃ
ｍ−３、ｎ＋ ドレイン層１１の厚さは３００μｍ、そ
の不純物濃度は２．０×１０１８ｃｍ−３、ｎ型チャネ
ルストッパー領域５０の幅は３０．０μｍ、その不純物
濃度は６．０×１０１５ｃｍ−３である。
【００５１】仮に、第２の並列ｐｎ構造を持たず第３の
並列ｐｎ構造のみが素子周縁部に配置されている場合
は、その不純物濃度がドレイン・ドリフト部２２のそれ
に比して低いため、その境界部分である第１のｎ型領域
２２ａと第３のｐ型領域３４ｂではチャージバランスが
不可避的に崩れているので、耐圧が劇的に低下してしま
う。これは、並列ｐｎ構造の電界分布がチャージバラン
ス状態において厚さ（深さ）方向に概ねフラットであっ
たものが、チャージアンバランス状態では厚さ方向に傾
きを持ってしまうからであり、それ故、第３の並列ｐｎ
構造の厚さが厚い程、チャージアンバランスの電荷量が
増えるため、耐圧低下が大きくなる。しかしながら、本
例では、第１の並列ｐｎ構造と第２の並列ｐｎ構造との
不純物濃度が概ね同一で、第１の並列ｐｎ構造における
第１のｐ型領域２２ｂと接合する第２の並列ｐｎ構造に
おける第２のｎ型領域３０ａとの接合深さが大きく、表
層部の第３の並列ｐｎ構造の厚さが浅いため、第１の並
列ｐｎ構造と第３の並列ｐｎ構造との境界部分でのみチ
ャージバランスが崩れるだけであるので、チャージアン
バランスの電荷量を低くすることができるため、耐圧の
低下分を抑制できる。しかも、表層部における第３の並
列ｐｎ構造の繰り返しピッチＰ２が第１の並列ｐｎ構造
の繰り返しピッチＰ１よりも狭いため、表面電界を緩和
し、表面での空乏層を広げ易くしているので、耐圧の確
保が容易となる。また、厚い絶縁膜３３で耐圧を分担す
ることができるので、高耐圧化を図ることができる。な
お、本例では表層部の第３の並列ｐｎ構造の不純物濃度
を第１又は第２の並列ｐｎ構造のそれに比して、例えば
１．２×１０１５ｃｍ−３ように低くしても良い。表層
部の空乏層を更に広がり易くなる。
【００５２】ここで、Ｙ方向では第３のｎ型領域３４ａ
ｂ及び第３のｐ型領域３４ｂｂがｎ型チャネルストッパ
ー領域５０とｐベース領域１３ａとに挟まれ、オフ状態
では逆バイアスされているので、耐圧の低下は殆どな
い。
【００５３】本例では、第３の並列ｐｎ構造の内側部分
である層状縦形のｐ型領域３４ｂａ及び層状縦形のｎ型
領域３４ａａがｐベース領域１３の周縁下にまで潜り込
んで形成されている。このため、ｐベース領域１３の周
縁下での電界集中をも緩和できる。フィールドプレート
ＦＰが厚い絶縁膜３３を介して第３の並列ｐｎ構造を覆
っているため、表層部の空乏電界を制御でき、高耐圧化
を図ることができる。また、ｎ型チャネルストッパー領
域５０とストッパー電極５１とが形成されているため、
漏れ電流を抑制することができる。
【００５４】［実施例６］図１６は本発明の実施例６に
係る縦形ＭＯＳＦＥＴ素子のチップを示す縦断面であ
る。
【００５５】本例は実施例５の変形例であり、図１４と
図１６とを対比すると明らかなように、第３の並列構造
の表層部にはｐ型ガードリング４１が形成れている。ｐ
型ガードリング４１により表面耐圧を分担できるので、
表面電界を緩和でき、高耐圧化を図ることができる。
【００５６】［実施例７］図１７は本発明の実施例７に
係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面
図、図１８は図１７中のＡ−Ａ′線に沿って切断した状
態を示す縦断面図、図１９は図１７中のＢ−Ｂ′線に沿
って切断した状態を示す縦断面図である。なお、図１７
ではドレイン・ドリフト部（素子活性部）の１／４を示
してある。
【００５７】本例は実施例５の変形例で、実施例５と異
なる点は、素子周縁部３０の表層部にある第３の並列ｐ
ｎ構造がドレイン・ドレイン部２２の第１の並列ｐｎ構
造に対して平面的に略直交している点、つまり第３の並
列ｐｎ構造における繰り返しピッチの方向と第１の並列
ｐｎ構造における繰り返しピッチの方向とが略直交して
いる点である。繰り返しピッチＰ２が狭い第３の並列ｐ
ｎ構造の厚さが第１の並列ｐｎ構造の厚さよりも十分薄
ければ、第３の並列ｐｎ構造は第１の並列ｐｎ構造に対
して直交していても平行していても構わない。
【００５８】本例においても、実施例５と同様に、第１
の並列ｐｎ構造と素子周縁部３０との境界部分でのチャ
ージアンバランスを抑制できると共に、表層部の空乏層
を広げ易くすることができる。なお、本例は設計の自由
度を高くすることができる利点がある。
【００５９】［実施例８］図２０は本発明の実施例８に
係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面
図、図２１は図２０中のＡ−Ａ′線に沿って切断した状
態を示す縦断面図、図２２は図２０中のＢ−Ｂ′線に沿
って切断した状態を示す縦断面図である。なお、図２０
ではドレイン・ドリフト部（素子活性部）の１／４を示
してある。
【００６０】本例も実施例５の変形例で、実施例５と異
なる点は、素子周縁部３０の表層部にある第３の並列ｐ
ｎ構造のうち、ドレイン・ドリフト部２２の第１の並列
ｐｎ構造における第１のｎ型領域２２ａ及び第１のｐ型
領域２２ｂにＹ方向で揃うｎ型領域３４ａｃ及びｐ型領
域３４ｂｃの幅が第１のｎ型領域２２ａ及び第１のｐ型
領域２２ｂの幅と同一となっている。第３の並列ｐｎ構
造のうち、Ｙ方向のｎ型領域３４ａｃ及びｐ型領域３４
ｂｃはドレイン電位となるｎ型チャネルストッパー領域
５０とソース電位であるｐベース領域１３とに挟まれて
いるため、繰り返しピッチが狭くなくても、オフ状態で
確実に空乏層が拡がるので、耐圧を保持できる。このよ
うに、第３の並列ｐｎ構造は素子周縁部３０の表層部で
素子活性部としてのｐベース領域１３の周りを完全に囲
い込んで繰り返しピッチを狭くする必要がない。
【００６１】［実施例９］図２３本発明の実施例９に係
る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面
図、図２４は図２３中のＡ−Ａ′線に沿って切断した状
態を示す縦断面図である。なお、図２３ではドレイン・
ドリフト部（素子活性部）の１／４を示してある。
【００６２】本例も実施例５の変形例である。実施例５
と異なる点は、第１乃至第３の並列ｐｎ構造におけるｐ
型領域２２ｂ′，３０ｂ′，３４ｂ′及びｎ型領域２２
ａ′，３０ａ′，３４ａ′は縦形層状ではあるが、平面
的にはストライプ状ではなく、ｐ型領域２２ｂ′，３０
ｂ′，３４ｂ′が平面的に六方格子点状にあり、その残
余部分がｎ型領域２２ａ′，３０ａ′，３４ａ′となっ
ている。逆に、ｎ型領域が六方格子点状にあり、その残
余部分がｎ型領域となっていても構わない。六方格子に
限らず、三方格子，四方格子等の多角形格子でも構わな
い。また、第１乃至第３の並列ｐｎ構造のうち、いずれ
か並列ｐｎ構造のが平面的に格子点状であり、その他の
並列ｐｎ構造が平面的にストライプ状であっても構わな
い。なお、本例の場合も、第３の並列ｐｎ構造のうち、
第３のｎ型領域３４ａａ′及び第３のｐ型領域３４ｂ
ａ′は、ｐベース領域１３ａの底部にまで潜り込んで形
成されている。
【００６３】［実施例１０］図２５は本発明の実施例１
０に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分
平面図、図２６は図２５中のＡ−Ａ′線に沿って切断し
た状態を示す縦断面図、図２７は図２５中のＢ−Ｂ′線
に沿って切断した状態を示す縦断面図である。なお、図
２５ではドレイン・ドリフト部（素子活性部）の１／４
を示してある。
【００６４】本例も実施例５の変形例で、実施例５と異
なる点は、ドレイン・ドリフト部２２の第１の並列ｐｎ
構造がｐベース領域１３の直下から外周にはみ出して形
成されており、素子周縁部３０の表層部にある第３の並
列ｐｎ構造の内側部分がｐベース領域１３に接続してい
ない点と、そのはみ出し部分に相当する第１のｎ型領域
２２ａａ及び第１のｐ型領域２２ｂａを含んで第３の並
列ｐｎ構造を覆うフィールドプレートＦＰを厚い酸化膜
３３の上に形成した点にある。
【００６５】ドレイン・ドリフト部２２の第１の並列ｐ
ｎ構造と第３の並列ｐｎ構造との繰り返しピッチの変わ
り目となる境界部分を跨ぎ、繰り返しピッチの狭い第３
の並列ｐｎ構造の上までフィールドプレートＦＰが存在
する場合、繰り返しピッチの狭い第３の並列ｐｎ構造で
分担しなければならない電圧は、フィールドプレートＦ
Ｐが分担する電圧だけ低減される。換言すると、繰り返
しピッチの変わり目となる境界部分でのチャージバラン
ス状態が崩れていたとしても、その耐圧の低下分がフィ
ールドプレートＦＰで分担される電圧以下であれば、耐
圧はチャージバランス状態と同等の値が得られることに
なる。更に、第３の並列ｐｎ構造の厚さは第１の並列ｐ
ｎ構造の厚さよりも薄いため、チャージアンバランス状
態での耐圧低下分は低減されるので、チャージアンバラ
ンス状態での耐圧低下を大幅に改善することができる。
【００６６】また、繰り返しピッチの狭いの狭い第３の
並列ｐｎ構造の配置はドレイン・ドリフト部２２の第１
の並列ｐｎ構造に対し直交していても、平行していても
構わない。平面ストライプ状の並列ｐｎ構造に限らず、
多角形格子の格子点で構わない。なお、本例ではフィー
ルドプレートＦＰがソース電極１７を延長した第１層目
配線であるが、層間絶縁膜を介して第２層目以上の配線
を用いても構わない。
【００６７】［実施例１１］図２８は本発明の実施例１
１に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分
平面図である。
【００６８】本例は実施例１０の変形例であり、実施例
１０と異なる点は、第３の並列ｐｎ構造のうち第１の並
列ｐｎ構造と平面Ｙ方向に配向するｎ型領域３４ａｃ′
及びｎ型領域３４ｂｃ′が第１の並列構造の第１のｎ型
領域２２ａ及び第１のｎ型領域２２ａｂに揃っており、
繰り返しピッチがＰ１となっているところにある。
【００６９】第３のｎ型領域３４ａｃ′及び第３のｐ型
領域３４ｂｃ′はドレイン電位となるｎ型チャネルスト
ッパー領域５０とソース電位であるフィールドプレート
ＦＰとに挟まれているため、繰り返しピッチが狭くなく
ても、オフ状態で確実に空乏層が拡がるので、耐圧を保
持できる。
【００７０】［実施例１２］図２９は本発明の実施例１
２に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分
平面図である。
【００７１】本例も実施例１０の変形例であり、実施例
１０と異なる点は、第１乃至第３の並列ｐｎ構造におけ
るｐ型領域及びｎ型領域は縦形層状ではあるが、平面的
にはストライプ状ではなく、ｐ型領域が平面的に六方格
子点状にあり、その残余部分がｎ型領域となっている。
図２９の平面図では、第１の並列ｐｎ構造のｐ型領域２
２ｂ′及び第３の並列ｐｎ構造のｐ型領域３４ｂ′が六
方格子点状にあり、第１の並列ｐｎ構造のｎ型領域２２
ａ′及び第３の並列ｐｎ構造のｎ型領域３４ａ′がその
残余部分となっているが、第２の並列構造も同様な構成
としてある。逆に、ｎ型領域が六方格子点状にあり、そ
の残余部分がｎ型領域となっていても構わない。六方格
子に限らず、三方格子，四方格子等の多角形格子でも構
わない。また、第１乃至第３の並列ｐｎ構造のうち、い
ずれか並列ｐｎ構造のが平面的に格子点状であり、その
他の並列ｐｎ構造が平面的にストライプ状であっても構
わない。
【００７２】
【発明の効果】以上説明したように、本発明は、ドリフ
ト部の並列ｐｎ構造とその周りの素子周縁部の並列ｐｎ
構造との境界部分のチャージアンバランスを抑制するた
めに、ドリフト部及び素子周縁部を略同一の不純物濃度
及び繰り返しピッチの並列ｐｎ構造として形成し、ドリ
フト部の外周部又は素子周縁部の表面電界を緩和するた
めに、空乏層を広がり易くするべく、不純物低濃度又は
狭繰り返しピッチの並列ｐｎ構造をドリフト部の外周部
から或いは素子周縁部にのみの表層部に浅い並列ｐｎ構
造を形成して成るものである。このため、表面電界を抑
制でき、高耐圧化及び大電流化を一層図り得る。
【図面の簡単な説明】
【図１】本発明の実施例１に係る縦形ＭＯＳＦＥＴ素子
のチップを示す概略部分平面図である。
【図２】図１中のＡ−Ａ′線に沿って切断した状態を示
す縦断面図である。
【図３】図１中のＢ−Ｂ′線に沿って切断した状態を示
す縦断面図である。
【図４】本発明の実施例２に係る縦形ＭＯＳＦＥＴ素子
のチップを示す概略部分平面図である。
【図５】図４中のＡ−Ａ′線に沿って切断した状態を示
す縦断面図である。
【図６】図４中のＢ−Ｂ′線に沿って切断した状態を示
す縦断面図である。
【図７】本発明の実施例３に係る縦形ＭＯＳＦＥＴ素子
のチップを示す概略部分平面図である。
【図８】図７中のＡ−Ａ′線に沿って切断した状態を示
す縦断面図である。
【図９】図７中のＢ−Ｂ′線に沿って切断した状態を示
す縦断面図である。
【図１０】本発明の実施例４に係る縦形ＭＯＳＦＥＴ素
子のチップを示す概略部分平面図である。
【図１１】図１０中のＡ−Ａ′線に沿って切断した状態
を示す縦断面図である。
【図１２】図１０中のＢ−Ｂ′線に沿って切断した状態
を示す縦断面図である。
【図１３】本発明の実施例５に係る縦形ＭＯＳＦＥＴ素
子のチップを示す概略部分平面図である。
【図１４】図１３中のＡ−Ａ′線に沿って切断した状態
を示す縦断面図である。
【図１５】図１３中のＢ−Ｂ′線に沿って切断した状態
を示す縦断面図である。
【図１６】本発明の実施例６に係る縦形ＭＯＳＦＥＴ素
子のチップを示す縦断面である。
【図１７】本発明の実施例７に係る縦形ＭＯＳＦＥＴ素
子のチップを示す概略部分平面図である。
【図１８】図１７中のＡ−Ａ′線に沿って切断した状態
を示す縦断面図である。
【図１９】図１７中のＢ−Ｂ′線に沿って切断した状態
を示す縦断面図である。
【図２０】本発明の実施例８に係る縦形ＭＯＳＦＥＴ素
子のチップを示す概略部分平面図である。
【図２１】図２０中のＡ−Ａ′線に沿って切断した状態
を示す縦断面図である。
【図２２】図２０中のＢ−Ｂ′線に沿って切断した状態
を示す縦断面図である。
【図２３】本発明の実施例９に係る縦形ＭＯＳＦＥＴ素
子のチップを示す概略部分平面図である。
【図２４】図２３中のＡ−Ａ′線に沿って切断した状態
を示す縦断面図である。
【図２５】本発明の実施例１０に係る縦形ＭＯＳＦＥＴ
素子のチップを示す概略部分平面図である。
【図２６】図２５中のＡ−Ａ′線に沿って切断した状態
を示す縦断面図である。
【図２７】図２５中のＢ−Ｂ′線に沿って切断した状態
を示す縦断面図である。
【図２８】本発明の実施例１１に係る縦形ＭＯＳＦＥＴ
素子のチップを示す概略部分平面図である。
【図２９】本発明の実施例１２に係る縦形ＭＯＳＦＥＴ
素子のチップを示す概略部分平面図である。
【図３０】縦形ＭＯＳＦＥＴにおけるドリフト部及び素
子外周部（素子周縁部）を示す概略部分平面図である。
【図３１】図３０中のＡ−Ａ′線に沿って切断した状態
を示す縦断面図である。
【図３２】図３０中のＢ−Ｂ′線に沿って切断した状態
を示す縦断面図である。
【符号の説明】
１１…ｎ＋ ドレイン層（コンタクト層） １２ｅ…挾間領域 １３ａ…ｐベース領域（ｐウェル） １４…ｎ＋ ソース領域 １５…ゲート絶縁膜 １６…ゲート電極層 １７…ソース電極 １８…ドレイン電極 １９ａ…層間絶縁膜 ２２…ドレイン・ドリフト部 ２２ａ，２２ａ′…第１のｎ型領域 ２２ｂ，２２ｂ′…第１のｐ型領域 ２６…ｐ＋ コンタクト領域 ３０…素子周縁部（耐圧構造部） ３０ａ，３０ａ′…第２のｎ型領域 ３０ｂ，３０ｂ′…第２のｐ型領域 ３２ａ，３２ａａ，３２ａｂ…ｎ−型領域 ３２ｂ，３２ｂａ，３２ｂｂ…ｐ−型領域 ３２ａｃ，３４ａ，３４ａａ，３４ａｂ，３４ａｃ，３
４ａ′，３４ａｃ′…ｎ型領域 ３２ｂｃ，３４ｂ，３４ｂａ，３４ｂｂ，３４ｂｃ，３
４ｂ′，３４ｂｃ′…ｐ型領域 ３３…酸化膜（絶縁膜） ４０…ｐ型ガードリング ５０…ｎ型チャネルストッパー領域 ５１…ストッパー電極 Ｐ１，Ｐ２…繰り返しピッチ ＦＰ…フィールドプレート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩本 進 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 佐藤 高広 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 基板の第１主面側に存在して能動又は受
    動で電流を流す素子活性部と、前記基板の第２主面側に
    存在する第１導電型の低抵抗層と、前記素子活性部と前
    記低抵抗層との間に介在し、オン状態ではドリフト電流
    が縦方向に流れると共にオフ状態では空乏化する縦形ド
    リフト部と、前記縦形ドリフト部の周りで前記第１主面
    と前記低抵抗層との間に介在し、オン状態では概ね非電
    路領域であってオフ状態では空乏化する素子周縁部とを
    有し、前記縦形ドリフトは前記基板の厚み方向に配向す
    る第１の縦形第１導電型領域と前記基板の厚み方向に配
    向する第１の縦形第２導電型領域とが第１の不純物濃度
    で第１の繰り返しピッチを以って交互に繰り返し接合し
    て成る第１の並列ｐｎ構造であると共に、前記素子周縁
    部は前記基板の厚み方向に配向する第２の縦形第１導電
    型領域と前記基板の厚み方向に配向する第２の縦形第２
    導電型領域とが前記第１の不純物濃度で第１の繰り返し
    ピッチを以って交互に繰り返し接合して成る第２の並列
    ｐｎ構造を有する半導体装置であって、 前記素子周縁部は、前記基板の第１主面側である表層域
    に、第３の縦形第１導電型領域と第３の縦形第２導電型
    領域とが前記第１の不純物濃度よりも低い第２の不純物
    濃度で交互に繰り返し接合して成る第３の並列ｐｎ構造
    を有することを特徴とする半導体装置。
  2. 【請求項２】 請求項１において、前記第１の並列ｐｎ
    構造と前記第２の並列ｐｎ構造とが連続していることを
    特徴とする半導体装置。
  3. 【請求項３】 基板の第１主面側に存在して能動又は受
    動で電流を流す素子活性部と、前記基板の第２主面側に
    存在する第１導電型の低抵抗層と、前記素子活性部と前
    記低抵抗層との間に介在し、オン状態ではドリフト電流
    が縦方向に流れると共にオフ状態では空乏化する縦形ド
    リフト部と、前記縦形ドリフト部の周りで前記第１主面
    と前記低抵抗層との間に介在し、オン状態では概ね非電
    路領域であってオフ状態では空乏化する素子周縁部とを
    有し、前記縦形ドリフトは前記基板の厚み方向に配向す
    る第１の縦形第１導電型領域と前記基板の厚み方向に配
    向する第１の縦形第２導電型領域とが第１の不純物濃度
    で第１の繰り返しピッチを以って交互に繰り返し接合し
    て成る第１の並列ｐｎ構造であると共に、前記素子周縁
    部は前記基板の厚み方向に配向する第２の縦形第１導電
    型領域と前記基板の厚み方向に配向する第２の縦形第２
    導電型領域とが前記第１の不純物濃度で第１の繰り返し
    ピッチを以って交互に繰り返し接合して成る第２の並列
    ｐｎ構造を有する半導体装置であって、 前記素子周縁部は、前記基板の第１主面側である表層域
    に、第３の縦形第１導電型領域と第３の縦形第２導電型
    領域とが前記第１の繰り返しピッチよりも狭い第２の繰
    り返しピッチで交互に繰り返し接合して成る第３の並列
    ｐｎ構造を有することを特徴とする半導体装置。
  4. 【請求項４】 請求項３において、前記第１の並列ｐｎ
    構造と前記第２の並列ｐｎ構造とが連続していることを
    特徴とする半導体装置。
  5. 【請求項５】 請求項３又は請求項４において、前記第
    ３の並列ｐｎ構造の不純物濃度が前記第１の不純物濃度
    よりも低いことを特徴とする半導体装置。
  6. 【請求項６】 請求項１乃至請求項５のいずれか一項に
    おいて、前記第３の並列ｐｎ構造の厚さは前記第１の並
    列ｐｎ構造の厚さの１／２以下であることを特徴とする
    半導体装置。
  7. 【請求項７】 請求項１乃至請求項６のいずれか一項に
    おいて、前記第３の並列ｐｎ構造は前記第１の主面に接
    した配置であることを特徴とする半導体装置。
  8. 【請求項８】 請求項７において、前記第３の並列ｐｎ
    構造の内側部分が前記素子活性部の周縁下にまで潜り込
    んで形成されていることを特徴とする半導体装置。
  9. 【請求項９】 請求項１乃至請求項８のいずれか一項に
    おいて、前記第１の並列ｐｎ構造，前記第２の並列ｐｎ
    構造及び第３の並列ｐｎ構造は平面的にストライプ状で
    あることを特徴とする半導体装置。
  10. 【請求項１０】 請求項９において、前記第１の並列ｐ
    ｎ構造における繰り返しピッチの方向と前記第３の並列
    ｐｎ構造における繰り返しピッチの方向とが略直交又は
    略平行であることを特徴とする半導体装置。
  11. 【請求項１１】 請求項９において、前記第１の並列ｐ
    ｎ構造における繰り返しピッチの方向と前記第２の並列
    ｐｎ構造における繰り返しピッチの方向とが略平行であ
    ることを特徴とする半導体装置。
  12. 【請求項１２】 請求項１乃至請求項１１のいずれか一
    項において、前記第１の並列ｐｎ構造，前記第２の並列
    ｐｎ構造及び第３の並列ｐｎ構造の前記縦形第１導電型
    領域又は前記縦形第２導電型領域は平面的に多角形格子
    の格子点上に位置して成ることを特徴とする半導体装
    置。
  13. 【請求項１３】 請求項１乃至請求項１２のいずれか一
    項において、前記第２の並列ｐｎ構造と前記第３の並列
    ｐｎ構造の周囲に第１導電型のチャネルストッパー領域
    を有することを特徴とする半導体装置。
  14. 【請求項１４】 請求項１３において、前記第１導電型
    のチャネルストッパーは、前記低抵抗層に接続している
    ことを特徴とする半導体装置。
  15. 【請求項１５】 請求項１乃至請求項１４のいずれか一
    項において、前記第３の並列ｐｎ構造は絶縁膜に覆われ
    ており、前記第３の並列ｐｎ構造の少なくとも内側部分
    が前記絶縁膜を介してフィールドプレートで覆われてい
    ることを特徴とする半導体装置。
  16. 【請求項１６】 請求項１乃至請求項１６のいずれか一
    項において、前記第３の並列ｐｎ構造の前記第１主面側
    に前記素子活性部を巡る１以上の第２導電型リングを有
    することを特徴とする半導体装置。
JP2002021596A 2002-01-30 2002-01-30 半導体装置 Expired - Lifetime JP4126915B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2002021596A JP4126915B2 (ja) 2002-01-30 2002-01-30 半導体装置
DE10303335A DE10303335B4 (de) 2002-01-30 2003-01-29 Halbleiterbauteil
US10/354,890 US6825565B2 (en) 2002-01-30 2003-01-30 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002021596A JP4126915B2 (ja) 2002-01-30 2002-01-30 半導体装置

Publications (2)

Publication Number Publication Date
JP2003224273A true JP2003224273A (ja) 2003-08-08
JP4126915B2 JP4126915B2 (ja) 2008-07-30

Family

ID=19192192

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002021596A Expired - Lifetime JP4126915B2 (ja) 2002-01-30 2002-01-30 半導体装置

Country Status (3)

Country Link
US (1) US6825565B2 (ja)
JP (1) JP4126915B2 (ja)
DE (1) DE10303335B4 (ja)

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005020275A2 (ja) * 2003-08-20 2005-03-03 Denso Corporation 縦型半導体装置
JP2005101560A (ja) * 2003-08-20 2005-04-14 Denso Corp 縦型半導体装置
JP2006073987A (ja) * 2004-08-04 2006-03-16 Fuji Electric Device Technology Co Ltd 半導体素子
JP2006324432A (ja) * 2005-05-18 2006-11-30 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2007005516A (ja) * 2005-06-23 2007-01-11 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
US7262459B2 (en) 2004-02-09 2007-08-28 Fuji Electric Holdings Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
JP2008177328A (ja) * 2007-01-18 2008-07-31 Denso Corp 半導体装置およびその製造方法
JP2011171552A (ja) * 2010-02-19 2011-09-01 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2012109599A (ja) * 2004-08-04 2012-06-07 Fuji Electric Co Ltd 半導体素子
WO2013008543A1 (ja) * 2011-07-14 2013-01-17 富士電機株式会社 高耐圧半導体装置
US8735982B2 (en) 2010-11-09 2014-05-27 Fuji Electric Co., Ltd. Semiconductor device with superjunction structure
JP2014132636A (ja) * 2012-12-04 2014-07-17 Denso Corp 半導体装置およびその製造方法
JP2014132637A (ja) * 2012-12-04 2014-07-17 Denso Corp 半導体装置およびその製造方法
US8957502B2 (en) 2012-01-18 2015-02-17 Fuji Electric Co., Ltd. Semiconductor device
US9142664B2 (en) 2013-01-16 2015-09-22 Fuji Electric Co., Ltd. Semiconductor device
US9437727B2 (en) 2013-01-16 2016-09-06 Fuji Electric Co., Ltd. Semiconductor element including active region, low resistance layer and vertical drift portion
CN106057888A (zh) * 2015-04-02 2016-10-26 富士电机株式会社 半导体装置以及半导体装置的制造方法
DE102007027519B4 (de) * 2006-06-15 2016-11-24 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zur Herstellung derselben
US9577087B2 (en) 2009-07-31 2017-02-21 Fui Electric Co., Ltd. Semiconductor apparatus
JP2018041853A (ja) * 2016-09-08 2018-03-15 富士電機株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157785B2 (en) * 2003-08-29 2007-01-02 Fuji Electric Device Technology Co., Ltd. Semiconductor device, the method of manufacturing the same, and two-way switching device using the semiconductor devices
JP4253558B2 (ja) * 2003-10-10 2009-04-15 株式会社豊田中央研究所 半導体装置
US7166890B2 (en) 2003-10-21 2007-01-23 Srikant Sridevan Superjunction device with improved ruggedness
US7394158B2 (en) * 2004-10-21 2008-07-01 Siliconix Technology C.V. Solderable top metal for SiC device
US7812441B2 (en) 2004-10-21 2010-10-12 Siliconix Technology C.V. Schottky diode with improved surge capability
JP4940546B2 (ja) * 2004-12-13 2012-05-30 株式会社デンソー 半導体装置
US7834376B2 (en) * 2005-03-04 2010-11-16 Siliconix Technology C. V. Power semiconductor switch
US9419092B2 (en) * 2005-03-04 2016-08-16 Vishay-Siliconix Termination for SiC trench devices
DE102005047102B3 (de) * 2005-09-30 2007-05-31 Infineon Technologies Ag Halbleiterbauelement mit pn-Übergang
US8368165B2 (en) * 2005-10-20 2013-02-05 Siliconix Technology C. V. Silicon carbide Schottky diode
US7659588B2 (en) * 2006-01-26 2010-02-09 Siliconix Technology C. V. Termination for a superjunction device
US20070181927A1 (en) * 2006-02-03 2007-08-09 Yedinak Joseph A Charge balance insulated gate bipolar transistor
DE102006011567B4 (de) * 2006-03-10 2016-09-22 Infineon Technologies Austria Ag Randabschlussstruktur für Halbleiterbauelemente mit Driftstrecke und Halbleiterbauteil
US7592668B2 (en) * 2006-03-30 2009-09-22 Fairchild Semiconductor Corporation Charge balance techniques for power devices
JP2009545885A (ja) * 2006-07-31 2009-12-24 ヴィシェイ−シリコニックス ＳｉＣショットキーダイオード用モリブデンバリア金属および製造方法
DE102006047489B9 (de) * 2006-10-05 2013-01-17 Infineon Technologies Austria Ag Halbleiterbauelement
US8558275B2 (en) * 2007-12-31 2013-10-15 Alpha And Omega Semiconductor Ltd Sawtooth electric field drift region structure for power semiconductor devices
JP5636254B2 (ja) * 2009-12-15 2014-12-03 株式会社東芝 半導体装置
EP2530721A4 (en) * 2010-01-29 2017-11-29 Fuji Electric Co., Ltd. Semiconductor device
JP2014060299A (ja) * 2012-09-18 2014-04-03 Toshiba Corp 半導体装置
KR101403061B1 (ko) * 2012-12-12 2014-06-27 주식회사 케이이씨 전력 반도체 디바이스
US9070765B2 (en) * 2013-02-06 2015-06-30 Infineon Technologies Ag Semiconductor device with low on resistance and high breakdown voltage
CN105103298B (zh) * 2013-03-31 2019-01-01 新电元工业株式会社 半导体装置
JP6534813B2 (ja) * 2015-01-08 2019-06-26 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9711635B1 (en) * 2016-03-23 2017-07-18 Sanken Electric Co., Ltd. Semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2089119A (en) * 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
CN1019720B (zh) * 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
DE4309764C2 (de) * 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
JP3291957B2 (ja) * 1995-02-17 2002-06-17 富士電機株式会社 縦型トレンチｍｉｓｆｅｔおよびその製造方法
JP4764974B2 (ja) * 2000-02-09 2011-09-07 富士電機株式会社 半導体装置

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101560A (ja) * 2003-08-20 2005-04-14 Denso Corp 縦型半導体装置
WO2005020275A3 (ja) * 2003-08-20 2005-04-14 Denso Corp 縦型半導体装置
WO2005020275A2 (ja) * 2003-08-20 2005-03-03 Denso Corporation 縦型半導体装置
US7605061B2 (en) 2004-02-09 2009-10-20 Fuji Electric Holdings Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US7262459B2 (en) 2004-02-09 2007-08-28 Fuji Electric Holdings Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US7888243B2 (en) 2004-02-09 2011-02-15 Fuji Electric Systems Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
JP2006073987A (ja) * 2004-08-04 2006-03-16 Fuji Electric Device Technology Co Ltd 半導体素子
JP2012109599A (ja) * 2004-08-04 2012-06-07 Fuji Electric Co Ltd 半導体素子
US7372111B2 (en) 2004-08-04 2008-05-13 Fuji Electric Device Technology Co., Ltd. Semiconductor device with improved breakdown voltage and high current capacity
JP2006324432A (ja) * 2005-05-18 2006-11-30 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2007005516A (ja) * 2005-06-23 2007-01-11 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
DE102007027519B4 (de) * 2006-06-15 2016-11-24 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zur Herstellung derselben
JP2008177328A (ja) * 2007-01-18 2008-07-31 Denso Corp 半導体装置およびその製造方法
US9577087B2 (en) 2009-07-31 2017-02-21 Fui Electric Co., Ltd. Semiconductor apparatus
JP2011171552A (ja) * 2010-02-19 2011-09-01 Fuji Electric Co Ltd 半導体装置およびその製造方法
US8735982B2 (en) 2010-11-09 2014-05-27 Fuji Electric Co., Ltd. Semiconductor device with superjunction structure
CN103493207A (zh) * 2011-07-14 2014-01-01 富士电机株式会社 高击穿电压半导体器件
TWI553861B (zh) * 2011-07-14 2016-10-11 Fuji Electric Co Ltd High withstand voltage semiconductor device
WO2013008543A1 (ja) * 2011-07-14 2013-01-17 富士電機株式会社 高耐圧半導体装置
US8748982B2 (en) 2011-07-14 2014-06-10 Fuji Electric Co., Ltd. High breakdown voltage semiconductor device
JPWO2013008543A1 (ja) * 2011-07-14 2015-02-23 富士電機株式会社 高耐圧半導体装置
US8957502B2 (en) 2012-01-18 2015-02-17 Fuji Electric Co., Ltd. Semiconductor device
JP2014132636A (ja) * 2012-12-04 2014-07-17 Denso Corp 半導体装置およびその製造方法
JP2014132637A (ja) * 2012-12-04 2014-07-17 Denso Corp 半導体装置およびその製造方法
US9142664B2 (en) 2013-01-16 2015-09-22 Fuji Electric Co., Ltd. Semiconductor device
US9437727B2 (en) 2013-01-16 2016-09-06 Fuji Electric Co., Ltd. Semiconductor element including active region, low resistance layer and vertical drift portion
CN106057888A (zh) * 2015-04-02 2016-10-26 富士电机株式会社 半导体装置以及半导体装置的制造方法
CN106057888B (zh) * 2015-04-02 2020-12-04 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP2018041853A (ja) * 2016-09-08 2018-03-15 富士電機株式会社 半導体装置および半導体装置の製造方法
US10199460B2 (en) 2016-09-08 2019-02-05 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US10453917B2 (en) 2016-09-08 2019-10-22 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
DE10303335A1 (de) 2003-07-31
US6825565B2 (en) 2004-11-30
DE10303335B4 (de) 2007-04-12
JP4126915B2 (ja) 2008-07-30
US20030176031A1 (en) 2003-09-18

Similar Documents

Publication Publication Date Title
JP2003224273A (ja) 半導体装置
JP4839519B2 (ja) 半導体装置
JP4967236B2 (ja) 半導体素子
JP4289123B2 (ja) 半導体装置
JP4930894B2 (ja) 半導体装置
JP5741567B2 (ja) 半導体装置
CN102163621B (zh) 半导体器件以及制造半导体器件的方法
JP5182766B2 (ja) 高耐圧半導体装置
JP6415749B2 (ja) 炭化珪素半導体装置
JP2018511184A (ja) 高電圧半導体素子及びその素子を製造する方法
JP4764974B2 (ja) 半導体装置
JP2001135819A (ja) 超接合半導体素子
JP2002134748A (ja) 超接合半導体素子
JP6416062B2 (ja) 半導体装置
JP2018026450A (ja) 半導体装置
JP6323556B2 (ja) 半導体装置
US10355082B2 (en) Semiconductor device including active and dummy cell regions
JPH08306937A (ja) 高耐圧半導体装置
JP5652409B2 (ja) 半導体素子
JP2023040134A (ja) 半導体装置
JP2005209811A (ja) 半導体装置
JP2001230413A (ja) 半導体素子
JP5512455B2 (ja) 半導体装置
JP4126910B2 (ja) 半導体装置
JP5087831B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20031225

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20040210

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040713

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050912

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080422

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080505

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110523

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4126915

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110523

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110523

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110523

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120523

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120523

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120523

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130523

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130523

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140523

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term