JP2014132637A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】リカバリ動作時のトレンチゲート端部での電界集中を防止し、ゲート絶縁膜が破壊されることを抑制する。
【解決手段】ｐ型高不純物層１０に接触し、かつ、表面電極１２の外縁部まで突き出した各トレンチ７の先端の少なくともコーナー部を覆うようにｐ型ディープ層１８を形成する。そして、ｐ型ディープ層１８のｐ型不純物濃度をｐ型層５よりも高く設定する。これにより、リカバリ動作時に注入キャリアが引き抜かれる際にｐ型ディープ層１８がｐ型高不純物層１０を介してほぼ表面電極１２と同じソース電位とされる。このため、ｐ型ディープ層１８に沿って等電位線が広がるようにできる。したがって、ｐ型ディープ層１８にて覆われたトレンチゲート先端のゲート絶縁膜８内に掛かる電位を低減して電界集中を緩和することができ、ゲート絶縁膜８が破壊されることを抑制することが可能になる。
【選択図】図２

Description

本発明は、スーパージャンクション（以下、ＳＪという）構造を有する半導体装置およびその製造方法に関するものである。

従来より、縦型構造のＤＭＯＳ（Double-Diffused MOSFET）がセル領域に形成された半導体装置では、セル領域の外周に位置する外周領域の耐圧構造を比較的高濃度のｐ型リサーフ層で構成し、ｐ型リサーフ層にて耐圧を確保している。このため、セル領域に形成されるＤＭＯＳをトレンチゲート型とする場合には、最も外周側のトレンチゲートの端部をｐ型リサーフ層で覆った構造とされる。

一方、ＳＪ構造のＭＯＳＦＥＴがセル領域に形成された半導体装置では、ＭＯＳＦＥＴが形成されたセル領域と同様、外周領域の耐圧層もｐ型カラムとｎ型カラムが交互に繰り返されたＰＮカラムで形成されている（例えば、特許文献１参照）。このため、ＳＪ構造が備えられた外周領域では、ＳＪ構造で耐圧を保持できる。したがって、外周領域に備えられるｐ型リサーフ層も高濃度である必要はなく、トレンチゲートも濃いｐ型リサーフ層で覆われていない構造となっている。

特開２００４−１３４５９７号公報

しかしながら、ＳＪ構造を有するＭＯＳＦＥＴが形成された半導体装置では、リカバリ動作時に注入されたキャリアがソース電極に抜ける過程において、キャリア分布によって静耐圧時とは異なる電位分布を形成する。その結果、外周領域のトレンチゲート端部が瞬間的に高電位に晒され、電界集中が起きてゲート絶縁膜が破壊されるという問題が発生する。

本発明は上記点に鑑みて、ＳＪ構造のトレンチゲート型のＭＯＳＦＥＴを有する半導体装置において、リカバリ動作時のトレンチゲート端部での電界集中を防止し、ゲート絶縁膜が破壊されることを抑制できるようにすることを目的とする。また、そのような半導体装置の製造方法を提供することも目的とする。

上記目的を達成するため、請求項１に記載の発明では、半導体基板（３）の表面側に、第１導電型カラム（４ｂ）および第２導電型カラム（４ａ）とが半導体基板の表面と平行な一方向に繰り返された繰り返し構造からなるＳＪ構造（４）を有するＭＯＳＦＥＴを備えた半導体装置において、高不純物層（１０）に接し、外周領域（２）に形成される半導体層（５）よりも高不純物濃度とされ、ゲート電極（９）およびゲート絶縁膜（８）を配置するトレンチ（７）の長手方向における先端の少なくともコーナー部を覆い、基板法線方向から見て、該トレンチの先端よりも外周側に突き出した第２導電型のディープ層（１８）を備えることを特徴としている。

このようなディープ層を備えることで、リカバリ動作時に注入キャリアが引き抜かれる際にディープ層が高不純物層を介してほぼ表面電極と同じソース電位とされる。このため、ディープ層に沿って等電位線が広がるようにできる。これにより、ディープ層にて覆われたトレンチゲート先端のゲート絶縁膜内に掛かる電位を低減して電界集中を緩和することができ、ゲート絶縁膜が破壊されることを抑制することが可能になる。

請求項８に記載の発明では、半導体基板の表面側に第１導電型カラムおよび第２導電型カラムとを有するＳＪ構造を形成する工程と、ディープ層の形成予定領域が開口するマスクを用いて第２導電型不純物をイオン注入することにより、ＳＪ構造の表層部に不純物注入層（２３）を形成する工程と、不純物注入層を形成したＳＪ構造の表面に半導体層をエピタキシャル成長させると共に、熱処理により不純物注入層内の不純物を熱拡散させてディープ層を形成する工程と、を含んでいることを特徴としている。

このように、ＳＪ構造の表層部に不純物注入層を形成するようにすれば、高加速イオン注入を行わなくても良いため、スループットを向上でき、製造工程の簡略化を図ることができる。

請求項９に記載の発明では、半導体基板を用意する工程と、半導体基板の表面側に第１導電型カラムおよび第２導電型カラムとを有するＳＪ構造を形成する工程と、ＳＪ構造の表面に半導体層を形成する工程と、ディープ層の形成予定領域が開口するマスクを用いて第２導電型層の上から第２導電型不純物を高加速イオン注入することによりディープ層を形成する工程と、を含んでいることを特徴としている。

このように、第２導電型層の上から第２導電型不純物を高加速イオン注入することもできる。この場合、請求項８のようにイオン注入によって結晶欠陥が生じた表面にエピタキシャル成長することがないため、より結晶性の良い半導体素子を得ることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

本発明の第１実施形態にかかるＳＪ構造のＭＯＳＦＥＴを備えた半導体装置の上面レイアウト図である。 図１に示す半導体装置のII−II’断面図である。 図１に示す半導体装置のIII−III’断面図である。 図１に示す半導体装置のIV−IV’断面図である。 ｐ型ディープ層１８を備えていない場合の半導体装置の電位分布を示した断面図である。 ｐ型ディープ層１８を備えた場合の半導体装置の電位分布を示した断面図である。 図２に示す断面においてトレンチ７の先端からｐ型ディープ層１８の外周側の端部までの距離で表される突き出し幅Ｗ１を示した図である。 突き出し幅Ｗ１を変化させた場合の電位差ΔＶの変化を調べた結果を示すグラフである。 図２に示す断面においてトレンチ７の先端からのｐ型ディープ層１８の内周側の端部の後退量Ｘを示した図である。 後退量Ｘを変化させた場合の電位差ΔＶの変化を調べた結果を示すグラフである。 後退量Ｘに対するリカバリ耐量［Ａ／μｓ］を実験により調べた結果を示すグラフである。 第１実施形態にかかる半導体装置の製造工程を示した断面図である。 本発明の第２実施形態にかかる半導体装置の製造工程を示した断面図である。 本発明の第３実施形態にかかる半導体装置の上面レイアウトの一部を示した図である。 本発明の第４実施形態にかかるＳＪ構造のＭＯＳＦＥＴを備えた半導体装置の上面レイアウト図である。 図１５に示す半導体装置のXVI−XVI’断面図である。 図１５に示す半導体装置のXVII−XVII’断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態にかかる半導体装置について、図１〜図４を参照して説明する。図１〜図４に示す半導体装置は、四角形状のセル領域１に縦型半導体素子としてＳＪ構造の多数のトレンチゲート型のＭＯＳＦＥＴが形成されると共に、セル領域１を囲むように外周領域２が配置された構造とされている。

図２〜図４に示すように、半導体装置は、例えばシリコンからなるｎ⁺型基板３の表面にｐ型カラム４ａおよびｎ型カラム４ｂを有するＳＪ構造４を備え、ＳＪ構造４の上にＭＯＳＦＥＴなどを構成する各部が形成されることで構成されている。ｐ型カラム４ａおよびｎ型カラム４ｂはｎ⁺型基板３の表面と平行な一方向に所定ピッチおよび所定幅で繰り返された繰り返し構造とされており、ｎ⁺型基板３の表面全面、つまりセル領域１に加えて外周領域２にも形成されている。これらｐ型カラム４ａおよびｎ型カラム４ｂについては、チャージバランスを考慮して不純物濃度や幅およびピッチを設定してあるが、同じ不純物濃度とされる場合には同幅および等ピッチで形成される。これらｐ型カラム４ａおよびｎ型カラム４ｂの不純物濃度は、例えば１×１０¹⁵〜１×１０¹⁶ｃｍ^-3に設定されている。

また、ＳＪ構造４の上にエピタキシャル成長により形成されたｐ型層５が設けられている。このｐ型層５は、セル領域１から外周領域２にわたって形成されており、外周領域２においてリサーフ層として機能する。例えば、ｐ型層５の不純物濃度は、１×１０¹⁵〜５×１０¹⁵ｃｍ^-3に設定され、本実施形態では３×１０¹⁵ｃｍ^-3に設定している。

セル領域１においては、ＳＪ構造４を有するトレンチゲート型のＭＯＳＦＥＴを多数セル形成している。このトレンチゲート型のＭＯＳＦＥＴの各部は次のように構成されている。すなわち、図３に示すように、セル領域１におけるｐ型層５の表層部に、ｎ⁺型ソース領域６が形成されている。このｎ⁺型ソース領域６は、基板表面と平行な一方向を長手方向として延設されている。また、ｎ⁺型ソース領域６および後述するｐ型高不純物層１０を貫通してＳＪ構造４に達するように、ｎ⁺型ソース領域６と同方向を長手方向とするトレンチ７が形成されている。このトレンチ７の内壁面には、酸化膜やＯＮＯ膜などによってゲート絶縁膜８が形成されており、このゲート絶縁膜８の表面においてトレンチ７を埋め込むようにゲート電極９が形成されている。このような構造によってトレンチゲートが構成される。そして、ゲート電極９にゲート電圧が印加されたときには、ｐ型高不純物層１０のうちトレンチゲートを構成するトレンチ７の側面に接する部分であって、ｎ⁺型ソース領域６とｎ型カラム４ｂとの間に挟まれた部分にチャネルを形成するようになっている。

なお、ｐ型高不純物層１０のうちチャネルが形成される領域の濃度は、閾値調整のために、ｐ型不純物のイオン注入によって調整されることもあり、ｐ型高不純物層１０のうちの他の部分とｐ型不純物濃度が異なる値とされる場合もある。

図１に示すようにトレンチ７は一方向を長手方向として複数本が等ピッチで平行に並べられた構成とされている。そして、図２〜図４から分かるように、本実施形態では、トレンチ７をＳＪ構造４におけるｐ型カラム４ａおよびｎ型カラム４ｂの長手方向と垂直に並べたレイアウトとしている。

また、セル領域１においては、ｐ型層５の表面から所定深さの位置まで、ｐ型層５に対してｐ型不純物がイオン注入されることで、ｐ型層５が高濃度化されたｐ型高不純物層１０が形成されている。ｐ型高不純物層１０は、ＳＪ構造４を構成する各カラムよりも高不純物濃度とされている。例えば、ｐ型高不純物層１０の不純物濃度は、１×１０¹⁷〜１×１０¹⁸ｃｍ^-3に設定され、本実施形態では４×１０¹⁷ｃｍ^-3に設定している。

ｐ型高不純物層１０は、ｐ型ボディ層として機能すると共にＭＯＳＦＥＴのチャネルを形成するｐ型チャネル層としても機能している。ｐ型ボディ層とｐ型チャネル層とは同じイオン注入工程によって形成されていても良いが、別々のイオン注入工程によって形成されていても良い。つまり、閾値調整のために、ｐ型高不純物層１０のうちチャネルが形成されるｐ型チャネル層となる部分をｐ型ボディ層の部分と別のイオン注入工程で形成し、これらｐ型チャネル層とｐ型ボディ層のｐ型不純物濃度が異なる値とされていても良い。

具体的には、ｐ型高不純物層１０は、トレンチ７やｎ⁺型ソース領域６の長手方向と同方向を長手方向として延設されていると共にｎ⁺型ソース領域６に沿って形成され、外周領域２で終端させられている。そして、本実施形態では、トレンチ７およびｐ型高不純物層１０については、長手方向の両先端位置が外周領域まで張り出すように形成し（図２参照）、ｎ⁺型ソース領域６についてはセル領域１内にのみ形成されるようにしてある（図３および図４参照）。これにより、セル領域１内でのみＭＯＳＦＥＴが構成されるようにしてある。

また、ゲート電極９上には、当該ゲート電極９を覆うと共にｎ⁺型ソース領域６およびｐ型高不純物層１０の表面を露出させるコンタクトホールが設けられた層間絶縁膜１１が形成されている。そして、ソース電極に相当する表面電極１２がこの層間絶縁膜１１を覆うと共に、層間絶縁膜１１のコンタクトホールを介してｎ⁺型ソース領域６やｐ型高不純物層１０と接するように形成されている。表面電極１２は、セル領域１から外周領域２に入り込むように形成されており、図１に示すように略四角形状でレイアウトされ、四角形の一辺において部分的に凹まされた形状とされている。この表面電極１２の外縁部は、後述する保護膜１９によって覆われているが、外縁部よりも内側の領域は保護膜１９から露出させられており、その露出させられた領域が外部接続用のソースパッドとされる。

さらに、ｎ⁺型基板３の裏面側、つまりＳＪ構造４とは反対側の面には、ドレイン電極に相当する裏面電極１３が形成されている。このような構造により、セル領域１におけるＭＯＳＦＥＴが構成されている。このような構造のＭＯＳＦＥＴは、ゲート電極９に対して所定の電圧を印加すると、トレンチ７の側面に位置するｐ型層５にチャネルを形成し、ソース−ドレイン間に電流を流すという動作を行う。そして、ｐ型層５の下部をＳＪ構造４としているため、オン抵抗を低減しつつ、耐圧を得ることができる。

一方、外周領域２では、外周領域２のうちのセル領域１側の位置において絶縁膜１４を介してゲート配線層１５が形成されており、このゲート配線層１５がセル領域１に形成された各ＭＯＳＦＥＴのゲート電極９と電気的に接続されている。また、外周領域２における表面電極１２よりも外周側において、ｐ型層５の上にはＬＯＣＯＳ酸化膜などで構成された絶縁膜１６が形成されており、絶縁膜１４およびゲート配線層１５は、外周側では絶縁膜１６の上まで延設されている。

また、ゲート配線層１５は層間絶縁膜１１で覆われており、図２とは別断面において、層間絶縁膜１１に形成されたコンタクトホールを介して層間絶縁膜１１の上に形成されたゲートパッド１７（図１参照）に接続されている。このゲートパッド１７は、略四角形状で構成された表面電極１２の部分的に凹まされた部分に配置され、表面電極１２との間が所定距離離間するように配置されている。

そして、ゲートパッド１７の外縁部や層間絶縁膜１１を覆うように保護膜１９が形成されることで、半導体装置の表面保護が成されている。

このような構造により、外周領域２の基本構造が構成されている。そして、本実施形態では、このような基本構造に加えて、さらにトレンチゲートにおけるゲート絶縁膜８に掛かる電界集中を緩和し、ゲート絶縁膜８が破壊されることを抑制するためのｐ型ディープ層１８を備えている。

ｐ型ディープ層１８は、図１に示すように、表面電極１２の外縁部まで突き出した各トレンチ７の先端の少なくともコーナー部を覆うように形成されており、半導体装置の上方（基板法線方向）から見て、トレンチ７毎にドット状に備えられている。より詳しくは、図２に示すように、ｐ型ディープ層１８は、ｐ型高不純物層１０とＳＪ構造４におけるｐ型カラム４ａとの間において、これらに接するように形成され、トレンチ７よりも深い位置まで形成されている。そして、本実施形態では、ｐ型ディープ層１８は、ｐ型層５の表面より所定距離深い位置から形成されている。また、ｐ型ディープ層１８の内周側の端部は、表面電極１２におけるｐ型高不純物層１０との接触部位のうちの最も外周側の端部Ｐ１よりセル領域１側に配置されている。このため、半導体装置の上方から見て、端部Ｐ１から内周方向に所定幅（例えば１０μｍの幅）、表面電極１２におけるｐ型高不純物層１０との接触部位とｐ型ディープ層１８とがオーバラップさせられている。また、ｐ型ディープ層１８は、半導体装置の上方から見て、トレンチ７の先端から外周方向へ所定量突き出すように形成されている。

ｐ型ディープ層１８は、ｐ型不純物濃度が少なくともＳＪ構造４を構成する各カラムやｐ型層５（より詳しくは、ｐ型層５のうちの外周領域２に位置するリサーフ層として機能する部分）よりも濃く設定されている。また、ｐ型ディープ層１８は、ｐ型不純物濃度がｐ型高不純物層１０より薄くても良いが濃くされていても良い。

このように、トレンチゲートを構成するトレンチ７の先端の少なくともコーナー部を覆うようにｐ型ディープ層１８を備えるようにしている。これにより、リカバリ動作時におけるトレンチゲート端部での電界集中を緩和でき、ゲート絶縁膜８の破壊を抑制することを可能としている。この効果が得られる理由について以下に説明する。

リカバリ動作時には、ＭＯＳＦＥＴの動作時に注入されていたキャリアが表面電極１２から引き抜かれる。このとき、従来のようにｐ型ディープ層１８が無い構造であると、図５に示すように、ゲート電位とされるゲート電極９に沿って等電位線が広がり、ゲート絶縁膜８内やその近傍、特にトレンチゲート先端におけるトレンチ７のコーナー部で電界集中が発生する。図５では記載していないが、特に、ゲート絶縁膜８内においては電界集中が発生している。このため、ゲート絶縁膜８が破壊されるという問題を発生させることになる。

これに対して、本実施形態のようにｐ型ディープ層１８を形成すると、リカバリ動作時に注入キャリアが引き抜かれる際にｐ型ディープ層１８がｐ型高不純物層１０を介してほぼ表面電極１２と同じソース電位とされる。このため、図６に示すように、ｐ型ディープ層１８に沿って等電位線が広がるようにできる。これにより、ｐ型ディープ層１８にて覆われたトレンチゲート先端のゲート絶縁膜８内に掛かる電位を低減して電界集中を緩和することができ、ゲート絶縁膜８が破壊されることを抑制することが可能になる。

このように、リカバリ動作時にｐ型ディープ層１８がほぼソース電位に固定されることにより、ゲート絶縁膜８が破壊されることを抑制できるようにしている。この場合、ｐ型高不純物層１０は、ｐ型不純物濃度が高いほどｐ型高不純物層１０を介してほぼ表面電極１２と同電位に維持し易くなるため望ましい。

なお、上記したようにｐ型ディープ層１８のｐ型不純物濃度を少なくともｐ型層５よりも大きくするようにしているが、リカバリ動作時に注入キャリアが引き抜かれる際にほぼソース電位とされ、それが維持できる程度に設定している。すなわち、リカバリ動作時に注入キャリアがｐ型ディープ層１８に取り込まれても、ｐ型ディープ層１８が空乏化してしまわないようにｐ型ディープ層１８のｐ型不純物濃度の下限値を設定している。また、ｐ型ディープ層１８のｐ型不純物濃度の上限値については制限はなく、リカバリ動作時により確実にほぼソース電位に維持できる濃度であれば良く、ｐ型高不純物層１０よりも濃くても良い。

上記した効果は、ｐ型ディープ層１８を、ｐ型高不純物層１０に接触させつつ、トレンチ７の先端の少なくともコーナー部を覆い、かつ、トレンチ７よりも深い位置まで形成することにより得られる。ただし、ｐ型ディープ層１８の内外周それぞれの端部の位置に応じて上記効果の高さが変わってくる。このため、後述する実験結果に基づいてｐ型ディープ層１８の内外周それぞれの端部の位置を設定するのが好ましい。

まず、図７および図８を参照して、ｐ型ディープ層１８の外周側の端部の位置とトレンチ７の先端位置でのゲート絶縁膜８の両面間の電位差ΔＶとの関係について説明する。なお、ゲート絶縁膜８の両面とは、ゲート絶縁膜８のうちゲート電極９との界面とｐ型ディープ層１８もしくはｐ型層５との界面を意味しており、電位差ΔＶがゲート絶縁膜８に掛かる電位を表すことになる。

ｐ型ディープ層１８の外周側の端部がトレンチ７の先端から外周側へ突き出すほど、電界が掛かる場所からトレンチ７の先端を遠ざけることができるため好ましい。このため、図７に示すように、トレンチ７の先端を基準として、トレンチ７の先端からｐ型ディープ層１８の外周側の端部までの距離を突き出し幅Ｗ１と定義し、突き出し幅Ｗ１に対する電位差ΔＶの変化を調べた。上記したように、電位差ΔＶは、ゲート絶縁膜８に掛かる電位であるため、電位差ΔＶが小さいほどゲート絶縁膜８内での電界集中を緩和でき、ゲート絶縁膜８が破壊され難くなってリカバリ破壊耐量を向上できていることを表している。

具体的には、本実施形態の半導体装置を上下アームに備えたインバータ回路をモデルとして、例えば下アーム側の半導体装置のＭＯＳＦＥＴをスイッチングし、そのときの上アーム側の半導体装置の電位差ΔＶを調べた。この場合において、上アームについてはＭＯＳＦＥＴがオフされている状態を想定して各部の電位を設定している。つまり、ソース電位とゲート電位を共に０Ｖ、ドレイン電位（裏面電極１３や図示しないＥＱＲ（等電位リング電極）を通じてアップドレイン構造とされる場合のＥＱＲの電位）をインバータ回路に印加される高電圧（例えば１００Ｖ）に設定している。また、実験に用いた試料では端部Ｐ１からトレンチ７の先端までの距離を９μｍとしているが、ｐ型ディープ層１８をできるだけソース電位に近づけるために、ｐ型ディープ層１８の内周側の端部をトレンチ７の先端位置よりも１９μｍ内周側に位置させた。つまり、半導体装置の上方から見て、表面電極１２におけるｐ型高不純物層１０との接触部位とｐ型ディープ層１８とのオーバラップ幅が１０μｍとなるようにした。

図８は、その結果を示したグラフである。なお、ｐ型ディープ層１８の外周側の端部の方がトレンチ７の先端よりも外周側に突き出している場合を正、内周側に位置している場合を負として表してある。また、リカバリ動作時には、ｐ型ディープ層１８がほぼソース電位に固定されるため、ｐ型ディープ層１８とゲート電極９との電位差が０Ｖになるのが理想的であるが、実際には内部抵抗が存在するため、これらの間の電位差は０Ｖにはならない。このため、ｐ型ディープ層１８がトレンチ７の先端よりも突き出して配置されていたとしても電位差ΔＶが発生する。

図８に示すように、突き出し幅Ｗ１に応じて電位差ΔＶが変化しており、突き出し幅Ｗ１が０μｍ以上、つまりトレンチ７の先端に対してｐ型ディープ層１８の外周側の端部が同じ位置もしくは突き出した状態になると、電位差ΔＶが十分に低下していた。特に、突き出し幅Ｗ１が１μｍを超えると、電位差ΔＶが２０Ｖ以下となり、ゲート絶縁膜８に掛かる電位を小さくできていることが判る。

このように、ｐ型ディープ層１８の外周側の端部をトレンチ７の先端よりも突き出させ、突き出し幅Ｗ１を大きくするほど、よりトレンチゲート先端においてゲート絶縁膜８に掛かる電位を低減することが可能となる。これにより、より確実にゲート絶縁膜８が破壊されることを抑制することが可能になる。

次に、図９、図１０および図１１を参照して、ｐ型ディープ層１８の内周側の端部の位置と電位差ΔＶやリカバリ耐量との関係について説明する。なお、図１０はシミュレーションにて求めた結果を示しており、図１１は実測によって求めた結果を示している。

リカバリ動作時に、ｐ型ディープ層１８をよりソース電位に近い電位に維持するには、ｐ型ディープ層１８が表面電極１２に近い方が良い。そして、ｐ型ディープ層１８をソース電位にするための表面電極１２とｐ型ディープ層１８との間の経路中でのｐ型高不純物層１０の内部抵抗が小さい方が好ましいため、ｐ型ディープ層１８の内周側の端部がより内側に位置している方が良い。そこで、図９に示すように、トレンチ７の先端からのｐ型ディープ層１８の内周側の端部の後退量Ｘを変化させ、電位差ΔＶの変化を調べた。実験の条件については、上記したｐ型ディープ層１８の外周側の端部の位置とトレンチ７の先端位置でのゲート絶縁膜８の両面間の電位差ΔＶとの関係を調べたときと基本的には同じとしている。ただし、ゲート絶縁膜８を確実に保護できるように、ｐ型ディープ層１８の外周側の端部の突き出し幅Ｗ１を５μｍに固定して電位差ΔＶを調べた。図１０は、その結果を示したグラフである。なお、トレンチ７の先端位置を０として、後退量Ｘを負で表してある。

図１０に示すように、後退量Ｘに応じて電位差ΔＶが変化しており、後退量Ｘが大きくなるほど電位差ΔＶが低下している。特に、後退量Ｘが１２μｍ以上になると電位差ΔＶが２０Ｖ以下となり、後退量Ｘが２２μｍ以上になると電位差ΔＶが１０Ｖ程度まで低下していた。ここで、後退量Ｘに応じて電位差ΔＶが変化したのは、表面電極１２とｐ型ディープ層１８との間の経路中でのｐ型高不純物層１０の内部抵抗が小さくなったためと考えられる。この内部抵抗は、ｐ型ディープ層１８が表面電極１２に近づくほど小さくなり、半導体装置の上方から見たときの表面電極１２とｐ型ディープ層１８との後退量Ｘが大きくなるほど小さくなる。実験結果によれば、後退量Ｘが１２μｍ以上になると当該内部抵抗をある程度小さくでき、１３μｍ以上になると十分に小さくできていることが判る。そして、実験に用いた試料では、端部Ｐ１からトレンチ７の先端までの距離を９μｍとしており、後退量Ｘから９μｍを引いた値がオーバラップ幅Ｗ２となるため、オーバラップ幅Ｗ２を３μｍ以上、好ましくは４μｍ以上とすることで、内部抵抗を十分低減できる。

このように、ｐ型ディープ層１８の内周側の端部を端部Ｐ１よりも内周側に後退させ、オーバラップ幅Ｗ２を大きくすることで、よりリカバリ動作時にｐ型ディープ層１８をソース電位に近い電位に維持することが可能となる。したがって、より確実にゲート絶縁膜８が破壊されることを抑制することが可能になる。なお、ｐ型高不純物層１０にｐ型ディープ層１８を接触させるようにすることで、ゲート絶縁膜８の保護が可能となるが、より十分に保護できるようにオーバラップ幅Ｗ２を大きく取るのが好ましい。特に、オーバラップ幅Ｗ２を４μｍ以上、より好ましくは１０μｍ以上にすると、電位差ΔＶがほぼ１０Ｖとなるため、より十分にゲート絶縁膜８を保護することが可能となる。

参考として、ｐ型ディープ層１８の幅とリカバリ耐量との関係について調べた。具体的には、図９に示したように、ｐ型ディープ層１８の内周側の端部から端部Ｐ１までのｐ型ディープ層１８とｐ型高不純物層１０との後退量Ｘとリカバリ耐量［Ａ／μｓ］との関係について実験により求めた。図１１は、その結果を示したグラフである。

この図に示すように、後退量Ｘに応じてリカバリ耐量が変化している。後退量Ｘが小さいときにはリカバリ耐量が小さい。これはｐ型ディープ層１８がｐ型高不純物層１０との接続が小さくなり、表面電極１２の電位から浮いたフローティング状態となって注入キャリアの引き抜きの際のトレンチ７のコーナー部での電界集中緩和効果が弱まったためと考えられる。つまり、後退量Ｘが小さく、表面電極１２の電位から浮いたフローティング状態になると、注入キャリアがｐ型ディープ層１８に入らずに直接ｐ型高不純物層１０から排出され、リカバリ耐量が低下する。一方、後退量Ｘが１６〜２２μｍのときに最もリカバリ耐量が大きくなり、後退量Ｘが更に増加すると抵抗成分が減少するため再びリカバリ耐量が低下していた。このように後退量Ｘには最適条件がある。この実験は、ｐ型ディープ層１８のドーズ量を１×１０¹⁴ｃｍ^-2として行ったが、他の濃度についても後退量Ｘとリカバリ耐量の変化の関係は上記と同様になる。そして、後退量Ｘが所定範囲となるときに高いリカバリ耐量を得られることが分かる。例えば、リカバリ耐量が６００Ａ／μｓ以上を得るのであれば、後退量Ｘを１３〜２２μｍの範囲に設定すればよい。

このように、後退量Ｘを所定範囲、例えば１３〜２２μｍに設定することで、高いリカバリ耐量を得ることが可能となる。なお、図１１に示した結果は、ｐ型ディープ層１８が表面電極１２に直接接触する構造であるとリカバリ耐量を低下させてしまうことを示唆している。このため、ｐ型ディープ層１８についてはｐ型高不純物層１０を介して表面電極１２に接続されるようにしてあり、これによりリカバリ耐量の低下を抑制している。

続いて、上記のように構成される本実施形態の半導体装置の製造方法について、図１２を参照して説明する。なお、本実施形態の半導体装置では、ｐ型カラム４ａやｎ型カラム４ｂの長手方向とトレンチゲートの長手方向とが垂直とされているが、ここでは製造方法を分かり易くするために、これらを平行にして図示してある。

まず、図１２（ａ）に示すように、表面および裏面を有するｎ⁺型基板３を用意したのち、ｎ⁺型基板３の表面にｎ型エピタキシャル層２０を形成する。続いて、図示しないｐ型カラム４ａの形成予定位置が開口するエッチング用のマスクを用いてｎ型エピタキシャル層２０をエッチングする。これにより、図１２（ｂ）に示すようにｎ型エピタキシャル層２０のうちのｎ型カラム４ｂの形成位置のみが残され、ｐ型カラム４ａの形成予定位置にトレンチ２１が形成される。このとき、トレンチ２１の深さがｎ型エピタキシャル層２０の厚み分となるようにエッチングしても良いが、ｎ型エピタキシャル層２０が所望厚さ残るようにトレンチ２１の深さを設定しても良い。

次に、図１２（ｃ）に示すように、トレンチ２１内を埋め込むようにｎ型エピタキシャル層２０の上にｐ型エピタキシャル層２２を形成する。そして、図１２（ｄ）に示すように、平坦化研磨を行うことで、ｎ型エピタキシャル層２０およびｐ型エピタキシャル層２２を所定量除去する。これにより、ｎ型エピタキシャル層２０によってｎ型カラム４ｂが構成され、ｐ型エピタキシャル層２２によってｐ型カラム４ａが構成されて、ＳＪ構造４が完成する。

さらに、フォト工程によってｐ型ディープ層１８の形成予定位置が開口する図示しないマスクを配置したのち、そのマスクを用いてｐ型不純物をイオン注入する。これにより、図１２（ｅ）に示すように、ｐ型カラム４ａおよびｎ型カラム４ｂの表面にｐ型ディープ層１８を形成する為の不純物注入層２３が形成される。そして、図１２（ｆ）に示すように、ｐ型層５をエピタキシャル成長させたのち、熱処理を行うことで不純物注入層２３内のｐ型不純物を熱拡散させ、ｐ型カラム４ａおよびｎ型カラム４ｂの表層部からｐ型層５内に至るｐ型ディープ層１８を形成する。

その後は、従来と同様のＭＯＳＦＥＴの製造工程を経て、図１２（ｇ）に示すようにＳＪ構造のトレンチゲート型のＭＯＳＦＥＴを備えた半導体装置が完成する。

以上説明したように、ｐ型高不純物層１０に接触し、かつ、表面電極１２の外縁部まで突き出した各トレンチ７の先端の少なくともコーナー部を覆うようにｐ型ディープ層１８を形成している。そして、ｐ型ディープ層１８のｐ型不純物濃度をｐ型層５よりも高く設定している。このため、リカバリ動作時に注入キャリアが引き抜かれる際にｐ型ディープ層１８がｐ型高不純物層１０を介してほぼ表面電極１２と同じソース電位とされる。このため、ｐ型ディープ層１８に沿って等電位線が広がるようにできる。これにより、ｐ型ディープ層１８にて覆われたトレンチゲート先端のゲート絶縁膜８内に掛かる電位を低減して電界集中を緩和することができ、ゲート絶縁膜８が破壊されることを抑制することが可能になる。

なお、上記した特許文献１に記載の発明では、ｐ型カラムの表層部にのみｐ⁺型層を備えた構造としている。このような構造の場合、ｐ型カラムとｎ型カラムで繰り返されるＳＪ構造において、ｐ型カラムの表層部がｎ型カラムよりも不純物濃度が高くなってしまい、チャージバランスが崩れてしまって、耐圧低下を招いてしまう。つまり、ｐ⁺型層に挟まれたｎ型カラム側に空乏層が広がってｐ⁺型層側へ空乏層が広がらず、全域空乏化が行えなくなって、耐圧を低下させてしまう。

これに対して、本実施形態のように、ｐ型カラム４ａのみでなくｎ型カラム４ｂの表層部にもｐ型ディープ層１８を備えた構造にすれば、その領域については、ＳＪ構造４を構成するのではなくなり、ＳＪ構造４の上にｐ型ディープ層１８が形成された構造となる。このため、ｐ型ディープ層１８が形成された位置においてＳＪ構造４が部分的に浅くなっただけとなり、耐圧に影響する領域にはならない。したがって、本実施形態のように、ｐ型カラム４ａおよびｎ型カラム４ｂの上にわたってｐ型ディープ層１８が形成されるようにすることで耐圧向上を図ることが可能となる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体装置の製造方法を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

本実施形態にかかる半導体装置の製造方法について、図１３を参照して説明する。まず、図１３（ａ）〜（ｄ）に示す工程において、第１実施形態で説明した図１２（ａ）〜（ｄ）と同様の工程を行う。そして、図１３（ｅ）に示す工程では、ｐ型ディープ層１８を形成するためのｐ型不純物のイオン注入の前に、ＳＪ構造４の上にｐ型層５をエピタキシャル成長させる。その後、フォト工程によってｐ型ディープ層１８の形成予定位置が開口する図示しないマスクを配置したのち、そのマスクを用いてｐ型層５の上からｐ型不純物を高加速イオン注入によって注入する。これにより、図１３（ｆ）に示すようにｐ型ディープ層１８が形成される。この後は、従来と同様のＭＯＳＦＥＴの製造工程を経て、図１３（ｇ）に示すようにＳＪ構造のトレンチゲート型のＭＯＳＦＥＴを備えた半導体装置が完成する。

以上説明したように、ｐ型ディープ層１８を形成するためのｐ型不純物のイオン注入の前に、ｐ型層５をエピタキシャル成長させ、その後、ｐ型ディープ層１８を高加速イオン注入によって形成することもできる。このような製造方法の場合、第１実施形態と比較して、高加速イオン注入が行える装置が必要になるため、第１実施形態のような高加速イオン注入が無いことによる製造工程の簡略化を図ることはできない。しかし、第１実施形態のようにインプラによって結晶欠陥が生じた表面にエピタキシャル成長することがないため、より結晶性の良いリサーフ層を得ることができる。

なお、この製造方法の場合、ｐ型ディープ層１８をｐ型層５の表面から形成することもできる。このようにｐ型ディープ層１８をｐ型層５の表面から形成すれば、ｐ型ディープ層１８によってトレンチ７の先端の全域を覆うことができるため、よりゲート絶縁膜８の保護が図れる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してｐ型ディープ層１８の上面レイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

本実施形態にかかる半導体装置の構成について、図１４を参照して説明する。この図に示すように、本実施形態では、ｐ型ディープ層１８を表面電極１２の外縁部を１周囲むように形成している。つまり、複数本のトレンチ７の先端が表面電極１２の外縁に沿って配置されていることから、各トレンチ７の先端に配置されるｐ型ディープ層１８を連結し、表面電極１２の外縁部を１周囲むようにレイアウトしている。このように、ｐ型ディープ層１８を各トレンチゲート先端のみにドット状に備えるのではなく、表面電極１２の外縁部を１周囲むように形成しても良い。また、このようにｐ型ディープ層１８を表面電極１２の外周部を１周囲むように形成すれば、セル領域１内におけるＭＯＳＦＥＴが構成される領域と外周領域２との境界部の全域にｐ型ディープ層１８を配置できる。このため、セル領域１内におけるＭＯＳＦＥＴが構成される領域の全域において外縁部の電位をほぼソース電位に維持することが可能となる。

また、本実施形態では、ｐ型ディープ層１８を表面電極１２の外縁部を１周囲むように形成しているのに加えて、ゲートパッド１７のうち表面電極１２と対向していない辺の外縁部にも形成している。つまり、半導体装置の上方から見て、ゲートパッド１７の外縁部も囲うようにｐ型ディープ層１８を形成している。このようにすれば、セル領域１のうちＭＯＳＦＥＴが構成される領域のみでなく、ゲートパッド１７が構成される部分の外縁部についても、外縁部の電位をほぼソース電位に維持することが可能となる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対してＳＪ構造４のレイアウトとＭＯＳＦＥＴのレイアウトの関係を変更したものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。

本実施形態にかかる半導体装置について、図１５〜図１７を参照して説明する。これらの図に示すように、本実施形態では、トレンチ７をＳＪ構造４におけるｐ型カラム４ａおよびｎ型カラム４ｂの長手方向と平行に並べたレイアウトとしている。具体的には、トレンチ７がｎ型カラム４ｂと対応する位置に配置されるようにしており、ＭＯＳＦＥＴをオンする際にｐ型層５に形成されるチャネルがｎ型カラム４ｂに繋がるように構成してある。

このように、トレンチゲートの長手方向とｐ型カラム４ａやｎ型カラム４ｂの長手方向を同じにしても良い。このような構成としても、ｐ型ディープ層１８を少なくともトレンチゲート先端に形成することで、第１〜第３実施形態と同様の効果を得ることができる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記第１実施形態において、ソース電極となる表面電極１２やゲートパッド１７のレイアウトの一例を示したが、他のレイアウトであっても良い。例えば、ゲートパッド１７を表面電極１２の中央位置に配置し、表面電極１２の外周側からゲートパッド１７に向けて延設された引出配線が設けられる構造とされていても良い。

また、上記各実施形態では、ｐ型層５を外周領域２だけでなくセル領域１にも形成し、ｐ型層５によって外周領域２のリサーフ層だけでなくセル領域１のベース層も構成するようにした。しかしながら、必ずしもｐ型層５のみでリサーフ層やベース層を構成する必要はないし、ＳＪ構造４の上をすべてｐ型層５とする必要もない。例えば、ＳＪ構造４の上にｎ型層を形成しておき、このｎ型層に対してｐ型不純物をイオン注入することでリサーフ層やベース層を構成しても良い。

また、上記第１〜第３実施形態では、ＳＪ構造４をトレンチエピ方式で形成しているが、積層エピ方式で形成しても構わない。例えば、ｎ型エピタキシャル層２２の一部を形成したのち、ｐ型不純物をイオン注入してｐ型カラム４ａの一部を形成するという工程を繰り返すことで、ＰＮカラムを形成しても良い。

また、上記第１実施形態では、図１２に示したように、不純物注入層２３を形成してからｐ型層５をエピタキシャル成長させ、熱処理によって不純物注入層２３内のｐ型不純物層を熱拡散させてｐ型ディープ層１８を形成した。ここでは、ｐ型ディープ層１８がｐ型層５の表面からｐ型ディープ層１８が離間する程度となるように熱処理を行うことを前提としているが、熱処理の温度や時間を制御することで、ｐ型ディープ層１８がｐ型層５の表面から形成された構造にすることもできる。

また、リサーフ層を構成するｐ型層５をエピタキシャル成長で形成しているが、イオン注入と拡散により形成してもよい。さらに、リサーフ層を構成するために、ＳＪ構造４の上に半導体層としてｐ型層５を形成したが、リサーフ層は必須ではないため、ｐ型層５ではなく、半導体層としてｎ型層を形成することもできる。

また、上記各実施形態において、ＰＮカラムは半導体基板３の表面と平行にｐ型カラム４ａとｎ型カラム４ｂとが繰り返された繰り返し構造であれば良く、ｐ型カラム４ａをｎ型カラム４ｂ中にドット状に形成してた構造としても良い。

また、上記第１〜第３実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを備える半導体装置を例に挙げて説明した。しかしながら、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴを備える半導体装置に対しても本発明を適用することができる。

１ セル領域
２ 外周領域
３ ｎ⁺型基板（半導体基板）
４ ＳＪ構造
５ ｐ型層
９ ゲート電極
１０ ｐ型高不純物層
１２ 表面電極
１３ 裏面電極
１８ ｐ型ディープ層

Claims (9)

1. 表面および裏面を有する第１導電型の半導体基板（３）と、
   前記半導体基板の表面側に、第１導電型カラム（４ｂ）および第２導電型カラム（４ａ）とが前記半導体基板の表面と平行な一方向に繰り返された繰り返し構造からなるスーパージャンクション構造（４）と、
   前記半導体基板の外周側を外周領域（２）、該外周領域の内側を縦型半導体素子が形成されるセル領域（１）として、前記セル領域および前記外周領域において前記スーパージャンクション構造の上に形成された半導体層（５）と、
   前記セル領域において前記半導体層の表層部に形成された第１導電型のソース領域（６）と、
   前記ソース領域および前記半導体層を貫通して前記第１導電型カラム（４ｂ）に達し、一方向を長手方向として前記セル領域から前記外周領域に向けて延設されたトレンチ（７）の表面に形成されたゲート絶縁膜（８）と、
   前記トレンチ内において前記ゲート絶縁膜の表面に形成されたゲート電極（９）と、
   前記セル領域において前記半導体層に形成され前記スーパージャンクション構造よりも高不純物濃度とされた第２導電型の高不純物層（１０）と、
   前記セル領域から前記外周領域に入り込んで形成され、前記高不純物層および前記ソース領域に接して形成されたソース電極を構成する表面電極（１２）と、
   前記半導体基板の裏面側に電気的に接続されたドレイン電極を構成する裏面電極（１３）と、
   前記高不純物層に接し、前記スーパージャンクション構造よりも高不純物濃度とされ、前記トレンチの長手方向における先端の少なくともコーナー部を覆い、基板法線方向から見て、該トレンチの先端よりも外周側に突き出した第２導電型のディープ層（１８）と、を有していることを特徴とする半導体装置。
2. 前記ディープ層のうち最も内周側の端部は、前記表面電極における前記高不純物層との接触部位のうちの最も外周側の第１端部（Ｐ１）よりも前記セル領域の内側に位置しており、基板法線方向から見て、前記第１端部から前記内周方向において、前記表面電極における前記高不純物層との接触部位と前記ディープ層とが所定幅オーバラップさせられていることを特徴とする請求項１に記載の半導体装置。
3. 前記セル領域には前記トレンチが複数本並べられて形成されており、該複数本のトレンチの先端が前記表面電極の外縁に沿って配置されており、前記ディープ層が前記表面電極の外縁部を１周囲んだレイアウトとされていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記セル領域には前記トレンチが複数本並べられて形成されており、該複数本のトレンチの先端のそれぞれにドット状に前記ディープ層が形成されていることを特徴とする請求項１または２に記載の半導体装置。
5. 前記ディープ層は、前記半導体層の表面より所定距離深い位置から形成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
6. 前記ディープ層は、前記半導体層の表面から形成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
7. 前記半導体層は、
   前記外周領域において前記スーパージャンクション構造の上に形成された第２導電型のリサーフ層と、
   前記セル領域において前記スーパージャンクション構造の上に形成された第２導電型のベース層と、を構成していることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
8. 請求項１ないし７のいずれか１つに記載の半導体装置の製造方法であって、
   前記半導体基板を用意する工程と、
   前記半導体基板の表面側に前記第１導電型カラムおよび前記第２導電型カラムとを有するスーパージャンクション構造を形成する工程と、
   前記ディープ層の形成予定領域が開口するマスクを用いて第２導電型不純物をイオン注入することにより、前記スーパージャンクション構造の表層部に不純物注入層（２３）を形成する工程と、
   前記不純物注入層を形成した前記スーパージャンクション構造の表面に前記半導体層をエピタキシャル成長させると共に、熱処理により前記不純物注入層内の不純物を熱拡散させて前記ディープ層を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
9. 請求項１ないし７のいずれか１つに記載の半導体装置の製造方法であって、
   前記半導体基板を用意する工程と、
   前記半導体基板の表面側に前記第１導電型カラムおよび前記第２導電型カラムとを有するスーパージャンクション構造を形成する工程と、
   前記スーパージャンクション構造の表面に前記半導体層を形成する工程と、
   前記ディープ層の形成予定領域が開口するマスクを用いて前記第２導電型層の上から第２導電型不純物を高加速イオン注入することにより前記ディープ層を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。

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