CN107251198B - 绝缘栅功率半导体装置以及用于制造这种装置的方法 - Google Patents

绝缘栅功率半导体装置以及用于制造这种装置的方法 Download PDF

Info

Publication number
CN107251198B
CN107251198B CN201680007485.4A CN201680007485A CN107251198B CN 107251198 B CN107251198 B CN 107251198B CN 201680007485 A CN201680007485 A CN 201680007485A CN 107251198 B CN107251198 B CN 107251198B
Authority
CN
China
Prior art keywords
layer
doping concentration
depth
trench
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680007485.4A
Other languages
English (en)
Other versions
CN107251198A (zh
Inventor
L.德-米奇伊里斯
C.科瓦斯塞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Energy Co ltd
Original Assignee
ABB Grid Switzerland AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ABB Grid Switzerland AG filed Critical ABB Grid Switzerland AG
Publication of CN107251198A publication Critical patent/CN107251198A/zh
Application granted granted Critical
Publication of CN107251198B publication Critical patent/CN107251198B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thyristors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

绝缘栅功率半导体装置(1)具有发射极侧(22)与集电极侧(27)之间的(n‑)掺杂漂移层(5)。沟槽栅电极(7)具有沟槽底部(76)和沟槽横向侧(75)，并且延伸到沟槽深度(77)。p掺杂第一保护枕(8)覆盖沟槽底部(76)。n掺杂第二保护枕(9)在其沟槽横向侧(75)处环绕沟槽栅电极(7)。第二保护枕(9)在第一深度(90)(其是沟槽深度(77)的至少一半)中具有最大掺杂浓度，其中第二保护枕的掺杂浓度朝发射极侧(22)从最大掺杂浓度降低到不超过最大掺杂浓度的一半的值。n掺杂增强层(95)在第二深度(97)(其比第一深度(90)低)中具有最大掺杂浓度，其中掺杂浓度在第二深度(97)与第一深度(90)之间具有局部掺杂浓度最小数。

Description

绝缘栅功率半导体装置以及用于制造这种装置的方法
技术领域
本发明涉及功率电子学领域，以及更具体来说涉及根据独立权利要求1所述的用于制造绝缘栅功率半导体装置的方法或者涉及同样根据独立权利要求8的导言所述的装置。
背景技术
图1中示出如从EP 0795911 A2已知的现有技术绝缘栅双极晶体管(IGBT)。现有技术装置包括有源单元，其中不同导电类型的层按照下列顺序处于发射极侧22上的发射极电极2和与发射极侧22相对的集电极侧27上的集电极电极25之间：(n+)掺杂源极层3、p掺杂基极层4(其接触发射极电极25)、n掺杂增强层95、(n-)掺杂漂移层5、(n+)掺杂缓冲层55和p掺杂集电极层6。
沟槽栅电极7布置在发射极侧22上，发射极侧22包括栅极层70和第一电绝缘层72，其包围并且因而将栅极层70与漂移层5、基极层4和源极层3分隔。第二绝缘层74布置在栅极层70与发射极电极2之间。沟槽栅电极7从发射极侧22一直延伸到布置了沟槽底部76的沟槽深度77，其具有从沟槽底部76延伸到发射极侧22的沟槽横向侧75。p掺杂第一保护枕（pillow）8覆盖沟槽底部76。
如在EP 0795911 A2中所述，通过首先植入（implant）并且扩散N掺杂剂以用于创建增强层95来创建现有技术装置。增强层95具有比漂移层5要高的掺杂浓度。然后，植入并且扩散P掺杂剂以用于创建p掺杂基极层4。然后通过使用抗蚀剂掩模植入并且扩散N掺杂剂来创建n+源极层3。随后，在源极层3之上以及部分在基极层4之上施加氧化膜以用于蚀刻沟槽栅电极7的开口，其在深度方向上向下延伸到漂移层5。这时在沟槽底部中植入P掺杂剂。然后，蚀刻掉（etch away）氧化膜，以及在沟槽表面上形成热氧化膜(用于形成绝缘层72)，其然后填充有掺杂由N杂质的多晶硅以用于创建导电栅极层70。多晶硅深蚀刻到沟槽的开口，从而使多晶硅埋入沟槽中。然后表面通过第二绝缘层74来覆盖，第二绝缘层74然后通过作为另一个掩模的抗蚀剂层来覆盖，抗蚀剂层覆盖除了小开放区以外的源极区域3、沟槽之上的区域，小开放区位于与基极层4(其也未覆盖)紧邻。然后在未覆盖抗蚀剂掩模区蚀刻掉第二绝缘层74，因而将第二绝缘层74保持在栅极层70以及源极层3的相邻部分之上。然后，在第二绝缘层74的未覆盖区上施加AlSi，通过所述AlSi层（其形成发射极电极2），基极层4和源极层3短接。
n型增强层95改进PIN效应，增加等离子体浓度，并且降低通态损耗。但是，具有高掺杂增强层95的这种现有技术装置将遭受与标准沟槽IGBT相比更坏的SOA和击穿电压。当有源单元附近的载流子浓度通过这种增强层95来增强时，具有这种增强层95的IGBT由于更高安全操作区(SOA)和更低通态损耗而与没有增强层的现有技术IGBT相比是优良的。
但是，在n增强/p-基极结95、4处的电场也增加。因此，实际增强层掺杂浓度限制到小于
Figure DEST_PATH_IMAGE002
的值，以防止过度电场并且因此防止阻断性能和关断SOA的降级。如图3所示，通态电压VCE, on对于更高掺杂浓度有利地降低。这意味着对于击穿电压，增强层的掺杂浓度越低则越好，而对于通态电压则反之亦然，其中掺杂浓度的上限在击穿电压崩溃的点处。
增强层允许通态(VCE,on)的显著降低，并且其益处对增强层95的更大掺杂浓度(ND,enh)甚至更重要。但是，增强掺杂浓度越大，则IGBT能够维持的击穿电压(VBD)越低。
图4示出不同现有技术装置的数据。装置1是沟槽IGBT，其具有增强层95中的
Figure DEST_PATH_IMAGE004
的最大掺杂浓度而没有第一保护枕。装置2通过具有第一p掺杂保护枕8而与装置1不同。装置3是沟槽IGBT，其具有增强层95中的
Figure DEST_PATH_IMAGE006
的最大掺杂浓度而没有第一保护枕，以及装置4通过具有第一p掺杂保护枕8而与装置3的不同。在其中提到装置1-4的所有附图中，装置将是具有上述特征的装置。
造成IGBT装置的有害降级的原因的碰撞电离效应通常在沟槽底部处发生。但是，在具有增加的增强掺杂浓度(大于
Figure DEST_PATH_IMAGE008
)的装置中，雪崩生成在p主体与n增强区域之间的界面处发生。为了能够利用高掺杂增强层的通态益处，在没有遭受降低RBSOA能力的缺点的情况下，在EP 0795911 A2中引入第一p掺杂保护枕8。第一保护枕8降低沟槽底部的高电场(其因增强层95的引入而创建)，使得改进反向阻断SOA和击穿电压VBD。这在图4中示出，其中具有第一保护枕8的两种装置均具有改进VBD但更坏的VCE,on。然而，在沟槽底部处的p掺杂第一保护枕的引入改进装置健壮性，能够推迟击穿机制的发生（onset），但是不能够充分弥补沟槽IGBT装置的固有弱点，其中碰撞电离通过增加的增强掺杂浓度来引起。
情况是这样，因为对于具有更大增强掺杂浓度水平的装置，当满足击穿条件时，雪崩生成仍然在n增强/p基极层边界处发生，其中相关量的所生成的载流子在硅/栅极氧化物(第一绝缘层72)界面附近。这潜在地转变为不希望的缺点，例如具有随后阈值电压不稳定性的栅极氧化物中的热载流子注入。最后，这个装置还示出降级的动态雪崩健壮性，并且这个现象在如图5所示的硬切换条件下甚至更为加剧。
将第一保护枕引入到具有增加的最大掺杂浓度(即，高于2.5或
Figure DEST_PATH_IMAGE010
)的增强层的现有技术装置引起对击穿电压的大改进，但是这个值与对于没有第一保护枕的装置相比仍然保持为更低和更低增强掺杂浓度(即，低于
Figure DEST_PATH_IMAGE012
)。
p第一保护枕以增加的通态为代价改进击穿健壮性。但是，在增强/沟道界面处的雪崩生成的弱点存在于具有增加的ND,enh的现有装置4中。(图5)。现有技术沟槽IGBT的硬切换关断行为(图中的虚线)和具有增强层和p+第一保护枕8中的增加的最大掺杂浓度的沟槽(图中的交替虚线/点线)在图5中示出。装置4遭受较大动态雪崩，如从硬切换条件下的曲线的较大弯曲趋势所示。
JP 2010232627 A涉及用于创建沟槽IGBT的方法。首先，沟槽蚀刻到衬底中，其然后填充有作为n掺杂剂的砷外延层。执行热处理，由此创建扩散外延层，其在深度方向上沿沟槽的横向侧具有恒定掺杂浓度。然后，沟槽深度被增加，并且在加深的沟槽底部植入并且扩散硼。
US 2011/233728 A1描述IGBT的制造方法，其中沟槽凹槽蚀刻到漂移层中，在底部处植入并且扩散n掺杂剂，以形成作为一个n掺杂剂层的毗连层。然后，在同一沟槽凹槽中植入p掺杂剂，以便在沟槽底部处形成保护区域，其嵌入增强层中。
发明内容
本发明的目的是提供一种功率半导体装置，其与现有技术装置相比同时具有低通态损耗和高击穿电压。
这个目的通过提供发明功率半导体装置来实现，功率半导体装置包括：
- 发射极侧上的发射极电极和集电极侧上的集电极电极，所述集电极侧布置成与发射极侧相对，
- 第一导电类型的漂移层，其布置在发射极侧与集电极侧之间，
- 第二导电类型的基极层，所述第二导电类型与第一导电类型不同，所述基极层布置在漂移层与发射极侧之间，并且所述基极层接触发射极电极，
- 源极层，其布置在发射极侧，发射极侧通过基极层与漂移层分隔，并且接触发射极电极，
- 沟槽栅电极，其包括导电栅极层和第一电绝缘层(其包围并且因而将栅极层与漂移层、基极层和源极层分隔)，所述沟槽栅电极具有沟槽底部和沟槽横向侧，并且所述沟槽栅电极从发射极侧一直延伸到沟槽深度，
- 第二导电类型的第一保护枕，其覆盖沟槽底部，
- 具有比漂移层要高的掺杂浓度的第一导电类型的第二保护枕，其在沟槽横向侧处环绕沟槽栅电极，并且所述第二保护枕在第一深度(其是沟槽深度的至少一半)中具有最大掺杂浓度，其中第二保护枕的掺杂浓度朝发射极侧从最大掺杂浓度降低到不超过第二保护枕的最大掺杂浓度的一半的值，以及
- 具有比漂移层要高的掺杂浓度的第一导电类型的增强层，其将基极层与漂移层分隔，其中增强层在第二深度(其低于第一深度)中具有最大掺杂浓度，并且其中掺杂浓度在第二深度与第一深度之间具有局部掺杂浓度最小数。
n掺杂第二保护枕充当一种增强层，并且提供没有栅极氧化物(第一绝缘层)中的过早雪崩生成和热载流子注入的缺点的等离子体增强的益处，因为它能够在具有增强层中的增加的掺杂浓度的装置中发生。p掺杂第一保护枕的作用是要保护第二保护枕免于入局电场，由此延迟碰撞电离的发生并且以这种方式增加装置的健壮性。
发明半导体装置能够将更低通态、增加的RBSOA和栅极氧化物(第一绝缘层)中的热载流子注入的降低风险的优点组合在一起。由于在增强层/沟道界面处的沟道栅极氧化物中的热载流子注入的降低风险，改进装置可靠性。
此外，等离子体浓度可在发明装置中增加，这意味着降低的通态损耗，而没有具有增加的掺杂浓度（这意味着更低击穿电压）的增强层的缺点。如图6所示，通态电压VCE,on对于相同的击穿电压可降低大约10%。
如图6所示，与现有技术装置相比，发明装置能够在没有任何通态损耗的情况下，即，甚至在对通态损耗的改进(即，更低VCE, on)的情况下组合针对击穿雪崩的增加的健壮性的优点。通态损耗的更加积极的降低还可以以击穿电压的略微降低来实现。
而且在这种情况下，雪崩击穿机制仍然在沟槽底部处而不在敏感（touchy）增强/基极层界面处发生，因为它在具有增加的增强掺杂浓度的装置中发生。因此，由于在p-基极层区附近的栅极氧化物区域中没有热电子注入，没有阈值电压降级在发明装置中发生。
此外，由于第一保护枕的引入，RBSOA在发明装置中增加。扩大的RBSOA能力和针对动态雪崩的改进的健壮性也在图7中示出。图8中，层的掺杂浓度示为沿图2的线A-A在深度方向(与发射极侧22垂直的方向)上的掺杂分布（profile）。连续线示出施体ND-NA(n掺杂)的净掺杂浓度，以及点线示出受体NA-ND的净掺杂浓度。
图9示出这种深度(其中第二保护枕9对于具有多个沟槽栅电极7以及多个第一和第二保护枕8、9的装置具有其最大掺杂浓度(沿图2的线条B--B))中在与发射极侧22平行的方向上的掺杂浓度。这个图示出两个相邻第二保护枕9可重叠，使得在与发射极侧22平行的方向上的第二保护枕9的掺杂浓度下降到局部最小掺杂浓度(其对重叠第二保护枕9仍然高于漂移层5的掺杂浓度)，其中局部最小掺杂浓度位于两个相邻沟槽栅电极7之间的中点。
图10示出这种深度(其中布置第一保护枕，并且其中沟槽栅电极7(沿图2的线C--C)对于具有多个沟槽栅电极7以及多个第一和第二保护枕8、9的装置)中在与发射极侧22平行的方向上的掺杂浓度。这个图示出两个相邻第二保护枕9可重叠，使得在与发射极侧22平行的方向上的第二保护枕9的掺杂浓度下降到局部最小掺杂浓度(其对重叠第二保护枕9仍然高于漂移层5的掺杂浓度)，其中局部最小掺杂浓度位于两个相邻沟槽栅电极7之间的中点。
此外，发明装置具有集电极-发射极电压VCE以与没有第一保护枕的现有技术装置相同的斜率上升的优点。
更具体来说，图7示出对于1.8 kV装置在标称条件中的沟槽IGBT装置的关断切换期间的雪崩生成的最大值。而且从这个角度看，如果与没有第一保护枕的现有技术3.3 kV沟槽IGBT相比，则发明装置通过消除电压过冲期间所记录的雪崩生成的峰值来示出显著优点。而且，具有增加的最大掺杂浓度和第一保护枕的现有技术装置示出比发明装置要高许多的雪崩生成。
采用该结构，能够实现通态的更加积极的降低，而没有在增强/沟道界面(图7)处的雪崩生成的任何风险，因为它而是能够在具有增加的增强掺杂的装置中发生。
附图说明
下文中将参照附图更详细地说明本发明的主题，附图包括：
图1示出带有具有增强层和第一保护枕的沟槽栅电极的现有技术绝缘栅半导体装置；
图2示出带有具有第一和第二保护枕连同增强层的沟槽栅电极的发明绝缘栅半导体装置；
图3示出与增强层的最大掺杂浓度相关的具有增强层的现有技术装置的击穿电压Vbd与集电极-发射极电压VCE,on；
图4示出不同现有技术装置的击穿电压Vbd与集电极-发射极电压VCE,on；
图5示出具有以
Figure DEST_PATH_IMAGE014
的最大掺杂浓度(虚线)的增强层的不同现有技术装置以及具有
Figure DEST_PATH_IMAGE016
的最大增强掺杂浓度连同第一保护枕(交替虚线/点线)的装置和具有以如图8至图10所示的掺杂浓度的增强层以及第一和第二保护枕的发明装置的VCE,on与时间；
图6示出现有技术装置和发明装置的击穿电压Vbd与集电极-发射极电压VCE,on；
图7示出VCE和最大雪崩生成与时间；
图8示出沿图2的线A--A的发明装置的掺杂浓度剖面；
图9示出沿图2的线B--B的发明装置的掺杂浓度剖面；
图10示出沿图2的线C--C的发明装置的掺杂浓度剖面；
图11示出没有增强层的发明IGBT；
图12示出发明反向传导IGBT；
图13示出发明MOSFET；
图14至图20示出发明装置的制造的不同制造步骤。
在参考符号列表中概括附图中使用的参考符号及其含意。一般来说，对相似或者相似机能的部件给予相同参考符号。所述实施例意味着作为示例而不是限制本发明。
具体实施方式
图2中，示出采取绝缘栅双极晶体管1的形式的发明绝缘栅功率半导体装置，其包括发射极侧22上的发射极电极2和集电极侧27上的集电极电极25，所述集电极侧27布置成与发射极侧22相对。(n-)掺杂漂移层5布置在发射极侧22与集电极侧27之间。p掺杂基极层4布置在漂移层5与发射极侧22之间。基极层4接触发射极电极2。至少一个n掺杂源极层3布置在发射极侧22上。源极层3(其通过基极层4与漂移层5分隔)接触发射极电极2。源极层3可被布置，使得源极层3布置在每个栅电极7的两侧处。
该装置包括：至少一个沟槽栅电极7，其具有导电栅极层70；以及第一电绝缘层72，其包围并且因而将栅极层70与漂移层5、基极层4和源极层3分隔。示范地，第二绝缘层74布置在栅极层70与发射极电极2之间，并且将这些电极70、2彼此绝缘。沟槽栅电极7从发射极侧22延伸到漂移层5。它在与发射极侧22平行的平面中布置成横向于基极层4。沟槽栅电极具有与发射极侧22相对侧上的沟槽底部76以及沟槽底部76与发射极侧22之间的沟槽横向侧，其示范地与发射极侧22垂直。沟槽栅电极7从发射极侧22一直延伸到沟槽深度77。在示范实施例中，沟槽深度77在5至9 μm之间的深度，示范地在6至8 μm之间。
在集电极侧27上，布置p掺杂集电极层6。具有比漂移层5要高的掺杂浓度的n掺杂缓冲层55可布置在漂移层5与集电极层6之间。
在沟槽底部76处，采取第一保护枕8的形式的第一p掺杂保护层被布置，使得它覆盖沟槽底部76。那意味着沟槽底部76通过第一保护枕9与漂移层5分隔。而且，沟槽底部76与沟槽横向侧75之间的边缘可通过第一保护枕8来覆盖。第一保护枕8具有比漂移层5要高的最大掺杂浓度。它还可具有比下面所公开的第二保护枕9要高的最大掺杂浓度。第一保护枕8在深度方向上接触到低掺杂漂移层5。
采取具有比漂移层5要高的掺杂浓度的第二保护枕9的形式的n掺杂第二保护层在与发射极侧22平行的平面中、即在沟槽横向侧75处环绕沟槽栅电极7。由此，第二保护枕9在与发射极侧22平行的平面中覆盖沟槽横向侧75。因此，第二保护枕9如同围绕沟槽栅电极7的闭合环布置成紧贴(接触)沟槽栅电极7的横向侧75，但是还有可能的是，第二保护枕9覆盖整个沟槽横向侧75，即，第二保护枕9包裹横向侧75。
第二保护枕9在第一深度90(其是沟槽深度77的至少一半)中具有最大掺杂浓度。朝发射极侧22的方向，第二保护枕9的掺杂浓度从最大掺杂浓度降低到不超过第二保护枕9的最大掺杂浓度的一半的值。
在示范实施例中，发明装置可具有p掺杂基极层4，其与漂移层5(图11)直接接触。备选地，具有比漂移层5要高的掺杂浓度的n掺杂增强层95可布置在p掺杂基极层4之下，使得增强层95将基极层4与漂移层5分隔。增强层95可具有最大掺杂浓度，其低于
Figure DEST_PATH_IMAGE018
或者低于
Figure DEST_PATH_IMAGE020
cm-3或者低于
Figure DEST_PATH_IMAGE022
。增强层95可具有漂移层5的(最大)掺杂浓度的至少20倍的最大掺杂浓度。增强层95可具有小于3 μm、示范地小于2 μm或者小于1.5 μm的厚度。
图2所示并且用于其他图表的装置对于第一保护枕8具有
Figure DEST_PATH_IMAGE024
的最大掺杂浓度，对于第二保护枕9具有
Figure DEST_PATH_IMAGE026
的最大掺杂浓度，以及对于增强层95具有
Figure DEST_PATH_IMAGE028
的最大掺杂浓度。
示范地，增强层95的最大掺杂浓度可与第二保护枕9的最大掺杂浓度相同。因此，增强层95和第二保护枕9能够通过在两个层之间的深度方向上的掺杂浓度中的局部最小数来区分，所述掺杂浓度从朝发射极侧22的局部最小数上升到增强层95的最大掺杂浓度以及更深入地上升到第二保护枕9的最大掺杂浓度。
因此，增强层8和第二保护枕9可通过在这些层之间的深度方向(即，与发射极侧22垂直的方向)上的局部n掺杂浓度最小数的深度来区分。局部掺杂浓度最小数比增强层95和第二保护枕9的两个掺杂浓度最大数都要低。示范地，这个局部最小掺杂浓度最多是第二保护枕9的最大掺杂浓度的一半。在示范实施例中，局部最小掺杂浓度不超过增强层95的最大掺杂浓度的一半或者不超过增强层95和第二保护枕9的最大掺杂浓度的更低值的一半。
在另一个示范实施例中，第二保护枕9的最大掺杂浓度比增强层95的最大掺杂浓度要高例如至少2或2.5倍。
源极层3的掺杂浓度比基极层4要高。源极层3的示范掺杂浓度高于
Figure DEST_PATH_IMAGE030
但小于
Figure DEST_PATH_IMAGE032
，示范地在
Figure DEST_PATH_IMAGE034
与
Figure DEST_PATH_IMAGE036
之间。
基极层4和漂移层5的掺杂浓度因上面给予的掺杂浓度的规则和应用需要而能够自由选择。示范地，漂移层5具有恒定低掺杂浓度。在其中，漂移层5的基本上恒定的掺杂浓度意味着掺杂浓度在整个漂移层5是基本上同质的，但是没有排除大约为一至五倍的漂移层5内的掺杂浓度中的波动因制造原因而也许可能存在。因应用需要而选择最终漂移层厚度和掺杂浓度。对于高于600 V的装置，漂移层的掺杂浓度示范地低于
Figure DEST_PATH_IMAGE038
。对于功率装置(高于600 V的电压)，漂移层5的示范掺杂浓度在
Figure DEST_PATH_IMAGE040
与
Figure DEST_PATH_IMAGE042
之间。
如上所述的结构形成有源单元。IGBT装置可以包括仅如上面所公开的一个有源单元，但是还有可能的是，该装置包括至少两个或更多这类有源单元，即，有源单元能够在一个衬底中重复布置。
栅电极7可具有像条设计的不同设计，即，在与发射极侧22平行的平面中具有短边以及与短边垂直的长边。源极层3沿栅电极7的长边布置。沟槽栅电极7的其他设计也是可能的，如方形设计、圆形设计、环形设计、六边形设计等。该装置可具有一个沟槽栅电极7，或者它可包括多个栅电极7(即，两个或更多)。示范地，在后一种情况下，栅电极7按照规则几何设计布置。
发明保护枕结构8、9能够集成到不同半导体装置类型中。图2中，示出IGBT中的发明保护枕8、9的集成。发明保护枕8、9能够集成到IGBT变体、如反向传导IGBT(图12)中，其中在集电极侧27上放置集电极层6，以及在集电极层6横向的相同平面中布置n掺杂层。因此，n掺杂层与集电极层6交替。这类装置是本领域的专业人员众所周知的。缓冲层55可存在于发明装置中，使得该装置是穿通装置，但是备选地，发明装置可被设计，使得低掺杂漂移层5邻接集电极层6，而在其之间没有更高的n掺杂层。
此外，这类发明保护枕8、9还能够应用于MOSFET(图13)，其中n掺杂层55(其对于MOSFET又可称作漏极层)邻接集电极电极25。
为了制造发明绝缘栅功率半导体装置，执行下列步骤以用于发射极侧22上的层的创建。
在步骤(a)中，提供具有第一侧23以及与第一侧23相对的第二侧28的(n-)掺杂衬底10(图14)。衬底10可基于硅来制成。最终装置中具有未修正掺杂浓度的衬底的这种部分形成漂移层5。第一侧23形成最终装置中的发射极侧22，以及第二侧28形成集电极侧27。
如图15中所示，在步骤(b)中，在第一侧23上，凹槽80在衬底10中一直形成到第一深度90(其是沟槽深度(77)的至少一半)，其中凹槽80具有与第一侧23垂直的横向侧83以及与第一侧23平行的第一底部84。
在步骤(c)中，在第一侧23上植入n掺杂剂，使得n掺杂剂施加在凹槽80的底部84处(图16)。然后，在步骤(d)中，执行加热步骤，通过该步骤，将n掺杂剂扩散到衬底10中(图17)。创建掺杂剖面，其朝第一侧23从最大掺杂浓度(在第一深度90处)降低到不超过最大掺杂浓度的一半的值。当然，掺杂剖面还朝第二侧28降低。
然后，如图18中所示，在步骤(e)中，凹槽通过进一步去除凹槽80中的材料来加深，使得凹槽的深度一直增加到沟槽深度77。在凹槽的加深之后，凹槽具有第二底部85，其中凹槽的横向侧83形成沟槽横向侧75，以及第二底部85形成沟槽底部76。n掺杂剂已扩散到其中的剩余区域形成第二保护枕9。
在步骤(f)中，p掺杂剂在步骤(e)之后在第二底部85处植入(图19)。在步骤(g)中，第一保护枕8通过扩散p掺杂剂来形成，使得第一保护枕8覆盖第二底部85(图20)，并且示范地还覆盖沟槽底部76与沟槽横向侧75之间的沟槽的边缘。
在另外的步骤(h)中，p掺杂基极层4和n掺杂源极层3(具有比漂移层5要高的掺杂浓度)在第一侧23上形成。为了形成基极层4，p掺杂剂施加在第一侧23上。p掺杂剂扩散到衬底10中。然后，n型掺杂剂植入到衬底10中在第一侧23上，并且被退火以用于创建源极层3。然后，可执行蚀刻步骤，通过其，在两个栅电极7之间的中心区域中，去除材料到其中基极层4的p掺杂剂占优势以实现从发射极电极2到基极层4的接触的深度。
这个步骤可在步骤(g)之后、即在创建了第一和第二保护枕9、95之后执行，但是也有可能在任何其他适当制造步骤、例如在创建步骤(b)中的凹槽之前创建基极和/或源极层4、3。
另外，形成n掺杂增强层95，其在最终装置中将基极层4与漂移层5分隔(步骤(k))。为了形成增强层95，n掺杂剂施加在第一侧23上。n掺杂剂扩散到衬底10中。增强层95可在形成基极层4之前形成，或者它还可与基极层4同时或者稍后形成(例如通过使用比p掺杂剂更快扩散的n掺杂剂)。示范地，增强层95形成为毗连层。增强层95直接布置在基极层4之下，使得它将基极层4与漂移层5分隔。增强层95的最大掺杂浓度布置在第二深度97(其低于第一深度90)中。在第二深度97与第一深度90之间，n掺杂浓度具有局部掺杂浓度最小数。那意味着在第一与第二深度90、97之间存在局部掺杂浓度最小数，其低于增强层95和第二保护枕9的最大掺杂浓度。
如图8所示，增强层95在第二深度97(其比第一深度90更靠近发射极侧22)(其中第二保护枕9具有其最大掺杂浓度)中具有其最大掺杂浓度。因此，在深度方向(在从发射极侧22朝集电极侧27的方向上)上的n掺杂剂的掺杂浓度在接近于（close below）基极层4的第二深度97中具有最大数，其然后在深度方向上降低到局部最小深度92中的局部最小数，并且在第一深度90中再次上升到第二保护枕9的最大掺杂浓度。在甚至更大的深度中是第一保护枕8的最大掺杂浓度。
从沟槽栅电极7的横向看、即在与发射极侧22的平面中，增强层95的掺杂浓度因通过在发射极侧22上施加、例如植入掺杂剂来创建增强层95而示范地是恒定的，而第二保护枕在沟槽栅电极7处具有掺杂浓度最大数，其因沟槽凹槽80中施加的n掺杂剂而降低到横向侧，以及通过扩散，n掺杂浓度随着离n掺杂剂源极的增加距离而降低。
在步骤(i)中，第一电绝缘栅极层70在步骤(e)之后在凹槽80中形成。凹槽80然后填充有导电材料，由此形成栅极层70，使得电绝缘栅极层70将栅极层70与漂移层5、基极层4和源极层3分隔。因此，形成沟槽栅电极7，其包括栅极层70和第一绝缘层72，其中沟槽栅电极7在与发射极侧22平行的平面中布置成横向于基极层4。沟槽栅电极7具有沟槽底部76和沟槽横向侧75，其中对于圆形沟槽，圆形侧在本专利申请的意义上将被看作是横向侧75。这个步骤i)可在步骤(f)或(g)之前或之后执行。还有可能仅部分创建栅电极（即，形成第一绝缘层70(例如采取氧化层形式)，以及然后执行用于创建第二保护枕的步骤(步骤(f)和/或(g))，并且然后创建栅极层70。那意味着步骤(i)能够分离为两个步骤，其中另一个制造步骤(步骤(f)和/或(g))在第一绝缘层80和栅极层70的创建之间执行。
然后，发射极电极2在第一侧23(其接触基极层4和源极层3)上形成。在第二侧28上，形成集电极电极25，其接触第二侧28上的掺杂层(即，IGBT的集电极层或者MOSFET的漏极层)。在第二侧28上，p型掺杂剂被植入并且退火，以用于创建集电极层6。而且，这个步骤可在任何适当制造步骤来执行。
掺杂浓度和扩散过程可被选择，使得第二保护枕9的最大掺杂浓度在最终装置中高于增强层95的最大掺杂浓度。在另外的示范实施例中，第二保护枕9的掺杂浓度在最终装置中朝发射极侧22降低到不超过增强层95的最大掺杂浓度的一半的值。
在另一个备选实施例中，第二保护枕9和增强层8的最大掺杂浓度可以是相同的。
装置的集电极侧27上的层和沟槽栅电极7可通过专业人员众所周知的方法来制成(例如如本申请在现有技术小节对EP 0795911 A2所述)，以及最后，在衬底10中创建了所有层之后，电极2、25作为金属层施加在衬底的两侧上。
这些示例将不是限制本发明的范围。上述设计和布置只是一个或多个保护枕的任何种类的可能设计和布置的示例。
在另一个实施例中，切换导电类型，即，第一导电类型的所有层为p型(例如漂移层5、源极层3)，而第二导电类型的所有层为n型(例如基极层4、集电极层6)。
应当注意，术语“包括”并不排除其他元件或步骤，并且不定冠词“一”或“一个”并不排除多个。而且可组合与不同实施例结合描述的元件。还应当注意，权利要求书中的参考符号不应当理解为限制权利要求的范围。
本领域的技术人员将领会，本发明能够按照其他特定形式来体现，而没有背离其精神或本质特性。因此，当前公开的实施例在所有方面均认为是说明性而不是限制性的。本发明的范围由所附权利要求书、而不是由以上描述来指示，并且在含意和范围及其等效性之内的所有改变意图包含于其中。
参考列表
1 发明IGBT
10 衬底
2 发射极电极
22 发射极侧
23 第一侧
25 集电极电极
27 集电极侧
28 第二侧
3 源极层
4 基极层
5 漂移层
55 缓冲层
6 集电极层
7 沟槽栅电极
70 栅极层第一绝缘层
72 第一绝缘层
74 第二绝缘层
75 沟槽横向侧
76 沟槽底部
77 沟槽深度
8 第一保护枕
80 凹槽
83 横向侧
84 第一底部
85 第二底部
9 第二保护枕
90 第一深度
92 局部掺杂浓度最小深度
95 增强层
97 第二深度

Claims (15)

1.一种用于制造绝缘栅功率半导体装置(1)的方法，所述方法包括下列步骤：
(a)提供具有第一侧(23)以及与所述第一侧(23)相对的第二侧(28)的第一导电类型的衬底(10)，在最终装置中具有未修正掺杂浓度的衬底(10)的这种部分形成漂移层(5)，其中在所述最终装置中所述第一侧(23)形成发射极侧(22)，并且所述第二侧(28)形成集电极侧(27)，
(b)在所述第一侧(23)上，在所述衬底(10)中形成一直到第一深度(90)的凹槽(80)，所述凹槽(80)具有横向侧(83)和第一底部(84)，其是沟槽深度(77)的至少一半，
(c)在所述第一底部(84)处施加所述第一导电类型的掺杂剂，
(d)执行加热步骤，使得所述第一导电类型的所述掺杂剂扩散到所述衬底(10)中，使得第一导电掺杂浓度朝所述第一侧(23)从最大掺杂浓度降低到不超过所述最大掺杂浓度的一半的值，
(e)从所述衬底(10)在所述凹槽(80)中去除材料，使得所述凹槽的深度一直增加到沟槽深度(77)，其中所述凹槽具有第二底部(85)，其中所述凹槽的所述横向侧(83)形成沟槽横向侧(75)，并且所述第二底部(85)形成沟槽底部(76)，
其中所述第一导电类型的所述掺杂剂在步骤(d)扩散到其中的剩余区域形成第二保护枕(9)，
(f)在步骤(e)之后在所述第二底部(85)处施加与所述第一导电类型不同的第二导电类型的掺杂剂，
(g)通过扩散所述第二导电类型的所述掺杂剂来形成第一保护枕(8)，使得所述第一保护枕(8)覆盖所述第二底部(85)，
(h)在所述第一侧(23)上形成所述第二导电类型的基极层(4)和所述第一导电类型的源极层(3)，
(i)在步骤(g)之后在所述凹槽(80)中形成第一电绝缘层(72)，并且采用导电材料来填充所述凹槽(80)，由此形成栅极层(70)，其中沟槽栅电极(7)包括所述栅极层(70)和所述第一电绝缘层(72)，
(j)形成所述第一侧(23)上的发射极电极(2)和所述第二侧(28)上的集电极电极(25)，所述发射极电极(2)接触所述基极层(4)和所述源极层(3)，其特征在于
(k)形成所述第一导电类型的增强层(95)，其在步骤(h)中或之前在所述最终装置中将所述基极层(4)与所述漂移层(5)分隔，其中所述增强层(95)在第二深度(97)中具有最大掺杂浓度，所述第二深度(97)比所述第一深度(90)低，并且其中所述掺杂浓度在所述第二深度(97)与所述第一深度(90)之间具有局部掺杂浓度最小数。
2.如权利要求1所述的方法，其特征在于，所述第二保护枕(9)的所述最大掺杂浓度在所述最终装置中高于所述增强层(95)的所述最大掺杂浓度。
3.如权利要求2所述的方法，其特征在于，所述第二保护枕(9)的所述最大掺杂浓度是所述增强层(95)的所述最大掺杂浓度的至少两倍。
4.如权利要求1至3中的任一项所述的方法，其特征在于，所述局部掺杂浓度最小数在所述最终装置中最多是所述增强层(95)的所述最大掺杂浓度的一半。
5.如权利要求1至3中的任一项所述的方法，其特征在于，在步骤(g)之后执行步骤(h)。
6.如权利要求1至3中的任一项所述的方法，其特征在于，所述装置是MOSFET、IGBT或反向传导IGBT中的一个。
7.一种绝缘栅功率半导体装置(1)，具有
-发射极侧(22)上的发射极电极(2)和集电极侧(27)上的集电极电极(25)，所述集电极侧(27)布置成与所述发射极侧(22)相对，
-第一导电类型的漂移层(5)，其布置在所述发射极侧(22)与所述集电极侧(27)之间，
-第二导电类型的基极层(4)，所述第二导电类型与所述第一导电类型不同，所述基极层(4)布置在所述漂移层(5)与所述发射极侧(22)之间，并且所述基极层(4)接触所述发射极电极(2)，
-源极层(3)，其布置在所述发射极侧(22)，所述发射极侧(22)通过所述基极层(4)与所述漂移层(5)分隔，并且接触所述发射极电极(2)，
-沟槽栅电极(7)，其包括导电栅极层(70)和第一电绝缘层(72)，其包围并且因而将所述栅极层(70)与所述漂移层(5)、所述基极层(4)和所述源极层(3)分隔，所述沟槽栅电极具有沟槽底部(76)和沟槽横向侧(75)，并且所述沟槽栅电极(7)从所述发射极侧(22)一直延伸到沟槽深度(77)，
-所述第二导电类型的第一保护枕(8)，其覆盖所述沟槽底部(76)，
-具有比所述漂移层(5)要高的掺杂浓度的所述第一导电类型的第二保护枕(9)，其在所述沟槽横向侧(75)处环绕所述沟槽栅电极(7)，并且所述第二保护枕(9)在第一深度(90)中具有最大掺杂浓度，所述第一深度(90)是所述沟槽深度(77)的至少一半，其特征在于，所述第二保护枕的掺杂浓度朝所述发射极侧(22)从所述最大掺杂浓度降低到不超过所述第二保护枕(9)的所述最大掺杂浓度的一半的值，
-具有比所述漂移层(5)要高的掺杂浓度的所述第一导电类型的增强层(95)，其将所述基极层(4)与所述漂移层(5)分隔，其中所述增强层(95)在第二深度(97)中具有最大掺杂浓度，所述第二深度(97)低于所述第一深度(90)，并且其中所述掺杂浓度在所述第二深度(97)与所述第一深度(90)之间具有局部掺杂浓度最小数。
8.如权利要求7所述的绝缘栅功率半导体装置，其特征在于，所述第二保护枕(9)的所述最大掺杂浓度高于所述增强层(95)的所述最大掺杂浓度。
9.如权利要求8所述的绝缘栅功率半导体装置，其特征在于，所述第二保护枕(9)的所述最大掺杂浓度是所述增强层(95)的所述最大掺杂浓度的至少两倍。
10.如权利要求7至9中的任一项所述的绝缘栅功率半导体装置，其特征在于，所述增强层(95)具有最大掺杂浓度，其低于3*1016cm-3或者低于2.5*1016cm-3或者低于2*1016cm-3。
11.如权利要求7至9中的任一项所述的绝缘栅功率半导体装置，其特征在于，所述第二保护枕(9)的所述掺杂浓度朝所述发射极侧(22)降低到不超过所述增强层(95)的所述最大掺杂浓度的一半的值。
12.如权利要求7至9中的任一项所述的绝缘栅功率半导体装置，其特征在于，所述增强层(95)具有小于3μm或者小于2μm或者小于1.5μm的厚度。
13.如权利要求7至9中的任一项所述的绝缘栅功率半导体装置，其特征在于，所述装置是MOSFET。
14.如权利要求7至9中的任一项所述的绝缘栅功率半导体装置，其特征在于，所述装置是IGBT。
15.如权利要求7至9中的任一项所述的绝缘栅功率半导体装置，其特征在于，所述装置是反向传导IGBT。
CN201680007485.4A 2015-01-27 2016-01-12 绝缘栅功率半导体装置以及用于制造这种装置的方法 Active CN107251198B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
EP15152658 2015-01-27
EP15152658.9 2015-01-27
EP15156536.3 2015-02-25
EP15156536 2015-02-25
PCT/EP2016/050425 WO2016120053A1 (en) 2015-01-27 2016-01-12 Insulated gate power semiconductor device and method for manufacturing such a device

Publications (2)

Publication Number Publication Date
CN107251198A CN107251198A (zh) 2017-10-13
CN107251198B true CN107251198B (zh) 2020-08-14

Family

ID=55077537

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680007485.4A Active CN107251198B (zh) 2015-01-27 2016-01-12 绝缘栅功率半导体装置以及用于制造这种装置的方法

Country Status (5)

Country Link
US (1) US10128361B2 (zh)
EP (1) EP3251153B1 (zh)
JP (1) JP6698697B2 (zh)
CN (1) CN107251198B (zh)
WO (1) WO2016120053A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6560141B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6560142B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
WO2017178494A1 (en) * 2016-04-11 2017-10-19 Abb Schweiz Ag Insulated gate power semiconductor device and method for manufacturing such a device
CN106653828A (zh) * 2016-12-29 2017-05-10 江苏中科君芯科技有限公司 Igbt正面结构及制备方法
CN106683989A (zh) * 2016-12-29 2017-05-17 江苏中科君芯科技有限公司 沟槽igbt器件及其制造方法
JP7068916B2 (ja) * 2018-05-09 2022-05-17 三菱電機株式会社 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法
EP3659180B1 (en) * 2018-10-18 2020-12-02 ABB Power Grids Switzerland AG Insulated gate power semiconductor device and method for manufacturing such device
US20220293786A1 (en) * 2021-03-10 2022-09-15 Nami MOS CO., LTD. An improved shielded gate trench mosfet with low on-resistance

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570185B1 (en) * 1997-02-07 2003-05-27 Purdue Research Foundation Structure to reduce the on-resistance of power transistors
EP0795911B1 (en) * 1996-03-12 2005-04-13 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device and manufacturing method thereof
JP2010232627A (ja) * 2009-03-04 2010-10-14 Fuji Electric Systems Co Ltd 半導体装置およびその製造方法
US20110233728A1 (en) * 2007-06-25 2011-09-29 Infineon Technologies Austria Ag Semiconductor component
CN102891169A (zh) * 2011-07-19 2013-01-23 万国半导体股份有限公司 具有新型结构的高压(hv)器件端接及其制备方法
CN103377888A (zh) * 2012-04-13 2013-10-30 南亚科技股份有限公司 掺杂区的制作方法
CN103650148A (zh) * 2011-07-07 2014-03-19 Abb技术有限公司 绝缘栅双极晶体管
US20140159144A1 (en) * 2012-12-12 2014-06-12 Beyond Innovation Technology Co., Ltd. Trench gate mosfet and method of forming the same
CN103875074A (zh) * 2011-07-14 2014-06-18 Abb技术有限公司 绝缘栅晶体管及其生产方法
US20140312383A1 (en) * 2012-11-29 2014-10-23 Samsung Electro-Mechanics Co., Ltd. Power semiconductor device and method of manufacturing the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3288218B2 (ja) * 1995-03-14 2002-06-04 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
WO1998035390A1 (en) * 1997-02-07 1998-08-13 Cooper James Albert Jr Structure for increasing the maximum voltage of silicon carbide power transistors
JP4538211B2 (ja) * 2003-10-08 2010-09-08 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP5706275B2 (ja) * 2011-08-31 2015-04-22 株式会社豊田中央研究所 ダイオード、半導体装置およびｍｏｓｆｅｔ
KR101388706B1 (ko) * 2012-08-30 2014-04-24 삼성전기주식회사 전력 반도체 소자 및 그 제조방법
US9105717B2 (en) * 2013-12-04 2015-08-11 Infineon Technologies Austria Ag Manufacturing a semiconductor device using electrochemical etching, semiconductor device and super junction semiconductor device

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0795911B1 (en) * 1996-03-12 2005-04-13 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device and manufacturing method thereof
US6570185B1 (en) * 1997-02-07 2003-05-27 Purdue Research Foundation Structure to reduce the on-resistance of power transistors
US20110233728A1 (en) * 2007-06-25 2011-09-29 Infineon Technologies Austria Ag Semiconductor component
JP2010232627A (ja) * 2009-03-04 2010-10-14 Fuji Electric Systems Co Ltd 半導体装置およびその製造方法
CN103650148A (zh) * 2011-07-07 2014-03-19 Abb技术有限公司 绝缘栅双极晶体管
CN103875074A (zh) * 2011-07-14 2014-06-18 Abb技术有限公司 绝缘栅晶体管及其生产方法
CN102891169A (zh) * 2011-07-19 2013-01-23 万国半导体股份有限公司 具有新型结构的高压(hv)器件端接及其制备方法
CN103377888A (zh) * 2012-04-13 2013-10-30 南亚科技股份有限公司 掺杂区的制作方法
US20140312383A1 (en) * 2012-11-29 2014-10-23 Samsung Electro-Mechanics Co., Ltd. Power semiconductor device and method of manufacturing the same
US20140159144A1 (en) * 2012-12-12 2014-06-12 Beyond Innovation Technology Co., Ltd. Trench gate mosfet and method of forming the same

Also Published As

Publication number Publication date
EP3251153B1 (en) 2018-06-20
US10128361B2 (en) 2018-11-13
JP6698697B2 (ja) 2020-05-27
WO2016120053A1 (en) 2016-08-04
US20170323959A1 (en) 2017-11-09
EP3251153A1 (en) 2017-12-06
JP2018503268A (ja) 2018-02-01
CN107251198A (zh) 2017-10-13

Similar Documents

Publication Publication Date Title
US11735584B2 (en) Semiconductor device
CN107251198B (zh) 绝缘栅功率半导体装置以及用于制造这种装置的方法
US20210098568A1 (en) Power semiconductor devices having gate trenches and buried edge terminations and related methods
US10109725B2 (en) Reverse-conducting semiconductor device
JP4028482B2 (ja) トレンチゲート電極を有するパワーｍｏｓｆｅｔ及びその製造方法
US11075285B2 (en) Insulated gate power semiconductor device and method for manufacturing such a device
US11189688B2 (en) Insulated gate power semiconductor device and method for manufacturing such device
US20070114602A1 (en) Semiconductor device
US10600867B2 (en) Semiconductor device having an emitter region and a contact region inside a mesa portion
US8829563B2 (en) Power semiconductor device and method for manufacturing such a power semiconductor device
KR20130118306A (ko) 바이폴라 넌-펀치-쓰루 전력 반도체 디바이스
US7253459B2 (en) Semiconductor devices and methods of manufacture thereof
JP2012191053A (ja) 半導体装置およびその製造方法
US20180090565A1 (en) Semiconductor Device and Method for Forming a Semiconductor Device
WO2009060406A1 (en) A trench-gate semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20200605

Address after: Baden, Switzerland

Applicant after: ABB grid Switzerland AG

Address before: Baden, Switzerland

Applicant before: ABB Switzerland Co.,Ltd.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: Swiss Baden

Patentee after: Hitachi energy Switzerland AG

Address before: Swiss Baden

Patentee before: ABB grid Switzerland AG

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20240109

Address after: Zurich, SUI

Patentee after: Hitachi Energy Co.,Ltd.

Address before: Swiss Baden

Patentee before: Hitachi energy Switzerland AG

TR01 Transfer of patent right