KR20130118306A - 바이폴라 넌-펀치-쓰루 전력 반도체 디바이스 - Google Patents

바이폴라 넌-펀치-쓰루 전력 반도체 디바이스 Download PDF

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Abstract

바이폴라 넌-펀치-쓰루 전력 반도체 디바이스가 제공된다. 이것은 반도체 웨이퍼(2), 제1 메인 측면에 제1 전기 접촉부, 및 제2 메인 측면에 제2 전기 접촉부를 포함한다. 웨이퍼(2)는 웨이퍼 두께(23)를 갖는 내부 영역(22)과, 내부 영역(22)을 둘러싸며 웨이퍼 두께(23)가 적어도 제1 메인 측면에서 네거티브 베벨로 감소되는 터미네이션 영역(24)을 포함한다. 반도체 웨이퍼(2)는 상이한 도전형들의 레이어들을 갖는 적어도 이중-레이어 구조: - 제1 도전형의 드리프트 레이어(26), - 제1 메인 측면에서 드리프트 레이어(26)에 직접 연결되고, 제1 전기 접촉부와 접촉하며, 제1 레이어 깊이까지 확장하는 제2 도전형의 제1 레이어, - 제2 레이어 깊이까지 제1 메인 측면에는 터미네이션 영역(24) 내에 배열되는 제2 도전형의 제2 레이어를 포함한다. 제2 레이어 깊이는 제1 레이어 깊이보다 큰데, 제1 레이어 깊이는 최대 45μm이다. 제2 레이어의 도핑 농도는 제1 레이어의 도핑 농도보다 낮다.

Description

바이폴라 넌-펀치-쓰루 전력 반도체 디바이스{BIPOLAR NON-PUNCH-THROUGH POWER SEMICONDUCTOR DEVICE}
본 발명은 전력 전자공학의 분야에 관한 것이며, 보다 상세하게는 청구항 제1항의 전문에 따른 바이폴라 넌-펀치-쓰루 전력 반도체 디바이스(bipolar non-punch-through power semiconductor device) 및 이러한 반도체 디바이스를 제조하기 위한 방법에 관한 것이다.
US 5,710,442에서는 캐소드 측면(31)에 캐소드 접촉부(3)가 배열되는 웨이퍼(2)를 포함한 상 제어 사이리스터(PCT : phase control thyristor, 10)가 설명된다. 애노드 접촉부(4)는 캐소드 측면(31)의 반대편에 있는 웨이퍼의 애노드 측면(41)에 형성된다. 웨이퍼(2) 내부에는 (n-) 도프된(doped) 드리프트 레이어(26)가 배열된다. 캐소드 측면(31)쪽으로 드리프트 레이어(26)에 (p) 도프된 베이스 레이어(5)가 제공되는데, 이는 캐소드 접촉부(3)와 접촉한다. (N+) 도프된 캐소드 레이어들(7)과 (p+) 쇼트 영역들(8)은 베이스 레이어(5)에 삽입된다. 이들은 또한 캐소드 전극(3)과 접촉한다. 캐소드 접촉부(3)의 횡으로 존재하며, 드리프트 레이어(26)에 의해 캐소드 접촉부(3)로부터 분리된 게이트 접촉부(95)가 배열된다.
애노드 측면(41)에는, (p) 도프된 애노드 레이어(6)가 배열되는데, 이는 애노드 전극(4)과 접촉한다. 캐소드 및 애노드 측면들(31, 41)은 각각 베이스 레이어(5)와 애노드 레이어(6)의 외부 측면이 위치되는 평면일 것이며, 이 평면 위에 접촉부들(3, 4)이 배열된다.
웨이퍼(2)는 캐소드 및 애노드 측면(31, 41) 사이에서 측정되는 웨이퍼 두께(23)를 갖는 내부 영역(22)과, 내부 영역(22)을 둘러싼 터미네이션 영역(24)을 포함한다. 터미네이션 영역(24)에는, 베이스 레이어(5)와 애노드 레이어(6) 보다 낮은 도핑 농도(doping concentration)로 각각 배열되는 (p) 도프된 제1 및 제2 에지 레이어들(58, 68)이 존재한다. 에지 레이어들(58, 68)은 또한 각각 베이스 레이어(5)와 애노드 레이어(6)보다 작은 깊이(59, 69)로 종결(terminate)된다.
베이스 레이어(5)는 베이스 레이어 깊이(51)까지 배열되는데, 이 깊이는 캐소드 측면(31)으로부터 캐소드 측면(31)에 정사영(orthogonal projection)으로 측정된다. 캐소드 측면(31)에 배열되는 베이스 레이어(5)와 제1 에지 레이어(58)는 베이스 레이어 깊이(51)와 제1 에지 레이어 깊이(59)를 갖는다. 깊이들(51, 59)은 최대 깊이의 거리로서 측정되는데, 레이어들(5, 58)은 캐소드 측면(31)으로부터 최대 깊이의 거리까지 확장한다. 애노드 레이어 깊이(61), 및 제2 에지 레이어(68)가 애노드 측면(41)에 배열되는 제2 에지 레이어 깊이(69)는 애노드 측면(41)으로부터 측정된다.
에지 레이어 두께들(50, 60)은 캐소드(또는 애노드) 측면(31, 41)에 정사영으로 레이어의 최대 두께로서 측정된다. 에지 레이어들(58, 68)은 내부 영역(22)으로부터 증가하는 거리와 함께 계속 감소하는 두께를 갖는데, 즉 에지 레이어들은 네거티브 베벨(negative bevel, 53)을 갖는다. 이로써, 터미네이션 영역(24)에서 웨이퍼의 표면은 각각 캐소드 측면(31) 또는 애노드 측면(41)의 평면에 대해 네거티브 각도를 형성한다.
본 디바이스의 횡의 에지를 향해 완만하게 전기장을 감소시키기 위해, 에지 레이어들(50, 60)의 두께가 감소되는 각도가 작고(대략 2˚), 베이스 레이어 깊이(51)가 제1 에지 레이어 깊이(59)보다 깊도록 선택되기 때문에, 본 디바이스의 내부 영역(22)(활성 영역)에서 높은 손실이 발생된다.
US 7 187 058은 가파른 네거티브 베벨을 갖는 전력 다이오드를 설명한다. (p+) 도프된 베이스 레이어는 본 디바이스의 에지에 도달된다. 약하게 도프된 터미네이션 레이어는 후면의 (n+) 도프된 레이어에 도달되도록 본 디바이스의 후면까지 확장한다.
이러한 디바이스는 "정션 터미네이션 확장(JTE : junction termination extension)"을 갖는다. 역 바이어싱된 p-n 정션의 공간 전하 영역(space charge region)은 에지의 후면의 (n+) 레이어를 향해 낮게-도프된 터미네이션 레이어를 따라 소모되어 가는데, 이를 소위 채널 스톱(channel stop)이라 부른다.
네거티브 베벨은 터미네이션 레이어를 수직 디바이스에 비해 더 길게 만드는데, 이는 보다 높은 항복 전압(breakdown voltage)을 야기한다. 터미네이션 레이어를 반대 측면까지 확장시킬 필요성은, 다이오드들이 후면에 (n) 도프된 레이어를 갖기 때문에, 이것이 다이오드들에만 적용될 수 있다는 것을 의미하며, 후면까지 확장하기 위해 베벨이 매우 가파른 것을 의미한다.
EP 0 485 059에서는 어떤 베벨된 터미네이션 구조를 개시하지 않고 14 내지 70μm의 (p+) 유형 애노드 레이어를 갖는 종래의 기술의 다이오드가 설명된다. 또한 US 2007/108558은 베벨된 터미네이션 구조 없이 3μm의 애노드 레이어를 갖는 또 다른 종래의 기술의 다이오드를 설명한다.
US 4 079 403에서는 디바이스의 다른 메인 측면까지 다시 확장한 하나의 측면이 네거티브 베벨인 사이리스터가 설명되며, 이 디바이스는 가파른 터미네이션 베벨 각도를 갖는다. 베이스 레이어와 애노드 레이어는 디바이스의 횡의 에지들까지 확장한다. 상기 레이어들은 제1 메인 측면(웨이퍼의 전면의 측면 표면이 내부 영역 내에서 확장한 평면으로서 제1 메인 측면가 제공됨)으로부터 일정한 깊이로 종결된다.
본 발명의 목적은 감소된 손실, 낮은 온-상태(on-state) 전압 강하(VT), 및 역 회복 전하(reverse recovery charge, Qrr)를 갖는 바이폴라 넌-펀치-쓰루 전력 반도체 디바이스를 제공하고, 이러한 디바이스를 위한 제조 방법을 제공하는 것이다.
본 목적은 청구항 제1항에 따른 바이폴라 넌-펀치-쓰루 전력 반도체 디바이스에 의해, 그리고 청구항 제12항에 따른 제조 방법에 의해 달성된다.
본 발명의 바이폴라 넌-펀치-쓰루 전력 반도체 디바이스는 반도체 웨이퍼, 웨이퍼의 제1 메인 측면의 정상에 형성된 제1 전기 접촉부, 및 제1 메인 측면의 반대편에 있는 웨이퍼의 제2 메인 측면의 정상에 형성된 제2 전기 접촉부를 포함한다.
상기 반도체 웨이퍼는 다음의 사항을 갖는 상이한 도전형의 레이어들을 포함한 적어도 이중-레이어 구조를 포함한다 :
- 제1 도전형의 드리프트 레이어,
- 제1 메인 측면을 향해 드리프트 레이어에 직접 연결되어 배열되고, 제1 전기 접촉부와 접촉하며, 제1 레이어 깊이까지 배열되는 제2 도전형의 제1 레이어로서, 제1 레이어 깊이는 레이어가 제1 메인 측면으로부터 연장되는 최대 깊이로서, 그리고 제1 메인 측면에 정사영으로 측정되는, 제1 레이어.
전문가들에게 잘 알려진 바와 같이, 넌-펀치-쓰루 전력 PCT는 제1 도전형의 드리프트 레이어가, 애노드 레이어와의 사이에 제1 도전형의 높게 도프된 레이어(소위 버퍼 레이어)를 갖지 않고 애노드 레이어(제3 레이어)에 접촉된 디바이스이다. 넌-펀치-쓰루 디바이스에 대한 블록킹 조건에서 전기장은 삼각형이고 드리프트 내에서 중단된다. 공간 전하 영역은 애노드 레이어에 도달하지 않는다.
이러한 버퍼 레이어를 포함하는 디바이스는 펀치-쓰루 디바이스라 불린다. 보다 높은 블록킹 전압에서 드리프트 및 버퍼 레이어 사이의 경계면에서의 전기장은 0에 도달하지 않을 것이다. 버퍼 레이어에서의 짧은 거리를 따라, 이후 전기장은 높은 도핑 농도로 인해 0으로 가파르게 감소된다.
웨이퍼는 제1 및 제2 메인 측면 사이에서 측정되는 웨이퍼 두께를 갖는 내부 영역과, 내부 영역을 둘러싸며 적어도 제1 메인 측면에 네거티브 베벨로 웨이퍼 두께가 감소되는 터미네이션 영역을 포함한다. 웨이퍼 두께는 웨이퍼의 외부 측면으로부터 감소되는데, 상기 웨이퍼의 외부 측면에는 제1 전기 접촉부가 위치되며, 즉 웨이퍼는 예시적으로 적어도 하나의 각도를 갖는 네거티브 베벨을 갖는다. 이로써, 터미네이션 영역 내의 웨이퍼의 표면은 제1 메인 측면의 평면과 적어도 하나의 네거티브 각도를 형성한다.
제2 도전형의 제2 레이어는 터미네이션 영역에서 제2 레이어 깊이까지 제1 메인 측면에 배열된다. 제2 레이어 깊이는 제1 메인 측면으로부터의 최대 거리로서 측정되는데, 제2 레이어는 이 최대 거리까지, 그리고 제1 메인 측면에 정사영으로 확장한다. 이 제2 레이어 깊이는 제1 레이어 깊이보다 크지만, 그것의 도핑 농도는 제1 레이어의 도핑 농도보다 낮다.
제1 레이어 깊이는 최대 45μm이고, 예시적으로 최대 30μm이다. 한 예시적인 실시예에서, 제1 레이어 깊이는 제2 레이어 깊이보다 적어도 4배까지, 특히 10배 또는 심지어 적어도 15배까지 작을 수 있다.
이러한 디바이스들은 적어도 1000V, 특히 적어도 1600V의 블록킹 전압용으로 사용된다. 주어진 드리프트 레이어 두께는 이러한 블록킹 전압까지 디바이스의 작동을 보장한다.
한 선호되는 실시예에서, 제1 도전형의 웨이퍼가 제공되며, 약하게 도프된 제2 레이어는 웨이퍼의 내부 영역을 커버하는 제1 마스크를 제1 메인 측면에 가함으로써 제1 메인 측면에 생성된다. 이후 내부 영역을 둘러싼 터미네이션 영역 내의 제1 메인 측면에 이온들이 가해진다. 이온들은 터미네이션 영역 내에서 제2 레이어 깊이까지 웨이퍼로 확산된다. 이후 제1 마스크는 제거된다.
이후 제2 레이어보다 높게 도프된 제1 레이어는 이온들을 제1 메인 측면에 가함으로써, 그리고 이온들을 제1 메인 측면으로부터 최대 45μm, 특히 30μm의 제1 레이어 깊이까지 웨이퍼로 확산시킴으로써 생성된다. 그리하여, 제1 레이어 깊이는 제2 레이어 깊이보다 작다. 이후 제1 및 제2 전기 접촉부들은 내부 영역 위에서 웨이퍼에 가해진다. 웨이퍼의 네거티브 베벨은 터미네이션 영역 내의 제1 메인 측면으로부터 웨이퍼 재료를 부분적으로 제거함으로써 터미네이션 영역 내의 제1 메인 측면에 생성된다. 4중-레이어의 구조(예컨대, 사이리스터)를 갖는 디바이스의 경우에도 예시적으로 제1 측면의 레이어들과 동시에 제2 메인 측면의 레이어들의 생성을 위해 동일한 방법이 적용될 수 있으며, 즉 제2 레이어는 터미네이션 영역 내에서 제4 레이어와 함께 생성되며, 제1 레이어는 베이스 및 애노드 레이어로서 제3 레이어와 함께 생성된다.
이러한 제조 방법은 많은 마스크들이 필요되지 않기 때문에 수행하기가 쉽다. 또한 제1(및 제3) 레이어가 터미네이션 영역으로 확장할지라도, 이것의 보다 높은 도핑 농도는 전기적 특성들에 미세한 영향을 주는데, 그 이유는 터미네이션 영역 내의 도핑 농도가 횡 방향으로(내부 영역으로부터 떨어진 방향으로, 즉 제1 메인 측면과 평행한 방향으로), 그리고 이 방향에 수직 방향으로, 즉 내부 영역에서의 도핑 농도와 비교할 때 제1 메인 측면으로부터 수직인 방향으로 신속히 하락하도록, 평면 웨이퍼(베벨링 이전)의 표면 위에서 발견될 수 있는 가장 높은 도핑 농도가 베벨 단계에서 제거되기 때문이다.
종래의 기술의 디바이스들과 비교할 때 제1 레이어의 감소된 두께는 감소된 온-상태 전압 강하(VT)를 일으킨다. 또한 역 회복 전하(Qrr), 턴-오프 시간(tq), 및 최대 서지 전류와 같은 다른 파라미터들이 개선된다. 종래의 기술과 비교할 때, 이러한 개선은 제1 레이어의 적극적인 시닝(thinning)에 의해 달성된다. 전체 디바이스 두께는 보다 얇은 제1 레이어로 인해 감소될 수 있으며, 역 및 정 블록킹 능력은 옅게-도프된 P-유형 터미네이션 레이어들과 네거티브 베벨을 갖는 수정된 정션 터미네이션을 이용하여 유지된다. 네거티브 베벨을 유지하는 것은, 상당한 전류가 주변에서 정션 터미네이션을 통해 흐를 수 있지만, 여전히 디바이스의 표면에 접근하지 못하는 경우, 항복 전압까지 강력한 역 블록킹의 장점을 갖는다. 이는, 예를 들어 역 전류-전압 곡선의 굴곡부(knee)의 뒤에 큰 전류로 작동할 수 있는 HVDC용 사이리스터들에 있어서 높은 애벌랜치 라이트닝 테스트 능력(avalanche lightning test capability)을 위해 요구된다.
예를 들어, 상 제어 사이리스터(PCT)는 제2 도전형의 레이어들(각각 제2 에지 레이어 및 애노드 레이어, 또는 제1 에지 레이어 및 베이스 레이어)의 공통적인 깊이 또는 심지어 에지 레이어들에 대해 보다 작은 깊이를 갖는 기존의 사이리스터들과 비교할 때, 매우 큰 전류까지 보다 낮은 온-상태 전압 강하(VT)를 가지며, 동시에 매우 큰 정 및 역 블록킹 능력들을 갖는다. 보다 낮은 VT는, 예를 들어 보다 큰 에너지 절약 및 HVDC 시스템의 판매가를 암시하지만, 다른 어플리케이션들에 있어서는 다른 파라미터들을 위해 유익할 수도 있다.
본 발명을 통해, PCT는 주어진 전압 등급을 위한 훨씬 더 얇은 초기의 실리콘 웨이퍼에서 프로세싱될 수 있으며, 이로써 보다 낮은 VT와 Qrr을 얻는다. PCT가 대칭적인 블록킹, 즉 정 및 역 블록킹을 갖는 넌-펀치-쓰루 디바이스이기 때문에, 필드-스톱 (버퍼) 레이어를 포함한 보다 얇은 드리프트 레이어의 어플리케이션은 적용될 수 없다. 결과적으로, 드리프트 레이어의 두께는 주어진 전압 등급을 위해 보존되어야 한다. 본 발명에 따라, 본 디바이스는 또한 웨이퍼의 두 메인 측면들에 있는, 내부 영역 내의 제2 도전형의 매우 얇아진 레이어들, 즉 애노드 및 베이스 레이어들을 포함할 수 있다. 예를 들면, 애노드 및 (P-) 베이스 레이어들의 두께가 종래의 기술의 디바이스들의 두께의 대략 25%로 감소되면, VRRM=8.5kV을 갖는 PCT의 웨이퍼 두께는 대략 10%정도 감소될 수 있다.
정 및 역 블록킹 모두를 두꺼운 애노드 및 베이스 레이어를 갖는 종래의 기술의 디바이스의 레벨로 유지시키기 위해, 제2 도전형의 국부적이며 깊은 터미네이션 레이어들(local deep termination layers)이 터미네이션 영역에서 사용될 수 있다. 깊은 터미네이션 레이어들은 단일 또는 이중의 네거티브 베벨을 갖는 정션 터미네이션들을 갖는 것을 가능하게 하며, 이는 원칙적으로 HVDC 어플리케이션들에서 요구되는 큰 애벌랜치 라이트닝 능력을 제공한다.
관련 디바이스 파라미터들(VT, Qrr, tq, 및 서지 전류 능력)을 개선함과 동시에, 본 발명은 애벌랜치 라이트닝 능력과 같은 HVDC와 관련된 다른 파라미터들을 종래의 기술의 디바이스들의 레벨로 유지시킨다.
본 발명의 추가적인 장점은 열 경비{thermal budget(생산 비용)}의 감소인데, 그 이유는 보다 얇은 레이어들의 생산은 보다 작은 확산 시간을 요구하기 때문이다. 도펀트 증착(dopant deposition)이 이온-빔 주입(ion-beam implantation)으로 대체될 수 있음에 따라, 이로써 덜 높은 온도 게터링(gettering) (시간)이 요구되며, 또한 열 경비가 절약된다.
본 발명의 주제는 첨부된 도면들을 참조하여 다음의 본문에서 보다 상세하게 설명될 것이다.
종래의 기술의 디바이스들과 비교할 때, 본 발명에 있어서 제1 레이어의 감소된 두께는 감소된 온-상태 전압 강하(VT)를 일으킨다. 또한 역 회복 전하(Qrr), 턴-오프 시간(tq), 및 최대 서지 전류와 같은 다른 파라미터들이 개선된다.
도 1은 종래의 기술의 상 제어 사이리스터를 도시하는 도면.
도 2는 본 발명에 따른 상 제어 사이리스터를 도시하는 도면.
도 3은 본 발명에 따른 또 다른 상 제어 사이리스터를 도시하는 도면.
도 4는 본 발명에 따른 다이오드를 도시하는 도면.
도 5 내지 도 12는 본 발명에 따른 반도체 디바이스를 제조하기 위한 방법들의 상이한 단계들을 도시하는 도면.
본 도면들에 사용된 참조 기호들과 그 의미는 참조 기호들의 목록에 요약된다. 일반적으로, 같은 또는 같은-역할을 하는 부분들은 동일한 참조 기호들로 주어진다. 설명된 실시예들은 예시들로서 의도되며, 본 발명을 제한하지 않을 것이다.
본 발명에 따라 적어도 1000V의 블록킹 전압을 가지며 상 제어된 사이리스터(PCT, 1)의 형태인 바이폴라 넌-펀치-쓰루 전력 반도체 디바이스는 도 2에 도시된다. 본 디바이스는 상이한 도전형의 레이어들을 갖는 반도체 웨이퍼(2)를 포함하는데, 웨이퍼(2) 위에서 캐소드 접촉부(3)는 웨이퍼의 캐소드 측면(31)에 형성되고, 애노드 접촉부(4)는 캐소드 측면(31)의 반대편에 있는 웨이퍼의 애노드 측면(41)에 형성된다. (n-) 도프된 드리프트 레이어(26)는 웨이퍼 내에 형성된다. (p) 도프된 베이스 레이어(5)는 캐소드 측면(31)을 향해 드리프트 레이어(26) 위에 배열된다. 이것은 캐소드 접촉부(3)와 접촉한다. 베이스 레이어(5)는 드리프트 레이어(26)에 바로 인접하게 배열되는데, 이는 제2 도전형의 어떤 다른 중간 레이어도 베이스 레이어(5)와 드리프트 레이어(26) 사이에 배열되지 않음을 의미한다. 베이스 레이어(5)와 드리프트 레이어(26)는 서로 연결되며, 즉 이들은 서로 닿는다. 베이스 레이어(5)는 웨이퍼(2)에서 베이스 레이어 깊이(51)까지 확장한다. 베이스 레이어 깊이(51)는 최대 거리로서 측정되는데, 베이스 레이어(5)는 캐소드 측면(31)으로부터, 그리고 캐소드 측면(31)에 정사영으로 이 최대 거리까지 확장한다. 베이스 레이어는 예시적으로 일정한 베이스 레이어 깊이를 갖는 연속적인 레이어로서 형성되며, 베이스 레이어(5)는 터미네이션 영역(24)으로 확장할 수 있는데, 즉 베이스 레이어 깊이(51)는 터미네이션 영역(24)에서도 또한 유지된다.
어느 경우든지, 캐소드 측면(31)은 베이스 레이어(5)의 외부 측면, 즉 드리프트 레이어(26)의 반대편에 있는 베이스 레이어(5)의 해당 측면이 위치된 평면일 것이다.
웨이퍼(2)는 캐소드 및 애노드 측면(31, 41) 사이에서 정사영으로 최대 두께로서 측정되는 웨이퍼 두께(23)를 갖는 내부 영역(22)과, 내부 영역(22)을 둘러싸며 웨이퍼 두께(23)가 적어도 한 측면(31, 41)에 감소되는 터미네이션 영역(24)을 포함한다. 제1 및 제2 전기 접촉부들(3, 4)은 내부 영역(22) 내에서 횡으로 종결된다.
제1 (p) 도프된 터미네이션 레이어(54)는 제1 터미네이션 레이어 깊이(55)까지 배열되는 터미네이션 영역(24) 내의 캐소드 측면(31)에 배열되는데, 제1 터미네이션 레이어 깊이(55)는 캐소드 측면(31)으로부터의 최대 거리로서 측정되며, 제1 터미네이션 레이어(54)는 이 최대 거리까지, 그리고 캐소드 측면(31)에 정사영으로 확장한다. 제1 터미네이션 레이어 깊이(55)는 베이스 레이어 깊이(51)보다 크지만, 제1 터미네이션 레이어(54)의 최대 도핑 농도는 베이스 레이어(5)의 최대 도핑 농도보다 낮다. 터미네이션 영역(24)으로 확장한 베이스 레이어(5)에 대해, 제1 터미네이션 레이어(54)는 베이스 레이어(5)와 드리프트 레이어(26) 사이에 배열된다. 베이스 레이어(5)의 최대 도핑 농도는 내부 영역 내의 해당 레이어의 최대 도핑 농도로서 측정되지만, 제2 레이어의 최대 도핑 농도는 터미네이션 영역 내의 제1 레이어의 도핑 농도와 오버래핑되는 해당 레이어의 최대 도핑 농도로서 추정될 것이다. 이는 제2 레이어의 최대 도핑 농도가 웨이퍼의 표면에 또는 웨이퍼의 표면에 근접한, 그리고 내부 영역에 또는 내부 영역에 근접한 터미네이션 영역에 존재할 것임을 의미한다. 베벨이 시작하는 곳에서, 이에 따라 최소의 재료가 제거되었으며, 이는 제1 및 제2 레이어의 생성을 위해 이온들을 확산시킨 이후에 가장 높은 도핑 농도가 유지되는 것을 의미한다.
터미네이션 영역 내의 제1 메인 측면에 보다 근접한 영역 내에서, 제1 레이어가 배열되지만, 베벨링에 의해 제거된 레이어의 보다 높은 도핑 농도 부분(이 부분은 다음에 언급된 낮게-도프된 부분의 이온들과 오버래핑됨, 즉 이 부분은 이중 확산된 레이어임)과 제2 부분은 낮게-도프된 부분(제2 레이어)에 해당하는데, 이 부분은 제1 부분 아래에 배열되며, 즉 터미네이션 영역 내에서 제1 레이어와 드리프트 레이어 사이에 배열된다.
베이스 레이어 깊이(51)는 최대 45μm, 예시적으로 최대 30μm, 최대 25μm, 또는 심지어 20μm 이하이다. 최소 베이스 레이어 깊이(일반적으로 제1 레이어 깊이)는 디바이스의 바람직한 블록킹 전압이 보장되도록 선택된다.
사이리스터인 본 발명의 디바이스에 대해, 터미네이션 영역이 드리프트 레이어(26) 내에서 종결된다는 것은 중요한데, 그 이유는 그렇지 않을 경우, 애노드가 베이스 레이어(5)에 연결되어, 본 디바이스가 제2 도전형의 반도체로부터 제조된 저항과 같이 작동하고 더 이상 사이리스터로서 작동하지 않을 것이기 때문이다. 따라서, 보다 깊은 낮게-도프된 터미네이션 레이어는 항상 드리프트 레이어 내에서 완료되며, 애노드 레이어를 합병할 수 없다. 예시적으로, 제1 터미네이션 레이어(54)는 드리프트 레이어의 깊이의 최대 20%인 깊이까지 확장한다.
제1 레이어가 터미네이션 영역으로 부분적으로 확장하고, 심지어 본 디바이스의 횡의 에지(횡은 제1 메인 측면에 수직인 평면을 의미할 것임)까지 확장한 연속적인 레이어로서 형성되도록, 제1 레이어는 제2 레이어와 오버래핑될 수 있다. 제1 레이어는 일정한 깊이까지 확장하는데, 이 깊이는 제1 메인 측면이 내부 영역 내에 배열되는 평면으로부터 측정될 것이다. 제2 레이어는 터미네이션 영역 내의 영역으로 제한된다. 제2 레이어는 제1 레이어와 드리프트 레이어의 아래에, 그리고 그 사이에 배열된다. 제2 레이어는 제2 레이어의 주입된 이온들(driven-in ions)만이 존재하고 제1 레이어로부터의 이온들은 존재하지 않는 영역으로서 이해될 것이다. 터미네이션 영역 내의 제1 레이어 부분에서 제1 및 제2 레이어로부터의 이온들은 두 이온 종류들 모두가 제1 측면으로부터 웨이퍼로 확산되기 때문에 오버래핑된다. 제2 레이어의 최대 도핑 농도는 제1 메인 측면에서는 터미네이션 영역에 존재하는 제2 도전형의 도핑 농도의 최대 값으로서 이해될 것인데, 이는 내부 영역 내에서 동일한 깊이로 제1 레이어의 도핑 농도를 초과하며, 즉 제2 레이어에 대해 이온들을 확산시킴으로써 추가된다. 이 최대 값은 웨이퍼의 표면에 근접한 것으로, 그리고 내부 영역에 대한 경계면에 근접한 것으로 발견될 것이다. 제2 레이어는 제1 메인 측면으로부터 제1 레이어보다 크지만 드리프트 레이어보다는 작은 깊이까지 확장한다. 도면들에서, 터미네이션 영역에서 레이어들의 오버랩은 나타나지 않지만, 베이스 레이어(5)의 경계면을 본 디바이스의 에지까지 횡으로 확장시켜서, 이로써 제1 터미네이션 레이어(54)와 베이스 레이어(5)를 오버래핑시킴으로써 추가될 수 있다.
다시 말해, 보다 큰 깊이는 제1 메인 측면이 내부 영역 내에 배열되는 평면으로부터의 보다 큰 깊이를 나타낸다. (내부 영역 내에서) 제2 레이어의 최대 도핑 농도는 제1 레이어의 최대 도핑 농도보다 낮다. 이는 제1 레이어가 높게-도프되지만 얇은 레이어이며, 반면에 제2 레이어는 낮게-도프되지만 깊은 레이어임을 의미한다.
한 예시적인 실시예에서, 베이스 레이어 깊이(51)는 제1 터미네이션 깊이(55)보다 적어도 4배, 특히 10배 또는 심지어 적어도 15배까지 더 작다.
제1 터미네이션 레이어(54)는 140μm보다 작은 두께(56)를 가질 수 있다. 또 다른 실시예에서, 제1 터미네이션 레이어는 50μm보다 큰 두께(56)를 가진다.
PCT는 이전에 언급된 캐소드 측면(31)의 레이어들에 더하여, (n) 도프된 캐소드 레이어(7)를 갖는데, 이 레이어(7)는 캐소드 전극(3)이 베이스 레이어(5) 및 캐소드 레이어(7)와 접촉하도록 (p) 도프된 베이스 레이어(5)에 삽입된다. 베이스 레이어(5)와 캐소드 레이어(7)는 동일한 평면에서 웨이퍼의 외부 표면으로 종결된다. 대안적으로, 캐소드 레이어는 베이스 레이어(5)의 평면으로부터 사영될 수 있다.
일반적으로, (p+) 도프된 쇼트 영역(8)은 (p) 도프된 베이스 레이어(5)와 동일한 평면에, 그리고 캐소드 레이어(7)에 횡으로 배열된다. 게이트 접촉부(95)는 캐소드 접촉부(3)의 횡으로 존재하는, 그렇지만 드리프트 레이어(26)에 의해 캐소드 접촉부(3)로부터 분리된 캐소드 측면(31)에 배열된다.
베이스 레이어 깊이(51)는 베이스 레이어(5)가 드리프트 레이어(26)로부터 캐소드 레이어/캐소드 쇼트 영역들(7, 8)을 분리시키도록 캐소드 레이어 깊이(71)보다 깊고, 또한 만일 존재하는 경우, 캐소드 쇼트 영역 깊이(81)보다 깊다. 한 예시적인 실시예에서, 이는 적어도 8μm, 또 다른 실시예에서는 적어도 10μm인 베이스 레이어 깊이(51)로 보장된다. 또한 레이어들의 최소 깊이는 제조 프로세스 동안 웨이퍼의 표면 거칠기에 의존한다.
웨이퍼 두께(23)는 캐소드 측면(31)에는 터미네이션 영역(24)에서 연속적으로 감소된다. 이는 도 2에 도시된 한 예시적인 실시예에서 최대 5˚와 15˚인 두 개의 일정한 각도로, 또 다른 예시적인 실시예에서는 3˚와 15˚로, 그리고 더 다른 실시예에서는 1.5˚와 15˚로 캐소드 측면(31)의 평면으로부터 감소하는 웨이퍼 표면으로 이루어진다. 보다 작은 각도는 내부 영역(22)에 보다 근접하게 위치된 각도이지만, 보다 큰 각도는 웨이퍼의 에지에 보다 근접한 각도이다. 이중 네거티브 베벨은 이러한 두 개의 감소하는 각도들로 형성된다.
웨이퍼 두께는 또한 웨이퍼 표면이 최대 5˚의 한 단일 각도로 캐소드 측면(31)의 평면으로부터 감소하여, 이로써 균일한 두께 감소를 얻도록 터미네이션 영역(24)에서 감소될 수 있는데, 또 다른 예시적인 실시예에서는 3˚, 그리고 더 다른 실시예에서는 1.5˚정도이다.
물론 또한 두 개 이상의 각도들을 통한 두께 감소, 또는 임의의 비-선형적인 두께 감소도 역시 가능하다. 웨이퍼 두께(23)는 내부 영역(22)을 향해 증가하는 거리와 함께 터미네이션 영역(24) 내의 표면 위에서 예시적으로 연속적으로 더욱 감소된다.
예시적으로, 터미네이션 레이어의 두께는 터미네이션 레이어들이 웨이퍼의 횡측면까지, 즉 캐소드 또는 애노드 측면(31, 41)에 수직인 측면까지 확장하도록 선택된다.
제1 터미네이션 레이어(54)는 도 2에 도시된 바와 같이 베이스 레이어(5)에 연결된다. 제1 터미네이션 레이어(54)는 또한 캐소드 접촉부(3)에 직접 연결될 수 있거나, 또는 도 2에 도시된 바와 같이 캐소드 전극(3)에 대해 횡으로 종결될 수 있다.
PCT는 자체 애노드 측면(41)에 (p) 도프된 애노드 레이어(6)를 더 포함하는데, 이 애노드 레이어(6)는 애노드 측면(41)으로부터 측정되는 애노드 레이어 깊이(61)까지, 그리고 애노드 측면(41)에 정사영으로 배열된다. 넌-펀치-쓰루 디바이스인 본 디바이스로 인해, 드리프트 레이어(26)는 애노드 레이어(6)에 접촉되는데, 즉 이들 사이에는 제1 도전형의 높게-도프된 버퍼 레이어가 존재하지 않는다. 전기장은 삼각형으로서 드리프트 레이어 내에서 블록킹 조건 하에 중단된다. (p) 도프된 제2 터미네이션 레이어(64)는 애노드 측면(41)으로부터 측정되는 제2 터미네이션 레이어 깊이(65)까지, 그리고 애노드 측면(41)에 정사영으로 애노드 측면(41)에는 터미네이션 영역(24) 내에 배열될 수 있다. 제2 터미네이션 레이어 깊이(65)는 애노드 레이어 깊이(61)보다 큰 제1 터미네이션 레이어 깊이(55)와 같다.
애노드 레이어 깊이(61)는 최대 45μm, 특히 30μm이도록 베이스 레이어 깊이(51)와 같이 선택될 수 있다. 애노드 레이어 깊이(61)는 한 예시적인 실시예에서는 적어도 8μm이고, 또 다른 실시예에서는 적어도 10μm이다. 한 예시적인 실시예에서, 애노드 레이어 깊이(61)는 제2 터미네이션 깊이(65)에 비해 적어도 4배, 특히 10배 또는 심지어 적어도 15배까지 더 작다. 제2 터미네이션 레이어(64)는 140μm보다 작은 두께(66)를 가질 수 있다. 또 다른 실시예에서, 제2 터미네이션 레이어(64)는 50μm보다 큰 두께(66)를 갖는다.
제2 터미네이션 레이어(64)는 도 2에 도시된 바와 같이 애노드 레이어(6)에 연결될 수 있다. 제2 터미네이션 레이어(64)는 또한 애노드 전극(3)에 바로 연결될 수 있거나, 또는 애노드 전극(3)에 대해 횡으로 종결될 수 있다(도 2).
또 다른 예시적인 실시예에서, 본 디바이스는 적어도 두 개 또는 세 개의 가드 링들(guard rings)을 포함하며, 더 다른 실시예에서는 20개 또는 심지어 24개까지의 가드 링들을 포함한다. 가드 링들의 폭과 간격은 높은 항복 전압을 달성하도록 최적화될 수 있다. 예시적으로, PCT는 이전에 설명된 바와 같이 자체 애노드 측면에 (p) 도프된 애노드 레이어(6)를 포함한다. 터미네이션 영역(24) 내의 애노드 레이어(6)에 횡으로, 적어도 하나의 (p) 도프된 가드 링(9)이 배열된다. 복수의 가드 링들(9)을 포함하는 디바이스의 경우에, 이 가드 링들은 드리프트 레이어(26)에 의해 서로 분리된다(도 3). 따라서, 가드 링들(9)은 서로 둘러싼다. 이러한 디바이스에 대해, 애노드 측면(41)에는 터미네이션 영역(24) 내에서 웨이퍼에 존재하는 네거티브 베벨(53)이 존재하지 않지만, 디바이스 두께(23)는 애노드 측면(41)에서 일정하게 유지된다. 또한, 이러한 실시예에 대해, 애노드 레이어 깊이(61)는 최대 30μm이도록 선택될 수 있다. 도펀트들의 증착을 위한 마스크들 및 단계들의 수를 제한하기 위해, 가드 링들(9)은 애노드 레이어(6)와 동일한 도핑 농도를 가질 수 있다. 대안적으로, 가드 링들(9)은 애노드 레이어(6)의 도핑 농도 및/또는 깊이와는 상이한 도핑 농도 및/또는 깊이를 가질 수 있다.
이전에 개시된 바와 같이 캐소드 측면(31)에 가드 링들(9), 보다 깊은 제2 터미네이션 레이어(64)와 함께하는 30μm보다 작은 얇은 애노드 레이어(6), 및 애노드 측면(41)에 네거티브 베벨을 갖는 것이 또한 가능하다.
또 다른 실시예에서, 본 발명의 PCT 디바이스는 캐소드 또는 애노드 측면(제1 메인 측면)에만 최대 30μm의 베이스 또는 애노드 레이어(5, 6)(제1 레이어)를 포함하고, 동일한 측면에 보다 깊은 제1 또는 제2 터미네이션 레이어(54, 64)(제2 레이어)를 포함한다. 다른 측면은 종래의 기술에 따른 디바이스들로 알려진 임의의 구조로 종결될 수 있다.
도 4에서 본 발명의 다이오드(1')가 도시된다. 다이오드(1')는 이전에 개시된 바와 같이 애노드 측면(41)에 베이스 레이어(5)를 포함하는데, 이 베이스 레이어는 다이오드에 대한 애노드 레이어 및 제1 터미네이션 레이어(54)의 역할을 한다. 이들 레이어들의 도핑 농도 및 깊이는 본 발명의 PCT를 위해 선택된다. 캐소드 측면(31)에는 (p) 도프된 레이어가 배열되지 않는다. 드리프트 레이어(26)는 캐소드 레이어(7)를 통해 캐소드 전극(3)과 접촉하는데, 이 캐소드 레이어(7)는 드리프트 레이어(26)와 비교할 때 높은 도너 농도(donor concentration)를 갖는다. 캐소드 레이어(7)는 예시적으로 캐소드 측면(31)에 전체 웨이퍼 영역에 걸쳐 연속적인 레이어로서 확장한다.
본 발명은 GCT들 및 역 블록킹 GCT들과 같은 복수의 다른 반도체 유형들에도 또한 적용될 수 있다.
물론, 모든 레이어들의 도전형은 반대로 될 수 있는데, 즉 드리프트 레이어(26)와 같은 제1 도전형의 레이어들은 이러한 경우에 (p) 유형이고, 베이스 레이어(5)와 같은 제2 도전형의 레이어들은 (n) 유형이다.
캐소드 측면(31)에 캐소드 접촉부(3), 캐소드 측면(31)의 반대편에 있는 애노드 측면(41)에 애노드 접촉부(4), 그리고 상이한 도전형의 레이어들을 갖는 적어도 이중-레이어 구조를 포함하는 본 발명의 PCT는 적어도 다음의 제조 단계들을 포함하는 방법에 의해 제조될 수 있다 :
캐소드 측면(31)과 캐소드 측면(31)의 반대편에 있는 애노드 측면(41)을 갖는 (n-) 도프된 웨이퍼(2)가 제공된다(도 5). 제1 터미네이션 레이어(54)는 캐소드 측면(31)에 제1 마스크(57)를 가함으로써 캐소드 측면(31)에 생성되는데, 여기서 제1 마스크(57)는 웨이퍼의 내부 영역(22)을 커버한다. 그리고 나서, 이온들은, 예컨대 이온 주입 또는 증착에 의해 내부 영역(22)을 둘러싼 터미네이션 영역(24) 내의 캐소드 측면(31)에 가해진다(도 6). 이후 이온들은 터미네이션 영역(24) 내에서 웨이퍼(2)로 확산되어, 이로써 제1 터미네이션 레이어(54)를 생성하고(도 7), 제1 마스크(57)은 제거된다.
제2 터미네이션 레이어(64)는 내부 영역(22)을 커버하는 제2 마스크(67)를 애노드 측면(41)에 가함으로써 동일한 방법으로 애노드 측면(41)에 생성될 수 있다. 그리고 나서, 이온들은, 예를 들어 주입 또는 증착에 의해 내부 영역(22)을 둘러싼 터미네이션 영역(24) 내의 애노드 측면(41)에 가해진다(도 6). 이온들은 터미네이션 영역(24) 내에서 웨이퍼(2)로 확산되어, 이로써 제2 터미네이션 레이어(64)가 생성된다(도 7). 제2 마스크(67)는 이후에 제거된다.
제1 및 제2 터미네이션 레이어들(54, 64)은 순서대로 생성될 수 있거나, 또는 도면들에 도시된 바와 같이, 이들은 동시에 생성될 수 있다. 물론, 또한 분리된 주입 단계들, 그렇지만 공통적인 확산과 같은 다른 제조 단계들이 적용될 수 있으며, 제1 및 제2 터미네이션 레이어의 생성을 위한 순서는 반대로 될 수 있다.
이후 베이스 레이어(5)는 캐소드 측면(31)에 이온들을 가함으로써, 예컨대 마스크 없이 이온 주입 또는 증착에 의해, 그리고 나서 캐소드 측면(31)으로부터 최대 45μm, 예시적으로는 최대 30μm의 깊이(51)까지 웨이퍼(2)로 이온들을 확산시킴으로써 생성되는데, 이 깊이는 제1 터미네이션 레이어 깊이(55)보다 작다(도 9). 제1 터미네이션 레이어(54)는 140μm보다 작은 두께(56)를 가질 수 있다. 또 다른 실시예에서, 제1 터미네이션 레이어(54)는 50μm보다 큰 두께(56)를 갖는다.
애노드 레이어(6)는 애노드 측면(41)에 이온들을 가함으로써, 그리고 제2 터미네이션 레이어 깊이(65)보다 작은 애노드 레이어 깊이(61)까지 웨이퍼(2)로 이온들을 확산시킴으로써 제2 메인 측면(41)에 생성된다. 또한 베이스 및 애노드 레이어(5, 6)는 순서대로 생성될 수 있거나, 또는 완전히 또는 부분적으로 동시에, 예컨대 이온들을 제1 측면에 주입시키고, 이후에 다른 측면에 주입시킨 이후, 하나의 단계에서 이온들을 웨이퍼(2)로 확산시킴으로써 생성될 수 있다.
(n+)-도프된 캐소드 레이어(7)와 같은 다른 레이어들, (p)-도프된 캐소드 쇼트 영역, 및 게이트 접촉부(95)는 이제 또는 전문가들에 의해 잘 알려진 임의의 방법에 의한 임의의 다른 적절한 제조 단계에서 캐소드 측면(31)에 생성될 수 있다(도 9). 캐소드 및 애노드 접촉부들(3, 4)은 이후 내부 영역(22) 내의 웨이퍼(2) 위에 생성된다(도 10). 이후 웨이퍼의 부분은, 예를 들어 네거티브 베벨(53)이 캐소드 측면(31){또는 각각 애노드 측면(41)}으로부터 감소하는 적어도 하나의 각도로 형성되도록 에칭(etching), 그라인딩(grinding), 또는 랩핑(lapping)에 의해 캐소드 측면(31)으로부터 터미네이션 영역(24)에서 제거된다. 웨이퍼 재료는 또 다른 예시적인 실시예에서 웨이퍼 표면이 최대 5˚인 단일의 일정한 각도로 캐소드 측면(31)의 평면으로부터 감소하도록 터미네이션 영역(24) 내에서의 웨이퍼 두께의 감소를 연속적으로 일으키도록 제거되어서, 이로써 균일한 두께 감소를 가져오며, 또 다른 예시적인 실시예에서는 3˚정도이고, 더 다른 실시예에서는 1.5˚정도이다(도 11).
또 다른 실시예에서, 웨이퍼 재료는 웨이퍼 측면이 최대 5˚ 및 15˚인 두 개의 일정한 각도들로, 또 다른 예시적인 실시예에서는 3˚및 15˚, 그리고 더 다른 실시예에서는 1.5˚ 및 15˚로 캐소드 측면(31){또는 각각 애노드 측면(41)}의 평면으로부터 감소하도록 터미네이션 영역(24) 내에서 웨이퍼 두께(23)의 감소를 연속적으로 일으키도록 제거된다. 이중 네거티브 베벨은 이러한 감소하는 각도로 형성된다.
단일의 네거티브 베벨에 대한 하나의 각도는 예시적으로 보다 낮은 항복 전압(예를 들어, 6.5kV까지)을 갖는 디바이스들을 위해 사용되며, 이중 네거티브 베벨에 대한 두 개의 각도들은 예시적으로 보다 높은 항복 전압(예를 들어, 6.5kV 이상)을 갖는 디바이스들을 위해 사용된다. 물론, 또한 비-선형 베벨들을 제조하는 것이 가능하다.
본 발명의 PCT 디바이스는 또한 한 측면, 즉 캐소드 또는 애노드 측면(제1 메인 측면)에만 최대 45μm, 예시적으로 30μm의 베이스 또는 애노드 레이어(5, 6)(제1 레이어)를 포함할 수 있고, 동일한 측면에 네거티브 베벨을 갖는 보다 깊은 제1 또는 제2 터미네이션 레이어(54, 64)(제2 레이어)를 포함할 수 있는데, 이는 이전에 언급된 제조 단계들이 한 측면에서만 수행되는 것을 의미한다. 다른 측면은 전문가들에 의해 알려진 임의의 방법 및 {가드 링들(9)과 같은} 임의의 구조에 의해 제조될 수 있다.
그 밖에 본 어플리케이션에서 진술되지 않았을지라도, 설계 또는 제조 방법의 관점에서 제1 및 제2 레이어들에 대해 진술된 모든 특성들은 또한 사이리스터, 예시적으로 PCT 또는 GCT와 같은 4중 레이어의 구조를 갖는 디바이스의 경우에 제3 및 제4 레이어에 적용될 수 있다.
본 발명은 또한 GCT(게이트 정류성 사이리스터)와 같은 4중-레이어 구조들을 갖는 임의의 종류의 사이리스터들에도 적용될 수 있다.
다이오드는 PCT와 유사한 방식으로 제조되지만, 애노드 측면(41)에 생성된 (p) 도프된 베이스 레이어(5)(다이오드에 대해서는 애노드 레이어)만이 존재하고, 반면에 다이오드의 캐소드 측면(31)에는 (p)-도프된 레이어가 생성되지 않는다. 대신에, 캐소드 측면(31)에서 양호한 접촉을 위해 생성된 높게 (n) 도프된 캐소드 레이어(7)가 존재한다.
1 : 상 제어된 사이리스터 1' : 다이오드
10 : 종래의 기술의 PCT 2 : 웨이퍼
22 : 내부 영역 23 : 웨이퍼 두께
24 : 터미네이션 영역 26 : 드리프트 영역
3 : 캐소드 접촉부 31 : 캐소드 측면
4 : 애노드 접촉부 41 : 애노드 측면
5 : 베이스 레이어 51 : 베이스 레이어 깊이
52 : 베이스 레이어 두께 53 : 네거티브 베벨
54 : 제1 터미네이션 레이어 55 : 제1 터미네이션 레이어 깊이
56 : 제1 터미네이션 레이어 두께 57 : 제1 마스크
58 : 제1 에지 레이어 59 : 제1 에지 레이어 깊이
50 : 제1 에지 레이어 두께 6 : 애노드 레이어
61 : 애노드 레이어 깊이 62 : 애노드 레이어 두께
64 : 제2 터미네이션 레이어 65 : 제2 터미네이션 레이어 깊이
66 : 제2 터미네이션 레이어 두께 67 : 제2 마스크
68 : 제2 에지 레이어 69 : 제2 에지 레이어 깊이
60 : 제2 에지 레이어 두께 7 : 캐소드 레이어
71 : 캐소드 레이어 깊이 8 : 캐소드 쇼트 영역
81 : 캐소드 쇼트 영역 깊이 9 : 가드 링
91 : 가드 링 깊이 95 : 게이트 접촉부

Claims (15)

  1. 바이폴라 넌-펀치-쓰루 전력 반도체 디바이스(bipolar non-punch-through power semiconductor device)로서,
    반도체 웨이퍼(2), 웨이퍼의 제1 메인 측면에 형성된 제1 전기 접촉부, 및 제1 메인 측면의 반대편에 있는 웨이퍼의 제2 메인 측면에 형성된 제2 전기 접촉부를 포함하되, 상기 반도체 웨이퍼(2)는 상이한 도전형들의 레이어들을 갖는 적어도 이중-레이어 구조를 포함하고, 상기 적어도 이중-레이어 구조는
    - 제1 도전형의 드리프트 레이어(26),
    - 제1 메인 측면을 향해 드리프트 레이어(26)에 바로 연결되며, 제1 전기 접촉부와 접촉하는 제2 도전형의 제1 레이어를 포함하며,
    웨이퍼(2)는 제1 및 제2 메인 측면 사이에서 측정되는 일정한 웨이퍼 두께(23)를 갖는 내부 영역(22)과, 내부 영역(22)을 둘러싸며 웨이퍼 두께(23)가 적어도 제1 메인 측면에서 네거티브 베벨(negative bevel)만큼 감소되는 터미네이션 영역(24)을 포함하고,
    제1 레이어는 제1 레이어 깊이까지 확장하며, 제1 레이어 깊이는 제1 메인 측면이 내부 영역(22) 내에 배열되는 평면으로부터 측정되고,
    드리프트 레이어는 드리프트 레이어 깊이까지 확장하며, 드리프트 레이어 깊이는 제1 메인 측면이 내부 영역(22) 내에 배열되는 평면으로부터 내부 영역(22) 내에서 측정되는, 바이폴라 넌-펀치-쓰루 전력 반도체 디바이스에 있어서,
    제2 도전형의 제2 레이어는 제1 메인 측면에 제2 레이어가 제2 레이어 깊이까지 배열되는 터미네이션 영역(24)에 배열되되, 제2 레이어 깊이는 제1 메인 측면이 내부 영역(22) 내에 배열되는 평면으로부터 측정되고, 제2 레이어 깊이는 제1 레이어 깊이보다 크고 드리프트 레이어 깊이보다 얇고, 제2 레이어의 최대 도핑 농도는 제1 레이어의 최대 도핑 농도보다 낮고, 제1 레이어 깊이는 최대 45μm, 특히 최대 30μm인 것을 특징으로 하는,
    바이폴라 넌-펀치-쓰루 전력 반도체 디바이스.
  2. 제1항에 있어서,
    상기 디바이스는
    - 제1 측면에, 제1 전기 접촉부가 제1 레이어 및 캐소드 레이어(7)와 접촉하도록 배열되는 제1 도전형의 캐소드 레이어(7),
    - 제2 메인 측면에, 제2 메인 측면으로부터 측정되는 제3 레이어 깊이까지 배열되는 제2 도전형의 제3 레이어, 및
    - 제2 메인 측면으로부터 측정되며, 특히 최대 45μm, 그리고 특히 30μm인 제3 레이어 깊이보다 큰 제4 레이어 깊이까지 제2 메인 측면에서 터미네이션 영역(24)에 배열되는 제2 도전형의 제4 레이어
    를 포함하는 것을 특징으로 하는,
    바이폴라 넌-펀치-쓰루 전력 반도체 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 웨이퍼 두께(23)는 터미네이션 영역(24)에서, 특히 최대 5°인 단일 각도(single angle)를 갖는 네거티브 베벨로, 또는 특히 최대 5°인 내부 영역(22)에 보다 근접한 제1 각도 및 특히 최대 15°인 웨이퍼의 에지에 보다 근접한 제2 각도로 감소되는 것을 특징으로 하는,
    바이폴라 넌-펀치-쓰루 전력 반도체 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 레이어 깊이 중 적어도 하나는 제2 레이어 깊이보다 적어도 4배, 특히 10배 더 작은 깊이까지이며, 제3 레이어 깊이는 제4 레이어 깊이보다 적어도 4배, 특히 10배 더 작은 깊이까지인 것을 특징으로 하는,
    바이폴라 넌-펀치-쓰루 전력 반도체 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 및 제3 레이어 깊이 중 적어도 하나는 적어도 8μm, 특히 적어도 10μm인 것을 특징으로 하는,
    바이폴라 넌-펀치-쓰루 전력 반도체 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 레이어는 일정한 제1 레이어 깊이를 갖는 연속적인 레이어로서 형성되고, 상기 제1 레이어는 터미네이션 영역(24)으로 횡으로 확장되고, 상기 제2 레이어는 제1 레이어와 드리프트 레이어 사이에 배열되는 것을 특징으로 하는,
    바이폴라 넌-펀치-쓰루 전력 반도체 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제2 레이어 중 적어도 하나는 제1 레이어에 연결되고, 상기 제4 레이어는 제3 레이어에 연결되는 것을 특징으로 하는,
    바이폴라 넌-펀치-쓰루 전력 반도체 디바이스.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제2 레이어 중 적어도 하나는 제1 전기 접촉부에 연결되고, 상기 제4 레이어는 제2 전기 접촉부에 연결되는 것을 특징으로 하는,
    바이폴라 넌-펀치-쓰루 전력 반도체 디바이스.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제4 레이어는 제3 레이어보다 낮은 최대 도핑 농도를 갖는 것을 특징으로 하는,
    바이폴라 넌-펀치-쓰루 전력 반도체 디바이스.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 디바이스는 제1 또는 제2 메인 측면 중 하나에 캐소드 레이어 깊이(71)를 갖는 제1 도전형의 캐소드 레이어(7)를 포함하고, 캐소드 레이어(7)와 동일한 메인 측면에 배열되는 제1 또는 제3 레이어 깊이는 캐소드 레이어 깊이(71)보다 큰 것을 특징으로 하는,
    바이폴라 넌-펀치-쓰루 전력 반도체 디바이스.
  11. 제1항 또는, 제3항 내지 제10항 중 어느 한 항에 있어서,
    상기 디바이스는 제2 메인 측면으로부터 측정되는 제3 레이어 깊이까지 제2 메인 측면에 배열되는 제2 도전형의 제3 레이어를 포함하고, 제2 도전형의 가드 링들(guard rings, 9)은 터미네이션 영역(24) 내의 제2 메인 측면에 배열되는 것을 특징으로 하는,
    바이폴라 넌-펀치-쓰루 전력 반도체 디바이스.
  12. 바이폴라 넌-펀치-쓰루 전력 반도체 디바이스를 제조하기 위한 방법으로서,
    제1 메인 측면에 제1 전기 접촉부, 제1 메인 측면 반대편에 있는 제2 메인 측면에 제2 전기 접촉부, 및 상이한 도전형들의 레이어들을 갖는 적어도 이중-레이어 구조를 포함하는, 바이폴라 넌-펀치-쓰루 전력 반도체 디바이스를 제조하기 위한 방법으로서,
    제1 도전형의 웨이퍼(2)가 제공되고, 약하게 도프된(weakly doped) 제2 레이어는 웨이퍼의 내부 영역(22)을 커버하는 제1 마스크(57)를 제1 메인 측면에 가함으로써, 내부 영역(22)을 둘러싼 터미네이션 영역(24) 내의 제1 메인 측면에 이온들을 가함으로써, 그리고 터미네이션 영역(24) 내의 이온들을 제2 레이어 깊이까지 웨이퍼로 확산시킴으로써 제1 메인 측면에 생성되며, 제1 마스크(57)가 제거되고, 제2 레이어보다 높게 도프된 제1 레이어는 제1 메인 측면에 이온들을 가함으로써, 그리고 제2 레이어 깊이보다 작으며 제1 메인 측면으로부터 최대 45μm, 특히 30μm인 제1 레이어 깊이까지 이온들을 웨이퍼(2)로 확산시킴으로써 생성되며, 제1 및 제2 전기 접촉부들은 내부 영역(22) 위의 웨이퍼(2)에 가해지고, 웨이퍼의 네거티브 베벨은 터미네이션 영역(24) 내에서 제1 메인 측면으로부터 웨이퍼 재료를 부분적으로 제거함으로써 터미네이션 영역(24) 내의 제1 메인 측면에 생성되는 제조 단계를 적어도 포함하는,
    바이폴라 넌-펀치-쓰루 전력 반도체 디바이스를 제조하기 위한 방법.
  13. 제12항에 있어서,
    제4 레이어는 내부 영역(22)을 커버하는 제2 마스크(67)를 제2 메인 측면에 가함으로써, 내부 영역(22)을 둘러싼 터미네이션 영역(24) 내의 제2 메인 측면에 이온들을 가함으로써, 그리고 이온들을 제4 레이어 깊이까지 터미네이션 영역(24) 내에서 웨이퍼(2)로 확산시킴으로써, 제2 메인 측면에 생성되고, 제2 마스크(67)는 제거되고, 제3 레이어는 이온들을 제2 메인 측면에 가함으로써, 그리고 이온들을 제4 레이어 깊이보다 작은 제3 레이어 깊이까지 웨이퍼(2)로 확산시킴으로써, 제2 메인 측면에 생성되고, 웨이퍼의 네거티브 베벨은 터미네이션 영역(24) 내의 제2 메인 측면으로부터 웨이퍼 재료를 부분적으로 제거함으로써 터미네이션 영역(24) 내의 제2 메인 측면에 생성되는 것을 특징으로 하는,
    바이폴라 넌-펀치-쓰루 전력 반도체 디바이스를 제조하기 위한 방법.
  14. 제12항 또는 제13항에 있어서,
    상기 제2 레이어 중 적어도 하나는 140μm보다 작은 깊이를 갖거나, 또는 상기 제4 레이어는 140μm보다 작은 깊이를 갖는 것을 특징으로 하는,
    바이폴라 넌-펀치-쓰루 전력 반도체 디바이스를 제조하기 위한 방법.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    제1 터미네이션 레이어 중 적어도 하나는 50μm보다 큰 깊이를 갖거나, 또는 제2 터미네이션 레이어는 50μm보다 큰 깊이를 갖는 것을 특징으로 하는,
    바이폴라 넌-펀치-쓰루 전력 반도체 디바이스를 제조하기 위한 방법.
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