JP2003069045A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 半導体装置の動作が制御不能に陥ることを防
止して高い信頼性を得ることができるとともに、製造が
容易で、製造コストの低減を図ることが可能な半導体装
置を提供する。 【解決手段】 ｎ型不純物を比較的低濃度（ｎ-）に含
むシリコン基板１０１の一方の主面表面内に、ダイオー
ドの動作領域として配設されたｐ型不純物を比較的高濃
度（ｐ+）に含むｐ型不純物層１０２と、ｐ型不純物層
１０２の周囲のシリコン基板１０１の主面上に、ｐ型不
純物層１０２を囲むように同心状に間隔を開けて複数配
設されたリング状のショットキー金属層１０６とを備え
ている。そして、ｐ型不純物層１０２の周囲のシリコン
基板１０１の主面上にはシリコン酸化膜１０７が配設さ
れ、ｐ型不純物層１０２の上部にはアノード電極１０４
が配設されている。
止して高い信頼性を得ることができるとともに、製造が
容易で、製造コストの低減を図ることが可能な半導体装
置を提供する。 【解決手段】 ｎ型不純物を比較的低濃度（ｎ-）に含
むシリコン基板１０１の一方の主面表面内に、ダイオー
ドの動作領域として配設されたｐ型不純物を比較的高濃
度（ｐ+）に含むｐ型不純物層１０２と、ｐ型不純物層
１０２の周囲のシリコン基板１０１の主面上に、ｐ型不
純物層１０２を囲むように同心状に間隔を開けて複数配
設されたリング状のショットキー金属層１０６とを備え
ている。そして、ｐ型不純物層１０２の周囲のシリコン
基板１０１の主面上にはシリコン酸化膜１０７が配設さ
れ、ｐ型不純物層１０２の上部にはアノード電極１０４
が配設されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に高耐圧が要求される半導体装置に関する。
特に高耐圧が要求される半導体装置に関する。
【０００２】
【従来の技術】ｐｎ接合により高い電圧を阻止するよう
に構成された半導体装置は、シリコン基板内部の接合電
界強度に比較して、誘電率の異なる物質に接する接合表
面の電界強度を緩和して、設計通りの耐圧を安定して実
現することが重要である。
に構成された半導体装置は、シリコン基板内部の接合電
界強度に比較して、誘電率の異なる物質に接する接合表
面の電界強度を緩和して、設計通りの耐圧を安定して実
現することが重要である。
【０００３】このため、接合終端処理構造としてフィー
ルドリミッティング・リング構造やＳＩＰＯＳ（Semi-I
nsulating Polycrystallin Silicon）構造等が一般的に
使用されている。
ルドリミッティング・リング構造やＳＩＰＯＳ（Semi-I
nsulating Polycrystallin Silicon）構造等が一般的に
使用されている。
【０００４】＜ＳＩＰＯＳ構造＞図１３に、接合終端処
理構造としてＳＩＰＯＳ構造を有するシリコンダイオー
ド８０の断面構成を示す。
理構造としてＳＩＰＯＳ構造を有するシリコンダイオー
ド８０の断面構成を示す。
【０００５】図１３に示すように、シリコンダイオード
８０は、ｎ型不純物を比較的低濃度（ｎ-）に含むシリ
コン基板２０１の一方の主面表面内に、ダイオードの動
作領域として配設されたｐ型不純物を比較的高濃度（ｐ
+）に含むｐ型不純物層２０２と、ｐ型不純物層２０２
の端縁部にその一部がオーバーラップし、外周部に向か
って水平向に延在するｐ型不純物を比較的低濃度
（ｐ-）に含むｐ型不純物層２０８とを備えている。
８０は、ｎ型不純物を比較的低濃度（ｎ-）に含むシリ
コン基板２０１の一方の主面表面内に、ダイオードの動
作領域として配設されたｐ型不純物を比較的高濃度（ｐ
+）に含むｐ型不純物層２０２と、ｐ型不純物層２０２
の端縁部にその一部がオーバーラップし、外周部に向か
って水平向に延在するｐ型不純物を比較的低濃度
（ｐ-）に含むｐ型不純物層２０８とを備えている。
【０００６】ｐ型不純物層２０８は、３ステップ形状を
有し、各ステップは互いにオーバーラップして、全体の
形状としては、外周へ向かうほど接合の深さと濃度が小
さくなるように形成されている。なお、ｐ型不純物層２
０８は平面的にはｐ型不純物層２０２を囲むように配設
されている。
有し、各ステップは互いにオーバーラップして、全体の
形状としては、外周へ向かうほど接合の深さと濃度が小
さくなるように形成されている。なお、ｐ型不純物層２
０８は平面的にはｐ型不純物層２０２を囲むように配設
されている。
【０００７】ここで、ｐ型不純物層２０８の最大深さ
は、例えば、１．２ｋＶ耐圧の装置では２０μｍ、５ｋ
Ｖ耐圧の装置では７０μｍとなる。また、ｐ型不純物層
２０２の深さは、５〜４０μｍである。
は、例えば、１．２ｋＶ耐圧の装置では２０μｍ、５ｋ
Ｖ耐圧の装置では７０μｍとなる。また、ｐ型不純物層
２０２の深さは、５〜４０μｍである。
【０００８】そして、ｐ型不純物層２０２の上部にはア
ノード電極２０４が配設され、ｐ型不純物層２０８の上
部から、外周部上部にかけてはＳＩＰＯＳ膜２０６が配
設され、ＳＩＰＯＳ膜２０６上にはシリコン窒化膜（Ｓ
ｉ3Ｎ4）２０７が配設されている。
ノード電極２０４が配設され、ｐ型不純物層２０８の上
部から、外周部上部にかけてはＳＩＰＯＳ膜２０６が配
設され、ＳＩＰＯＳ膜２０６上にはシリコン窒化膜（Ｓ
ｉ3Ｎ4）２０７が配設されている。
【０００９】ここで、ＳＩＰＯＳ膜２０６は、例えば５
００μｍの厚みを有し、１０％の酸素を含んでいる。ま
た、シリコン窒化膜２０７は１５０ｎｍの厚みを有して
いる。
００μｍの厚みを有し、１０％の酸素を含んでいる。ま
た、シリコン窒化膜２０７は１５０ｎｍの厚みを有して
いる。
【００１０】シリコン基板２０１の他方の主面の表面内
には、ｎ型不純物を比較的高濃度（ｎ+）に含むｎ型不
純物層２０３を有し、ｎ型不純物層２０３の上部にはカ
ソード電極２０５が配設されている。
には、ｎ型不純物を比較的高濃度（ｎ+）に含むｎ型不
純物層２０３を有し、ｎ型不純物層２０３の上部にはカ
ソード電極２０５が配設されている。
【００１１】このように、ダイオードの動作領域を囲む
ように配設された３ステップ形状のｐ型不純物層２０８
を有することで、装置動作時には、空乏層ＤＬが伸長し
て、ｐｎ接合部の電界が緩和され、耐圧を確保すること
ができる。
ように配設された３ステップ形状のｐ型不純物層２０８
を有することで、装置動作時には、空乏層ＤＬが伸長し
て、ｐｎ接合部の電界が緩和され、耐圧を確保すること
ができる。
【００１２】なお、ＳＩＰＯＳ膜２０６は、シリコンダ
イオード８０に逆電圧を印加した場合に、ＳＩＰＯＳ膜
２０６に電流が流れることで、半導体基板２０１の電界
分布を安定させることができる。
イオード８０に逆電圧を印加した場合に、ＳＩＰＯＳ膜
２０６に電流が流れることで、半導体基板２０１の電界
分布を安定させることができる。
【００１３】また、シリコン窒化膜２０７は、保護膜と
して機能し、耐圧を安定して確保することに寄与する。
して機能し、耐圧を安定して確保することに寄与する。
【００１４】次に、図１４を用いてｐ型不純物層２０８
の形成方法について説明する。図１４に示すように、ｐ
型不純物層２０２をシリコン基板２０１の一方の主面表
面内に形成した後、シリコン基板２０１の一方の主面上
にレジストマスクＲＭをパターニングする。
の形成方法について説明する。図１４に示すように、ｐ
型不純物層２０２をシリコン基板２０１の一方の主面表
面内に形成した後、シリコン基板２０１の一方の主面上
にレジストマスクＲＭをパターニングする。
【００１５】レジストマスクＲＭは、３ステップのｐ型
不純物層２０８のうち、最も深い拡散層の上部には、当
該拡散層の面積に相当する大面積の開口部ＯＰ１を有
し、残りの２つの拡散層上においては、複数の開口部Ｏ
Ｐ２を有し、拡散深さが浅くなるにつれて開口部ＯＰ２
の個数が少なくなるパターンとなっている。
不純物層２０８のうち、最も深い拡散層の上部には、当
該拡散層の面積に相当する大面積の開口部ＯＰ１を有
し、残りの２つの拡散層上においては、複数の開口部Ｏ
Ｐ２を有し、拡散深さが浅くなるにつれて開口部ＯＰ２
の個数が少なくなるパターンとなっている。
【００１６】このような構成のレジストマスクＲＭをイ
オン注入マスクとして用いることで、拡散層ごとに実効
的な注入量を変えることができ、イオン注入後の熱拡散
により３ステップ形状のｐ型不純物層２０８を得ること
ができる。
オン注入マスクとして用いることで、拡散層ごとに実効
的な注入量を変えることができ、イオン注入後の熱拡散
により３ステップ形状のｐ型不純物層２０８を得ること
ができる。
【００１７】＜フィールドリミッティング・リング構造
＞次に、図１５を用いて、接合終端処理構造としてフィ
ールドリミッティング・リング構造を有する炭化シリコ
ンダイオード９０の断面構成を示す。
＞次に、図１５を用いて、接合終端処理構造としてフィ
ールドリミッティング・リング構造を有する炭化シリコ
ンダイオード９０の断面構成を示す。
【００１８】炭化シリコンはシリコンに比べて、バンド
間のエネルギーギャップが大きいために、熱的な安定性
が大きく、炭化シリコンデバイスは、１０００Ｋ（ケル
ビン）までの高温で動作することができる。その上、炭
化シリコンは熱伝導度が大きいので、炭化シリコンデバ
イスを高密度で配置することができる。
間のエネルギーギャップが大きいために、熱的な安定性
が大きく、炭化シリコンデバイスは、１０００Ｋ（ケル
ビン）までの高温で動作することができる。その上、炭
化シリコンは熱伝導度が大きいので、炭化シリコンデバ
イスを高密度で配置することができる。
【００１９】また、炭化シリコンは降伏電界がシリコン
より約１０倍も大きいので、導通阻止状態において、高
い電圧が発生する可能性のある条件で動作するデバイス
に適している。
より約１０倍も大きいので、導通阻止状態において、高
い電圧が発生する可能性のある条件で動作するデバイス
に適している。
【００２０】一方、ＳＩＰＯＳ構造は温度依存性が大き
いので、動作温度範囲の広い炭化シリコンダイオードで
は、低温時と高温時で電圧阻止能力が極端に変化してし
まう可能性があり、ＳＩＰＯＳ構造を炭化シリコンダイ
オードに適用することは望ましくない。そのため、炭化
シリコンダイオードでは、一般にフィールドリミッティ
ング・リング構造が適用される。
いので、動作温度範囲の広い炭化シリコンダイオードで
は、低温時と高温時で電圧阻止能力が極端に変化してし
まう可能性があり、ＳＩＰＯＳ構造を炭化シリコンダイ
オードに適用することは望ましくない。そのため、炭化
シリコンダイオードでは、一般にフィールドリミッティ
ング・リング構造が適用される。
【００２１】図１５に示すように、炭化シリコンダイオ
ード９０は、ｎ型不純物を比較的高濃度（ｎ+）に含む
炭化シリコン基板３０１の一方の主面上に、ｎ型不純物
を比較的低濃度（ｎ-）に含むｎ型エピタキシャル層３
０３が配設されている。
ード９０は、ｎ型不純物を比較的高濃度（ｎ+）に含む
炭化シリコン基板３０１の一方の主面上に、ｎ型不純物
を比較的低濃度（ｎ-）に含むｎ型エピタキシャル層３
０３が配設されている。
【００２２】ｎ型エピタキシャル層３０３は、突出部Ｐ
Ｐと基底部ＢＰとを有する段差形状を有し、ｐ型不純物
を比較的高濃度（ｐ+）に含みダイオードの動作領域と
なるｐ型不純物層３０２は、突出部ＰＰの表面内に配設
されている。
Ｐと基底部ＢＰとを有する段差形状を有し、ｐ型不純物
を比較的高濃度（ｐ+）に含みダイオードの動作領域と
なるｐ型不純物層３０２は、突出部ＰＰの表面内に配設
されている。
【００２３】そして、突出部ＰＰの側面は、ｎ型エピタ
キシャル層３０３とｐ型不純物層３０２とのｐｎ接合界
面に対して、ｎ型エピタキシャル層３０３の側面が傾斜
を有するように構成され、ベベル構造となっている。
キシャル層３０３とｐ型不純物層３０２とのｐｎ接合界
面に対して、ｎ型エピタキシャル層３０３の側面が傾斜
を有するように構成され、ベベル構造となっている。
【００２４】そして、ｐｎ接合の接合端が露出した突出
部ＰＰの側面から、基底部ＢＰの表面にかけてはシリコ
ン酸化膜３０７が配設されており、接合端が直接に露出
しない構成となっている。
部ＰＰの側面から、基底部ＢＰの表面にかけてはシリコ
ン酸化膜３０７が配設されており、接合端が直接に露出
しない構成となっている。
【００２５】また、基底部ＢＰには、突出部ＰＰを囲む
ようにｐ型不純物を比較的低濃度（ｐ-）に含むｐ型不
純物層３０８が選択的に配設され、フィールドリミッテ
ィング・リングを構成している。なお、フィールドリミ
ッティング・リングはフローティング状態である。
ようにｐ型不純物を比較的低濃度（ｐ-）に含むｐ型不
純物層３０８が選択的に配設され、フィールドリミッテ
ィング・リングを構成している。なお、フィールドリミ
ッティング・リングはフローティング状態である。
【００２６】そして、ｐ型不純物層３０２の上部にはア
ノード電極３０４が配設され、炭化シリコン基板３０１
の他方の主面上にはカソード電極３０５が配設されてい
る。
ノード電極３０４が配設され、炭化シリコン基板３０１
の他方の主面上にはカソード電極３０５が配設されてい
る。
【００２７】このように、ダイオードの動作領域を囲む
ように配設されたフィールドリミッティング・リング３
０８を有することで、高耐圧を実現することができる。
すなわち、ダイオード９０に逆バイアスが印加される
と、最初は主接合の周りに空乏層が形成されるが、逆バ
イアスの増加につれて、空乏層が外周側に伸び、主接合
がアバランシェブレークダウンする前に、主接合とフィ
ールドリミッティング・リングとがパンチスルーし、主
接合の湾曲部の最大電界を緩和して、耐圧を確保するこ
とができる。
ように配設されたフィールドリミッティング・リング３
０８を有することで、高耐圧を実現することができる。
すなわち、ダイオード９０に逆バイアスが印加される
と、最初は主接合の周りに空乏層が形成されるが、逆バ
イアスの増加につれて、空乏層が外周側に伸び、主接合
がアバランシェブレークダウンする前に、主接合とフィ
ールドリミッティング・リングとがパンチスルーし、主
接合の湾曲部の最大電界を緩和して、耐圧を確保するこ
とができる。
【００２８】以下、製造工程を順に示す断面図である図
１６〜図２４を用いて炭化シリコンダイオード９０の製
造方法について説明する。
１６〜図２４を用いて炭化シリコンダイオード９０の製
造方法について説明する。
【００２９】まず、図１６に示す工程においてｎ型不純
物を比較的高濃度（ｎ+）に含む炭化シリコン基板３０
１を準備し、その一方主面上にエピタキシャル成長法に
より、炭化シリコンを成長させて、不純物濃度８×１０
14ｃｍ-3のｎ型エピタキシャル層３０３を形成する（図
１７）。ｎ型エピタキシャル層３０３の厚さは、約５０
μｍである。
物を比較的高濃度（ｎ+）に含む炭化シリコン基板３０
１を準備し、その一方主面上にエピタキシャル成長法に
より、炭化シリコンを成長させて、不純物濃度８×１０
14ｃｍ-3のｎ型エピタキシャル層３０３を形成する（図
１７）。ｎ型エピタキシャル層３０３の厚さは、約５０
μｍである。
【００３０】次に、図１８に示す工程においてｎ型エピ
タキシャル層３０３の主面内に、ｐ型不純物をイオンを
注入し、熱拡散によってｐ型不純物を比較的高濃度（ｐ
+）に含むｐ型不純物層３０２を形成する。
タキシャル層３０３の主面内に、ｐ型不純物をイオンを
注入し、熱拡散によってｐ型不純物を比較的高濃度（ｐ
+）に含むｐ型不純物層３０２を形成する。
【００３１】次に、図１９に示す工程において、動作領
域となる部分だけにｐ型不純物層３０２が残るように、
写真製版技術と異方性エッチング技術を用いて、動作領
域の外周のｐ型不純物層３０２を除去する。このとき、
ｎ型エピタキシャル層３０３の一部も併せて除去し、突
出部ＰＰと基底部ＢＰとを有する段差形状が形成される
ようにする。
域となる部分だけにｐ型不純物層３０２が残るように、
写真製版技術と異方性エッチング技術を用いて、動作領
域の外周のｐ型不純物層３０２を除去する。このとき、
ｎ型エピタキシャル層３０３の一部も併せて除去し、突
出部ＰＰと基底部ＢＰとを有する段差形状が形成される
ようにする。
【００３２】そして、突出部ＰＰにおいては、その側面
が傾斜を有するように形成され、ｎ型エピタキシャル層
３０３と動作領域に残るｐ型不純物層３０２とのｐｎ接
合界面に対して、ｎ型エピタキシャル層３０３の側面が
傾斜を有するベベル構造となる。
が傾斜を有するように形成され、ｎ型エピタキシャル層
３０３と動作領域に残るｐ型不純物層３０２とのｐｎ接
合界面に対して、ｎ型エピタキシャル層３０３の側面が
傾斜を有するベベル構造となる。
【００３３】次に、図２０に示す工程において、全面に
渡ってレジストマスクＲＭ１を形成し、図２１に示すよ
うに、基底部ＢＰ上のレジストマスクＲＭ１において、
突出部ＰＰを囲むように開口部ＯＰ３を設ける。そし
て、開口部ＯＰ３を介して、イオン注入によりｐ型不純
物をｎ型エピタキシャル層３０３の主面内に導入し、ｐ
型不純物を比較的低濃度（ｐ-）に含むｐ型不純物層３
０８を形成する。
渡ってレジストマスクＲＭ１を形成し、図２１に示すよ
うに、基底部ＢＰ上のレジストマスクＲＭ１において、
突出部ＰＰを囲むように開口部ＯＰ３を設ける。そし
て、開口部ＯＰ３を介して、イオン注入によりｐ型不純
物をｎ型エピタキシャル層３０３の主面内に導入し、ｐ
型不純物を比較的低濃度（ｐ-）に含むｐ型不純物層３
０８を形成する。
【００３４】レジストマスクＲＭ１を除去した後、図２
２に示す工程において、全面に渡ってシリコン酸化膜３
０７を形成する。
２に示す工程において、全面に渡ってシリコン酸化膜３
０７を形成する。
【００３５】そして、図２３に示す工程において、動作
領域となるｐ型不純物層３０２の上部が開口部ＯＰ４と
なるようにシリコン酸化膜３０７を除去する。このと
き、突出部ＰＰの側面および、基底部ＢＰ上はシリコン
酸化膜３０７で確実に覆われるように、シリコン酸化膜
３０７は選択的に除去する。
領域となるｐ型不純物層３０２の上部が開口部ＯＰ４と
なるようにシリコン酸化膜３０７を除去する。このと
き、突出部ＰＰの側面および、基底部ＢＰ上はシリコン
酸化膜３０７で確実に覆われるように、シリコン酸化膜
３０７は選択的に除去する。
【００３６】その後、図２４に示す工程において、開口
部ＯＰ４によって露出したｐ型不純物層３０２上にアノ
ード電極３０４を形成する。そして、最後に炭化シリコ
ン基板３０１の他方の主面上にカソード電極３０５を形
成することで、図１５に示した炭化シリコンダイオード
９０を得る。
部ＯＰ４によって露出したｐ型不純物層３０２上にアノ
ード電極３０４を形成する。そして、最後に炭化シリコ
ン基板３０１の他方の主面上にカソード電極３０５を形
成することで、図１５に示した炭化シリコンダイオード
９０を得る。
【００３７】ｐ型不純物層３０８はフィールドリミッテ
ィング・リングを構成するが、炭化シリコンは降伏電界
がシリコンより約１０倍も大きいので、フィールドリミ
ッティング・リングの個数は、単純計算で、シリコンデ
バイスにフィールドリミッティング・リングを設ける場
合の１／１０の個数で済むことになる。
ィング・リングを構成するが、炭化シリコンは降伏電界
がシリコンより約１０倍も大きいので、フィールドリミ
ッティング・リングの個数は、単純計算で、シリコンデ
バイスにフィールドリミッティング・リングを設ける場
合の１／１０の個数で済むことになる。
【００３８】
【発明が解決しようとする課題】以上説明したように、
従来の半導体装置においては、接合終端処理構造として
ＳＩＰＯＳ構造や、フィールドリミッティング・リング
構造を採用していたが、それぞれ、以下のような問題点
を有していた。
従来の半導体装置においては、接合終端処理構造として
ＳＩＰＯＳ構造や、フィールドリミッティング・リング
構造を採用していたが、それぞれ、以下のような問題点
を有していた。
【００３９】すなわち、ＳＩＰＯＳ膜の導電率は温度依
存性が大きく、温度が高いと導電率は大きくなる。室温
と１２５℃とでは、導電率が２桁程度異なるので、室温
と１２５℃とでは、電圧阻止能力が異なり、１２５℃で
はリーク電流が大きくなる。これにより、高温時の電流
リークによって発生する電流損失で、さらに温度が上昇
し、リーク電流が増加する。この正帰還作用により、半
導体装置の動作が制御不能に陥る可能性があった。
存性が大きく、温度が高いと導電率は大きくなる。室温
と１２５℃とでは、導電率が２桁程度異なるので、室温
と１２５℃とでは、電圧阻止能力が異なり、１２５℃で
はリーク電流が大きくなる。これにより、高温時の電流
リークによって発生する電流損失で、さらに温度が上昇
し、リーク電流が増加する。この正帰還作用により、半
導体装置の動作が制御不能に陥る可能性があった。
【００４０】また、ＳＩＰＯＳ膜の導電率は、含有する
酸素濃度で決まるが、酸素濃度を高精度に制御すること
は製造工程上、容易ではない。
酸素濃度で決まるが、酸素濃度を高精度に制御すること
は製造工程上、容易ではない。
【００４１】一方、フィールドリミッティング・リング
の不純物濃度や拡散深さは、動作領域の主接合の不純物
濃度や拡散深さとは異なるのが通例である。そこで、フ
ィールドリミッティング・リングが最適な状態となるよ
うに、主接合とは別工程で形成されるが、これより、製
造工程が煩雑化し、製造コストの低減を阻害する要因と
なっている。
の不純物濃度や拡散深さは、動作領域の主接合の不純物
濃度や拡散深さとは異なるのが通例である。そこで、フ
ィールドリミッティング・リングが最適な状態となるよ
うに、主接合とは別工程で形成されるが、これより、製
造工程が煩雑化し、製造コストの低減を阻害する要因と
なっている。
【００４２】本発明は上記のような問題点を解決するた
めになされたもので、半導体装置の動作が制御不能に陥
ることを防止して高い信頼性を得ることができるととも
に、製造が容易で、製造コストの低減を図ることが可能
な半導体装置を提供することを目的とする。
めになされたもので、半導体装置の動作が制御不能に陥
ることを防止して高い信頼性を得ることができるととも
に、製造が容易で、製造コストの低減を図ることが可能
な半導体装置を提供することを目的とする。
【００４３】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、ｐｎ接合が形成される領域を有し、
前記ｐｎ接合の接合端が、その主面表面に達する下地半
導体層と、前記領域を囲むように、前記下地半導体層の
前記主面上にリング状に配設され、前記下地半導体層と
ショットキー接触する少なくとも１つのショットキー金
属層とを備えている。
載の半導体装置は、ｐｎ接合が形成される領域を有し、
前記ｐｎ接合の接合端が、その主面表面に達する下地半
導体層と、前記領域を囲むように、前記下地半導体層の
前記主面上にリング状に配設され、前記下地半導体層と
ショットキー接触する少なくとも１つのショットキー金
属層とを備えている。
【００４４】本発明に係る請求項２記載の半導体装置
は、前記少なくとも１つのショットキー金属層は、それ
ぞれ間隔を開けて同心状に複数配設されている。
は、前記少なくとも１つのショットキー金属層は、それ
ぞれ間隔を開けて同心状に複数配設されている。
【００４５】本発明に係る請求項３記載の半導体装置
は、前記下地半導体層が、第１の半導体層と、前記第１
の半導体層の前記主面内に配設された導電型の異なる第
２の半導体層とを有し、前記ｐｎ接合は、前記第１の半
導体層と前記第２の半導体層との界面で構成され、前記
第１の半導体層の前記主面に露出する前記第２の半導体
層の表面に接触するように配設された、前記半導体装置
の主電流が流れる主電極と、前記主電極と前記少なくと
も１つのショットキー金属層との間の前記第１の半導体
層の前記主面上に配設された絶縁膜または半絶縁膜とを
さらに備えている。
は、前記下地半導体層が、第１の半導体層と、前記第１
の半導体層の前記主面内に配設された導電型の異なる第
２の半導体層とを有し、前記ｐｎ接合は、前記第１の半
導体層と前記第２の半導体層との界面で構成され、前記
第１の半導体層の前記主面に露出する前記第２の半導体
層の表面に接触するように配設された、前記半導体装置
の主電流が流れる主電極と、前記主電極と前記少なくと
も１つのショットキー金属層との間の前記第１の半導体
層の前記主面上に配設された絶縁膜または半絶縁膜とを
さらに備えている。
【００４６】本発明に係る請求項４記載の半導体装置
は、前記少なくとも１つのショットキー金属層が、それ
ぞれ間隔を開けて同心状に複数配設され、前記絶縁膜お
よび前記半絶縁膜は、前記複数のショットキー金属層間
の前記第１の半導体層の前記主面上にも配設される。
は、前記少なくとも１つのショットキー金属層が、それ
ぞれ間隔を開けて同心状に複数配設され、前記絶縁膜お
よび前記半絶縁膜は、前記複数のショットキー金属層間
の前記第１の半導体層の前記主面上にも配設される。
【００４７】本発明に係る請求項５記載の半導体装置
は、前記第１の半導体層が、ｎ型の半導体層であり、前
記第２の半導体層は、ｐ型の半導体層であり、前記主電
極はアノード電極であって、前記第１の半導体層の前記
主面とは反対側の主面に配設されたカソード電極をさら
に備えている。
は、前記第１の半導体層が、ｎ型の半導体層であり、前
記第２の半導体層は、ｐ型の半導体層であり、前記主電
極はアノード電極であって、前記第１の半導体層の前記
主面とは反対側の主面に配設されたカソード電極をさら
に備えている。
【００４８】本発明に係る請求項６記載の半導体装置
は、前記下地半導体層が、炭化シリコン層を有してい
る。
は、前記下地半導体層が、炭化シリコン層を有してい
る。
【００４９】
【発明の実施の形態】＜Ａ．装置構成＞図１に本発明に
係る実施の形態１のシリコンダイオード１００の断面構
成を示す。
係る実施の形態１のシリコンダイオード１００の断面構
成を示す。
【００５０】図１に示すように、シリコンダイオード１
００は、ｎ型不純物を比較的低濃度（ｎ-）に含むシリ
コン基板１０１の一方の主面表面内に、ダイオードの動
作領域として配設されたｐ型不純物を比較的高濃度（ｐ
+）に含むｐ型不純物層１０２と、ｐ型不純物層１０２
が形成された領域の周囲のシリコン基板１０１の主面上
に、ｐ型不純物層１０２を囲むように同心状に間隔を開
けて複数配設されたリング状のショットキー金属層１０
６とを備えている。
００は、ｎ型不純物を比較的低濃度（ｎ-）に含むシリ
コン基板１０１の一方の主面表面内に、ダイオードの動
作領域として配設されたｐ型不純物を比較的高濃度（ｐ
+）に含むｐ型不純物層１０２と、ｐ型不純物層１０２
が形成された領域の周囲のシリコン基板１０１の主面上
に、ｐ型不純物層１０２を囲むように同心状に間隔を開
けて複数配設されたリング状のショットキー金属層１０
６とを備えている。
【００５１】そして、ショットキー金属層１０６間を含
めて、ｐ型不純物層１０２の周囲のシリコン基板１０１
の主面上にはシリコン酸化膜１０７が配設され、ｐ型不
純物層１０２の上部にはアノード電極１０４が配設され
ている。
めて、ｐ型不純物層１０２の周囲のシリコン基板１０１
の主面上にはシリコン酸化膜１０７が配設され、ｐ型不
純物層１０２の上部にはアノード電極１０４が配設され
ている。
【００５２】また、シリコン基板１０１の他方の主面の
表面内には、ｎ型不純物を比較的高濃度（ｎ+）に含む
ｎ型不純物層１０３を有し、ｎ型不純物層１０３の上部
にはカソード電極１０５が配設されている。なお、シリ
コン基板１０１、ｐ型不純物層１０２およびｎ型不純物
層１０３は、ショットキー金属層１０６の下地となるの
で、それらで構成される層を下地半導体層と呼称するこ
とができる。
表面内には、ｎ型不純物を比較的高濃度（ｎ+）に含む
ｎ型不純物層１０３を有し、ｎ型不純物層１０３の上部
にはカソード電極１０５が配設されている。なお、シリ
コン基板１０１、ｐ型不純物層１０２およびｎ型不純物
層１０３は、ショットキー金属層１０６の下地となるの
で、それらで構成される層を下地半導体層と呼称するこ
とができる。
【００５３】このような構成において、ショットキー金
属層１０６はシリコン基板１０１とショットキー接触
し、シリコン基板１０１の主面内に、主接合の深さとほ
ぼ同等またはそれ以上の深さまで、不純物濃度が極めて
低くなった空乏化領域１０８を形成する。
属層１０６はシリコン基板１０１とショットキー接触
し、シリコン基板１０１の主面内に、主接合の深さとほ
ぼ同等またはそれ以上の深さまで、不純物濃度が極めて
低くなった空乏化領域１０８を形成する。
【００５４】そして、ダイオード１００に逆バイアスが
印加されると最初は主接合の周りに空乏層が形成される
が、逆バイアスの増加につれて、空乏層が外周側に伸
び、主接合がアバランシェブレークダウンする前に、主
接合と空乏化領域１０８とがパンチスルーし、図１に示
すように、主接合の深さとほぼ同等またはそれ以上の深
さまで空乏層ＤＬが広がるとともに、外周側に伸長し、
主接合の湾曲部の最大電界が抑制されることになる。
印加されると最初は主接合の周りに空乏層が形成される
が、逆バイアスの増加につれて、空乏層が外周側に伸
び、主接合がアバランシェブレークダウンする前に、主
接合と空乏化領域１０８とがパンチスルーし、図１に示
すように、主接合の深さとほぼ同等またはそれ以上の深
さまで空乏層ＤＬが広がるとともに、外周側に伸長し、
主接合の湾曲部の最大電界が抑制されることになる。
【００５５】＜Ｂ．製造方法＞以下、製造工程を順に示
す断面図である図２〜図１２を用いてシリコンダイオー
ド１００の製造方法について説明する。
す断面図である図２〜図１２を用いてシリコンダイオー
ド１００の製造方法について説明する。
【００５６】まず、図２に示す工程においてｎ型不純物
を比較的低濃度（ｎ-）に含むシリコン基板１０１を準
備し、図３に示すように、その一方主面全面に渡ってレ
ジストマスクＲＭ１１を形成する。
を比較的低濃度（ｎ-）に含むシリコン基板１０１を準
備し、図３に示すように、その一方主面全面に渡ってレ
ジストマスクＲＭ１１を形成する。
【００５７】次に、図４に示す工程において、動作領域
となる部分に対応するレジストマスクＲＭ１１を選択的
に除去し、動作領域に対応した開口部ＯＰ１１を形成す
る。そして、図５に示すように、開口部ＯＰ１１を介し
て、イオン注入によりｐ型不純物をシリコン基板１０１
の主面内に導入し、その後、熱拡散することで、動作領
域にｐ型不純物を比較的高濃度（ｐ+）に含むｐ型不純
物層１０２を形成する。なお、ｐ型不純物層１０２の濃
度は、ダイオード１００の動特性の最適化の範囲で決定
され、一概には定めることはできないが、表面濃度で、
１×１０16〜１×１０19ｃｍ-3の範囲となる。
となる部分に対応するレジストマスクＲＭ１１を選択的
に除去し、動作領域に対応した開口部ＯＰ１１を形成す
る。そして、図５に示すように、開口部ＯＰ１１を介し
て、イオン注入によりｐ型不純物をシリコン基板１０１
の主面内に導入し、その後、熱拡散することで、動作領
域にｐ型不純物を比較的高濃度（ｐ+）に含むｐ型不純
物層１０２を形成する。なお、ｐ型不純物層１０２の濃
度は、ダイオード１００の動特性の最適化の範囲で決定
され、一概には定めることはできないが、表面濃度で、
１×１０16〜１×１０19ｃｍ-3の範囲となる。
【００５８】そして、レジストマスクＲＭ１１を除去し
た後、図６に示すように、シリコン基板１０１の他方の
主面内にｎ型不純物をイオン注入し、熱拡散することで
ｎ型不純物を比較的高濃度（ｎ+）に含むｎ型不純物層
１０３を形成する。なお、ｎ型不純物層１０３とシリコ
ン基板１０１との界面がｐｎ接合を構成し、その接合端
はシリコン基板１０１の主面表面に達している。
た後、図６に示すように、シリコン基板１０１の他方の
主面内にｎ型不純物をイオン注入し、熱拡散することで
ｎ型不純物を比較的高濃度（ｎ+）に含むｎ型不純物層
１０３を形成する。なお、ｎ型不純物層１０３とシリコ
ン基板１０１との界面がｐｎ接合を構成し、その接合端
はシリコン基板１０１の主面表面に達している。
【００５９】そして、図７に示す工程においてｐ型不純
物層１０２が形成された側の主面上全面に、例えば、Ｃ
ＶＤ（chemical vapor deposition）法により、シリコ
ン酸化膜１０７を形成する。
物層１０２が形成された側の主面上全面に、例えば、Ｃ
ＶＤ（chemical vapor deposition）法により、シリコ
ン酸化膜１０７を形成する。
【００６０】次に、図８に示す工程において、動作領域
となるｐ型不純物層１０２の上部に開口部ＯＰ１２を、
また、開口部ＯＰ１２を同心状に囲むように、複数のリ
ング状の開口部ＯＰ１３を形成するように、シリコン酸
化膜１０７を写真製版技術と異方性エッチング技術とを
用いて選択的に除去する。
となるｐ型不純物層１０２の上部に開口部ＯＰ１２を、
また、開口部ＯＰ１２を同心状に囲むように、複数のリ
ング状の開口部ＯＰ１３を形成するように、シリコン酸
化膜１０７を写真製版技術と異方性エッチング技術とを
用いて選択的に除去する。
【００６１】次に、図９に示す工程において、開口部Ｏ
Ｐ１３を埋め込み、シリコン基板１０１とショットキー
接触するリング状のショットキー金属層１０６を、例え
ば蒸着法により複数形成する。より具体的には、全面に
渡ってショットキー金属層１０６を形成した後、開口部
ＯＰ１３の上部のみにショットキー金属層１０６が残る
ように、写真製版技術と異方性エッチング技術とを用い
てショットキー金属層１０６を選択的に除去して得る。
なお、ショットキー金属層１０６の材質としては、チタ
ン（Ｔｉ）や白金（Ｐｔ）を用いる。
Ｐ１３を埋め込み、シリコン基板１０１とショットキー
接触するリング状のショットキー金属層１０６を、例え
ば蒸着法により複数形成する。より具体的には、全面に
渡ってショットキー金属層１０６を形成した後、開口部
ＯＰ１３の上部のみにショットキー金属層１０６が残る
ように、写真製版技術と異方性エッチング技術とを用い
てショットキー金属層１０６を選択的に除去して得る。
なお、ショットキー金属層１０６の材質としては、チタ
ン（Ｔｉ）や白金（Ｐｔ）を用いる。
【００６２】次に、図１０に示す工程において、開口部
ＯＰ１２を埋め込むとともに、ショットキー金属層１０
６が形成された領域を含めて、全面に渡ってアノード電
極１０４を例えば、蒸着法により形成する。
ＯＰ１２を埋め込むとともに、ショットキー金属層１０
６が形成された領域を含めて、全面に渡ってアノード電
極１０４を例えば、蒸着法により形成する。
【００６３】そして、図１１に示す工程において、開口
部ＯＰ１２内および開口部ＯＰ１２の端縁部近傍のシリ
コン酸化膜１０７上のみにアノード電極１０４が残るよ
うに、写真製版技術と異方性エッチング技術とを用いて
アノード電極１０４を選択的に除去する。
部ＯＰ１２内および開口部ＯＰ１２の端縁部近傍のシリ
コン酸化膜１０７上のみにアノード電極１０４が残るよ
うに、写真製版技術と異方性エッチング技術とを用いて
アノード電極１０４を選択的に除去する。
【００６４】最後に、図１２に示すように、ｎ型不純物
層１０３の上部にカソード電極１０５を例えば、蒸着法
により形成することで、シリコンダイオード１００が完
成する。なお、アノード電極１０４の材質としてはアル
ミニウム（Ａｌ）等を使用し、カソード電極１０５の材
質としてはＡｌ、Ｔｉ、ニッケル（Ｎｉ）、金（Ａｕ）
で構成される多層蒸着層等を用いる。
層１０３の上部にカソード電極１０５を例えば、蒸着法
により形成することで、シリコンダイオード１００が完
成する。なお、アノード電極１０４の材質としてはアル
ミニウム（Ａｌ）等を使用し、カソード電極１０５の材
質としてはＡｌ、Ｔｉ、ニッケル（Ｎｉ）、金（Ａｕ）
で構成される多層蒸着層等を用いる。
【００６５】ここで、リング状に形成されたショットキ
ー金属層１０６は、シリコン基板１０１においては、１
個で、数百Ｖの耐電圧を確保する機能を有するので、複
数個設けることにより、より高い電圧阻止能力を確保で
きるようになる。
ー金属層１０６は、シリコン基板１０１においては、１
個で、数百Ｖの耐電圧を確保する機能を有するので、複
数個設けることにより、より高い電圧阻止能力を確保で
きるようになる。
【００６６】また、アノード電極１０４とショットキー
金属層１０６とを、シリコン酸化膜１０７等の絶縁膜に
より電気的に分離することで、カソード-アノード間の
リーク電流を低減することができる。
金属層１０６とを、シリコン酸化膜１０７等の絶縁膜に
より電気的に分離することで、カソード-アノード間の
リーク電流を低減することができる。
【００６７】さらに、複数のショットキー金属層１０６
を、シリコン酸化膜１０７等の絶縁膜で電気的に分離す
るとともに、空乏化領域１０８の端面がシリコン基板１
０１の主面表面に露出しないようにシリコン酸化膜１０
７等の絶縁膜で覆うことで、カソード-アノード間のリ
ーク電流を低減することができる。
を、シリコン酸化膜１０７等の絶縁膜で電気的に分離す
るとともに、空乏化領域１０８の端面がシリコン基板１
０１の主面表面に露出しないようにシリコン酸化膜１０
７等の絶縁膜で覆うことで、カソード-アノード間のリ
ーク電流を低減することができる。
【００６８】なお、シリコン酸化膜１０７の代わりに、
シリコン窒化膜（Ｓｉ3Ｎ4）等の半絶縁膜を用いても良
く、絶縁膜や半絶縁膜を設けることで、外的要因からシ
リコン基板１０１を保護することができる。
シリコン窒化膜（Ｓｉ3Ｎ4）等の半絶縁膜を用いても良
く、絶縁膜や半絶縁膜を設けることで、外的要因からシ
リコン基板１０１を保護することができる。
【００６９】＜Ｃ．作用効果＞以上説明したように、本
発明に係る実施の形態の半導体装置においては、接合終
端処理構造として、動作領域を囲むようにリング状に配
設されたショットキー金属層１０６とシリコン基板１０
１とのショットキー接触により形成される空乏化領域１
０８を用いる。
発明に係る実施の形態の半導体装置においては、接合終
端処理構造として、動作領域を囲むようにリング状に配
設されたショットキー金属層１０６とシリコン基板１０
１とのショットキー接触により形成される空乏化領域１
０８を用いる。
【００７０】従って、接合終端処理構造としてフィール
ドリミッティング・リングを用いる場合のように、半導
体基板の表面内に専用のｐｎ接合を形成する必要がな
く、製造方法が簡略化されて、製造コストを低減するこ
とができる。
ドリミッティング・リングを用いる場合のように、半導
体基板の表面内に専用のｐｎ接合を形成する必要がな
く、製造方法が簡略化されて、製造コストを低減するこ
とができる。
【００７１】また、接合終端処理構造としてＳＩＰＯＳ
膜を用いる場合のように、温度依存性の大きな構成要素
を使用しないので、温度上昇が発生しても動作が制御不
能に陥ることを防止でき、高い信頼性を有する半導体装
置を得ることができる。
膜を用いる場合のように、温度依存性の大きな構成要素
を使用しないので、温度上昇が発生しても動作が制御不
能に陥ることを防止でき、高い信頼性を有する半導体装
置を得ることができる。
【００７２】＜Ｄ．変形例＞以上説明した本発明に係る
実施の形態においては、シリコン基板１０１上に形成さ
れたシリコンダイオード１００について説明したが、シ
リコン基板１０１の代わりに、炭化シリコン基板を用い
てダイオードを製作しても良く、その製造方法も上記と
同様である。
実施の形態においては、シリコン基板１０１上に形成さ
れたシリコンダイオード１００について説明したが、シ
リコン基板１０１の代わりに、炭化シリコン基板を用い
てダイオードを製作しても良く、その製造方法も上記と
同様である。
【００７３】なお、炭化シリコンダイオードで電圧阻止
能力を確保するには、先に説明したように、フィールド
リミッティング・リングを接合終端処理構造として用い
るが、炭化シリコン基板にフィールドリミッティング・
リングを形成するには、シリコン基板と異なり、炭化シ
リコン基板を高温状態に保ってイオン注入し、かつ、千
数百度の温度で、活性化および熱拡散をする必要があっ
たが、本発明に係る構造を適用するのであれば、炭化シ
リコン基板の主面上にショットキー金属層をリング状に
配設するだけなので、製造方法が簡略化されて、電圧阻
止能力の高い炭化シリコンダイオードを容易に提供でき
る。
能力を確保するには、先に説明したように、フィールド
リミッティング・リングを接合終端処理構造として用い
るが、炭化シリコン基板にフィールドリミッティング・
リングを形成するには、シリコン基板と異なり、炭化シ
リコン基板を高温状態に保ってイオン注入し、かつ、千
数百度の温度で、活性化および熱拡散をする必要があっ
たが、本発明に係る構造を適用するのであれば、炭化シ
リコン基板の主面上にショットキー金属層をリング状に
配設するだけなので、製造方法が簡略化されて、電圧阻
止能力の高い炭化シリコンダイオードを容易に提供でき
る。
【００７４】また、以上の説明においては半導体装置と
してダイオードを例に採ったが、本発明適用はダイオー
ドに限定されるものではなく、ＭＯＳトランジスタ、Ｉ
ＧＢＴ（insulated gate bipolar transistor）等のあ
らゆる半導体装置に適用でき、要するに、下地半導体層
の主面内にベース層、エミッタ層、コレクタ層、あるい
はソース・ドレイン層などが形成される場合、それらが
形成される領域の周囲の下地半導体層の主面上に、リン
グ状のショットキー金属層を設けるようにすれば、主接
合によって形成される空乏層を外周側に伸長し、主接合
の湾曲部の最大電界を抑制して、耐電圧を高めることが
できる。
してダイオードを例に採ったが、本発明適用はダイオー
ドに限定されるものではなく、ＭＯＳトランジスタ、Ｉ
ＧＢＴ（insulated gate bipolar transistor）等のあ
らゆる半導体装置に適用でき、要するに、下地半導体層
の主面内にベース層、エミッタ層、コレクタ層、あるい
はソース・ドレイン層などが形成される場合、それらが
形成される領域の周囲の下地半導体層の主面上に、リン
グ状のショットキー金属層を設けるようにすれば、主接
合によって形成される空乏層を外周側に伸長し、主接合
の湾曲部の最大電界を抑制して、耐電圧を高めることが
できる。
【００７５】
【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、ｐｎ接合が形成される領域を囲むように、下
地半導体層の主面上にリング状に配設され、下地半導体
層とショットキー接触するショットキー金属層を備える
ので、下地半導体層の主面内に、ショットキー金属層の
形成部分に対応して、主接合の深さとほぼ同等またはそ
れ以上の深さまで、不純物濃度が極めて低くなった空乏
化領域が形成される。そして、半導体装置に逆バイアス
が印加されると、最初は主接合の周りに空乏層が形成さ
れるが、逆バイアスの増加につれて、空乏層が外周側に
伸び、主接合がアバランシェブレークダウンする前に、
主接合と空乏化領域とがパンチスルーし、主接合の深さ
とほぼ同等またはそれ以上の深さまで空乏層が広がると
ともに、外周側に伸長し、主接合の湾曲部の最大電界が
抑制され、高耐圧を達成できる。また、接合終端処理構
造としてフィールドリミッティング・リングを用いる場
合のように、半導体基板の表面内に専用のｐｎ接合を形
成する必要がなく、製造方法が簡略化されて、製造コス
トを低減することができる。また、接合終端処理構造と
してＳＩＰＯＳ膜を用いる場合のように、温度依存性の
大きな構成要素を使用しないので、温度上昇が発生して
も動作が制御不能に陥ることを防止でき、高い信頼性を
有する半導体装置を得ることができる。
によれば、ｐｎ接合が形成される領域を囲むように、下
地半導体層の主面上にリング状に配設され、下地半導体
層とショットキー接触するショットキー金属層を備える
ので、下地半導体層の主面内に、ショットキー金属層の
形成部分に対応して、主接合の深さとほぼ同等またはそ
れ以上の深さまで、不純物濃度が極めて低くなった空乏
化領域が形成される。そして、半導体装置に逆バイアス
が印加されると、最初は主接合の周りに空乏層が形成さ
れるが、逆バイアスの増加につれて、空乏層が外周側に
伸び、主接合がアバランシェブレークダウンする前に、
主接合と空乏化領域とがパンチスルーし、主接合の深さ
とほぼ同等またはそれ以上の深さまで空乏層が広がると
ともに、外周側に伸長し、主接合の湾曲部の最大電界が
抑制され、高耐圧を達成できる。また、接合終端処理構
造としてフィールドリミッティング・リングを用いる場
合のように、半導体基板の表面内に専用のｐｎ接合を形
成する必要がなく、製造方法が簡略化されて、製造コス
トを低減することができる。また、接合終端処理構造と
してＳＩＰＯＳ膜を用いる場合のように、温度依存性の
大きな構成要素を使用しないので、温度上昇が発生して
も動作が制御不能に陥ることを防止でき、高い信頼性を
有する半導体装置を得ることができる。
【００７６】本発明に係る請求項２記載の半導体装置に
よれば、ショットキー金属層が、それぞれ間隔を開けて
同心状に複数配設されているので、ショットキー金属層
が１個の場合より高い電圧阻止能力を確保できる。
よれば、ショットキー金属層が、それぞれ間隔を開けて
同心状に複数配設されているので、ショットキー金属層
が１個の場合より高い電圧阻止能力を確保できる。
【００７７】本発明に係る請求項３記載の半導体装置に
よれば、第１の半導体層とともにｐｎ接合を構成する第
２の半導体層の表面に接触するように配設された主電極
と、ショットキー金属層との間の第１の半導体層の主面
上に絶縁膜または半絶縁膜を備えるので、主電極とショ
ットキー金属層とを電気的に分離することができ、主電
流のリークを低減することができる。
よれば、第１の半導体層とともにｐｎ接合を構成する第
２の半導体層の表面に接触するように配設された主電極
と、ショットキー金属層との間の第１の半導体層の主面
上に絶縁膜または半絶縁膜を備えるので、主電極とショ
ットキー金属層とを電気的に分離することができ、主電
流のリークを低減することができる。
【００７８】本発明に係る請求項４記載の半導体装置に
よれば、ショットキー金属層が、それぞれ間隔を開けて
同心状に複数配設され、絶縁膜および半絶縁膜が、複数
のショットキー金属層間の第１の半導体層の主面上にも
配設されているので、空乏化領域の端面が第１の半導体
層の主面表面に露出せず、主電流のリークを低減するこ
とができる。
よれば、ショットキー金属層が、それぞれ間隔を開けて
同心状に複数配設され、絶縁膜および半絶縁膜が、複数
のショットキー金属層間の第１の半導体層の主面上にも
配設されているので、空乏化領域の端面が第１の半導体
層の主面表面に露出せず、主電流のリークを低減するこ
とができる。
【００７９】本発明に係る請求項５記載の半導体装置に
よれば、ダイオードの構成において、アノード電極の周
囲にショットキー金属層を備えることになり、逆バイア
ス印加時の空乏層を拡張して、電圧阻止能力を高めるこ
とができる。
よれば、ダイオードの構成において、アノード電極の周
囲にショットキー金属層を備えることになり、逆バイア
ス印加時の空乏層を拡張して、電圧阻止能力を高めるこ
とができる。
【００８０】本発明に係る請求項６記載の半導体装置に
よれば、下地半導体層が炭化シリコン層を有するので高
温状態での安定した動作が可能な半導体装置が得られ、
また、温度依存性の大きな構成要素を使用しないので、
温度上昇が発生しても動作が制御不能に陥ることを防止
でき、高い信頼性を有する半導体装置を得ることができ
る。
よれば、下地半導体層が炭化シリコン層を有するので高
温状態での安定した動作が可能な半導体装置が得られ、
また、温度依存性の大きな構成要素を使用しないので、
温度上昇が発生しても動作が制御不能に陥ることを防止
でき、高い信頼性を有する半導体装置を得ることができ
る。
【図１】 本発明に係る実施の形態の半導体装置の構成
を示す断面図である。
を示す断面図である。
【図２】 本発明に係る実施の形態の半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図３】 本発明に係る実施の形態の半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図４】 本発明に係る実施の形態の半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図５】 本発明に係る実施の形態の半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図６】 本発明に係る実施の形態の半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図７】 本発明に係る実施の形態の半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図８】 本発明に係る実施の形態の半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図９】 本発明に係る実施の形態の半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図１０】 本発明に係る実施の形態の半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図１１】 本発明に係る実施の形態の半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図１２】 本発明に係る実施の形態の半導体装置の製
造工程を示す断面図である。
造工程を示す断面図である。
【図１３】 接合終端処理構造としてＳＩＰＯＳ膜を用
いる従来の半導体装置の構成を示す断面図である。
いる従来の半導体装置の構成を示す断面図である。
【図１４】 接合終端処理構造としてＳＩＰＯＳ膜を用
いる従来の半導体装置の製造工程を説明する断面図であ
る。
いる従来の半導体装置の製造工程を説明する断面図であ
る。
【図１５】 接合終端処理構造としてフィールドリミッ
ティング・リングを用いる従来の半導体装置の構成を示
す断面図である。
ティング・リングを用いる従来の半導体装置の構成を示
す断面図である。
【図１６】 フィールドリミッティング・リングを用い
る従来の半導体装置の製造工程を示す断面図である。
る従来の半導体装置の製造工程を示す断面図である。
【図１７】 フィールドリミッティング・リングを用い
る従来の半導体装置の製造工程を示す断面図である。
る従来の半導体装置の製造工程を示す断面図である。
【図１８】 フィールドリミッティング・リングを用い
る従来の半導体装置の製造工程を示す断面図である。
る従来の半導体装置の製造工程を示す断面図である。
【図１９】 フィールドリミッティング・リングを用い
る従来の半導体装置の製造工程を示す断面図である。
る従来の半導体装置の製造工程を示す断面図である。
【図２０】 フィールドリミッティング・リングを用い
る従来の半導体装置の製造工程を示す断面図である。
る従来の半導体装置の製造工程を示す断面図である。
【図２１】 フィールドリミッティング・リングを用い
る従来の半導体装置の製造工程を示す断面図である。
る従来の半導体装置の製造工程を示す断面図である。
【図２２】 フィールドリミッティング・リングを用い
る従来の半導体装置の製造工程を示す断面図である。
る従来の半導体装置の製造工程を示す断面図である。
【図２３】 フィールドリミッティング・リングを用い
る従来の半導体装置の製造工程を示す断面図である。
る従来の半導体装置の製造工程を示す断面図である。
【図２４】 フィールドリミッティング・リングを用い
る従来の半導体装置の製造工程を示す断面図である。
る従来の半導体装置の製造工程を示す断面図である。
１０１ シリコン基板、１０４ アノード電極、１０５
カソード電極、１０６ ショットキー金属層。
カソード電極、１０６ ショットキー金属層。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/163
Ｆターム(参考） 4M104 AA01 AA03 BB02 BB06 BB14
CC01 CC03 DD08 DD16 DD17
DD34 FF10 GG02 GG09 HH20
Claims (6)
- 【請求項１】 ｐｎ接合が形成される領域を有し、前記
ｐｎ接合の接合端が、その主面表面に達する下地半導体
層と、 前記領域を囲むように、前記下地半導体層の前記主面上
にリング状に配設され、前記下地半導体層とショットキ
ー接触する少なくとも１つのショットキー金属層と、を
備える半導体装置。 - 【請求項２】 前記少なくとも１つのショットキー金属
層は、それぞれ間隔を開けて同心状に複数配設される、
請求項１記載の半導体装置。 - 【請求項３】 前記下地半導体層は、 第１の半導体層と、 前記第１の半導体層の前記主面内に配設された導電型の
異なる第２の半導体層とを有し、 前記ｐｎ接合は、前記第１の半導体層と前記第２の半導
体層との界面で構成され、 前記第１の半導体層の前記主面に露出する前記第２の半
導体層の表面に接触するように配設された、前記半導体
装置の主電流が流れる主電極と、 前記主電極と前記少なくとも１つのショットキー金属層
との間の前記第１の半導体層の前記主面上に配設された
絶縁膜または半絶縁膜と、をさらに備える、請求項１記
載の半導体装置。 - 【請求項４】 前記少なくとも１つのショットキー金属
層は、それぞれ間隔を開けて同心状に複数配設され、 前記絶縁膜および前記半絶縁膜は、前記複数のショット
キー金属層間の前記第１の半導体層の前記主面上にも配
設される、請求項３記載の半導体装置。 - 【請求項５】 前記第１の半導体層は、ｎ型の半導体層
であり、 前記第２の半導体層は、ｐ型の半導体層であり、 前記主電極はアノード電極であって、 前記第１の半導体層の前記主面とは反対側の主面に配設
されたカソード電極をさらに備える、請求項３記載の半
導体装置。 - 【請求項６】 前記下地半導体層は、炭化シリコン層を
有する、請求項１記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001251367A JP2003069045A (ja) | 2001-08-22 | 2001-08-22 | 半導体装置 |
| US10/163,996 US6670688B2 (en) | 2001-08-22 | 2002-06-07 | Semiconductor device including at least one schottky metal layer surrounding PN junction |
| KR10-2002-0034867A KR100503936B1 (ko) | 2001-08-22 | 2002-06-21 | 반도체장치 |
| CH01241/02A CH696225A5 (de) | 2001-08-22 | 2002-07-15 | Halbleitervorrichtung. |
| DE10232425A DE10232425B4 (de) | 2001-08-22 | 2002-07-17 | Halbleiterelement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001251367A JP2003069045A (ja) | 2001-08-22 | 2001-08-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003069045A true JP2003069045A (ja) | 2003-03-07 |
Family
ID=19080024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001251367A Pending JP2003069045A (ja) | 2001-08-22 | 2001-08-22 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6670688B2 (ja) |
| JP (1) | JP2003069045A (ja) |
| KR (1) | KR100503936B1 (ja) |
| CH (1) | CH696225A5 (ja) |
| DE (1) | DE10232425B4 (ja) |
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2001
- 2001-08-22 JP JP2001251367A patent/JP2003069045A/ja active Pending
-
2002
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