JPH11297994A - 半導体装置 - Google Patents

半導体装置

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JPH11297994A
JPH11297994A JP10094818A JP9481898A JPH11297994A JP H11297994 A JPH11297994 A JP H11297994A JP 10094818 A JP10094818 A JP 10094818A JP 9481898 A JP9481898 A JP 9481898A JP H11297994 A JPH11297994 A JP H11297994A
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semiconductor region
region
semiconductor
semiconductor device
groove
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JP10094818A
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Takayuki Iwasaki
貴之 岩崎
Toshiyuki Ono
俊之 大野
Tsutomu Yao
勉 八尾
Yoshitaka Sugawara
良孝 菅原
Katsunori Asano
勝則 浅野
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Kansai Electric Power Co Inc
Hitachi Ltd
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Kansai Electric Power Co Inc
Hitachi Ltd
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Abstract

(57)【要約】 【課題】 長時間にわたる使用によっても、耐圧低下の
影響を緩和するＦＭＲの機能に変わりがなく、長期信頼
性の確保を可能にした半導体装置を提供する。、 【解決手段】 ｎ型低不純物濃度の第１半導体領域１、
第１半導体領域の一面の一部に設けられたｐ型高不純物
濃度の第２半導体領域２、第１半導体領域１の他面に接
合されたｐ型高不純物濃度の第３半導体領域３、第２半
導体領域２上に配置されたエミッタ電極５、第３半導体
領域３上に配置されたコレクタ電極６を備え、ターミネ
ーション領域に第１半導体領域１にショットキー接合さ
れた１つ以上の補助電極８を有する半導体装置であっ
て、補助電極８は、少なくとも一部が第１半導体領域１
の一面に形成された溝９の内部に配置されているもので
ある。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に、ターミネーション領域を改良して、半導体装
置の長期間の使用に基づく耐圧特性の低下をなくし、半
導体装置の使用期間を大幅に拡大させることを可能にし
た半導体装置に関する。
【０００２】
【従来の技術】一般に、半導体装置、例えば、シリコン
（Ｓｉ）を用いたＩＧＢＴ（絶縁ゲートバイポーラトラ
ンジスタ）チップにおいては、ＩＧＢＴチップの耐圧を
向上させるために、ターミネーション領域にフィールド
リミッテングリング（以下、これをＦＬＲという）と呼
ばれる構造を設けることが知られている。即ち、ＦＬＲ
は、ＩＧＢＴチップの周辺部に、主接合部分を取り囲む
ように形成された環状の領域からなるもので、ＩＧＢＴ
チップがカットオフ状態になったとき、エミッタ電極と
コレクタ電極との間に印加される電圧に対して、ＩＧＢ
Ｔチップの周辺部に形成される電界の分布を均等化さ
せ、局所的に高い電界が発生して降伏現象を生じないよ
うにするためのものである。
【０００３】ここで、図６及び図７は、既知のＦＬＲを
有する半導体装置の一例を示す構成図であって、図６は
ＦＬＲを含む半導体装置の上面図、図７は図６の上面図
におけるＦＬＲのＡ−Ａ’線部分の断面図であり、半導
体装置がＩＧＢＴ（絶縁ゲートバイポーラトランジス
タ）チップである例を示すものである。
【０００４】図６及び図７において、６１はｎ型低不純
物濃度（ｎ−）の第１半導体領域、６２はｐ型高不純物
濃度（ｐ＋）の第２半導体領域、６３はｐ型高不純物濃
度（ｐ＋）の第３半導体領域、６４はエミッタ電極、６
５はコレクタ電極、６６はｎ型高不純物濃度（ｎ＋）の
第４半導体領域、６７は第１半導体領域６１と第２半導
体領域６２との接合部分、６８はｐ型高不純物濃度（ｐ
＋）のリング状領域である。
【０００５】そして、第１半導体領域６１は、一方の表
面の端縁部から若干内側に入った部分に第２半導体領域
６２が形成配置され、一方の表面の端縁部に第４半導体
領域６６が形成配置され、他方の面の端縁部に到る部分
まで第３半導体領域６３が接合配置されている。エミッ
タ電極６４は、第２半導体領域６２上に、第２半導体領
域６２に低抵抗接触するように形成配置され、コレクタ
電極６５は、第３半導体領域６３上に、第３半導体領域
６３に低抵抗接触するように形成配置されている。複数
本のリング状領域６８は、第１半導体領域６１と第２半
導体領域６２との接合部分６７の外側のターミネーショ
ン領域における第１半導体領域６１の一方の表面に同心
状に形成配置され、ＦＬＲが構成されている。
【０００６】前記構成によるＩＧＢＴチップにおいて
は、カットオフ時に、エミッタ電極６４とコレクタ電極
６５との間に高電圧が印加されると、第２半導体領域６
２に最低電圧が加わり、第３半導体領域６３に最高電圧
が加わる。また、第１半導体領域６１の電圧は、第１半
導体領域６１と第２半導体領域６２との接合部分６７か
ら離れるに従って最低電圧から最高電圧までの分布にな
るが、複数本のリング状領域６８、即ち、ＦＬＲを設け
たことにより、ＦＬＲ周辺領域を等価的な一次元ｐｎ接
合に近づけ、第１半導体領域６１と第２半導体領域６２
との接合部分６７の湾曲による耐圧低下の影響を緩和
し、ＩＧＢＴチップの初期耐圧を高くしている。
【０００７】ところで、半導体材料にシリコンカーバイ
ド（ＳｉＣ）を用いたＩＧＢＴチップ（以下、これをＳ
ｉＣ型ＩＧＢＴチップという）においては、ターミネー
ション領域にＦＬＲを設けた場合、ＦＬＲにおけるｐｎ
接合部に大きな漏れ電流が発生する。
【０００８】このような大きな漏れ電流の発生をなくす
ために、ターミネーション領域にＦＬＲを設ける代わり
に、ショットキー金属を用いたフローティングメタルリ
ング（以下、これをＦＭＲという）と呼ばれる領域を設
けることも知られている。
【０００９】図８は、既知のＦＭＲを有する半導体装置
の一例を示す構成図であって、ＦＭＲを含む部分の断面
図であり、半導体装置がＩＧＢＴチップである例を示す
ものである。
【００１０】また、図９は、図８に図示されたＩＧＢＴ
チップにおける空乏層の発生状態を説明する説明図であ
る。
【００１１】図８及び図９において、６９はショットキ
ー金属からなるリング状メタル領域、７０は空乏層であ
り、その他、図７に示された構成要素と同じ構成要素に
ついては同じ符号を付けている。
【００１２】複数本のリング状メタル領域６９は、第１
半導体領域６１と第２半導体領域６２との接合部分６７
の外側のターミネーション領域における第１半導体領域
６１の一方の表面に同心状に形成配置され、ＦＭＲが構
成されている。
【００１３】前記構成によるＦＭＲを有するＩＧＢＴチ
ップは、ＩＧＢＴチップがカットオフ状態のとき、エミ
ッタ電極６４とコレクタ電極６５との間に印加される高
電圧により、第１半導体領域６１内の、第１半導体領域
６１と第２半導体領域６２との接合部分６７に連なるよ
うに空乏層７０が形成され、空乏層７０は、ＦＭＲを構
成する複数本のリング状メタル領域６９の配置によっ
て、ターミネーション領域方向に拡がる。そして、この
ような空乏層７０の形成により、局部的な電界の集中を
生じることがなく、第１半導体領域６１と第２半導体領
域６２との接合部分６７の湾曲による耐圧低下の影響が
緩和されるので、ＩＧＢＴチップの初期耐圧を高くする
ことができる。この場合、リング状メタル領域６９を構
成する金属として、バリアハイトが高いショットキー金
属を用いれば、ＩＧＢＴチップの初期耐圧を高くするこ
とができ、しかも、ＦＬＲを設けたものに比べて、カッ
トオフ時の大きな漏れ電流の発生を低減することができ
る。
【００１４】
【発明が解決しようとする課題】前記既知のＦＭＲを有
するＩＧＢＴチップは、カットオフ時の大きな漏れ電流
の発生を低減することができるものの、ＩＧＢＴチップ
の耐圧の経時変化を許容範囲内に抑えることが難しいと
いう問題を有している。
【００１５】この理由は、ＩＧＢＴチップを長時間にわ
たって、高温状態及び強電界印加状態で使用すると、Ｉ
ＧＢＴチップの封入材の近傍まで可動イオンが進入した
り、封入材が分極を起こしてＩＧＢＴチップのＦＭＲの
表面領域に正電荷が発生し、その正電荷の影響を受けて
ＩＧＢＴチップの第１半導体領域６１内の電界分布が変
化するようになる。即ち、ＩＧＢＴチップの長時間にわ
たる使用によって、ＩＧＢＴチップののＦＭＲの表面領
域に正電荷が発生すると、この正電荷の発生に対応して
ＦＭＲ形成部分の第１半導体領域６１の表面領域に電子
が誘起され、蓄積層を生じるようになる。そして、ＦＭ
Ｒ形成部分においては、蓄積層の形成によって、第１半
導体領域６１内の空乏層７０の拡がりが著しく抑えら
れ、実質的にリング状メタル領域６９の配置間隔が拡が
ったものと等価になるので、ターミネーション領域の第
１半導体領域６１と第２半導体領域６２との接合部分６
７の湾曲による耐圧低下の影響の緩和機能が損なわれ、
ＩＧＢＴチップの耐圧が著しく悪化するためである。
【００１６】本発明は、このような問題点を解決するも
ので、その目的は、長時間にわたる使用によっても、耐
圧低下の影響を緩和するＦＭＲの機能に変わりがなく、
長期信頼性の確保を可能にした半導体装置を提供するこ
とにある。
【００１７】
【課題を解決するための手段】前記目的を達成するため
に、本発明による半導体装置は、第１半導体領域と、第
１半導体領域の一面に部分的に設けられた第２半導体領
域と、第１半導体領域の他面に設けられた第３半導体領
域とを備え、ターミネーション領域が第１半導体領域と
ショットキー接合された少なくとも１つの補助電極を有
し、補助電極の少なくとも一部が第１半導体領域の一面
に形成された溝の内部に配置された手段を具備してい
る。
【００１８】前記手段によれば、半導体装置は、ＦＭＲ
を形成する補助電極の少なくとも一部が第１半導体領域
の一面に形成された溝の内部に配置され、隣接する補助
電極の間隔が最短になる部分を第１半導体領域の内部に
なるように配置しているもので、半導体装置を長期間に
わたって使用することにより、第１半導体領域の一方の
表面の外側領域に正電荷が形成され、第１半導体領域の
一方の表面の内部に電子が誘起されて蓄積層が形成され
ても、隣接する補助電極の間隔が最短になるところの第
１半導体領域の内部領域の電子濃度に殆んど変化を生じ
ることがないので、隣接する補助電極の間隔が実質的に
拡がることはなく、経年変化によって半導体装置の耐圧
が低下することもない。
【００１９】
【発明の実施の形態】本発明の実施の形態において、半
導体装置は、第１導電型の第１半導体領域と、第１半導
体領域の一方の主表面の一部に形成配置された第２導電
型の第２半導体領域と、第１半導体領域の他方の主表面
に接合配置された第２導電型の第３半導体領域と、第２
半導体領域の主表面に配置された第１主電極と、第３半
導体領域に低抵抗接触するように配置された第２主電極
とを備え、第１半導体領域の一方の主表面上の第２半導
体領域を囲むターミネーション領域に、第１半導体領域
とショットキー接合された少なくとも１つの補助電極を
配置したものであって、補助電極は、少なくとも一部が
第１半導体領域の一方の主表面に形成された溝の内部に
配置されているものである。
【００２０】本発明の実施の形態において、半導体装置
は、補助電極の全体が直接溝の底面にショットキー接合
された状態で配置されているものである。
【００２１】本発明の実施の形態において、半導体装置
は、補助電極の一部が直接溝の底面にショットキー接合
され、補助電極の残部が絶縁層を介して溝の側面及び上
面に配置されているものである。
【００２２】本発明の実施の形態において、半導体装置
は、補助電極を配置した溝が複数本のものからなり、そ
れらが第２半導体領域を囲むターミネーション領域に同
心状に形成されているものである。
【００２３】本発明の実施の形態において、半導体装置
は、複数本の溝の内部に配置された補助電極における隣
り合う補助電極の間隔の最短位置が第１半導体領域の一
方の主表面以外の第１半導体領域の内部になるように配
置されているものである。
【００２４】本発明の実施の形態において、半導体装置
は、複数本の溝がそれぞれ異なる深さのものからなり、
第１半導体領域の一方の主表面の周縁部に近いもの程浅
く構成されているものである。
【００２５】本発明の実施の形態において、半導体装置
は、溝が底面にショットキー接合された状態で配置され
た補助電極に絶縁物を覆った構造になっているものであ
る。
【００２６】これらの本発明の実施の形態においては、
半導体装置のターミネーション領域にＦＭＲを設けると
ともに、ＦＭＲを形成している補助電極の少なくとも一
部を第１半導体領域の一面に形成された溝の内部に配置
し、隣接する補助電極の間隔が最短になる部分を第１半
導体領域の内部になるような配置にしている。
【００２７】このような構成を採用すれば、半導体装置
を長期間にわたる使用したことにより、ＦＭＲ形成部分
における第１半導体領域の一方の表面の外側領域に正電
荷が形成され、それによって第１半導体領域の一方の表
面の内部に電子が誘起され、蓄積層が形成されたとして
も、隣接する補助電極の間隔が最短になるところの第１
半導体領域の内部領域における電子濃度に殆んど変化が
生じることはないので、隣接する補助電極の間隔が実質
的に拡がって、ＦＭＲの機能が低下したりすることはな
く、経年変化によって半導体装置の耐圧が低下すること
もない。
【００２８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
【００２９】図１は、本発明による半導体装置の第１実
施例の構成図で、半導体装置におけるターミネーション
領域の断面図であって、半導体装置がシリコンカーバイ
ド（ＳｉＣ）からなるＩＧＢＴ（絶縁ゲートバイポーラ
トランジスタ）チップ（ＳｉＣ型ＩＧＢＴチップ）であ
る例を示すものである。
【００３０】なお、図１は、図６に示された既知のこの
種の半導体装置（ＩＧＢＴチップ）におけるターミネー
ション領域の断面図に対応するものである。
【００３１】図１において、１はｎ型低不純物濃度（ｎ
−）からなる第１半導体領域、２はｐ型高不純物濃度
（ｐ＋）からなる第２半導体領域、３はｐ型高不純物濃
度（ｐ＋）からなる第３半導体領域、４はｎ型高不純物
濃度（ｎ＋）からなる第４半導体領域、５はエミッタ電
極（第１主電極）、６はコレクタ電極（第２主電極）、
７は第１半導体領域１と第２半導体領域２との接合領
域、８はショットキー金属からなるリング状メタル領域
（補助電極）、９は溝である。
【００３２】そして、第１半導体領域１の一方の主表面
には、周縁部から若干内側に入った領域に第２半導体領
域２が形成配置され、周縁部に第４半導体領域４が形成
配置される。第１半導体領域１の他方の主表面には、周
縁部に到る部分にまで第３半導体領域３が接合配置され
る。エミッタ電極５は、第２半導体領域２の露出表面に
形成配置され、第２半導体領域２の露出表面に低抵抗接
触している。コレクタ電極６は、第３半導体領域３の他
方の主表面に形成配置され、第３半導体領域３の他方の
主表面に低抵抗接触している。第１半導体領域１の一方
の主表面における第２半導体領域２と第４半導体領域４
との間には、複数本、図１に図示の例では４本の溝９が
第２半導体領域２に対して同心状に形成配置され、４本
の溝９の底面にリング状メタル領域８が第１半導体領域
１に対してショットキー接合するように配置される。こ
の場合、第１半導体領域１と第２半導体領域２との接合
部分７から外側の部分は、ターミネーション領域で、こ
こに各４本のリング状メタル領域８及び溝９からなるＦ
ＭＲが構成されている。
【００３３】前記構成を有する第１実施例のＳｉＣ型Ｉ
ＧＢＴチップは、次のように動作する。
【００３４】いま、エミッタ電極５に正の低電圧または
接地電圧のエミッタ電圧が印加され、コレクタ電極６に
正の高電圧のコレクタ電圧が印加されているとき、ゲー
ト電極（図１に図示なし）にカットオフバイアス電圧が
印加されると、ＳｉＣ型ＩＧＢＴチップはカットオフ状
態になり、エミッタ電圧とコレクタ電圧との差電圧が第
１半導体領域１に印加され、その差電圧に対応した電界
が第１半導体領域１内に形成される。そして、この電界
によって第１半導体領域１と第２半導体領域２との接合
部分７から第１半導体領域１の内部に到る領域に空乏層
（図１に図示なし）が形成され、この空乏層は、第１半
導体領域１におけるＦＭＲの形成方向に延びるようにな
る。この空乏層の形成により、局部的な電界の集中を生
じることがなくなり、第１半導体領域１と第２半導体領
域２との接合部分７の湾曲による耐圧低下の影響が緩和
されるので、ＳｉＣ型ＩＧＢＴチップの初期耐圧を高く
することができる。
【００３５】また、ＳｉＣ型ＩＧＢＴチップの長期間に
わたる使用によって、ＦＭＲ形成部分の第１半導体領域
１の表面上部に正電荷が形成されるようになり、その正
電荷の形成に対応してＦＭＲ形成部分の第１半導体領域
１の表面内部に電子が誘起され、蓄積層が形成されるよ
うになっても、ＦＭＲを形成している４本のリング状メ
タル領域８は、それぞれ溝９の底面に第１半導体領域１
とショットキー接合するように配置され、しかも、隣接
するリング状メタル領域８の間隔の最短位置が第１半導
体領域１の表面以外の第１半導体領域１の内部になるよ
うに配置された構造を採用しているので、リング状メタ
ル領域８が第１半導体領域１の表面上部に形成された正
電荷の影響を受けることが少なく、リング状メタル領域
８の間隔が等価的に拡がることはなくなり、ＳｉＣ型Ｉ
ＧＢＴチップの初期耐圧が低下することはない。さら
に、前記構造の採用により、蓄積層の電圧が第１半導体
領域１の表面内部にあるリング状メタル領域８の間で分
担され、蓄積層の形成による影響を殆んど受けることが
ないので、第１半導体領域１内の空乏層も蓄積層の形成
に係わりなくＦＭＲが形成されている方向に延び、Ｓｉ
Ｃ型ＩＧＢＴチップの経年変化による耐圧の低下は殆ん
ど生じない。
【００３６】次に、図２は、本発明による半導体装置の
第２実施例の構成図で、半導体装置におけるターミネー
ション領域の断面図であって、半導体装置がＳｉＣ型Ｉ
ＧＢＴチップである例を示すものである。
【００３７】なお、図２に図示の構造も、図６に示され
た既知のこの種の半導体装置（ＩＧＢＴチップ）におけ
るターミネーション領域の断面図に対応するものであ
る。
【００３８】図２において、１０は絶縁物であり、その
他、図１に示された構成要素と同じ構成要素については
同じ符号を付けている。
【００３９】第２実施例と前記第１実施例との構成の違
いは、第１実施例が、ＦＭＲを形成しているリング状メ
タル領域８を、溝９の底面にショットキー接合するよう
に配置し、リング状メタル領域８の上面を露出している
のに対して、第２実施例が、リング状メタル領域８を、
溝９の底面にショットキー接合するように配置し、リン
グ状メタル領域８を配置した溝９内に絶縁物１０を充填
している点だけであって、その他に、第２実施例と第１
実施例との間に構成の違いはない。このため、第２実施
例の構成については、これ以上の説明を省略する。
【００４０】第２実施例の動作及び得られる効果は、前
述の第１実施例の動作及び得られる効果と実質的に同じ
であるので、これ以上の詳しい説明は省略するが、第２
実施例においては、溝９内に絶縁物１０を充填している
ので、第１半導体領域１の表面上部に形成される正電荷
の影響は、第１半導体領域１の表面領域だけに限られ、
溝９内の側面に誘起される電子が少なくなるので、第１
半導体領域１の内部の隣接するリング状メタル領域８の
間隔の最短位置における空乏層の拡がり易さは、形成さ
れる正電荷の影響を受けることがなく、リング状メタル
領域８の間隔が等価的に拡がることはない。
【００４１】次いで、図３は、本発明による半導体装置
の第３実施例の構成図で、半導体装置におけるターミネ
ーション領域の断面図であって、半導体装置がＳｉＣ型
ＩＧＢＴチップである例を示すものである。
【００４２】なお、図３に図示の構造も、図６に示され
た既知のこの種の半導体装置（ＩＧＢＴチップ）におけ
るターミネーション領域の断面図に対応するものであ
る。
【００４３】図３において、８’はショットキー金属か
らなるリング状メタル領域（補助電極）、１１は絶縁層
であり、その他、図１に示された構成要素と同じ構成要
素については同じ符号を付けている。
【００４４】第３実施例と前記第１実施例との構成の違
いは、第１実施例が、ＦＭＲを形成しているリング状メ
タル領域８の全体を溝９の底面にショットキー接合する
ように配置しているのに対して、第３実施例が、リング
状メタル領域８’の一部を溝９の底面にショットキー接
合するように配置し、リング状メタル領域８’の残部を
絶縁層１１を介して溝９の側面及び上面に配置し、いわ
ゆるフィールドプレート構造にしている点だけであっ
て、その他に、第３実施例と第１実施例との間に構成の
違いはない。このため、第３実施例の構成については、
これ以上の説明を省略する。
【００４５】第３実施例の動作及び得られる効果も、前
述の第１実施例の動作及び得られる効果と実質的に同じ
であるので、これ以上の詳しい説明は省略するが、第３
実施例においては、リング状メタル領域８’がフィール
ドプレート構造になっているので、電界が集中し易い溝
９の角部分の電界緩和を有効に行うことができる。
【００４６】続く、図４は、本発明による半導体装置の
第４実施例の構成図で、半導体装置におけるターミネー
ション領域の断面図であって、半導体装置がＳｉＣ型Ｉ
ＧＢＴチップである例を示すものである。
【００４７】なお、図４に図示の構造も、図６に示され
た既知のこの種の半導体装置（ＩＧＢＴチップ）におけ
るターミネーション領域の断面図に対応するものであ
る。
【００４８】図４において、９（１）、９（２）、９
（３）、９（４）は溝であり、その他に、図１に示され
た構成要素と同じ構成要素については同じ符号を付けて
いる。
【００４９】第４実施例と前記第１実施例との構成の違
いは、第１実施例が、ＦＭＲを形成している、リング状
メタル領域８を底面にショットキー接合するように配置
した溝９について、その深さを全て一定にいるのに対し
て、第４実施例が、第１半導体領域１に最も近い溝９
（１）の深さを最も深くし、溝９（１）に隣接する溝９
（２）の深さを次に深くし、溝９（２）に隣接する溝９
（３）の深さを３番目に深くし、第４半導体領域４に最
も近い溝９（４）の深さを最も浅くしている点だけであ
って、その他に、第４実施例と第１実施例との間に構成
の違いはない。このため、第４実施例の構成について
は、これ以上の説明を省略する。
【００５０】第４実施例の動作及び得られる効果も、前
述の第１実施例の動作及び得られる効果と実質的に同じ
であるので、これ以上の詳しい説明は省略するが、ＦＭ
Ｒにおいて、電界が緩和される程度は、第１実施例より
も大きくなっており、それによって、第４実施例のＳｉ
Ｃ型ＩＧＢＴチップの初期耐圧は、第１実施例のＳｉＣ
型ＩＧＢＴチップの初期耐圧よりも大きくなる。
【００５１】続いて、図５（ａ）乃至（ｄ）は、図１に
図示された第１実施例のＳｉＣ型ＩＧＢＴチップを製造
する際の製造工程の一例を示す要部断面図である。
【００５２】図５（ａ）乃至（ｄ）において、１１は酸
化シリコン層、１２はショットキー金属層であり、その
他、図１に図示された構成要素と同じ構成要素について
は同じ符号を付けている。
【００５３】図５（ａ）乃至（ｄ）を用いて第１実施例
のＳｉＣ型ＩＧＢＴチップを製造する際の製造工程につ
いて説明すると、次の通りである。
【００５４】まず、図５（ａ）に示されるように、ＦＭ
Ｒが形成されていないＳｉＣ型ＩＧＢＴチップを製造
し、そのＳｉＣ型ＩＧＢＴチップの第１半導体領域１及
び第２半導体領域２の露出表面に所定のパターンを有す
る酸化シリコン層１１を形成する。
【００５５】次に、図５（ｂ）に示されるように、所定
のパターンを有する酸化シリコン層１１をマスクとして
異方性エッチングを行い、第１半導体領域１のＦＭＲ形
成部分の表面に複数本、ここでは４本の溝９を形成す
る。
【００５６】次いで、図５（ｃ）に示されるように、第
１半導体領域１及び第２半導体領域２の表面にある所定
のパターンを有する酸化シリコン層１１を除去し、第１
半導体領域１及び第２半導体領域２の露出表面にショッ
トキー金属層１２をデポジットする。
【００５７】続いて、図５（ｄ）に示されるように、レ
ジストによって所定のパターンを形成し、等方性エッチ
ングにより溝９の底面にリング状メタル領域８を形成す
る。
【００５８】その後、図示されてないが、エミッタ電極
５及びコレクタ電極６、それに保護膜等を形成し、Ｓｉ
Ｃ型ＩＧＢＴチップが完成する。
【００５９】この製造工程における酸化シリコン層１１
を形成する工程は、シリコンに代えてアルミニウムを用
い、酸化アルミニウム層を形成し、その酸化アルミニウ
ム層をマスクにして溝９を形成するようにしてもよい。
【００６０】なお、前記各実施例によるＳｉＣ型ＩＧＢ
Ｔチップにおいては、ＦＭＲを形成するリング状メタル
領域８を４本設けた例を挙げて説明したが、本発明によ
るリング状メタル領域８の数は４本である場合に限られ
るものでなく、４本以外の他の数、例えば、１本であっ
てもよく、２本、３本、５本またはそれ以上であっても
よい。
【００６１】また、前記各実施例によるＳｉＣ型ＩＧＢ
Ｔチップにおいては、半導体材料としてシリコンカーバ
イド（ＳｉＣ）を用いた例を挙げて説明したが、本発明
による半導体材料はシリコンカーバイド（ＳｉＣ）を用
いたものに限られず、他の同種の半導体材料、例えば、
ガリウム砒素、または、ダイアモンド、ガリウムナイト
ライド等のワイドギャップ半導体材料を用いてもよい。
【００６２】さらに、前記各実施例においては、半導体
装置がＩＧＢＴチップである例を挙げて説明したが、本
発明による半導体装置はＩＧＢＴチップであるものに限
られず、他の半導体装置、例えば、ＧＴＯチップ、ＳＩ
サイリスタチップ、ダイオードチップ、サイリスタチッ
プであってもよい。。
【００６３】
【発明の効果】以上のように、本発明によれば、半導体
装置のターミネーション領域にＦＭＲを設けるととも
に、ＦＭＲを形成している補助電極の少なくとも一部を
第１半導体領域の一面に形成された溝の内部に配置し、
隣接する補助電極の間隔が最短になる部分を第１半導体
領域の内部になるような配置にしているもので、半導体
装置を長期間にわたる使用したことにより、ＦＭＲ形成
部分における第１半導体領域の一方の表面の外側領域に
正電荷が形成され、それにより第１半導体領域の一方の
表面の内部に電子が誘起され、蓄積層が形成されたとし
ても、隣接する補助電極の間隔が最短になるところの第
１半導体領域の内部領域における電子濃度に殆んど変化
が生じないので、隣接する補助電極の間隔が実質的に拡
がって、ＦＭＲの機能が低下したりすることはなく、経
年変化によって半導体装置の耐圧が低下することもない
という効果がある。
【図面の簡単な説明】
【図１】本発明による半導体装置の第１実施例の構成図
で、半導体装置におけるターミネーション領域の断面図
である。
【図２】本発明による半導体装置の第２実施例の構成図
で、半導体装置におけるターミネーション領域の断面図
である。
【図３】本発明による半導体装置の第３実施例の構成図
で、半導体装置におけるターミネーション領域の断面図
である。
【図４】本発明による半導体装置の第４実施例の構成図
で、半導体装置におけるターミネーション領域の断面図
である。
【図５】図１に図示された第１実施例の半導体装置を製
造する際の製造工程の一例を示す要部断面図である。
【図６】既知のＦＬＲを有する半導体装置の一例を示す
構成図であって、ＦＬＲを含む半導体装置の上面図であ
る。
【図７】図６に図示された既知のＦＬＲを有する半導体
装置におけるＦＬＲのＡ−Ａ’線部分の断面図である。
【図８】既知のＦＭＲを有する半導体装置の一例を示す
構成図であって、ＦＭＲを含む部分の断面図である。
【図９】図８に図示された半導体装置における空乏層の
発生状態を説明する説明図である。
【符号の説明】
１ 第１半導体領域 ２ 第２半導体領域 ３ 第３半導体領域 ４ 第４半導体領域 ５ エミッタ電極（第１主電極） ６ コレクタ電極（第２主電極） ７ 接合領域 ８、８’ リング状メタル領域（補助電極） ９、９（１）〜９（４） 溝 １０ 絶縁層 １１ 酸化シリコン層 １２ ショットキー金属層
フロントページの続き (72)発明者 八尾 勉 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 菅原 良孝 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 浅野 勝則 大阪府大阪市北区中之島３丁目３番22号 関西電力 株式会社内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の第１半導体領域と、前記第
    １半導体領域の一方の主表面の一部に形成配置された第
    ２導電型の第２半導体領域と、前記第１半導体領域の他
    方の主表面に接合配置された第２導電型の第３半導体領
    域と、前記第２半導体領域の主表面に配置された第１主
    電極と、前記第３半導体領域に低抵抗接触するように配
    置された第２主電極とを備え、前記第１半導体領域の一
    方の主表面上の前記第２半導体領域を囲むターミネーシ
    ョン領域に、前記第１半導体領域とショットキー接合さ
    れた少なくとも１つの補助電極を配置した半導体装置に
    おいて、前記補助電極は、少なくとも一部が前記第１半
    導体領域の一方の主表面に形成された溝の内部に配置さ
    れていることを特徴とする半導体装置。
  2. 【請求項２】 前記補助電極は、全体が直接溝の底面に
    ショットキー接合された状態で配置されていることを特
    徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記補助電極は、一部が直接溝の底面に
    ショットキー接合され、残部が絶縁層を介して溝の側面
    及び上面に配置されていることを特徴とする請求項１に
    記載の半導体装置。
  4. 【請求項４】 前記補助電極を配置した溝は、複数本の
    ものからなり、それらが前記第２半導体領域を囲むター
    ミネーション領域に同心状に形成されていることを特徴
    とする請求項１乃至３に記載の半導体装置。
  5. 【請求項５】 前記複数本の溝の内部に配置された補助
    電極は、隣り合う補助電極の間隔の最短位置が前記第１
    半導体領域の一方の主表面以外の前記第１半導体領域の
    内部になるように配置されていることを特徴とする請求
    項４に記載の半導体装置。
  6. 【請求項６】 前記複数本の溝は、それぞれ異なる深さ
    のもので、前記第１半導体領域の一方の主表面の周縁部
    に近いもの程浅く構成されていることを特徴とする請求
    項４に記載の半導体装置。
  7. 【請求項７】 前記溝は、底面にショットキー接合され
    た状態で配置された補助電極に絶縁物を覆った構造のも
    のであることを特徴とする請求項４に記載の半導体装
    置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003069045A (ja) * 2001-08-22 2003-03-07 Mitsubishi Electric Corp 半導体装置
JP2011142123A (ja) * 2010-01-05 2011-07-21 Fuji Electric Co Ltd 半導体装置
CN103390654A (zh) * 2012-05-10 2013-11-13 朱江 一种多沟槽终端肖特基器件及其制备方法
JP2015032664A (ja) * 2013-08-01 2015-02-16 住友電気工業株式会社 ワイドバンドギャップ半導体装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1671374B1 (en) * 2003-10-08 2018-05-09 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device and manufacturing method thereof
KR100830389B1 (ko) * 2004-05-12 2008-05-20 도요다 지도샤 가부시끼가이샤 절연 게이트형 반도체 장치
JP4721653B2 (ja) * 2004-05-12 2011-07-13 トヨタ自動車株式会社 絶縁ゲート型半導体装置
JP4414863B2 (ja) * 2004-10-29 2010-02-10 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4735235B2 (ja) * 2005-12-19 2011-07-27 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
US7825487B2 (en) * 2008-09-30 2010-11-02 Northrop Grumman Systems Corporation Guard ring structures and method of fabricating thereof
JP6193163B2 (ja) * 2014-03-25 2017-09-06 トヨタ自動車株式会社 絶縁ゲート型半導体装置
WO2021089808A1 (en) * 2019-11-08 2021-05-14 Abb Power Grids Switzerland Ag Insulated gate bipolar transistor

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2826914B2 (ja) * 1991-09-12 1998-11-18 新電元工業株式会社 半導体装置
JPH05190831A (ja) * 1992-01-16 1993-07-30 Nissan Motor Co Ltd ガードリング
JP3111827B2 (ja) * 1994-09-20 2000-11-27 株式会社日立製作所 半導体装置及びそれを使った電力変換装置
JPH09283754A (ja) * 1996-04-16 1997-10-31 Toshiba Corp 高耐圧半導体装置
GB2314206A (en) * 1996-06-13 1997-12-17 Plessey Semiconductors Ltd Preventing voltage breakdown in semiconductor devices

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003069045A (ja) * 2001-08-22 2003-03-07 Mitsubishi Electric Corp 半導体装置
JP2011142123A (ja) * 2010-01-05 2011-07-21 Fuji Electric Co Ltd 半導体装置
CN103390654A (zh) * 2012-05-10 2013-11-13 朱江 一种多沟槽终端肖特基器件及其制备方法
JP2015032664A (ja) * 2013-08-01 2015-02-16 住友電気工業株式会社 ワイドバンドギャップ半導体装置

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