JPH05190831A

JPH05190831A - ガードリング

Info

Publication number: JPH05190831A
Application number: JP569392A
Authority: JP
Inventors: Yoshinori Murakami; 善則村上
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1992-01-16
Filing date: 1992-01-16
Publication date: 1993-07-30

Abstract

(57)【要約】【目的】製造工程の時間を短縮し、短時間で安価に形成
することのできるガードリングを提供する。【構成】従来のごとき熱拡散によるガードリングの代わ
りに、半導体基体にエッチング等によって溝１２を形成
し、その溝１２の内面に設けられた絶縁膜４４に接して
該溝の内部に導体２０２を形成し、かつ、上記半導体基
体表面に形成され、溝１２に接すると共に導体２０２と
導通する第２導電型領域を設けた構造のガードリングと
することにより、従来の大きな曲率半径のガードリング
を得るための熱拡散に要していた長い時間とコストを大
幅に低減することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体素子のガードリ
ング、すなわち縦型パワー素子のチップ周辺部等に設け
る電界緩和構造に関する。

【０００２】

【従来の技術】従来のガードリングと呼ばれる縦型パワ
ー素子の周辺部の電界緩和構造は、素子形成領域を囲ん
で形成されたリング状の、基板と反対導電型の不純物領
域からなり、それを複数組み合わせた構造である。図１
１および図１２は典型的なガードリングを持つｎチャネ
ル縦型パワーＭＯＳチップの構造を模式的に示した図で
ある。すなわち、図１１はチップを上からみたときのパ
ターンであり、素子形成領域を囲んで３本のガードリン
グ２が設けられている。また、図１２は図１１のＡ−Ａ
断面構造を示している。したがって、図１２の左側はチ
ップの内側方向、右側はチップの周辺方向に相当する。
図１２において、１はｎ型ドレイン領域、１１はドレイ
ン電極、５は絶縁ゲート電極、６はｐ型領域、７はｎ+
ソース領域であり、これらが構成する図中のＡ領域がパ
ワーＭＯＳ部分である。また、２はｐ型領域からなるガ
ードリング、３３はソース電極、４は層間絶縁膜であ
り、図中のＣ領域がガードリング構造である。

【０００３】次に、図１２のパワーＭＯＳの遮断状態に
おける空乏層の様子を説明する。図１２中の破線９はド
レイン電圧が比較的小さい場合の空乏層端を示してい
る。パワーＭＯＳの本体領域には円筒形や球形の接合面
を持つ構造が存在するが、この下の領域ではこれらが密
集しているために空乏層端はほぼ平坦で、電界分布並び
に耐圧は平行平板型のｐｎ接合の場合とほぼ同等と考え
ることができる。これに対して空乏層端面が湾曲してい
る部分（図１２中のＢ領域）では電界分布が異なり、印
加電圧が同じでも接合面における電界集中が強く空乏層
幅も狭いので、耐圧は平行平板接合より低くなる。した
がって、ガードリングのような電界を緩和する構造を持
たなければ、この領域で素子のブレイクダウンが起こ
り、耐圧は格段に低くなる。それぞれのガードリング
は、曲面接合という点では図１２中のＢ領域と同様に耐
圧は低いが、これらを図１１および図１２に示すように
何本か組み合わせて電界を分散することにより、周辺領
域にも平行平板ｐｎ接合の耐圧と同等の耐圧を持たせる
ことができる。

【０００４】以下、ガードリングが電界を緩和する仕組
みについて説明する。図１３および図１４は、チップに
おいて図１２中のＣ領域と同様の部分を示しており、図
１３はガードリングが１本の場合、図１４はガードリン
グが３本の場合を示している。各リングは同じ断面形状
をしており、接合面は半円形である。図１３および図１
４の一番左側（すなわち一番内側）のリングは接地され
ており、他のリングはどの電極にも接続されていないも
のとする。図１３のようにガードリングが１本しか存在
しないとすると、空乏層端は破線９１で示すように接合
面と同心円状に広がる。電界分布は接合面で最大、空乏
層端で０である。また、図１３の素子の上（図面の上
部）には電界分布の状況を模式的に示している。接合面
における最大電界が或る値以上になるとブレイクダウン
現象が生じる。そしてガードリングのブレイクダウン電
圧（耐圧）は、ほぼ接合の曲率半径によって決まる。こ
れに対して、図１４に示すように、ブレイクダウンが生
じる前に空乏層が次のガードリングに到達すれば２つの
ガードリング間の電位は固定され、電極間にさらに電圧
が印加されてもガードリング間の電界は増加せず、空乏
層は次のリングから広がり始める。このため図１４の素
子耐圧は図１３の耐圧よりも数１０％高くなる。このよ
うにして何本かのガードリングを最適に配置することに
より、素子の周辺部の耐圧を所望の耐圧まで高めること
ができる。

【０００５】

【発明が解決しようとする課題】従来のガードリング
は、表面の限定された領域からの不純物拡散で形成さ
れ、接合面の断面はほぼ半円形で接合面の曲率半径は大
体接合深さｘ_jと同じである。このように円弧形の接合
の耐圧は、接合深さすなわち接合の曲率半径によってほ
ぼ決まる。そして曲率半径が大きいほど平行平板ｐｎ接
合に近づくので耐圧は増加するが、周辺部の耐圧確保に
必要な大きな接合深さｘ_jのｐｎ接合を形成するには長
時間の熱拡散を要する。たとえば１０００Ｖ耐圧のパワ
ー素子を例にとると、必要なガードリングの接合深さｘ
_jは１０μｍ程度であり、これを形成するためには基板
を２０Ω−ｃｍのｎ型半導体とした場合に、この表面に
５×１０¹⁵／ｃｍ²のボロンをイオン注入し、１１００
℃にて２４時間もの熱処理を必要とする。上記のように
従来のガードリング構造においては、その形成に長時間
の熱拡散工程を必要とするので、製造に時間が掛かり、
コスト高になるという問題があった。

【０００６】本発明は、上記のごとき従来技術の問題を
解決するためになされたものであり、製造工程の時間を
短縮し、短時間で安価に形成することのできるガードリ
ングを提供することを目的とする。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項１に記載の発明にお
いては、第１導電型半導体基体の一主面において素子形
成領域を囲んでリング状をなし、かつ上記主面に垂直な
方向の横断面形状が所定の曲率の曲線からなる溝と、該
溝の内面に設けられた絶縁膜に接して該溝の内部に形成
された導体と、上記半導体基体表面に形成され、上記溝
に接すると共に上記導体と導通する第２導電型領域と、
を備えるように構成している。なお、この構成は後記第
１の実施例に相当する。

【０００８】また、請求項２に記載の発明においては、
上記と同様の溝と、該溝の内面に接して形成された浅い
高濃度の第２導電型領域と、を備えるように構成してい
る。なお、この構成は後記第２および第３の実施例に相
当する。

【０００９】また、請求項３に記載の発明においては、
上記と同様の溝と、該溝の内部に形成され、上記半導体
基体とショットキー接合する金属と、を備えるように構
成している。なお、この構成は後記第４の実施例に相当
する。

【００１０】

【作用】上記のごとく、本発明においては、従来のごと
き熱拡散によるガードリングの代わりに、半導体基体に
エッチング等によって溝を形成し、その溝の内部にＭＯ
Ｓ構造、もしくは浅い拡散によるｐ+ｎ接合、もしくは
ショットキー接合を形成してガードリングとすることに
より、従来の大きな曲率半径のガードリングを得るため
の熱拡散に要していた長い時間とコストを大幅に低減す
ることができる。例えば、従来の構造で、拡散深さｘ_j
＝１０μｍのガードリングを形成する場合には２４時間
程度の熱処理を必要としたが、エッチングによる本発明
の構造によれば、１０分間程度で１０μｍの溝をエッチ
ングすることができるので、ガードリングの形成にかか
っていた時間とコストを大幅に低減することができる。

【００１１】

【実施例】図１は、本発明の第１の実施例の構造断面図
であり、チップの中では前記図１２のＣ領域と同じ位
置、すなわちガードリングの部分のみを示す。したがっ
て、ここでは図の左側がチップの中心方向、右側が外周
方向となる。なお、以下の実施例図も同じである。図１
において、１はドレイン領域であるｎ型半導体基体、１
２はエッチングによって設けた溝、４と４４は絶縁膜、
２０２はアルミニウムもしくは導電性多結晶半導体など
の導体である。また、２２２はｐ+領域であり、絶縁膜
４４に接し、かつ導体２０２とも導通している。導体２
０２の埋め込まれている溝１２の断面形状は、図示のご
とく円弧形をしており、図１２のｐｎ接合によるガード
リングの接合面と同様の曲率半径を持っている。なお、
半導体基体の主面側から見たガードリングの平面形状
は、前記図１１と同様に素子形成領域を囲むリング状を
している。

【００１２】次に、作用を説明する。前記図１３および
図１４と同様に、図の左側から空乏層が広がってきた場
合に、空乏層がｐ+領域２２２に触れると、これに接続
する導体２０２の電位が固定される。この様子は図１３
および図１４の説明と同じである。さらに電圧が印加さ
れて空乏層が広がると、空乏層は図中のガードリング表
面からも広がり始める。通常、ＭＯＳ構造に空乏層が形
成されるような電圧が印加されると、或る条件から絶縁
膜表面に少数キャリアによる反転層が形成され、電圧が
高くなっても空乏層は伸びず、反転層の存在によって絶
縁膜に過剰な電圧がかかって絶縁膜を破壊する。しか
し、この場合ｐ+領域２２２が絶縁膜表面に接して導体
２０２として導通しているので、絶縁膜４４の表裏は同
電位に保たれ、空乏層はｐｎ接合の場合と同様な広がり
方をする。

【００１３】また、図１においては導体２０２が溝１２
の外側にはみ出して絶縁膜４の上にも存在している。こ
の構造はフィールドプレート構造といい、リング周辺の
電界をさらに緩和する効果がある。勿論、導体２０２は
溝１２の内壁のみに存在する構造でも構わない。

【００１４】次に、本実施例の製造方法を図２〜図７に
基づいて説明する。まず、図２に示すように、半導体基
体１の表面に絶縁膜４を形成し、この上にフォトレジス
トパターン８０を形成して絶縁膜４の一部を除去し、等
方性ドライエッチングによって半導体基体１をエッチン
グする。エッチングを進めると半導体基体１は図２に示
すように円弧形にエッチングされ、溝１２が形成され
る。エッチング面の曲率はエッチング深さによって決ま
る。次に、弗酸系エッチング液によって絶縁膜４の溝１
２の上部に庇になった部分を除去し、フォトレジストパ
ターン８０も除去する。さらに、図３に示すように、別
のレジストパターン８１を形成して絶縁膜４の一部を除
去し、ｐ+領域２２２形成用のボロンをイオン注入す
る。次に、レジストパターン８１を除去し、熱酸化によ
って絶縁膜４４を形成し、同時に先のボロンイオンを活
性化させてｐ+領域２２２を形成する。この状態が図４
である。次に、図３と同様の処理によって絶縁膜４４の
一部を除去し、ｐ+領域２２２とこれから作る導体２０
２とのコンタクト窓を開ける。そして導体２０２を形成
し、パターニングして図１の構造を完成させる。なお、
溝形成用のフォトレジスト８０以外は、素子本体の形成
と同時に処理することが可能である。

【００１５】また、図５に示すように、図２のエッチン
グの前に、イオン注入によってドレイン領域表面にダメ
ージ層を形成し、等方性エッチングの際に過剰なサイド
エッチを生じさせて図６に示すような形状を作ることも
できる。このようにすると深くエッチングしなくても曲
率半径の大きな溝を形成することができるので、工程時
間を短縮することができる。なお、図６においては、外
側のみ曲率半径が大きくなるように溝１３を形成した。
これはリングの内側は、さらに内側から空乏層が到達し
てくる部分であり、強い電界がかからないので曲率半径
を小さいままとし、スペースの節約を図ったものであ
る。勿論、図５の工程でダメージ層をリングの内側にも
入れて図７に示すような形状の溝１４を形成してもよ
い。いずれの方法によっても浅いエッチングで大きな曲
率半径を得ることができる。

【００１６】次に、図８は、本発明の第２の実施例の構
造断面図である。この実施例は大きな曲率半径の深い拡
散の代わりに、前記図２と同様の方法によって形成した
溝の内壁に、浅いｐ+拡散層２２を形成したものであ
る。ｐ+領域２２は気相拡散法などによって壁面から均
一な厚さに形成することができる。

【００１７】図８の構造における円弧形溝の内部には、
さらに金属などの導体を埋め込んでもよい。例えば、図
９に示す構造（第３の実施例）は、図８の溝の内部に導
体２０２を形成した例である。導体２０２は例えばアル
ミニウムなどの金属でもよいし、導電性の多結晶半導体
膜などでもよい。

【００１８】この構成によれば、前記第１の実施例より
もガードリングの周方向の抵抗が低くなり、ガードリン
グの全域にわたってガードリングの電位を一定に保つこ
とができる。また、この構造においても導体２０２をガ
ードリングの外周方向にはみ出させて絶縁膜４の上にも
残すことにより、フィールドプレートの構造とすること
ができる。

【００１９】次に、図１０は、本発明の第４の実施例の
断面構造図である。この実施例は、溝の内部に直接に導
体２０２を設け、図１におけるｐ+領域２２２とドレイ
ン領域１との間のｐｎ接合の代わりに、ショットキー接
合を形成したものである。ショットキー接合は、強い電
界がかかるとブレイクダウン条件以下の電界でもかなり
の漏れ電流が流れるが、リング間隔を狭めてそれぞれの
リングにかかる最大電界を小さくしてやれば十分使用に
耐える。

【００２０】上記のように、本発明においては、従来の
大きな曲率半径のガードリングを得るための熱拡散が不
要となるので、製造時間とコストを大幅に低減すること
ができる。例えば、従来の構造で、拡散深さｘ_j＝１０
μｍのガードリングを形成する場合には２４時間程度の
熱処理を必要としたが、エッチングによる本発明の構造
によれば、１０分間程度で１０μｍの溝をエッチングす
ることができるので、ガードリングの形成にかかってい
た時間とコストを大幅に低減することができる。

【００２１】

【発明の効果】以上のように、本発明においては、素子
の表面に、断面形状が所定の曲率の曲線であるリング状
の溝を形成し、この溝の内部にＭＯＳ構造、もしくは浅
い拡散によるｐ+ｎ接合、もしくはショットキー接合を
形成してガードリングとするように構成したことによ
り、従来の大きな曲率半径のガードリングを得るために
必要とされた長時間の熱拡散を不要とし、従来よりも製
造時間とコストを大幅に低減することができるという効
果が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す構造断面図。

【図２】図１の構造を実現するための製造方法の工程図
の１。

【図３】図１の構造を実現するための製造方法の工程図
の２。

【図４】図１の構造を実現するための製造方法の工程図
の３。

【図５】他の製造方法の工程図の１。

【図６】他の製造方法の工程図の２。

【図７】他の製造方法の工程図の３。

【図８】本発明の第２の実施例を示す構造断面図。

【図９】本発明の第３の実施例を示す構造断面図。

【図１０】本発明の第４の実施例を示す構造断面図。

【図１１】従来のガードリングを持つｎチャネル縦型パ
ワーＭＯＳチップ構造の平面図。

【図１２】図１１のＡ−Ａ断面図。

【図１３】ガードリングの作用を説明するための断面
図。

【図１４】ガードリングの作用を説明するための断面
図。

【符号の説明】

１ …ｎ型ドレイン領域１１…ドレイン電極１２、１３、１４…溝２ …ガードリングのｐ型領域２２、２２２…ｐ+領域２０２…導体３３ …ソース電極４、４４…層間絶縁膜５ …絶縁ゲート電極６ …ｐ型領域７ …ｎ+ソース領域９、９１、９２…空乏層端を示す破線

Claims

【特許請求の範囲】

【請求項１】第１導電型半導体基体の一主面において素
子形成領域を囲んでリング状をなし、かつ上記主面に垂
直な方向の横断面形状が所定の曲率の曲線からなる溝
と、該溝の内面に設けられた絶縁膜に接して該溝の内部に形
成された導体と、上記半導体基体表面に形成され、上記溝に接すると共に
上記導体と導通する第２導電型領域と、を有することを特徴とするガードリング。
【請求項２】第１導電型半導体基体の一主面において素
子形成領域を囲んでリング状をなし、かつ上記主面に垂
直な方向の横断面形状が所定の曲率の曲線からなる溝
と、該溝の内面に接して形成された浅い高濃度の第２導電型
領域と、を有することを特徴とするガードリング。
【請求項３】第１導電型半導体基体の一主面において素
子形成領域を囲んでリング状をなし、かつ上記主面に垂
直な方向の横断面形状が所定の曲率の曲線からなる溝
と、該溝の内部に形成され、上記半導体基体とショットキー
接合する金属と、を有することを特徴とするガードリング。