JPH11145151A - 半絶縁ポリシリコン膜を用いた電力半導体装置 - Google Patents
半絶縁ポリシリコン膜を用いた電力半導体装置Info
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- JPH11145151A JPH11145151A JP10255292A JP25529298A JPH11145151A JP H11145151 A JPH11145151 A JP H11145151A JP 10255292 A JP10255292 A JP 10255292A JP 25529298 A JP25529298 A JP 25529298A JP H11145151 A JPH11145151 A JP H11145151A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 コストを削減しながら素子の信頼性を向上さ
せうる構造の電力半導体装置を提供すること。 【解決手段】 接合層を形成するためのマスク及び表面
保護のための保護膜として用いられる絶縁膜３６をフィ
ールド領域にのみ形成する。すると、コンタクトホール
の食刻時、ＳＩＰＯＳ膜４４のみを食刻すればよく、絶
縁膜３６を食刻する必要がなくなり、コンタクトホール
の食刻に廉価な湿式食刻工程を使用してもＳＩＰＯＳ膜
４４の下部にボイドの発生がなくなる。
せうる構造の電力半導体装置を提供すること。 【解決手段】 接合層を形成するためのマスク及び表面
保護のための保護膜として用いられる絶縁膜３６をフィ
ールド領域にのみ形成する。すると、コンタクトホール
の食刻時、ＳＩＰＯＳ膜４４のみを食刻すればよく、絶
縁膜３６を食刻する必要がなくなり、コンタクトホール
の食刻に廉価な湿式食刻工程を使用してもＳＩＰＯＳ膜
４４の下部にボイドの発生がなくなる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高電圧電力半導体装
置に係り、特に半絶縁ポリシリコン(SIPOS) 膜を用いて
高耐圧構造を実現した電力半導体装置に関する。
置に係り、特に半絶縁ポリシリコン(SIPOS) 膜を用いて
高耐圧構造を実現した電力半導体装置に関する。
【０００２】
【従来の技術】最近、応用機器の大型化・大容量化の傾
向に応じて、高ブレークダウン電圧、大電流及び高速ス
イッチング特性を有する電力用半導体素子の必要性が要
求されている。電力半導体装置は、特に非常に大きな電
流を流しながらも導通状態における電力損失を低減する
ために低い飽和電圧が要求される。また、オフ状態また
はスイッチがオフされる瞬間に電力半導体装置の両端に
印加される逆方向高電圧に耐えられる特性、即ち高ブレ
ークダウン電圧特性が基本的に要求される。
向に応じて、高ブレークダウン電圧、大電流及び高速ス
イッチング特性を有する電力用半導体素子の必要性が要
求されている。電力半導体装置は、特に非常に大きな電
流を流しながらも導通状態における電力損失を低減する
ために低い飽和電圧が要求される。また、オフ状態また
はスイッチがオフされる瞬間に電力半導体装置の両端に
印加される逆方向高電圧に耐えられる特性、即ち高ブレ
ークダウン電圧特性が基本的に要求される。
【０００３】半導体装置のブレークダウン電圧はPN接合
に形成される空乏領域により決定されるが、これはPN接
合に印加された電圧の大部分が空乏領域に印加されるか
らである。このブレークダウン電圧は空乏領域の曲率に
影響を受けることが知られている。即ち、プレーナ接合
において、平らな部分より曲率を有する部分に電界が集
中する電界集中効果が発生する。従って、接合のエッジ
部でアバランシェブレークダウンが発生しやすく、空乏
領域全体のブレークダウン電圧が減少する。
に形成される空乏領域により決定されるが、これはPN接
合に印加された電圧の大部分が空乏領域に印加されるか
らである。このブレークダウン電圧は空乏領域の曲率に
影響を受けることが知られている。即ち、プレーナ接合
において、平らな部分より曲率を有する部分に電界が集
中する電界集中効果が発生する。従って、接合のエッジ
部でアバランシェブレークダウンが発生しやすく、空乏
領域全体のブレークダウン電圧が減少する。
【０００４】従って、接合のエッジ部に電界が集中する
現象を防止するための多様な技術が提案されている。例
えば、プレーナ接合のエッジ部と隣接するフィールド領
域の基板上にフィールドプレートを形成する方法( 参照
文献："Power SemiconductorDevice",1996 年,B.J.Bali
ga 著,pp100〜102)、フィールド領域の基板内に前記接
合部と反対導電型の不純物層であるフィールドリミッテ
ィングリングを形成する方法、プレーナ接合が形成され
た基板上に半絶縁性ポリシリコン(Semi-Insulating POl
ycrystalline Silicon：以下SIPOS と称する) 膜を形成
する方法などがある。このような方法は全て空乏領域の
曲率を改善してブレークダウン電圧を増加させる方法で
ある。
現象を防止するための多様な技術が提案されている。例
えば、プレーナ接合のエッジ部と隣接するフィールド領
域の基板上にフィールドプレートを形成する方法( 参照
文献："Power SemiconductorDevice",1996 年,B.J.Bali
ga 著,pp100〜102)、フィールド領域の基板内に前記接
合部と反対導電型の不純物層であるフィールドリミッテ
ィングリングを形成する方法、プレーナ接合が形成され
た基板上に半絶縁性ポリシリコン(Semi-Insulating POl
ycrystalline Silicon：以下SIPOS と称する) 膜を形成
する方法などがある。このような方法は全て空乏領域の
曲率を改善してブレークダウン電圧を増加させる方法で
ある。
【０００５】このうち、SIPOS 膜を用いる方法は、比較
的簡単な工程でブレークダウン電圧を増加させると同時
に、シリコン基板における表面状態効果(surface-state
effect)を除去して素子の特性を安定化しうるため、最
近注目を浴びている技術である。
的簡単な工程でブレークダウン電圧を増加させると同時
に、シリコン基板における表面状態効果(surface-state
effect)を除去して素子の特性を安定化しうるため、最
近注目を浴びている技術である。
【０００６】図１及び図２は従来のSIPOS 膜を用いた電
力トランジスタを示す断面図である。図１を参照すれ
ば、第１導電型の高濃度(N+ ) コレクタ領域2 及び低濃
度(N-) コレクタ領域4 を底層として第2 導電型のP +
ベース領域6 が形成されている。このベース領域6 内に
は第１導電型のN + エミッタ領域8 が形成されている。
ベース領域6 と所定距離離隔されたフィールド領域には
素子分離のためのN + チャンネルストップ領域10が形成
されている。そして、半導体基板上には、例えば酸化膜
よりなる絶縁膜12とSIPOS 膜14が順次に積層されてい
る。さらに、前記ベース領域6 、エミッタ領域8 及びチ
ャンネルストップ領域10を各々露出させるコンタクトホ
ールを通して前記各領域と接続されるベース電極16、エ
ミッタ電極18及び等電位電極(equipotential metal rin
g)22が各々形成されている。前記高濃度(N+ ) コレクタ
領域2 の裏面にはコレクタ電極20が形成されている。
力トランジスタを示す断面図である。図１を参照すれ
ば、第１導電型の高濃度(N+ ) コレクタ領域2 及び低濃
度(N-) コレクタ領域4 を底層として第2 導電型のP +
ベース領域6 が形成されている。このベース領域6 内に
は第１導電型のN + エミッタ領域8 が形成されている。
ベース領域6 と所定距離離隔されたフィールド領域には
素子分離のためのN + チャンネルストップ領域10が形成
されている。そして、半導体基板上には、例えば酸化膜
よりなる絶縁膜12とSIPOS 膜14が順次に積層されてい
る。さらに、前記ベース領域6 、エミッタ領域8 及びチ
ャンネルストップ領域10を各々露出させるコンタクトホ
ールを通して前記各領域と接続されるベース電極16、エ
ミッタ電極18及び等電位電極(equipotential metal rin
g)22が各々形成されている。前記高濃度(N+ ) コレクタ
領域2 の裏面にはコレクタ電極20が形成されている。
【０００７】このような従来の電力トランジスタによれ
ば、絶縁膜12とSIPOS 膜14とを蒸着した後に、ベース電
極16、エミッタ電極18及び等電位電極22のコンタクトホ
ールを形成するために前記絶縁膜12及びSIPOS 膜14を食
刻することになり、この際乾式食刻または湿式食刻方法
が使われる。
ば、絶縁膜12とSIPOS 膜14とを蒸着した後に、ベース電
極16、エミッタ電極18及び等電位電極22のコンタクトホ
ールを形成するために前記絶縁膜12及びSIPOS 膜14を食
刻することになり、この際乾式食刻または湿式食刻方法
が使われる。
【０００８】
【発明が解決しようとする課題】ところが、絶縁膜12を
乾式食刻する工程はコストが高くて生産性が低下する。
一方、湿式食刻方法を使用する場合は、湿式食刻の等方
性食刻特性により、図２に示されるように、SIPOS 膜14
の下部にボイド（符号V)が発生する。このボイドV 、特
に絶縁膜12と電極16、18間に形成されるボイドは湿気及
び膨張係数差により素子の信頼性に悪影響を与えること
になる。特に、トランジスタの一般的な製造工程ではベ
ースコンタクトホール及びエミッタコンタクトホール形
成工程が同時に行われるので、エミッタコンタクトホー
ルの過度食刻によりエミッタコンタクトホール部のボイ
ドがより一層大きくなる問題点がある。
乾式食刻する工程はコストが高くて生産性が低下する。
一方、湿式食刻方法を使用する場合は、湿式食刻の等方
性食刻特性により、図２に示されるように、SIPOS 膜14
の下部にボイド（符号V)が発生する。このボイドV 、特
に絶縁膜12と電極16、18間に形成されるボイドは湿気及
び膨張係数差により素子の信頼性に悪影響を与えること
になる。特に、トランジスタの一般的な製造工程ではベ
ースコンタクトホール及びエミッタコンタクトホール形
成工程が同時に行われるので、エミッタコンタクトホー
ルの過度食刻によりエミッタコンタクトホール部のボイ
ドがより一層大きくなる問題点がある。
【０００９】本発明の目的は、コストを削減しながら素
子の信頼性を向上させうる構造の電力半導体装置を提供
することにある。
子の信頼性を向上させうる構造の電力半導体装置を提供
することにある。
【００１０】
【課題を解決するための手段】本発明の第１の電力半導
体装置は、半導体基板に形成された第１導電型のコレク
タ領域と、このコレクタ領域内に形成された第２導電型
のベース領域と、このベース領域内に形成された第１導
電型のエミッタ領域とを具備する。前記ベース領域と所
定距離離隔された前記コレクタ領域内にはチャンネルス
トップ領域が形成されている。前記ベース領域とチャン
ネルストップ領域間の半導体基板上には絶縁膜が形成さ
れている。さらに、半導体基板上には、前記絶縁膜を覆
いながら前記ベース領域、エミッタ領域及びチャンネル
ストップ領域の一部を露出させるSIPOS 膜が形成されて
いる。さらに、ベース電極、エミッタ電極及び等電位電
極が前記ベース領域、エミッタ領域及びチャンネルスト
ップ領域と接続されて形成されている。
体装置は、半導体基板に形成された第１導電型のコレク
タ領域と、このコレクタ領域内に形成された第２導電型
のベース領域と、このベース領域内に形成された第１導
電型のエミッタ領域とを具備する。前記ベース領域と所
定距離離隔された前記コレクタ領域内にはチャンネルス
トップ領域が形成されている。前記ベース領域とチャン
ネルストップ領域間の半導体基板上には絶縁膜が形成さ
れている。さらに、半導体基板上には、前記絶縁膜を覆
いながら前記ベース領域、エミッタ領域及びチャンネル
ストップ領域の一部を露出させるSIPOS 膜が形成されて
いる。さらに、ベース電極、エミッタ電極及び等電位電
極が前記ベース領域、エミッタ領域及びチャンネルスト
ップ領域と接続されて形成されている。
【００１１】本発明の第２の電力半導体装置は、半導体
基板に形成された第１導電型のカソード領域と、このカ
ソード領域内に形成された第２導電型のアノード領域と
を具備する。アノード領域と所定距離離隔されて前記カ
ソード領域内にはチャンネルストップ領域が形成されて
いる。前記アノード領域とチャンネルストップ領域間の
半導体基板上には絶縁膜が形成されている。さらに、半
導体基板上には、前記絶縁膜を覆いながら前記アノード
領域及びチャンネルストップ領域の一部を露出させるSI
POS 膜が形成されている。さらに、アノード電極及び等
電位電極が前記アノード領域及びチャンネルストップ領
域と各々接続されて形成されている。
基板に形成された第１導電型のカソード領域と、このカ
ソード領域内に形成された第２導電型のアノード領域と
を具備する。アノード領域と所定距離離隔されて前記カ
ソード領域内にはチャンネルストップ領域が形成されて
いる。前記アノード領域とチャンネルストップ領域間の
半導体基板上には絶縁膜が形成されている。さらに、半
導体基板上には、前記絶縁膜を覆いながら前記アノード
領域及びチャンネルストップ領域の一部を露出させるSI
POS 膜が形成されている。さらに、アノード電極及び等
電位電極が前記アノード領域及びチャンネルストップ領
域と各々接続されて形成されている。
【００１２】上記のような第１および第２の電力半導体
装置において、素子の特性を更に向上させるために、前
記SIPOS 膜上に酸化膜または窒化膜よりなる保護膜を更
に形成することもできる。
装置において、素子の特性を更に向上させるために、前
記SIPOS 膜上に酸化膜または窒化膜よりなる保護膜を更
に形成することもできる。
【００１３】
【発明の実施の形態】以下、添付された図面に基づき本
発明の実施の形態を詳しく説明する。しかし、本発明の
実施の形態は多様な形に変形でき、本発明の範囲は後述
される実施の形態に限定されるものではない。本発明の
実施の形態は当業者に本発明を完全に説明するために提
供されるものである。図面において、層や領域等の厚さ
は明細書の明確性のために誇張されたものである。図面
において同じ符号は同じ要素を示す。また、何れの層が
他の層または基板の“上部" にあると記載された場合、
前記何れの層が前記他の層または基板の上部に直接存在
するか、またはその間に第３の層を介在させることがで
きる。さらに、実施の形態で特定の用語が使われるが、
これはただ本発明を説明するための目的として使用され
たものに過ぎなく、意味限定や特許請求の範囲に記載さ
れた本発明の範囲を制限するために使用されたものでは
ない。
発明の実施の形態を詳しく説明する。しかし、本発明の
実施の形態は多様な形に変形でき、本発明の範囲は後述
される実施の形態に限定されるものではない。本発明の
実施の形態は当業者に本発明を完全に説明するために提
供されるものである。図面において、層や領域等の厚さ
は明細書の明確性のために誇張されたものである。図面
において同じ符号は同じ要素を示す。また、何れの層が
他の層または基板の“上部" にあると記載された場合、
前記何れの層が前記他の層または基板の上部に直接存在
するか、またはその間に第３の層を介在させることがで
きる。さらに、実施の形態で特定の用語が使われるが、
これはただ本発明を説明するための目的として使用され
たものに過ぎなく、意味限定や特許請求の範囲に記載さ
れた本発明の範囲を制限するために使用されたものでは
ない。
【００１４】図３は本発明の第１の実施の形態による電
力半導体装置を示す断面図であって、バイポーラトラン
ジスタを示す。図３を参照すれば、半導体基板に第１導
電型の高濃度(N+ ) コレクタ領域32及び低濃度(N- ) コ
レクタ領域34が形成され、低濃度コレクタ領域34内には
第２導電型のP + ベース領域38が形成される。さらに、
ベース領域38内には第１導電型のN + エミッタ領域40が
形成される。ベース領域38と所定距離離隔されたコレク
タ領域34内には素子分離のためのN + チャンネルストッ
プ領域42が形成される。
力半導体装置を示す断面図であって、バイポーラトラン
ジスタを示す。図３を参照すれば、半導体基板に第１導
電型の高濃度(N+ ) コレクタ領域32及び低濃度(N- ) コ
レクタ領域34が形成され、低濃度コレクタ領域34内には
第２導電型のP + ベース領域38が形成される。さらに、
ベース領域38内には第１導電型のN + エミッタ領域40が
形成される。ベース領域38と所定距離離隔されたコレク
タ領域34内には素子分離のためのN + チャンネルストッ
プ領域42が形成される。
【００１５】前記半導体基板上には、例えば酸化膜より
なる0.2 μm 〜2.0 μm 厚の絶縁膜36と、接合部のエッ
ジへの電界集中を防止するためのSIPOS 膜44が順次に積
層される。ここで、前記絶縁膜36は前記ベース領域38と
チャンネルストップ領域42との間、即ちフィールド領域
にのみ形成されている。一方、SIPOS 膜44は、前記絶縁
膜36を覆って半導体基板上の全面に形成されている。こ
のSIPOS 膜44には、前記ベース領域38、エミッタ領域40
及びチャンネルストップ領域42の各々一部を露出させる
コンタクトホールが形成される。そして、それらのコン
タクトホールを通して前記ベース領域38、エミッタ領域
40及びチャンネルストップ領域42と各々接続されるベー
ス電極46、エミッタ電極48及び等電位電極50が形成され
る。一方、前記高濃度(N+ ) コレクタ領域32の裏面には
コレクタ電極52が形成される。
なる0.2 μm 〜2.0 μm 厚の絶縁膜36と、接合部のエッ
ジへの電界集中を防止するためのSIPOS 膜44が順次に積
層される。ここで、前記絶縁膜36は前記ベース領域38と
チャンネルストップ領域42との間、即ちフィールド領域
にのみ形成されている。一方、SIPOS 膜44は、前記絶縁
膜36を覆って半導体基板上の全面に形成されている。こ
のSIPOS 膜44には、前記ベース領域38、エミッタ領域40
及びチャンネルストップ領域42の各々一部を露出させる
コンタクトホールが形成される。そして、それらのコン
タクトホールを通して前記ベース領域38、エミッタ領域
40及びチャンネルストップ領域42と各々接続されるベー
ス電極46、エミッタ電極48及び等電位電極50が形成され
る。一方、前記高濃度(N+ ) コレクタ領域32の裏面には
コレクタ電極52が形成される。
【００１６】図４は本発明の第２の実施の形態で、図３
に示された電力トランジスタのSIPOS 膜44上に窒化膜ま
たは酸化膜よりなる保護膜60を形成して素子の信頼性を
更に向上させた構造を示す。
に示された電力トランジスタのSIPOS 膜44上に窒化膜ま
たは酸化膜よりなる保護膜60を形成して素子の信頼性を
更に向上させた構造を示す。
【００１７】図５は本発明の第３の実施の形態による電
力半導体装置を示すものであって、電力ダイオードを示
す断面図である。この電力ダイオードは、半導体基板に
第１導電型の高濃度のカソード領域62及び低濃度のカソ
ード領域64が形成され、低濃度のカソード領域64内には
第２導電型のアノード領域66が形成される。また、低濃
度のカソード領域64内には、アノード領域66から所定距
離離間されて第１導電型のチャンネルストップ領域68が
形成される。
力半導体装置を示すものであって、電力ダイオードを示
す断面図である。この電力ダイオードは、半導体基板に
第１導電型の高濃度のカソード領域62及び低濃度のカソ
ード領域64が形成され、低濃度のカソード領域64内には
第２導電型のアノード領域66が形成される。また、低濃
度のカソード領域64内には、アノード領域66から所定距
離離間されて第１導電型のチャンネルストップ領域68が
形成される。
【００１８】さらに、半導体基板上には、図３に示され
た電力バイポーラトランジスタの場合と同様に、0.2 μ
m 〜2.0 μm 厚の絶縁膜70がアノード領域66とチャンネ
ルストップ領域68との間、即ちフィールド領域のみで形
成されており、この絶縁膜70を覆って半導体基板上に
は、アノード領域66のエッジ部に電界が集中することを
防止するためのSIPOS 膜72が形成され、その上には酸化
膜または窒化膜からなる保護膜74が形成される。そし
て、保護膜74とSIPOS 膜72には、アノード領域66とチャ
ンネルストップ領域68の一部を露出させるようにコンタ
クトホールが形成されており、このコンタクトホールを
通して前記アノード領域66とチャンネルストップ領域68
に接続されるようにアノード電極76及び等電位電極78が
形成される。一方、高濃度のカソード領域62の裏面には
カソード電極80が形成される。なお、保護膜74は素子の
信頼性を向上させるために形成される膜であって、省く
こともできる。
た電力バイポーラトランジスタの場合と同様に、0.2 μ
m 〜2.0 μm 厚の絶縁膜70がアノード領域66とチャンネ
ルストップ領域68との間、即ちフィールド領域のみで形
成されており、この絶縁膜70を覆って半導体基板上に
は、アノード領域66のエッジ部に電界が集中することを
防止するためのSIPOS 膜72が形成され、その上には酸化
膜または窒化膜からなる保護膜74が形成される。そし
て、保護膜74とSIPOS 膜72には、アノード領域66とチャ
ンネルストップ領域68の一部を露出させるようにコンタ
クトホールが形成されており、このコンタクトホールを
通して前記アノード領域66とチャンネルストップ領域68
に接続されるようにアノード電極76及び等電位電極78が
形成される。一方、高濃度のカソード領域62の裏面には
カソード電極80が形成される。なお、保護膜74は素子の
信頼性を向上させるために形成される膜であって、省く
こともできる。
【００１９】以上のような図３ないし図５の電力半導体
装置においては、絶縁膜36,70 がフィールド領域にのみ
形成される。したがって、電極接触用のコンタクトホー
ルを食刻する際、絶縁膜（酸化膜）の食刻が不要になる
から、食刻工程において廉価な湿式食刻工程を使用して
もＳＩＰＯＳ膜の下部にボイドの発生を防止しうる。し
たがって、コストを削減しながら素子の信頼性を向上さ
せうる。
装置においては、絶縁膜36,70 がフィールド領域にのみ
形成される。したがって、電極接触用のコンタクトホー
ルを食刻する際、絶縁膜（酸化膜）の食刻が不要になる
から、食刻工程において廉価な湿式食刻工程を使用して
もＳＩＰＯＳ膜の下部にボイドの発生を防止しうる。し
たがって、コストを削減しながら素子の信頼性を向上さ
せうる。
【００２０】絶縁膜36,70 は膜厚差を利用して写真工程
無しにフィールド領域にのみ形成できる。この点も含め
て、図３の電力バイポーラトランジスタの製造方法を図
６乃至図１０を参照して説明する。
無しにフィールド領域にのみ形成できる。この点も含め
て、図３の電力バイポーラトランジスタの製造方法を図
６乃至図１０を参照して説明する。
【００２１】図６は、ベース領域を形成するための第１
のマスク36a を形成する段階を示す。具体的には、第１
導電型、例えばＮ型の不純物が高濃度及び低濃度でドー
プされたコレクタ領域32、34が形成された半導体基板上
に絶縁膜、例えば、酸化膜を形成する。次に、通常の写
真食刻工程を適用して前記酸化膜をパターニングするこ
とにより、ベース領域を形成するための第１のマスク36
a を形成する。
のマスク36a を形成する段階を示す。具体的には、第１
導電型、例えばＮ型の不純物が高濃度及び低濃度でドー
プされたコレクタ領域32、34が形成された半導体基板上
に絶縁膜、例えば、酸化膜を形成する。次に、通常の写
真食刻工程を適用して前記酸化膜をパターニングするこ
とにより、ベース領域を形成するための第１のマスク36
a を形成する。
【００２２】前記高濃度及び低濃度のコレクタ領域32、
34は、周知の如く、拡散またはエピタキシャル法を利用
して形成することができる。例えば、拡散方法を利用す
る場合は、例えばリン（P ；Phosphorus）などのＮ型の
不純物が低濃度でドープされた半導体基板の裏面にＮ型
の不純物を高濃度でイオン注入した後熱処理を施して、
不純物イオンを広がらせることにより形成できる。一
方、エピタキシャル法を利用する場合は、Ｎ型の不純物
が高濃度でドープされた半導体基板上に低濃度のエピタ
キシャル層を成長させることにより形成できる。
34は、周知の如く、拡散またはエピタキシャル法を利用
して形成することができる。例えば、拡散方法を利用す
る場合は、例えばリン（P ；Phosphorus）などのＮ型の
不純物が低濃度でドープされた半導体基板の裏面にＮ型
の不純物を高濃度でイオン注入した後熱処理を施して、
不純物イオンを広がらせることにより形成できる。一
方、エピタキシャル法を利用する場合は、Ｎ型の不純物
が高濃度でドープされた半導体基板上に低濃度のエピタ
キシャル層を成長させることにより形成できる。
【００２３】図７は、ベース領域38を形成する段階と、
エミッタ領域及びチャンネルストップ領域用の第２のマ
スク36b を形成する段階を示す。具体的には、前記第１
のマスク（図６における36a ）を用いて前記低濃度（N
ー）コレクタ領域34内に、例えば、硼素（B ；Boron ）
などのＰ型の不純物を高濃度でイオン注入した後に熱処
理を施し、P + ベース領域38を形成する。このとき、前
記熱処理工程により半導体基板上には酸化膜が成長し、
フィールド領域及び活性領域における酸化膜の膜厚が異
なってくる。次に、写真食刻工程を適用して前記酸化膜
をパターニングし、エミッタ領域及びチャンネルストッ
プ領域が形成される領域の半導体基板を露出させる第２
のマスク36b を形成する。
エミッタ領域及びチャンネルストップ領域用の第２のマ
スク36b を形成する段階を示す。具体的には、前記第１
のマスク（図６における36a ）を用いて前記低濃度（N
ー）コレクタ領域34内に、例えば、硼素（B ；Boron ）
などのＰ型の不純物を高濃度でイオン注入した後に熱処
理を施し、P + ベース領域38を形成する。このとき、前
記熱処理工程により半導体基板上には酸化膜が成長し、
フィールド領域及び活性領域における酸化膜の膜厚が異
なってくる。次に、写真食刻工程を適用して前記酸化膜
をパターニングし、エミッタ領域及びチャンネルストッ
プ領域が形成される領域の半導体基板を露出させる第２
のマスク36b を形成する。
【００２４】図８は、ベース領域38内にエミッタ領域40
を形成し、かつベース領域38から一定距離離れたコレク
タ領域34内にチャンネルストップ領域42を形成する段階
を示す。具体的には、前記第２のマスク（図７における
36b ）を用いて前記半導体基板内に、例えば、リン（P
）などのＮ型の不純物を高濃度でイオン注入した後に
熱処理を施し、N + エミッタ領域40及びチャンネルスト
ップ領域42を形成する。この際、前記熱処理工程により
半導体基板上には酸化膜が改めて成長し、図示のように
フィールド領域、ベース領域及びエミッタ領域の上部の
酸化膜36c の膜厚が互いに異なるようになる。
を形成し、かつベース領域38から一定距離離れたコレク
タ領域34内にチャンネルストップ領域42を形成する段階
を示す。具体的には、前記第２のマスク（図７における
36b ）を用いて前記半導体基板内に、例えば、リン（P
）などのＮ型の不純物を高濃度でイオン注入した後に
熱処理を施し、N + エミッタ領域40及びチャンネルスト
ップ領域42を形成する。この際、前記熱処理工程により
半導体基板上には酸化膜が改めて成長し、図示のように
フィールド領域、ベース領域及びエミッタ領域の上部の
酸化膜36c の膜厚が互いに異なるようになる。
【００２５】図９は、SIPOS 膜44を形成する段階を示
す。具体的には、前記酸化膜36c を食刻して、活性領域
の半導体基板が露出されるようにする。このとき、希釈
されたフッ酸（HF）溶液の如き通常の酸化膜食刻液を用
いて、タイムエッチ（time etch ）法により活性領域、
つまり、ベース領域38及びエミッタ領域40の上部に形成
された酸化膜が完全に食刻される程度に食刻を進める。
フィールド領域に残存する酸化膜36d の膜厚が略0.2 μ
m 〜2.0 μm程度となるように食刻を行うことが好まし
い。そして、以上のように、酸化膜の膜厚が部分的に異
なることを利用して酸化膜をタイムエッチすると、別途
の写真工程無しでも、図示のように、フィールド領域に
限って酸化膜36d （図１０の絶縁膜36）が残存するよう
になる。これにより、後述するコンタクトホールの開孔
時、酸化膜を食刻する必要がなくなるので、従来のよう
に酸化膜を乾式食刻または湿式食刻する場合に問題とな
る高コストまたはボイドの発生を解消できる。次に、化
学気相蒸着（Chemical Vapor Deposition ；CVD ）また
は低圧化学気相蒸着（Low Pressure CVD；LP-CVD）など
の通常の蒸着法を用いて前記結果物の全表面にSIPOS 膜
44を形成する。このSIPOS 膜44を形成する具体的な方法
は、周知の通りである。
す。具体的には、前記酸化膜36c を食刻して、活性領域
の半導体基板が露出されるようにする。このとき、希釈
されたフッ酸（HF）溶液の如き通常の酸化膜食刻液を用
いて、タイムエッチ（time etch ）法により活性領域、
つまり、ベース領域38及びエミッタ領域40の上部に形成
された酸化膜が完全に食刻される程度に食刻を進める。
フィールド領域に残存する酸化膜36d の膜厚が略0.2 μ
m 〜2.0 μm程度となるように食刻を行うことが好まし
い。そして、以上のように、酸化膜の膜厚が部分的に異
なることを利用して酸化膜をタイムエッチすると、別途
の写真工程無しでも、図示のように、フィールド領域に
限って酸化膜36d （図１０の絶縁膜36）が残存するよう
になる。これにより、後述するコンタクトホールの開孔
時、酸化膜を食刻する必要がなくなるので、従来のよう
に酸化膜を乾式食刻または湿式食刻する場合に問題とな
る高コストまたはボイドの発生を解消できる。次に、化
学気相蒸着（Chemical Vapor Deposition ；CVD ）また
は低圧化学気相蒸着（Low Pressure CVD；LP-CVD）など
の通常の蒸着法を用いて前記結果物の全表面にSIPOS 膜
44を形成する。このSIPOS 膜44を形成する具体的な方法
は、周知の通りである。
【００２６】図１０は、ベース電極46、エミッタ電極4
8、等電位電極50及びコレクタ電極52を形成する段階を
示す。具体的には、通常の写真食刻工程を適用して前記
SIPOS 膜44を食刻することにより、ベース領域38、エミ
ッタ領域40及びチャンネルストップ領域42の一部を露出
させるコンタクトホールを形成する。次に、コンタクト
ホールの形成された結果物の全面に金属膜、例えば、ア
ルミニウム（Al）膜を蒸着した後にパターニングし、前
記領域38,40,42とそれぞれ接続されるベース電極46、エ
ミッタ電極48及び等電位電極50を形成する。続いて、前
記高濃度（N + ）コレクタ領域32の裏面に金属膜を形成
して、コレクタ電極52を形成する。
8、等電位電極50及びコレクタ電極52を形成する段階を
示す。具体的には、通常の写真食刻工程を適用して前記
SIPOS 膜44を食刻することにより、ベース領域38、エミ
ッタ領域40及びチャンネルストップ領域42の一部を露出
させるコンタクトホールを形成する。次に、コンタクト
ホールの形成された結果物の全面に金属膜、例えば、ア
ルミニウム（Al）膜を蒸着した後にパターニングし、前
記領域38,40,42とそれぞれ接続されるベース電極46、エ
ミッタ電極48及び等電位電極50を形成する。続いて、前
記高濃度（N + ）コレクタ領域32の裏面に金属膜を形成
して、コレクタ電極52を形成する。
【００２７】
【発明の効果】以上詳述したように本発明の電力半導体
装置によれば、接合層を形成するためのマスク及び表面
保護のための保護膜として用いられる絶縁膜をフィール
ド領域にのみ形成するようにしたので、コンタクトホー
ルの食刻工程において廉価な湿式食刻工程を使用しても
ＳＩＰＯＳ膜の下部にボイドの発生を防止し得、コスト
を削減しながら素子の信頼性を向上させることができ
る。
装置によれば、接合層を形成するためのマスク及び表面
保護のための保護膜として用いられる絶縁膜をフィール
ド領域にのみ形成するようにしたので、コンタクトホー
ルの食刻工程において廉価な湿式食刻工程を使用しても
ＳＩＰＯＳ膜の下部にボイドの発生を防止し得、コスト
を削減しながら素子の信頼性を向上させることができ
る。
【図１】従来のSIPOS 膜を用いた電力トランジスタを示
す断面図。
す断面図。
【図２】従来のSIPOS 膜を用いた電力トランジスタを示
す断面図。
す断面図。
【図３】本発明の第１の実施の形態による電力半導体装
置を示す断面図。
置を示す断面図。
【図４】本発明の第２の実施の形態による電力半導体装
置を示す断面図。
置を示す断面図。
【図５】本発明の第３の実施の形態による電力半導体装
置を示す断面図。
置を示す断面図。
【図６】本発明の第１の実施の形態による電力半導体装
置の製造方法を説明するための断面図。
置の製造方法を説明するための断面図。
【図７】本発明の第１の実施の形態による電力半導体装
置の製造方法を説明するための断面図。
置の製造方法を説明するための断面図。
【図８】本発明の第１の実施の形態による電力半導体装
置の製造方法を説明するための断面図。
置の製造方法を説明するための断面図。
【図９】本発明の第１の実施の形態による電力半導体装
置の製造方法を説明するための断面図。
置の製造方法を説明するための断面図。
【図１０】本発明の第１の実施の形態による電力半導体
装置の製造方法を説明するための断面図。
装置の製造方法を説明するための断面図。
32,34 コレクタ領域 36 絶縁膜 38 ベース領域 40 エミッタ領域 42 チャンネルストップ領域 44 SIPOS 膜 46,48,50,52 電極
Claims (8)
- 【請求項１】 半導体基板に形成された第１導電型のコ
レクタ領域と、 このコレクタ領域内に形成された第２導電型のベース領
域と、 このベース領域内に形成された第１導電型のエミッタ領
域と、 前記ベース領域と所定距離離隔されて前記コレクタ領域
内に形成されたチャンネルストップ領域と、 前記ベース領域と前記チャンネルストップ領域間の前記
半導体基板上に形成された絶縁膜と、 前記半導体基板上に、前記絶縁膜を覆いながら前記ベー
ス領域、エミッタ領域及びチャンネルストップ領域の一
部を露出させるように形成された半絶縁ポリシリコン膜
と、 前記ベース領域、エミッタ領域及びチャンネルストップ
領域と各々接続されたベース電極、エミッタ電極及び等
電位電極とを具備することを特徴とする電力半導体装
置。 - 【請求項２】 前記絶縁膜の厚さは0.2 μm 〜2.0 μm
であることを特徴とする請求項１に記載の電力半導体装
置。 - 【請求項３】 前記半絶縁ポリシリコン膜上に保護膜を
更に有することを特徴とする請求項１に記載の電力半導
体装置。 - 【請求項４】 前記保護膜は酸化膜または窒化膜からな
ることを特徴とする請求項３に記載の電力半導体装置。 - 【請求項５】 半導体基板に形成された第１導電型のカ
ソード領域と、 このカソード領域内に形成された第２導電型のアノード
領域と、 このアノード領域と所定距離離隔されて前記カソード領
域内に形成されたチャンネルストップ領域と、 前記アノード領域と前記チャンネルストップ領域間の前
記半導体基板上に形成された絶縁膜と、 前記半導体基板上に、前記絶縁膜を覆いながら前記アノ
ード領域及びチャンネルストップ領域の一部を露出させ
るように形成された半絶縁ポリシリコン膜と、 前記アノード領域及びチャンネルストップ領域と各々接
続されたアノード電極及び等電位電極とを具備すること
を特徴とする電力半導体装置。 - 【請求項６】 前記絶縁膜の厚さは0.2 μm 〜2.0 μm
であることを特徴とする請求項５に記載の電力半導体装
置。 - 【請求項７】 前記半絶縁ポリシリコン膜上に保護膜を
更に有することを特徴とする請求項５に記載の電力半導
体装置。 - 【請求項８】 前記保護膜は酸化膜または窒化膜からな
ることを特徴とする請求項７に記載の電力半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997P-46396 | 1997-09-09 | ||
| KR1019970046396A KR100289742B1 (ko) | 1997-09-09 | 1997-09-09 | 반절연폴리실리콘막을이용한전력반도체장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145151A true JPH11145151A (ja) | 1999-05-28 |
Family
ID=19521069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10255292A Pending JPH11145151A (ja) | 1997-09-09 | 1998-09-09 | 半絶縁ポリシリコン膜を用いた電力半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH11145151A (ja) |
| KR (1) | KR100289742B1 (ja) |
| DE (1) | DE19836283A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001176883A (ja) * | 1999-10-28 | 2001-06-29 | Fairchild Korea Semiconductor Kk | 高電圧半導体素子及びその製造方法 |
| JP2015050386A (ja) * | 2013-09-03 | 2015-03-16 | 株式会社デンソー | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697439A (ja) * | 1992-09-10 | 1994-04-08 | Toshiba Corp | 高耐圧半導体素子 |
-
1997
- 1997-09-09 KR KR1019970046396A patent/KR100289742B1/ko not_active IP Right Cessation
-
1998
- 1998-08-11 DE DE19836283A patent/DE19836283A1/de not_active Withdrawn
- 1998-09-09 JP JP10255292A patent/JPH11145151A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001176883A (ja) * | 1999-10-28 | 2001-06-29 | Fairchild Korea Semiconductor Kk | 高電圧半導体素子及びその製造方法 |
| JP2015050386A (ja) * | 2013-09-03 | 2015-03-16 | 株式会社デンソー | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19836283A1 (de) | 1999-03-11 |
| KR100289742B1 (ko) | 2001-05-15 |
| KR19990024987A (ko) | 1999-04-06 |
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