JP2015050386A - 半導体装置 - Google Patents

Abstract

【課題】耐圧をより向上させた半導体装置を提供する。
【解決手段】この半導体装置は、一面を有する半導体基板と、一面の表層において互いに離間して形成され、所定電圧が印加されることにより互いの間を電流が流れる第１拡散層および第２拡散層と、を備える。また、一面上において、第１拡散層と第２拡散層の間に形成された素子分離膜を備え、素子分離膜上にフィールドプレートを備える。
そして、このフィールドプレートを酸化から保護するために、フィールドプレート上に保護膜が形成されている。
【選択図】図３

Description

本発明は、フィールドプレートを備えた半導体装置に関する。

半導体基板における一面の表層に形成された、導電型の異なる２つの半導体領域の間を、一面に沿う方向に電流が流れる半導体装置が知られている。特許文献１には、半導体基板上に設けられた絶縁膜と、該絶縁膜中に配置され、２つの半導体領域に接続されたフィールドプレート（特許文献１では半導体抵抗層と記載）と、を有する半導体装置が提案されている。

特開平６−７７４７０号公報

特許文献１におけるフィールドプレートは多結晶シリコン（Ｐｏｌｙ−Ｓｉ）から成る。また、特許文献１には、絶縁膜の構成材料は示唆されていないが、例えば、酸化シリコン（ＳｉＯ_２）が採用可能である。

絶縁膜としてＳｉＯ_２を採用し、フィールドプレートの形成後に酸化の工程を経る場合、フィールドプレートの膜減りが生じる虞がある。この膜減りは均一ではないため、フィールドプレートの抵抗値が位置によってばらつく。このため、居所的に電界が集中する虞があり、半導体装置の耐圧を低下させる原因となり得る。

本発明は、上記問題点を鑑みてなされたものであり、耐圧をより向上させた半導体装置を提供することを目的とする。

ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲及びこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。

上記目的を達成するために、本発明は、一面（１０ａ）を有する半導体基板（１０）と、一面の表層において互いに離間して形成され、所定電圧が印加されることにより互いの間を電流が流れる第１拡散層（２０）および第２拡散層（３０）と、一面上において、第１拡散層と第２拡散層の間に形成された素子分離膜（４０）と、素子分離膜上に形成され、半導体基板の内部における第１拡散層と第２拡散層との間の電界を均一化するフィールドプレート（５０）と、フィールドプレートを酸化から保護するために、フィールドプレート上に形成された保護膜（７０）と、を備えることを特徴としている。

このように、保護膜が形成されていることにより、保護膜を形成する工程より後の工程において実施される酸化工程によって、フィールドプレートが酸化されてしまうことを抑制することができる。このため、酸化によるフィールドプレートの膜厚変化を抑制でき、フィールドプレートの抵抗値のばらつきを抑制することができる。したがって、第１拡散層と第２拡散層の間の電界をより均一にすることができ、半導体装置の耐圧を向上させることができる。

第１実施形態に係る半導体装置の概略構成を示す上面図である。 図１におけるＩＩ−ＩＩ線に沿う断面を示す断面図である。 図２におけるＩＩＩ領域の拡大図である。 フィールドプレートとなるシリコン膜を形成する工程を示す断面図である。 窒化シリコン膜を形成する工程を示す断面図である。 シリコン膜および窒化シリコン膜の一部を除去する工程を示す断面図である。 ゲート酸化膜を形成する工程を示す断面図である。 ゲート電極となるシリコン膜を形成する工程を示す断面図である。 抵抗値の測定結果を示すグラフである。 耐圧の測定結果を示すグラフである。 第２実施形態に係る半導体装置のＩＩＩ領域に相当する部分の断面図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。また、方向の記載について、ｘ方向と、ｘ方向に直交するｙ方向と、ｘ方向とｙ方向により規定されるｘｙ平面に直交するｚ方向を定義し、後述する半導体基板の厚さ方向をｚ方向とする。

（第１実施形態）
最初に、図１〜図３を参照して、本実施形態に係る半導体装置について、概略構成を説明する。なお、図１は上面図であるが、説明の簡便性のためハッチングを掛けている。

本実施形態に係る半導体装置は、半導体基板の一面側にエミッタ端子とコレクタ端子が配置された、横型の絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと示す）である。

図１に示すように、この半導体装置１００は、半導体基板１０と、半導体基板１０の一面１０ａの表層に形成された第１拡散層としてのコレクタ部２０と、同じく一面１０ａの表層に形成された第２拡散層としてのエミッタ部３０と、を備えている。また、半導体装置１００は、図２に示すように、コレクタ部２０とエミッタ部３０の間の一面１０ａにおいて、素子分離膜４０を備えている。そして、素子分離膜４０上にフィールドプレート５０を備えている。さらに、半導体装置１００は、隣接する素子との電気的絶縁のためのトレンチ６０を備えている。

半導体基板１０は、図２に示すように、ＳＯＩ（Silicon on Insulator）基板２００におけるドリフト層に相当する。以降、半導体基板１０をドリフト層１０と示す。このＳＯＩ基板２００は、ドリフト層１０に加えて、埋め込み拡散層１１、埋め込み酸化膜１２、および、基部１３を有する。具体的には、ＳＯＩ基板２００は、支持体としての基部１３上に埋め込み酸化膜１２が形成され、さらに、埋め込み拡散層１１とドリフト層１０とが、この順でｚ方向に積層されて成る。

ドリフト層１０はシリコンに不純物がドープされてなるＮ導電型の半導体である。ドリフト層１０にはコレクタ部２０とエミッタ部３０とが形成されている。これらの間に所定の電圧が印加されることによって、コレクタ部２０とエミッタ部３０との間に電流が流れる。換言すれば、この電流は、ドリフト層１０において、ＳＯＩ基板２００のｚ方向に直交する方向（図２においてはｘ方向）に流れる。電流量は後述のゲート電極３５に印加される電圧に依存する。すなわち、この半導体装置１００は、ドリフト層１０にコレクタ部２０およびエミッタ部３０が形成されて、横型のＩＧＢＴが構成されたものである。

埋め込み拡散層１１はドリフト層１０に較べてドープされた不純物の濃度が高くされたＮ導電型の半導体である。コレクタ部２０とエミッタ部３０との間に電流が流れる際に、埋め込み拡散層１１も主要な電流経路となる。埋め込み拡散層１１は、後に詳述するフィールドプレート５０とともに、ドリフト層１０内部の電界を均一化する効果を奏する。

埋め込み酸化膜１２は酸化シリコンから成り、後述するトレンチ６０とともに、隣接する素子との間の電気的絶縁に貢献する。

コレクタ部２０は、ドリフト層１０における埋め込み拡散層１１との接触面と反対の一面１０ａ側表層に形成されている。コレクタ部２０は、図２に示すように、Ｐ導電型のコレクタ領域２１とＮ導電型のバッファ領域２２とを有している。コレクタ領域２１は一面１０ａに露出して形成されている。バッファ領域２２は、コレクタ領域２１を内包するようにコレクタ領域２１を取り囲んで形成されている。コレクタ部２０におけるコレクタ領域２１は、露出した一面１０ａにおいて、コレクタ電極２３と電気的に接続されている。コレクタ電極２３に電圧が印加されると、コレクタ部２０は、印加された電圧に応じた所定の電位となる。なお、本実施形態におけるコレクタ部２０は、図１に示すように、ｘ方向に延びて形成されている。

エミッタ部３０は、コレクタ部２０と同様に、一面１０ａ側表層に形成されている。エミッタ部３０は、図１示すように、コレクタ部２０と離間しつつ、コレクタ部２０を取り囲むように、ｘ方向に長い環状に形成されている。エミッタ部３０は、図２に示すように、Ｎ導電型のエミッタ領域３１とＰ導電型のチャネル領域３２とを有している。エミッタ領域３１は一面１０ａに露出して形成されている。コレクタ部３０は、エミッタ領域３１を２箇所有しており、これらは互いに接触しないように環状に形成されている。チャネル領域３２は、エミッタ領域３１を内包するようにエミッタ領域３１を取り囲んで形成され、一部が一面１０ａに露出している。エミッタ領域３１およびチャネル領域３２は、露出した一面１０ａにおいて、部分的にエミッタ電極３３と電気的に接続されている。エミッタ電極３３に電圧が印加されると、エミッタ部３０は、印加された電圧に応じた所定の電位となる。

なお、エミッタ部３０が形成された一面１０ａのうち、エミッタ電極３３が接触していない部分にはゲート酸化膜３４が形成されている。そして、このゲート酸化膜３４上には、部分的にゲート電極３５が形成されている。コレクタ部２０とエミッタ部３０との間に電圧が印加された状態で、このゲート電極３５に電圧が印加されると、チャネル領域３２に反転層を生じ、コレクタ部２０とエミッタ部３０との間に電流が流れる。

素子分離膜４０は、ドリフト層１０の一面１０ａのうち、コレクタ領域２１およびエミッタ領域３１の露出しない部分に形成されている。素子分離膜４０は、エミッタ部３０に囲まれた領域（換言すれば、エミッタ部３０の内側の領域）に形成されるとともに、エミッタ部３０の外側の領域にも形成されている。なお、本実施形態における素子分離膜４０は酸化シリコンから成る。

フィールドプレート５０は、図２に示すように、ドリフト層１０の一面１０ａ上に、素子分離膜４０を介して形成されている。すなわち、フィールドプレート５０は、図３に示すように、素子分離膜４０の一面４０ａ上に形成されている。また、フィールドプレート５０は、図１に示すように、エミッタ部３０に囲まれた領域内において、コレクタ部２０を取り囲むように、渦巻状に配置されている。なお、本実施形態におけるフィールドプレート５０は多結晶シリコン（Ｐｏｌｙ−Ｓｉ）からなる抵抗性フィールドプレートであり、フィールドプレート５０の一端がコレクタ部２０に電気的に接続され、他端がエミッタ部３０に電気的に接続されている。本実施形態における半導体装置１００の構成においては、通常、コレクタ部２０の電位に対してエミッタ部３０を低電位とする。このとき、フィールドプレート５０は、ｘ方向において、コレクタ部２０に近い側からエミッタ部３０に近い側に向かって電位が小さくなる。ドリフト層１０の内部に形成される電界は、フィールドプレート５０によって均一化される。すなわち、フィールドプレート５０は、コレクタ部２０からエミッタ部３０にかけて、等電位線の間隔がほぼ等間隔となるように作用する。

さらに、半導体装置１００は、図３に示すように、フィールドプレート５０上に保護膜７０を有している。つまり、保護膜７０はフィールドプレート５０上にｚ方向に積層されている。本実施形態における保護膜７０は窒化シリコンから成る。保護膜７０は、保護膜７０形成後に行われる熱酸化に関する工程において、フィールドプレート５０が酸化され、その膜厚が変化してしまうことを抑制する効果を奏する。また、フィールドプレート５０および保護膜７０を覆うように、酸化シリコンからなる絶縁膜８０が形成されている。

トレンチ６０は、図１に示すように、エミッタ部３０の外側に、エミッタ部３０を取り囲むように環状に形成されている。また、トレンチ６０は、図２に示すように、ドリフト層１０をｚ方向に貫通するように形成されている。具体的には、トレンチ６０は、ドリフト層１０の一面１０ａから埋め込み酸化膜１２に到達するまで形成され、その内部に絶縁体６１（例えば、酸化シリコン）が満たされている。トレンチ６０の一面１０ａ側一端には素子分離膜４０が形成される。このため、本実施形態では、素子分離膜４０、トレンチ６０に充填される絶縁体６１、および、埋め込み酸化膜１２が一連の絶縁体を形成し、トレンチ６０に囲まれた領域と、その外側の領域とを電気的に絶縁分離している。

次に、図４〜図８を参照して、本実施形態に係る半導体装置１００の製造方法について説明する。

なお、保護膜７０の形成工程を除く製造の工程は、従来知られたＩＧＢＴの製造工程に準じるものであるため詳しい説明を割愛する。以下では、ドリフト層１０にコレクタ部２０およびエミッタ部３０およびトレンチ６０がすでに形成された後、フィールドプレート５０を形成する工程以降について詳しく説明する。

先ず、素子分離膜４０を、従来の方法を用いてＬＯＣＯＳ酸化により形成後、図４に示すように、ドリフト層１０の一面１０ａ上の全面に亘ってＰｏｌｙ−Ｓｉからなるシリコン膜３００を成膜する。このシリコン膜３００は、素子分離膜４０の一面４０ａも含めて覆って形成する。なお、シリコン膜３００はＣＶＤを用いて形成することができる。

次いで、図５に示すように、窒化シリコン膜４００を、シリコン膜３００上の全面に亘って形成する。シリコン膜３００もＣＶＤを用いて形成することができる。

次いで、図６に示すように、フィールドプレート５０および保護膜７０となるべき部分にマスキングし、シリコン膜３００および窒化シリコン膜４００をエッチングする。シリコン膜３００のうち、マスクされていない部分が除去され、フィールドプレート５０となる。また、窒化シリコン膜４００のうちマスク、されていない部分が除去され、保護膜７０となる。これにより、フィールドプレート５０および保護膜７０を形成することができる。

次いで、ゲート酸化膜３４を形成する。図７に示すように、酸素雰囲気中において加熱することによってドリフト層１０の一面１０ａにゲート酸化膜３４を形成することができる。コレクタ電極２３およびエミッタ電極３３は、後の工程において、このゲート酸化膜３４の一部を除去して、それぞれコレクタ部２０およびエミッタ部３０と電気的に接続される。なお、このゲート酸化膜３４を形成する工程において、フィールドプレート５０および保護膜７０のｙｚ平面に沿う面と、保護膜７０のｘｙ平面に沿う面にも薄い絶縁膜８０が形成される。フィールドプレート５０はＰｏｌｙ−Ｓｉからなるため、その表面が酸化して絶縁膜８０となる。また、保護膜７０は窒化シリコンからなるため、表面近傍の一部のシリコン原子が酸素と結合して表面に析出して絶縁膜８０となる。

次いで、ゲート電極３５を形成する。図８に示すように、ゲート酸化膜３４および素子分離膜４０上に、絶縁膜８０を覆うようにしてＰｏｌｙ−Ｓｉからなるシリコン膜５００を形成する。その後、ゲート電極３５に相当する部分を残してシリコン膜５００を除去する。さらに、ゲート酸化膜３４のうち、コレクタ電極２３およびエミッタ電極３３が形成される部分を除去し、コレクタ電極２３およびエミッタ電極３３を形成する。これにより、本実施形態に係る半導体装置１００を形成することができる。

次に、図９および図１０を参照して、フィールドプレート５０上に保護膜７０が存在することによる作用効果について説明する。

従来の構成では、フィールドプレート５０としてのＰｏｌｙ−Ｓｉが保護膜７０によって保護されていない。このため、図７に示すゲート酸化膜３４を形成する工程において、フィールドプレート５０が酸化による侵食を受けやすい構成となっていた。フィールドプレート５０が酸化すると、ｘｚ平面に沿う断面の断面積が減少して抵抗値が上昇してしまう。また、酸化による侵食量が一定ではないため、フィールドプレート５０の抵抗値にばらつきが発生してしまう。本実施形態では、フィールドプレート５０のｘｙ平面に沿う面が保護膜７０によって保護されている。このため、上記問題を生じにくくすることができる。

発明者は、上記した方法で形成された半導体装置１００におけるフィールドプレート５０の抵抗値を測定した。図９は、保護膜７０を有する半導体装置１００が形成されたウェハ、および、保護膜７０を有さない従来の半導体装置が形成されたウェハについて、フィールドプレート５０の抵抗値を測定した結果である。なお、保護膜７０を有するウェハと有さないウェハをそれぞれ３枚測定した。また、各ウェハにおいて、ウェハ内の位置の異なる５つのショットに形成された半導体装置１００について、それぞれフィールドプレート５０の抵抗値を測定した。保護膜７０を有する場合のプロットを白抜き四角で示す。一方、保護膜７０を有さない場合のプロットを白抜き丸で示す。

図９に示す測定結果によれば、保護膜７０を有する半導体装置１００は、保護膜７０を有さない半導体装置に較べて、フィールドプレート５０の抵抗値が小さくなっている。これは、上記したように、保護膜７０を有する場合、フィールドプレート５０が酸化されてその断面積が減少することを抑制することができることを示している。すなわち、抵抗値の上昇を抑制できることを示している。また、保護膜７０を有する半導体装置１００は、保護膜７０を有さない半導体装置に較べて、抵抗値のショット間ばらつきが小さい。これは、保護膜７０を有する場合、酸化による侵食量のばらつきを抑制できることを示している。すなわち、フィールドプレート５０の抵抗値のばらつきを抑制できることを示している。

また、発明者は、上記した方法で形成された半導体装置１００におけるＩＧＢＴの耐圧を測定した。図１０は、コレクタ電圧に対するコレクタ電流量を示すグラフである。コレクタ電流がコレクタ電圧に対して線形変化している領域はＩＧＢＴが正常に動作していることを示す。一方、コレクタ電圧が所定電圧を超えると前述の線形性に沿わない大きなコレクタ電流が流れる。この所定電圧を耐圧とする。

図１０に示す測定結果によれば、保護膜７０を有する半導体装置１００は、保護膜７０を有さない半導体装置に較べて耐圧が大きくなっている。すなわち、保護膜７０を有することにより、フィールドプレート５０の抵抗値をほぼ均一にすることができ、ドリフト層１０内部の等電位線の間隔を、従来の構成に較べて均一にすることができる。

以上の測定結果が示すように、半導体装置１００が保護膜７０を有することにより、第１拡散層（コレクタ部２０）と第２拡散層（エミッタ部３０）の間の電界をより均一にすることができ、半導体装置１００の耐圧を向上させることができる。

（第２実施形態）
第１実施形態では、フィールドプレート５０の直上に保護膜７０が形成された例を示した。しかしながら、図１１に示すように、フィールドプレート５０と保護膜７０との間に熱酸化層９０が介在するような構成とすることもできる。

同一の半導体ウェハ内に、ＩＧＢＴのみならず、他の素子、例えばキャパシタを形成する場合、キャパシタの製造工程とＩＧＢＴの製造工程とを共通化することで製造コストを削減することができる。この場合、キャパシタの正極と負極の間に配置する誘電体として、熱酸化層９０を形成する工程が必要となる。この工程は、保護膜７０を形成する工程の直前に挿入される。

本実施形態のような構成であっても、半導体装置１００が保護膜７０を有することにより、保護膜７０を形成する工程以降の酸化に関する工程において、フィールドプレート５０が酸化によって侵食されることを抑制する効果を奏することができる。

（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

上記した各実施形態では、保護膜７０として窒化シリコン（ＳｉＮ）を用いる例を示したが、ＳｉＯＮを主成分として用いることもできる。

また、上記した各実施形態では、保護膜７０が素子分離膜４０に接触しないように、フィールドプレート５０上にのみ形成される例を示した。しかしながら、保護膜７０の製造工程において素子分離膜４０上に残留させる構成としてもよい。ただし、酸化シリコンからなる素子分離膜４０と窒化シリコンからなる保護膜７０のように、異種材料が互いに接触した構造を採用すると、素子分離膜４０内において電荷分布を生じる虞があり、ドリフト層１０内の等電位線を乱す虞がある。このため、上記した各実施形態のように、保護膜７０が素子分離膜４０に接触しないように、フィールドプレート５０上にのみ形成される構成が好ましい。

また、上記した各実施形態では、半導体装置１００が、抵抗性のフィールドプレート５０を有する構成について例示したが、フィールドプレート５０は抵抗性であることに限定されない。例えば、容量性のフィールドプレートを採用することもできる。

また、上記した各実施形態では、半導体装置１００として、横型のＩＧＢＴを構成する例を示した。しかしながら、本発明は、ＬＤＭＯＳ（横方向拡散ＭＯＳ）や横型のダイオードなどにも適宜適用することができる。

１００・・・半導体装置
１０・・・半導体基板（ドリフト層）
２０・・・コレクタ部
３０・・・エミッタ部
４０・・・素子分離膜
５０・・・フィールドプレート
６０・・・トレンチ
７０・・・保護膜

Claims (5)

1. 一面（１０ａ）を有する半導体基板（１０）と、
   前記一面の表層において互いに離間して形成され、所定電圧が印加されることにより互いの間を電流が流れる第１拡散層（２０）および第２拡散層（３０）と、
   前記一面上において、前記第１拡散層と前記第２拡散層の間に形成された素子分離膜（４０）と、
   前記半導体基板の内部における前記第１拡散層と前記第２拡散層との間の電界を均一化するために、前記素子分離膜上に形成されたフィールドプレート（５０）と、
   前記フィールドプレートを酸化から保護するために、前記フィールドプレート上に形成された保護膜（７０）と、を備えることを特徴とする半導体装置。
2. 前記フィールドプレートは多結晶シリコンからなり、
   前記保護膜は窒化シリコンからなることを特徴とする請求項１に記載の半導体装置。
3. 前記フィールドプレートと前記保護膜との間に、熱酸化によって形成された酸化シリコンからなる熱酸化層（９０）を備えることを特徴とする請求項２に記載の半導体装置。
4. 前記保護膜は、前記素子分離膜に接触しないように、前記フィールドプレート上にのみ形成されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記半導体基板に、前記第１拡散層としてのコレクタ部と、前記第２拡散層としてのエミッタ部が形成されて、横型の絶縁ゲートバイポーラトランジスタが構成されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。

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